JP2011129663A - 半導体装置およびインターポーザ - Google Patents

Abstract

【課題】半導体基板上に、バンプ電極を形成する場合、平坦なシリコン基板上に下地金属層を形成し、その上にバンプ電極を形成していた。信頼性向上のため、バンプ電極と、下地金属層の接触面積を大きくする場合、バンプサイズが大きくせざるを得ず、チップサイズが増加する問題があった。
【解決手段】半導体基板の一主面をウェットエッチングして凹部を設け、凹部の底部に凹部より開口面積の小さい貫通孔を設ける。凹部側壁、貫通孔側壁および貫通孔の他の主面側を被覆する導電層を設け、凹部にバンプ電極を形成する。バンプ電極のサイズを増加させることなく、バンプ電極と導電層の接触面積を向上できる。
【選択図】 図１

Description

本発明は、半導体装置およびインターポーザに係り、特に半導体基板を貫通する電極構造を有する半導体装置およびインターポーザに関する。

半導体装置の電極または配線構造として、半導体基板の一の主面に設けられた電極又は配線と、他の主面に設けられた導電端子を、半導体基板を貫通する貫通孔に導電材料を設けた導電路（以下貫通導電路と称する）で接続する構造が知られている（たとえば特許文献１参照）。

図５は、従来の貫通導電路部分の構造を説明する断面概略図である。

シリコン半導体基板１１０の一の主面側に絶縁膜を介して例えばパッド電極１１２が設けられる。パッド電極１１２は、半導体基板１１０に設けた所望の拡散領域（不図示）等に接続する。

半導体基板１１０には、貫通孔１１３が設けられ、貫通孔１１３は絶縁膜１１８、バリアメタル１１９、配線層１２１で被覆される。絶縁膜１１８、バリアメタル１１９、配線層１２１は、半導体基板１１０の他の主面側まで延在し、他の主面側に半田バンプなどによる導電端子（バンプ電極）１２３が設けられる。

特開２００６−１２８３５２号公報（第１４頁、第１５図参照）

図５に示す従来構造において、バンプ電極１２３と配線層１２１の接触面積は、ハッチングに示す領域となる。

チップを回路基板に搭載した実装状態での環境試験（温度サイクル試験）などに対して、信頼性を高める場合、ハッチングで示した接触面積を向上させることを目的としてバンプ径を大きくしたり、あるいはバンプ電極の高さを高くする方法が採用される。

しかしこの方法では、バンプ電極の大径化によって、チップサイズが大きくなったり、半導体装置の薄型化が進まないなどの問題がある。

本発明は上述した問題点に鑑みてなされたものであり、半導体基板と、該半導体基板の一の主面に設けられ、第１の開口面積で且つ該半導体基板の前記第１の開口面積より小さい第２の開口面積を有し、該凹部の底部から前記半導体基板の他の主面までの該半導体基板を貫通して設けられた貫通孔と、前記凹部側壁に設けられた導電層と、前記貫通孔の側壁と該貫通孔の他の主面側を被覆する他の導電層と、前記凹部に設けられたバンプ電極と、を具備することにより、解決するものである。

本実施形態によれば、第１に、バンプ電極の形成領域の半導体基板に凹部を設け、バンプ電極と、当該バンプ電極が接触する導電層（下地金属層）の面積を向上させることができるので、バンプ電極を大径化することなく、実装信頼性を高めることができる。これにより、実装信頼性を向上した半導体チップにおいてチップサイズの小型化が実現する。

第２に、凹部にバンプ電極を形成するため、実装信頼性向上のために例えばバンプ電極の高さを従来より高くした場合であっても、半導体装置全体として薄型化が図れる。

第３に、導電性を有する半導体基板と、導電層（下地金属層）が電気的に接続するような構造の場合には、導電層とバンプ電極の接触面積が向上することにより抵抗を低減できる。

第４に、バンプ電極が半田であり、凹部と貫通孔に埋設されるような場合には、導電層（下地金属層）が凹部の側壁、貫通孔の側壁と底部を連続して覆うため、半導体基板と他の金属層の界面への半田の流出を防止できる。

本発明の第１の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図、（Ｅ）断面図である。 本発明の第１の実施形態の製造方法を説明するための断面図である。 本発明の第２の実施形態を説明するための断面図である。 本発明の第３の実施形態を説明するための断面図である。 従来の半導体装置を説明する断面図である。

図１から図４を参照して本発明の実施の形態を、詳細に説明する。

図１は、本実施形態の半導体装置を示す図であり、図１（Ａ）が第１主面Ｓｆ１側から見た平面図であり、図１（Ｂ）（Ｃ）（Ｄ）（Ｅ）が、図１（Ａ）のａ−ａ線断面図である。

本実施形態の半導体装置１００は、半導体基板１と、凹部２と、貫通孔３と、第１導電層４ａ、第２導電層４ｂと、バンプ電極６により構成される。

半導体基板１は、第１主面Ｓｆ１と第２主面Ｓｆ２を有する例えばシリコン半導体基板であり、厚み（第１主面Ｓｆ１と第２主面Ｓｆ２の距離）Ｄ１は例えば１００μｍ程度である。後述するが、半導体基板１は不純物拡散等により所望の素子領域が設けられてチップを構成するか、あるいはインターポーザとして用いられる。

凹部２は、半導体基板１の第１主面Ｓｆ１に設けられる。凹部２は、第１の開口面積Ｓ１を有し、例えば、半導体基板１の厚みＤ１の２分の１以上の深さＤ２（例えば５０μｍ程度）を有する。凹部２は例えば平面形状において円形であるが、この形状には限らない。凹部２の最大開口幅（半導体基板１の第１主面Ｓｆ１に対して垂直ないずれかの断面における最大の開口幅）Ｗ１は、例えば２００μｍ程度である。

尚、以下の図面においては、これらの縮尺は概略であり、基板の残りの厚みＤ３と凹部２の深さＤ２が同等であるが、実際は基板の残りの厚みＤ３は基板の厚みＤ１の２分の１以下である。

凹部２は例えば等方性エッチングにより形成され、断面形状において底部の角部が所定の曲率を有するように椀形に形成される。

貫通孔３は、凹部２の底部から半導体基板１の第２主面Ｓｆ２までの半導体基板１を貫通して設けられ、凹部２の第１の開口面積Ｓ１より小さい第２の開口面積Ｓ２を有する。貫通孔３は平面形状において例えば円形であるが、この形状には限らない。貫通孔３は、例えば凹部２の略中心付近に設けられる。貫通孔３の最大開口幅Ｗ２は例えば５０μｍ程度である。

貫通孔３は、たとえば異方性エッチングにより形成され、その側壁は、半導体基板１の第１主面Ｓｆ１および第２主面Ｓｆ２に対して垂直である。つまり、貫通孔３はその上部と底部で略均一な幅Ｗ２を有する。

凹部２の側壁は、曲面を含んで貫通孔３の側壁と第１主面Ｓｆ１に連続し、凹部２の側壁は第１導電層４ａで覆われる。また、貫通孔３の側壁は第２導電層４ｂで被覆される。

図２（Ｂ）を参照して、本実施形態では貫通孔３の形成領域にそれより開口面積（最大開口幅）の大きい凹部２を設ける。一例として貫通孔３の深さＤ３は、半導体基板１の厚みＤ１から凹部２の深さＤ２を除いた深さＤ３である。

第２導電層４は、図１（Ｂ）の如く、貫通孔３の側壁のみに設けられ、貫通孔３内部は空洞又は絶縁膜で埋め込まれるなどしてもよい。

また第１導電層４ａまたは、第２導電層４ｂは図１（Ｃ）の如く、貫通孔３の内部に埋設されてもよい。

例えば、第１導電層４ａまたは第２導電層４ｂとして、半田、Ｗ、ＣｕまたはＡｌ等の合金または金属が挙げられる。また、貫通孔３の側壁をＴｉ／ＴｉＮの積層膜、Ｔａ／ＴａＮの積層膜から成るバリア膜により保護し、Ｗ、Ｃｕを貫通孔３に埋設してもよい。第１導電層４ａと第２導電層４ｂは同じ金属層であってもよいし、異なる金属層であってもよい。

更に、貫通導電路１０の周囲は、半導体基板１の電位の影響を避けるため、絶縁膜（不図示）が設けられてもよい。

このように、凹部２、貫通孔３および第１導電層４ａ、第２導電層４ｂによって、第１主面Ｓｆ１および第２主面Ｓｆ２間の半導体基板１を貫通する貫通導電路１０が形成される。

図１（Ｄ）を参照して、凹部２には、バンプ電極６が設けられる。バンプ電極６は凹部２と密着し、凹部２の側壁および貫通孔３の少なくとも側壁に設けられた第１導電層４ａ、第２導電層４ｂと電気的に接続する。また、バンプ電極６を構成する材料（例えばＡｕ、半田など）が、貫通孔３内部に埋設されてもよい。更に第２導電層４ｂは、貫通孔３の第２主面Ｓｆ２側（貫通孔３の底部）を覆ってもよい。

図１（Ｄ）（Ｅ）を参照して、バンプ電極６が半田で設けられる場合は、第１導電層４ａと第２導電層４ｂは下地金属層となる。以下、第１導電層４ａと第２導電層４ｂは同じ金属層である場合を例に説明し、両者を導電層４と総称する。

バンプ電極６が半田の場合は、導電層４は第２主面Ｓｆ２側（貫通孔３底部）も被覆して設けられる。すなわち導電層４は、凹部２の側壁、貫通孔３側壁と貫通孔３底部を連続して被覆する。半田は凹部２と貫通孔３に埋設されてバンプ電極６が形成される。

またこの場合、導電層４の下層にバリアメタル層（不図示）が設けられてもよい。

更に、導電層４と半導体基板１の界面にこれらを絶縁する絶縁層（不図示）が設けられてもよいし、半導体基板１が導電性を有し、バンプ電極６と同電位となる場合には導電層４と半導体基板１が電気的に接触していてもよい。

図１（Ｄ）（Ｅ）の如く、バンプ電極６が凹部２と貫通孔３に埋設される場合は、導電層（下地金属層）４が凹部２の側壁、貫通孔３の側壁および底部を連続して覆う。例えば半導体基板１の第２主面Ｓｆ２側に所望の拡散領域（不図示）に接続する電極又は配線層として他の金属層（例えばＡｌ層）７等が設けられる場合があるが（図１（Ｅ））、その場合であっても、下地金属層４が半導体基板１とバンプ電極６の界面を連続して覆うため、半導体基板と他の金属層７の界面に半田が流れ込むことを防止できる。

また、貫通孔３は、上部の開口幅Ｗ２と、下部の開口幅Ｗ３が異なるものであってもよい。例えば、図１（Ｅ）では下部の開口幅Ｗ３が、上部の開口幅Ｗ２より小さい場合を示している。

本実施形態では、バンプ電極６の形成領域の半導体基板１に凹部２を設け、凹部２の底部から半導体基板１を貫通する貫通孔３を設けてこれらの側壁を第１導電層４ａ、第２導電層４ｂで被覆する。これにより、凹部２においてバンプ電極６と第１導電層４ａ（導電層４）の接触面積を向上させることができる。

これにより、バンプ電極６を大径化することなく、実装信頼性を高めることができる。つまり、実装信頼性を向上した半導体チップにおいてチップサイズの小型化が実現する。

また、凹部２にバンプ電極６を形成するため、平坦な第１主面Ｓｆ１上にバンプ電極６を形成する場合と比較して、バンプ電極６形成後の半導体基板１の高さＤ４を低くできる（図１（Ｄ）参照。）。これにより、実装信頼性向上のため、例えばバンプ電極６の高さを従来より高くした場合であっても、半導体装置全体の高背化を抑制できる。

また、バンプ電極６が半田であり、凹部２と貫通孔３に埋設されるような場合には、導電層（下地金属層）４が凹部２の側壁、貫通孔３の側壁と底部を連続して覆うため、半導体基板と他の金属層７の界面への半田の流出を防止できる。

更に、半導体基板１に所望の濃度の不純物が導入され、導電性を有している場合で、バンプ電極６と同電位となる場合には、抵抗を低減できる。つまり、バンプ電極６は、凹部２および貫通孔３のそれぞれの側壁全面において導電層４を介して半導体基板の電気的に接続するため、接触面積の増加により抵抗低減に寄与できる。

図２を参照して、本発明の貫通導電路１０の製造方法の一例について説明する。

第１工程（図２（Ａ））：半導体基板１の第１主面Ｓｆ１に凹部の形成領域が露出したレジストマスクＰＲを設ける。その後、半導体基板１をウェットエッチング（等方性エッチング）し、深さＤ２、開口面積Ｓ１（最大開口幅Ｗ１）の凹部２を形成し、レジストマスクＰＲを除去する。

第２工程（図２（Ｂ））：凹部２の底部から、第２主面Ｓｆ１に達する貫通孔を形成するため、貫通孔形成領域が露出した新たなレジストマスクＰＲを設け、エッチングガス（少なくともＳＦ_７、Ｏ_２またはＣ_４Ｆ_８を含むガス）によりドライエッチング（異方性エッチング）を行う。

これにより、深さＤ３、開口面積Ｓ２（最大開口幅Ｗ２）の貫通孔３を形成し、レジストマスクＰＲを除去する。

また、図２（Ｃ）の如く、貫通孔３の側壁に側壁絶縁膜５を形成する場合には、本工程で行う。側壁絶縁膜５の材料としては、シリコン酸化膜、シリコン窒化膜または樹脂膜を採用することができる。貫通孔３の側壁を側壁絶縁膜５により被覆することで、貫通孔３内に設けられる導電層と、半導体基板１とを絶縁させることができる。

側壁絶縁膜５の製造方法は、先ず、貫通孔３の内壁を含む半導体基板１の裏面全域を、ＳｉＯ_２膜やＳｉＮ膜から成る絶縁膜により被覆する。これらの絶縁膜は、例えばプラズマＣＶＤにより形成される。更に、異方性エッチングによりこの絶縁膜を除去することで、貫通孔３の側壁に側壁絶縁膜５が残存して、他の部分の絶縁膜が除去される。また、側壁絶縁膜５は、熱酸化膜により形成してもよい。

第３工程（図２（Ｄ））：貫通孔３の内壁および凹部２の内壁が被覆されるように導電層４（金属膜４）を形成する。金属膜４は、メッキ処理やスパッタにより行うことができる。メッキ処理により形成する場合は、先ず、厚みが数百ｎｍ程度のＣｕから成るシード層（図示せず）を少なくとも貫通孔３および凹部２の内壁に形成する。ここでは無電解メッキが好ましい。次に、このシード層を電極として用いる電解メッキを行うことにより、貫通孔３の内壁および凹部２の内壁に、厚みが数μｍ程度のＣｕから成る金属膜４が形成される。

ここでは、貫通孔３の内部が、メッキ処理により形成されるＣｕにより完全に埋め込まれているが、この埋め込みは不完全でも良い。即ち、貫通電極３の内部に空洞が設けられても良い。この空洞には、絶縁膜や、半導体材料が埋設されてもよい。

また、メッキ処理以外の方法であるスパッタ法等により金属膜４を形成してもよい。

更にまた、メッキ膜以外の金属材料により導電層４が形成されても良い。即ち、貫通孔３に、半田、Ｗ、ＣｕまたはＡｌ等の金属を埋め込むことで、導電層４を形成することもできる。

また、図１（Ｄ）（Ｅ）の如く凹部２にバンプ電極６を設ける場合には、下地金属層となる導電層４を形成した後、バンプ電極６を形成する。

ここでは導電層４として同じ金属層の場合を例に示したが、第１導電層４ａと第２導電層４ｂで異なる金属層であってもよい。バンプ電極６が半田の場合には、これらは同じ下地金属層で形成され、貫通孔３の底部にも下地金属層が設けられる。

これにより、図１に示す貫通導電路１０が形成される。

以下、本実施形態について、更に具体的に説明する。

図３を参照して、半導体装置１００の第２の実施形態として、貫通孔３が設けられた半導体基板１に素子領域Ｅが形成される場合について説明する。

図３（Ａ）の如く、半導体基板１は、第１主面Ｓｆ１側に凹部２が設けられ、これと対向する第２主面Ｓｆ２側に所望の不純物を拡散するなどして、素子領域Ｅが設けられる。凹部２の底部から、第２主面Ｓｆ２に到達するように、半導体基板１を厚み方向に貫通する貫通孔３が設けられ、凹部２と貫通孔３の少なくとも内壁には、導電層４（第１導電層４ａおよび第２導電層４ｂ）が設けられる。導電層４はたとえば、貫通孔３の底部にも設けられる。第２主面Ｓｆ２には、素子領域Ｅと電気的に接続する接続手段７が設けられる。接続手段７は、配線または電極であり、導電層４と電気的に接続する。

この場合、凹部２、貫通孔３および導電層４は、素子領域Ｅの電極を第１主面Ｓｆ１側に取り出す貫通導電路（貫通電極）１０を構成する。

例えば、半導体基板１は、ｐ型半導体基板１ａ上にｎ型半導体層１ｂを積層してなり、コレクタ領域２１となるｎ型半導体層１ｂ表面にベース領域２２となるｐ型不純物領域が形成され、ベース領域２２表面にエミッタ領域２３となるｎ＋型不純物領域が設けられる。ｎ型半導体層１ｂの表面（半導体基板１の第２主面Ｓｆ２側）に、コレクタ領域２１、ベース領域２２、エミッタ領域２３とそれぞれ接続する、コレクタ電極７１、ベース電極７２、エミッタ電極７３が設けられる。

貫通導電路１０は、ｐ型半導体基板１の裏面（第１主面Ｓｆ１側）に設けられた凹部２と、凹部２の底部からｐ型半導体基板１の第２主面Ｓｆ２まで貫通する貫通孔３と、貫通孔３および凹部２の内面および貫通孔３底部に設けられた導電層４からなる。凹部２内には半田や金などによりバンプ電極６が設けられ、バンプ電極６は導電層４と電気的に接続する。

尚、ここでは概略を示しており、半導体基板１の厚みと凹部２の深さは図示した縮尺ではなく、凹部２の深さＤ２は、例えば半導体基板１の厚みＤ１の２分の１以上とする。

エミッタ電極７２は貫通導電路１０と接続する。貫通導電路１０の導電層４は、メッキ膜により形成することができる。ここでは、導電層４として下地金属層を形成し、バンプ電極６を形成する材料を貫通孔３に埋め込む。あるいは、導電層４は、凹部２および貫通孔３の内壁のみに形成されてバンプ電極６と接続するか、導電層４を凹部２および貫通孔３の内壁に形成し、他の金属層を貫通孔３に埋め込んでバンプ電極６と接続してもよい。貫通導電路１０周囲は、エミッタ領域２３とコレクタ領域２１の絶縁のためシリコン酸化膜等から成る側壁絶縁膜（不図示）が形成されている。

この場合貫通導電路１０は、第２主面Ｓｆ２側の所定の拡散領域および電極等が形成された後、ウェットエッチングされる。

尚、貫通導電路１０と、素子領域Ｅがトレンチ４１やこれに埋設される絶縁膜４２や、埋め込み絶縁層４３等で電気的に分離されている場合には、側壁絶縁膜を設けなくてもよい。

更に図示は省略するが、ベース電極７２、コレクタ電極７１に接続する貫通導電路１０および貫通導電路１０にそれぞれ接続するバンプ電極も同様に形成する。

尚、素子領域Ｅには、上記のバイポーラトランジスタに限らず、ＩＧＢＴ(Insulated Gate Bipolar Transistor)や、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの絶縁ゲート型半導体素子、ダイオード等の能動素子が形成されてもよい。

更に、図３（Ｂ）の如く、半導体基板（ｐ型半導体基板）１の第２主面Ｓｆ２側の素子領域Ｅに例えば、ｎ型不純物領域５５、ｐ型不純物領域５６、ｎ＋型不純物領域５７などを設けてＣＣＤイメージセンサなどの集積回路が設けられ、第２主面Ｓｆ２側に、ガラス基板５２が設けられてもよい。ガラス基板５２は、例えば厚さ４００μｍ程度の透明性を有するガラス材の基板であり、例えば熱硬化性樹脂であるエポキシ樹脂により、半導体基板１とガラス基板５２とが接着される。このように、素子領域Ｅには、ＩＣやＬＳＩが設けられてもよい。貫通導電路１０の構成は、図１および図３と同様であるので説明は省略する。

次に、図４を参照して、半導体装置１００の第３の実施形態として、図１に示す貫通導電路１０を有する半導体基板を、インターポーザとして使用する場合の一例について説明する。

本実施形態の半導体装置１００は、貫通導電路１０が設けられた半導体基板１の第２主面Ｓｆ２に対向して配置される他の半導体基板６１を有する。他の半導体基板６１は、一の主面Ｓｆに半導体製造プロセスによって所望の素子領域Ｅが設けられ、一の主面Ｓｆ上に、素子領域Ｅに接続する接続手段７が設けられる。接続手段７は配線または電極であり、貫通導電路１０（の導電層４）と電気的に接続する。

他の半導体基板６１は、例えば光半導体集積回路装置を構成する。すなわち、他の半導体基板６１は、例えばｎ型半導体基板であり、その主面にｐ＋型不純物領域６２と、これと離間してカソード取り出し領域となるｎ＋型不純物領域６３が設けられる。主面を覆ってシリコン酸化膜６４が設けられ、ｎ＋型不純物領域６３上が開口されて、これとコンタクトするカソード電極７６が設けられる。

シリコンインターポーザの場合、貫通導電路１０は、インターポーザの表と裏を接続するものである。半導体基板１の第２主面Ｓｆ２には、貫通導電路１０と、他の半導体基板６１に設けられた接続手段７（アルミパッド電極７６）に接続する導電層７０が設けられる。

また、他の半導体基板６１の素子領域Ｅに設けられた光電変換領域に対応する半導体基板１はＫＯＨなどを用いてエッチングにより除去し、光電変換素子を露出させる。

かかる構造では、半導体基板６１とｐ型不純物領域６２で形成されるｐｎ接合をフォトダイオードとして利用する。このフォトダイオードではｐ型不純物領域６２に入射される光により発生されるキャリアを電流としてｎ＋型不純物領域６３にオーミック接触したカソード電極７６から、貫通導電路１０を介して検出する。

１ 半導体基板
２ 凹部
３ 貫通孔
４ 導電層
５ 側壁絶縁膜
６ バンプ電極
１０ 貫通導電路
１００ 半導体装置

Claims (10)

1. 半導体基板と、
   該半導体基板の一の主面に設けられ、第１の開口面積を有する凹部と、
   前記第１の開口面積より小さい第２の開口面積を有し、該凹部の底部から前記半導体基板の他の主面までの該半導体基板を貫通して設けられた貫通孔と、
   前記凹部側壁を覆う第１導電層と、
   前記貫通孔の側壁を覆う第２導電層と、
   前記凹部に設けられたバンプ電極と、
   を具備することを特徴とする半導体装置。
2. 前記第１導電層と前記第２導電層は連続し、前記貫通孔の他の主面側も連続して被覆することを特徴とする請求項１に記載の半導体装置。
3. 前記凹部は、前記半導体基板の厚みの２分の１以上の深さを有することを特徴とする請求項２に記載の半導体装置。
4. 前記他の主面に設けられた素子領域と、
   該素子領域と前記導電層を接続する接続手段と、を具備することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
5. 前記他の主面に対向して配置され、素子領域を有する他の半導体基板と、
   該他の基板に設けられ前記素子領域と前記導電層を接続する接続手段と、を具備することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
6. 前記凹部の側壁は、曲面を含んで前記貫通孔の側壁と前記第１主面に連続することを特徴とする請求項４または請求項５に記載の半導体装置。
7. 前記貫通孔は、上部と底部で略均一な幅を有することを特徴とする請求項６に記載の半導体装置。
8. 前記貫通孔は前記第１導電層または前記第２導電層が埋め込まれることを特徴とする請求項７に記載の半導体装置。
9. 半導体基板と、
   該半導体基板の一の主面に設けられ、第１の開口面積を有する凹部と、
   前記第１の開口面積より小さい第２の開口面積を有し、該凹部の底部から前記半導体基板の他の主面までの該半導体基板を貫通して設けられた貫通孔と、
   前記凹部側壁を覆う第１導電層と、
   前記貫通孔の側壁を覆う第２導電層と、
   前記凹部に設けられたバンプ電極と、
   前記半導体基板の他の主面に設けられた拡散領域と、
   前記半導体基板の他の主面に設けられ、前記拡散領域と前記第２導電層に接続する接続手段と、
   を具備することを特徴とする半導体装置。
10. 半導体基板により構成され、他の半導体基板の主面に設けられた接続手段と接続するインターポーザであって、
    該半導体基板の一の主面に設けられ、第１の開口面積を有する凹部と、
    前記第１の開口面積より小さい第２の開口面積を有し、該凹部の底部から前記半導体基板の他の主面までの該半導体基板を貫通して設けられた貫通孔と、
    前記凹部側壁を覆う第１導電層と、
    前記貫通孔の側壁を覆う第２導電層と、
    前記凹部に設けられたバンプ電極と、
    を具備することを特徴とするインターポーザ。

Images