JPH0529483A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH0529483A JPH0529483A JP17936291A JP17936291A JPH0529483A JP H0529483 A JPH0529483 A JP H0529483A JP 17936291 A JP17936291 A JP 17936291A JP 17936291 A JP17936291 A JP 17936291A JP H0529483 A JPH0529483 A JP H0529483A
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Abstract
(57)【要約】
【目的】 半導体基板一表面における配線の複雑さを回
避することを図る。 【構成】 半導体の表面と裏面間を通じる様に形成した
スルーホールを介して、裏面にも配線を施すものであ
る。
避することを図る。 【構成】 半導体の表面と裏面間を通じる様に形成した
スルーホールを介して、裏面にも配線を施すものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の一表面上
に、Ｔｒ，Ｃ，Ｒ等の多数の電子素子を設けた半導体集
積装置、特に半導体集積装置の配線構造に係る。
に、Ｔｒ，Ｃ，Ｒ等の多数の電子素子を設けた半導体集
積装置、特に半導体集積装置の配線構造に係る。
【０００２】
【従来の技術】一般に半導体集積装置は、半導体基板の
一表面上に多数の電子デバイスを形成し、かつ該半導体
基板の同一表面にて電子デバイス相互間の配線を行って
おり、また、配線が複雑になる場合には、一つの配線の
上に絶縁膜を形成し、その上に第２の配線を形成して、
多層の配線構造としていた。
一表面上に多数の電子デバイスを形成し、かつ該半導体
基板の同一表面にて電子デバイス相互間の配線を行って
おり、また、配線が複雑になる場合には、一つの配線の
上に絶縁膜を形成し、その上に第２の配線を形成して、
多層の配線構造としていた。
【０００３】上記の如く、従来の配線構造では、半導体
集積デバイスにおいて、素子数が多くなるに従い、表面
に形成する配線の数も増えるに従って、その配線の複雑
さを回避する為、配線の上に第２の配線、あるいは第３
の配線を行っていたが、このような、配線の多層化は、
半導体表面に急激な段差を形成することになり、この段
差によって、絶縁膜の形成困難、配線の断線等の問題を
伴っていた。
集積デバイスにおいて、素子数が多くなるに従い、表面
に形成する配線の数も増えるに従って、その配線の複雑
さを回避する為、配線の上に第２の配線、あるいは第３
の配線を行っていたが、このような、配線の多層化は、
半導体表面に急激な段差を形成することになり、この段
差によって、絶縁膜の形成困難、配線の断線等の問題を
伴っていた。
【０００４】
【発明が解決しようとする課題】したがって、従来から
この種の半導体集積装置において、半導体基板の一表面
上に設けた多数の電子素子の相互及び外部端子との配線
が複雑になり、時には相互の間に大きな寄生容量が発生
する等の欠点があり、この解決が要望されていた。
この種の半導体集積装置において、半導体基板の一表面
上に設けた多数の電子素子の相互及び外部端子との配線
が複雑になり、時には相互の間に大きな寄生容量が発生
する等の欠点があり、この解決が要望されていた。
【０００５】
【課題を解決するための手段】上記問題を解決するため
に、本発明は半導体基板の表面と裏面間を通じる様に形
成したスルーホールを介して、裏面にも配線を施し、表
面と裏面の両面で配線をできるようにしたもので、この
両面における配線構造で半導体基板一表面における配線
の複雑さを回避したものである。
に、本発明は半導体基板の表面と裏面間を通じる様に形
成したスルーホールを介して、裏面にも配線を施し、表
面と裏面の両面で配線をできるようにしたもので、この
両面における配線構造で半導体基板一表面における配線
の複雑さを回避したものである。
【０００６】すなわち、本発明にかかる半導体集積装置
は、半導体基板の一表面に形成した半導体電子デバイス
群と、該半導体電子デバイス群を接続する為に表面に形
成した配線と、表面と裏面とを接続する為に両面を通じ
る様に半導体基板に形成したスルーホールと、該スルー
ホールを介して半導体基板の表面の配線と接続した裏面
の配線とより構成されるものである。
は、半導体基板の一表面に形成した半導体電子デバイス
群と、該半導体電子デバイス群を接続する為に表面に形
成した配線と、表面と裏面とを接続する為に両面を通じ
る様に半導体基板に形成したスルーホールと、該スルー
ホールを介して半導体基板の表面の配線と接続した裏面
の配線とより構成されるものである。
【０００７】上記の如き構成よりなる本発明の半導体集
積装置では、集積回路デバイスにおける配線を表面だけ
でなく裏面にも設けることができるので、表面における
絶縁層等の段差がゆるやかになり、配線の信頼性が高ま
るものである。また、今まで表面の配線でとくに面積を
とっていた電源線、ＧＮＤ線等を裏面配線にまわすこと
ができるので、配線領域を減らすことが出来、チップ面
積を縮小することが出来る。さらに、表面の配線を裏面
にまわすことで、素子と配線間が広がり、両者間に発生
していた寄生容量を減らすことが出来る等の利点があ
る。
積装置では、集積回路デバイスにおける配線を表面だけ
でなく裏面にも設けることができるので、表面における
絶縁層等の段差がゆるやかになり、配線の信頼性が高ま
るものである。また、今まで表面の配線でとくに面積を
とっていた電源線、ＧＮＤ線等を裏面配線にまわすこと
ができるので、配線領域を減らすことが出来、チップ面
積を縮小することが出来る。さらに、表面の配線を裏面
にまわすことで、素子と配線間が広がり、両者間に発生
していた寄生容量を減らすことが出来る等の利点があ
る。
【０００８】
【実施例】以下、本発明を図面に示す一実施例について
説明する。図１に、本発明を用いた半導体集積デバイス
の断面図を示す。図１において、Ｓｉ基板１３の一表面
上に従来周知の方法で、Ｎ＋拡散層５，６、ＭＯＳＴｒ
７や拡散抵抗層８、基板の電位を取る拡散層６、Ｎｗｅ
ｌｌ拡散層１２が形成されている。これらの素子間を電
気的に接続するため、絶縁膜３にコンタクトホールを形
成してそこの上に表面配線層１を形成して各素子を接続
している。
説明する。図１に、本発明を用いた半導体集積デバイス
の断面図を示す。図１において、Ｓｉ基板１３の一表面
上に従来周知の方法で、Ｎ＋拡散層５，６、ＭＯＳＴｒ
７や拡散抵抗層８、基板の電位を取る拡散層６、Ｎｗｅ
ｌｌ拡散層１２が形成されている。これらの素子間を電
気的に接続するため、絶縁膜３にコンタクトホールを形
成してそこの上に表面配線層１を形成して各素子を接続
している。
【０００９】本発明の半導体集積デバイスでは、裏面の
配線と表面の配線を接続する為、基板１３の裏面からス
ルーホール１１を形成する。このスルーホール１１は、
例えば、裏面よりＫＯＨやフッ硝酸等のＳｉエッチング
溶液等で、Ｓｉ基板をエッチングして形成する。スルー
ホール１１を形成したＳｉ基板１３と裏面配線２との絶
縁を保つため、絶縁膜４をＣＶＤ等の方法で形成する。
表面の配線やデバイスと裏面の配線とを接続する為、コ
ンタクト１４，１５を形成し、裏面に配線となるＡl２
を蒸着又はスパッタし、フォトリソグラフィー技術でパ
ターニングする。
配線と表面の配線を接続する為、基板１３の裏面からス
ルーホール１１を形成する。このスルーホール１１は、
例えば、裏面よりＫＯＨやフッ硝酸等のＳｉエッチング
溶液等で、Ｓｉ基板をエッチングして形成する。スルー
ホール１１を形成したＳｉ基板１３と裏面配線２との絶
縁を保つため、絶縁膜４をＣＶＤ等の方法で形成する。
表面の配線やデバイスと裏面の配線とを接続する為、コ
ンタクト１４，１５を形成し、裏面に配線となるＡl２
を蒸着又はスパッタし、フォトリソグラフィー技術でパ
ターニングする。
【００１０】さらに、表面の配線やデバイス、裏面の配
線を水分や金属汚染から守る為、表面と裏面に夫々保護
膜９，１０を形成する。上記の如き配線構造で、例え
ば、表面配線と裏面配線の直接接続部１４や、デバイス
と裏面配線の直接接続１５が出来る。
線を水分や金属汚染から守る為、表面と裏面に夫々保護
膜９，１０を形成する。上記の如き配線構造で、例え
ば、表面配線と裏面配線の直接接続部１４や、デバイス
と裏面配線の直接接続１５が出来る。
【００１１】なお、裏面からスルーホールを形成するだ
けでなく、表面側からＴＲＥＮＣＨ技術と同様な方法で
穴をあけることもできて、スルーホールと同様の構造で
同じ作用効果を上げることができる。
けでなく、表面側からＴＲＥＮＣＨ技術と同様な方法で
穴をあけることもできて、スルーホールと同様の構造で
同じ作用効果を上げることができる。
【００１２】上記の如く、本発明にかかる半導体集積装
置は、ＳｉやＧａＡｓ基板等の半導体基板の一表面上に
ＭＯＳＴｒやＢｉｐ−Ｔｒ、抵抗、コンデンサー等の電
子デバイスを形成した半導体集積デバイスにおいて、そ
の素子間をつなぐ配線を半導体基板の一表面と、裏面の
双方に施して、裏面に施した配線と、表面に形成した配
線、あるいは、デバイスに接続する為、裏面側から表面
の配線、デバイスに通じるスルーホールを形成し、その
スルーホールを通じて相互接線したものであり、また、
必要に応じて裏面に施した配線は裏面全体が配線（パタ
ーニングを行っていない）の場合も有り得るものであ
る。
置は、ＳｉやＧａＡｓ基板等の半導体基板の一表面上に
ＭＯＳＴｒやＢｉｐ−Ｔｒ、抵抗、コンデンサー等の電
子デバイスを形成した半導体集積デバイスにおいて、そ
の素子間をつなぐ配線を半導体基板の一表面と、裏面の
双方に施して、裏面に施した配線と、表面に形成した配
線、あるいは、デバイスに接続する為、裏面側から表面
の配線、デバイスに通じるスルーホールを形成し、その
スルーホールを通じて相互接線したものであり、また、
必要に応じて裏面に施した配線は裏面全体が配線（パタ
ーニングを行っていない）の場合も有り得るものであ
る。
【００１３】
【発明の効果】上記の如き構成よりなる本発明の半導体
集積回路は、集積回路デバイスにおける配線を、表面だ
けでなく裏面にも行うので、表面の段差がゆるやかにな
り、配線の信頼性が高まり、また電源線、ＧＮＤ線等を
裏面配線にまわすことができるので、配線領域を減らす
ことが出来、チップ面積を縮小することが出来、さらに
表面の配線を裏面にまわすことができるので、素子と配
線間が広がり、従来両者間に発生していた寄生容量を減
らすことが出来る利点を有するものである。
集積回路は、集積回路デバイスにおける配線を、表面だ
けでなく裏面にも行うので、表面の段差がゆるやかにな
り、配線の信頼性が高まり、また電源線、ＧＮＤ線等を
裏面配線にまわすことができるので、配線領域を減らす
ことが出来、チップ面積を縮小することが出来、さらに
表面の配線を裏面にまわすことができるので、素子と配
線間が広がり、従来両者間に発生していた寄生容量を減
らすことが出来る利点を有するものである。
【図面の簡単な説明】
【図１】 本発明にかかる半導体集積回路の一実施例を
示す断面図である。
示す断面図である。
１ 表面配線（Ａｌ）
２ 裏面配線（Ａｌ）
３ 表面絶縁膜（ＳｉＯ２）
４ 裏面絶縁膜（ＳｉＯ２）
５ Ｎ＋拡散層（１）
６ Ｎ＋拡散層（２）
７ ＭＯＳＴｒ
８ Ｐ＋拡散層
９ 表面保護膜
１０ 裏面保護膜
１１ スルーホール
１２ Ｎｗｅｌｌ
１３ Ｐ基板
１４ 表面配線と裏面配線のコンタクト
１５ デバイスと裏面配線のコンタクト
Claims (3)
- 【請求項１】 半導体基板の一表面上に複数個の電子素
子を形成した半導体集積装置において、前記電子素子間
をつなぐ配線を半導体基板の一表面と、裏面の双方に設
けたことを特徴とする半導体集積装置。 - 【請求項２】 請求項１記載の半導体集積装置におい
て、半導体基板の裏面に設けた配線と、表面に形成した
配線、または電子素子を接続する為、裏面側から表面側
に通じるスルーホールを形成し、該スルーホールを介し
て裏面の配線と表面の配線または電子素子を相互に接線
した半導体集積装置。 - 【請求項３】 請求項１記載の半導体集積装置におい
て、半導体基板の裏面全体に配線を設けた半導体集積装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17936291A JPH0529483A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17936291A JPH0529483A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529483A true JPH0529483A (ja) | 1993-02-05 |
Family
ID=16064529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17936291A Pending JPH0529483A (ja) | 1991-07-19 | 1991-07-19 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529483A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126464A (ja) * | 1997-06-30 | 1999-01-29 | Oki Electric Ind Co Ltd | 半導体素子の配線構造およびその製造方法 |
| JPH11258409A (ja) * | 1998-03-13 | 1999-09-24 | Kanagawa Acad Of Sci & Technol | 集光素子の製造方法 |
| JP2000223501A (ja) * | 1999-01-28 | 2000-08-11 | Nec Corp | 半導体集積回路装置とその製造方法 |
| JP2002311146A (ja) * | 2001-04-18 | 2002-10-23 | Hamamatsu Photonics Kk | 高エネルギー線検出器及び装置 |
| JP2004506324A (ja) * | 2000-08-08 | 2004-02-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積回路のための背面コンタクトおよびこれを形成する方法 |
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| US6853046B2 (en) | 2002-09-24 | 2005-02-08 | Hamamatsu Photonics, K.K. | Photodiode array and method of making the same |
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| JP2019004104A (ja) * | 2017-06-19 | 2019-01-10 | 大日本印刷株式会社 | 貫通電極基板および貫通電極基板の製造方法 |
-
1991
- 1991-07-19 JP JP17936291A patent/JPH0529483A/ja active Pending
Cited By (24)
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| JPWO2004030102A1 (ja) * | 2002-09-24 | 2006-01-26 | 浜松ホトニクス株式会社 | フォトダイオードアレイ及びその製造方法 |
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