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JP2022179627A - 半導体素子および半導体装置 - Google Patents

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semiconductor
electrode
film
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Rohm Co Ltd
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Abstract

【課題】 接合層の電極への到達を防止することが可能な半導体素子、およびそれが搭載された半導体装置を提供する。【解決手段】 半導体素子Ａ１０は、厚さ方向ｚを向く表面１０Ａと、厚さ方向ｚに対して直交する方向を向き、かつ表面１０Ａにつながる側面１０Ｃと、を有する素子本体１０と、厚さ方向ｚに対して直交する方向に凹む切欠部２１を有するとともに、表面１０Ａの上に配置された表面保護膜２０と、表面１０Ａの上に配置され、かつ切欠部２１に囲まれるとともに、素子本体１０に導通する電極（第１電極３１１）と、を備える。素子本体１０には、側面１０Ｃから厚さ方向ｚに対して直交する方向に突出する堰部１１１が設けられている。厚さ方向ｚに視て、堰部１１１は、切欠部２１の開口の近隣に位置する。厚さ方向ｚに視て、表面保護膜２０と表面１０Ａの周縁との最小間隔は、側面１０Ｃからの堰部１１１の突出長さよりも短い。【選択図】 図２

Description

本発明は、半導体素子と、当該半導体素子が搭載された半導体装置とに関する。
従来、耐熱性、機械強度、化学安定性および電気絶縁性に優れるポリイミドを表面保護膜の構成材料に用いた半導体素子が広く知られている。特許文献１には、そのような半導体素子の一例が開示されている。当該半導体素子は、複数の電極（特許文献１ではボンディングパッド）と、複数の電極を露出させる開口部が設けられた表面保護膜（特許文献１ではポリイミド膜）とを備える。
当該半導体素子は、銀ペーストを構成材料とした接合層（特許文献１ではダイボンディング材）を介して、ダイパッドなどに接合されることが一般的である。当該半導体装置において、ポリイミドを構成材料とした表面保護膜には、微小な空隙が形成されている。この空隙に水分が浸入すると、イオンマイグレーションにより接合層に含まれる銀が当該空隙に取り込まれる。これにより、表面保護膜の電気絶縁性が低下し、複数の電極が短絡されるという課題がある。
このような事情から、厚さ方向に視て半導体素子の周縁の近傍に位置する開口部において、当該開口部と半導体素子の周縁との間に位置する表面保護膜の一部を除去する対策が考えられる。このような対策を講じることで接合層に含まれる銀のイオンマイグレーションを抑制することが期待される。しかし、表面保護膜の一部が除去されると、毛細管現象により接合層が電極に到達し、当該電極におけるワイヤの接続不良が懸念される。
特開２０１１－７１３８１号公報
本発明は上記事情に鑑み、接合層の電極への到達を防止することが可能な半導体素子、およびそれが搭載された半導体装置を提供することをその課題とする。
本発明の第１の側面によれば、厚さ方向を向く表面と、および前記厚さ方向に対して直交する方向を向き、かつ前記表面につながる側面と、を有する素子本体と、前記厚さ方向に視て周縁から内方に凹む切欠部を有し、かつ前記表面の上に配置された表面保護膜と、前記表面の上に配置され、かつ前記切欠部に囲まれるとともに、前記素子本体に導通する電極と、を備え、前記素子本体には、前記側面から前記厚さ方向に対して直交する方向に向けて突出する堰部が設けられ、前記厚さ方向に視て、前記堰部は、前記切欠部の開口の近隣に位置することを特徴とする半導体素子が提供される。
本発明の実施において好ましくは、前記表面保護膜の構成材料は、ポリイミドを含む。
本発明の実施において好ましくは、前記電極の構成材料は、金を含む。
本発明の実施において好ましくは、前記素子本体は、半導体基板と、前記表面を有し、かつ前記半導体基板に積層されるとともに、前記電極が導通する半導体層と、前記半導体 層の上に配置されたパッシベーション膜と、を含み、前記表面保護膜は、前記パッシベーション膜に接し、前記堰部は、前記半導体基板に設けられている。
本発明の実施において好ましくは、前記半導体基板は、前記表面とは反対側を向く裏面を有し、前記堰部は、前記厚さ方向のうち前記表面が向く側を向く頂面と、前記頂面とは反対側を向く底面と、を有し、前記底面は、前記裏面と面一である。
本発明の実施において好ましくは、前記頂面は、凹状の曲面である。
本発明の実施において好ましくは、前記半導体基板は、前記表面とは反対側を向く裏面を有し、前記堰部は、前記厚さ方向のうち前記表面が向く側を向く頂面と、前記頂面とは反対側を向く底面と、を有し、前記厚さ方向において、前記底面は、前記裏面から前記表面に寄って離間している。
本発明の実施において好ましくは、前記頂面は、凹状の曲面である。
本発明の実施において好ましくは、前記底面は、凹状の曲面である。
本発明の実施において好ましくは、前記厚さ方向に視て、前記堰部は、前記厚さ方向に対して直交する一方向に沿っている。
本発明の実施において好ましくは、前記厚さ方向に視て、前記堰部は、前記素子本体の全周に位置する。
本発明の実施において好ましくは、前記素子本体は、前記半導体層および前記電極の双方に導通する配線層を含み、前記配線層は、前記パッシベーション膜に接している。
本発明の実施において好ましくは、前記厚さ方向において前記配線層と前記電極との間に介在するバリア膜をさらに備え、前記バリア膜の組成は、チタンを含む。
本発明の第２の側面によれば、裏面を有する半導体基板を含む前記半導体素子と、前記半導体素子が搭載されたダイパッドと、前記ダイパッドと前記裏面との間に介在する部分を含む接合層と、を備え、前記接合層には、銀粒子が含有されていることを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記ダイパッドから離間して配置された端子と、前記端子と前記電極とに接続されたワイヤと、をさらに備える。
本発明の実施において好ましくは、前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備える。
本発明にかかる半導体素子によれば、それが搭載された半導体装置において接合層の電極への到達を防止することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体素子の平面図である。 図１のＩＩ－ＩＩ線に沿う断面図である。 図１のＩＩＩ－ＩＩＩ線に沿う断面図である。 図１のＩＶ－ＩＶ線に沿う断面図である。 図２および図３の部分拡大図である。 図２および図３の部分拡大図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 本発明の第１実施形態の変形例にかかる半導体素子の平面図である。 図１０のＸＩ－ＸＩ線に沿う断面図である。 図１０のＸＩＩ－ＸＩＩ線に沿う断面図である。 本発明の第１実施形態にかかる半導体装置の斜視図である。 図１３に示す半導体装置の平面図（封止樹脂を透過）である。 図１３に示す半導体装置の正面図である。 図１３に示す半導体装置の右側面図である。 図１４のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１４のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１７の部分拡大図である。 本発明の第２実施形態にかかる半導体素子の平面図である。 図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。 図２１の部分拡大図である。 図２０に示す半導体素子の製造工程を説明する断面図である。 図２０に示す半導体素子の製造工程を説明する断面図である。 図２０に示す半導体素子の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２７のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図２８の部分拡大図である。
本発明を実施するための形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図１９に基づき、本発明の第１実施形態にかかる半導体素子Ａ１０と、半導体素子Ａ１０を備える半導体装置Ｂ１０について説明する。
＜半導体素子Ａ１０＞
図１～図６に基づき、半導体素子Ａ１０について説明する。これらの図に示す半導体素子Ａ１０は、素子本体１０、表面保護膜２０、複数の第１電極３１１、複数の第２電極３１２および複数のバリア膜３２を備える。
半導体素子Ａ１０の説明においては、便宜上、後述する素子本体１０の表面１０Ａの法線方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
素子本体１０は、図１に示すように、厚さ方向ｚに視て矩形状である。素子本体１０は、表面１０Ａ、裏面１０Ｂおよび側面１０Ｃを有する。表面１０Ａは、厚さ方向ｚを向く。裏面１０Ｂは、表面１０Ａとは反対側を向く。側面１０Ｃは、厚さ方向ｚに対して直交する方向を向き、かつ表面１０Ａにつながっている。半導体素子Ａ１０では、側面１０Ｃは、第１方向ｘを向く一対の第１領域１０１Ｃと、第２方向ｙを向く一対の第２領域１０２Ｃとを含む。図２～図５に示すように、素子本体１０は、半導体基板１１、半導体層１２、層間絶縁膜１３、配線層１４およびパッシベーション膜１５を含む。
図２～図４に示すように、半導体基板１１は、半導体層１２を支持している。半導体基板１１の構成材料は、たとえばノンドープのシリコン（Ｓｉ）である。半導体基板１１は、裏面１０Ｂを有する。
図２～図４に示すように、半導体層１２は、半導体基板１１に積層されている。半導体層１２には、ｐ型半導体およびｎ型半導体により、複数のトランジスタなどからなる回路が構成されている。半導体層１２は、エピタキシャル成長により形成される。半導体層１２は、表面１０Ａを有する。
図５に示すように、層間絶縁膜１３は、半導体層１２の表面１０Ａを覆っている。層間絶縁膜１３は、酸化ケイ素（ＳｉＯ2）膜、および窒化ケイ素（Ｓｉ3Ｎ4）膜の少なくと
もいずれかから構成される。層間絶縁膜１３は、プラズマＣＶＤ（Chemical Vapor Deposition）などにより形成される。
図５に示すように、配線層１４は、半導体層１２の表面１０Ａに接して配置されている。配線層１４は、半導体層１２に導通している。配線層１４の構成材料は、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、およびタンタル（Ｔａ）を含む金属材料群から選択された１つ、または複数の金属である。配線層１４は、第１配線層１４１および第２配線層１４２を含む。第１配線層１４１は、表面１０Ａおよび層間絶縁膜１３の双方に接している。第２配線層１４２は、第１配線層１４１に積層されている。
図５に示すように、パッシベーション膜１５は、層間絶縁膜１３に積層されている。このため、パッシベーション膜１５は、半導体層１２の上に配置されている。パッシベーション膜１５は、電気絶縁性を有する。パッシベーション膜１５は、第１膜１５１および第２膜１５２を含む。第１膜１５１および第２膜１５２の構成材料は、たとえば窒化ケイ素である。これらのうち、第１膜１５１の構成材料は、窒化ケイ素に替えて酸化ケイ素でもよい。第１膜１５１は、層間絶縁膜１３、および配線層１４の第２配線層１４２の双方に接している。第２膜１５２は、第１膜１５１に積層されている。第２膜１５２は、複数の第１電極３１１および複数の第２電極３１２の双方に接している。パッシベーション膜１５には、第１膜１５１および第２配線層１４２を厚さ方向ｚに貫通する複数の開口１５Ａが設けられている。複数の開口１５Ａの各々から、第１電極３１１および第２電極３１２のいずれかが露出している。
表面保護膜２０は、図２～図５に示すように、パッシベーション膜１５に接して配置されている。このため、表面保護膜２０は、素子本体１０（半導体層１２）の表面１０Ａの上に配置されている。表面保護膜２０は、電気絶縁性を有する。表面保護膜２０の構成材料は、ポリイミドを含む。表面保護膜２０は、複数の切欠部２１および複数の開口部２２を有する。
図１、図２および図４に示すように、複数の切欠部２１は、厚さ方向ｚに視て、表面保護膜２０の周縁から内方に凹む領域である。このため、厚さ方向ｚに視て、複数の切欠部２１の各々は、半導体素子Ａ１０の外側に向けて開口している。半導体素子Ａ１０では、複数の切欠部２１の少なくとも一部は、厚さ方向ｚに視て第１方向ｘ および第２方向ｙの双方に対して開口している。図１および図３に示すように、複数の開口部２２は、表面保護膜２０を厚さ方向ｚに貫通している。複数の開口部２２の各々は、全周にわたって表面保護膜２０に囲まれている。
複数の第１電極３１１および複数の第２電極３１２は、図５に示すように、素子本体１０の配線層１４の上に配置されている。このため、複数の第１電極３１１および複数の第２電極３１２は、素子本体１０（半導体層１２）の表面１０Ａの上に配置されている。第１電極３１１および第２電極３１２の構成材料は、金（Ａｕ）を含む。複数の第１電極３１１および複数の第２電極３１２は、複数のバリア膜３２を介して配線層１４に導通している。したがって、複数の第１電極３１１および複数の第２電極３１２は、素子本体１０の半導体層１２に導通している。あわせて、配線層１４は、半導体層１２と、複数の第１電極３１１および複数の第２電極３１２との双方に導通している。
図１、図２および図４に示すように、複数の第１電極３１１の各々は、表面保護膜２０の切欠部２１に囲まれている。図１および図３に示すように、厚さ方向ｚに視て、複数の２１１の各々は、表面保護膜２０の開口部２２に収容されている。このため、厚さ方向ｚに視て、複数の第１電極３１１の各々は、切欠部２１の開口から半導体素子Ａ１０の外部に通じている。なお、複数の第１電極３１１のいずれかが、本発明にかかる特許請求の範囲に記載の「電極」に相当する。
複数のバリア膜３２の各々は、図５に示すように、厚さ方向ｚにおいて素子本体１０の配線層１４と、複数の第１電極３１１および複数の第２電極３１２のいずれかとの間に介在している。複数のバリア膜３２は、配線層１４の第２配線層１４２と、素子本体１０のパッシベーション膜１５との双方に接している。バリア膜３２は、導電性を有する。バリア膜３２の構成材料は、窒化チタン（ＴｉＮ）である。このため、バリア膜３２の組成は、チタンを含む。
図１～図６（図５を除く）に示すように、素子本体１０の半導体基板１１には、側面１０Ｃから厚さ方向ｚに対して直交する方向に向けて突出する堰部１１１が設けられている。厚さ方向ｚに視て、堰部１１１は、表面保護膜２０の切欠部２１の開口の近隣に位置する。半導体素子Ａ１０では、堰部１１１は、側面１０Ｃの一対の第１領域１０１Ｃと、側面１０Ｃの一対の第２領域１０２Ｃのいずれにも設けられている。このため、厚さ方向ｚに視て、堰部１１１は、素子本体１０の全周に位置する枠状である。
図２～図６（図５を除く）に示すように、堰部１１１は、頂面１１１Ａおよび底面１１１Ｂを有する。頂面１１１Ａは、厚さ方向ｚのうち素子本体１０の表面１０Ａが向く側を向く。頂面１１１Ａは、凹状の曲面である。底面１１１Ｂは、頂面１１１Ａとは反対側を向く。半導体素子Ａ１０では、底面１１１Ｂは、素子本体１０（半導体基板１１）の裏面１０Ｂと面一である。底面１１１Ｂから頂面１１１Ａの外縁までの堰部１１１の最小高さｈ１（堰部１１１の厚さ方向ｚにおける最小寸法）は、５０μｍ以上であることが好ましい。
次に、図７～図９に基づき、半導体素子Ａ１０の堰部１１１の形成方法について説明する。
まず、図７に示すように、半導体基板１１に半導体層１２を積層させた後、半導体層１２の表面１０Ａの上に、パッシベーション膜１５、表面保護膜２０および複数の第１電極３１１などを配置させる。本工程において、複数の切欠部２１が表面保護膜２０に形成される。
次いで、図８に示すように、幅ｂ１を有する第１ブレード８１により、半導体基板１１、半導体層１２およびパッシベーション膜１５のそれぞれ一部を除去することにより、複数の溝８３を形成する。複数の溝８３は、厚さ方向ｚのうち半導体層１２の表面１０Ａが向く側から半導体基板１１の裏面１０Ｂに向けて形成される。また、複数の溝８３は、第１方向ｘおよび第２方向ｙの双方向に沿った碁盤目状となるように形成される。
最後に、図９に示すように、幅ｂ２を有する第２ブレード８２により、半導体基板１１を切断する。幅ｂ２は、第１ブレード８１の幅ｂ１よりも小である。切断にあたっては、複数の溝８３の各々に第２ブレード８２を通過させた上で、第２ブレード８２を厚さ方向ｚに移動させる。本工程により、堰部１１１が形成された半導体素子Ａ１０が得られる。
＜半導体素子Ａ１０の変形例＞
図１０～図１２に基づき、半導体素子Ａ１０の変形例である半導体素子Ａ１１について説明する。半導体素子Ａ１１は、表面保護膜２０および堰部１１１の構成が、先述した半導体素子Ａ１０に対して異なる。
図１０に示すように、表面保護膜２０の複数の切欠部２１はいずれも、厚さ方向ｚに視て第２方向ｙに対して開口している。
図１０～図１２に示すように、半導体素子Ａ１１では、堰部１１１は、側面１０Ｃの一対の第２領域１０２Ｃに設けられている。このため、厚さ方向ｚに視て、堰部１１１は、第１方向ｘに沿っている。すなわち、厚さ方向ｚに視て、堰部１１１は、厚さ方向ｚに対して直交する一方向に沿っている。
＜半導体装置Ｂ１０＞
図１３～図１９に基づき、半導体装置Ｂ１０について説明する。これらの図に示す半導体装置Ｂ１０は、ダイパッド４１、複数の端子４２、接合層５０、複数のワイヤ６０、および封止樹脂７０を備える。半導体装置Ｂ１０は、たとえばオペアンプである。半導体装置Ｂ１０は、増幅回路、コンパレータ、積分回路および発振回路など、様々な回路に用いられる。図１３に示すように、半導体装置Ｂ１０が示す例においては、当該装置の構造形式はＳＯＰ（Single Outline Package）である。なお、半導体装置Ｂ１０の構造形式は、ＳＯＰに限定されない。なお、図１３は、理解の便宜上、封止樹脂７０を透過している。図１３において透過した封止樹脂７０を、想像線（二点鎖線）で示している。
ダイパッド４１は、図１４、図１７および図１８に示すように、半導体素子Ａ１０が搭載される導電部材である。ダイパッド４１は、複数の端子４２とともに、同一のリードフレームから構成される。当該リードフレームの構成材料は、たとえば銅、または銅合金である。図１４および図１８に示すように、ダイパッド４１は、本体部４１１および一対の吊り部４１２を有する。
図１４に示すように、本体部４１１は、厚さ方向ｚに視て矩形状である。本体部４１１に半導体素子Ａ１０が搭載されている。本体部４１１の表面には、たとえば銀（Ａｇ）めっきが施されている。
図１４および図１８に示すように、一対の吊り部４１２は、本体部４１１の第１方向ｘの両側につながっている。一対の吊り部４１２は、第１方向ｘに延びる帯状である。一対の吊り部４１２は、リードフレームに対する本体部４１１の支持部材である。図１６に示すように、一対の吊り部４１２の各々は、第１方向ｘを向く端面４１２Ａを有する。一対の端面４１２Ａは、封止樹脂７０から露出している。なお、ダイパッド４１は、一対の端面４１２Ａを除き封止樹脂７０に覆われている。
複数の端子４２は、図１４に示すように、ダイパッド４１から離間して配置された導電部材である。半導体装置Ｂ１０が示す例においては、ダイパッド４１を挟んで第２方向ｙの一方側および他方側のそれぞれに、４つの端子４２が配置されている。これらの端子４２は、第１方向ｘに沿って配列されている。複数の端子４２の各々は、パッド部４２１および露出部４２２を有する。
図１４および図１７に示すように、パッド部４２１は、封止樹脂７０に覆われている。パッド部４２１の表面には、たとえば銀めっきが施されている。図１４～図１７に示すように、露出部４２２は、封止樹脂７０から露出している。厚さ方向ｚに視て、露出部４２２は、パッド部４２１から第１方向ｘに延びている。図１６および図１７に示すように、露出部４２２は、第２方向ｙに視てクランク状に屈曲している。露出部４２２は、半導体装置Ｂ１０を配線基板に実装する際に用いられる。露出部４２２の表面には、たとえば錫（Ｓｎ）めっきが施されている。
接合層５０は、図１７～図１９に示すように、ダイパッド４１の本体部４１１と、半導体素子Ａ１０の素子本体１０の裏面１０Ｂとの間に介在する部分を含む。接合層５０には、銀粒子が含有されている。接合層５０の構成材料は、たとえば、銀粒子が含有されたエポキシ樹脂である。接合層５０の一部は、半導体素子Ａ１０の堰部１１１に付着している。
複数のワイヤ６０は、図１４および図１７に示すように、半導体素子Ａ１０の複数の第１電極３１１および複数の第２電極３１２と、複数の端子４２のパッド部４２１とに、個別に接続されている。これにより、複数の第１電極３１１および複数の第２電極３１２は、複数の端子４２に導通している。ワイヤ６０の構成材料は、たとえば金である。
封止樹脂７０は、図１７および図１８に示すように、半導体素子Ａ１０、接合層５０および複数のワイヤ６０と、ダイパッド４１および複数の端子４２の各々の一部ずつとを覆っている。封止樹脂７０の構成材料は、たとえば黒色のエポキシ樹脂である。封止樹脂７０は、主面７１、裏面７２、一対の第１側面７３１および一対の第２側面７３２を有する。
図１７および図１８に示すように、主面７１は、厚さ方向ｚのうち素子本体１０の表面１０Ａが向く側を向く。図１７および図１８に示すように、裏面７２は、主面７１とは反対側を向く。半導体装置Ｂ１０を配線基板に実装した際、裏面７２は、当該配線基板に対向する。
図１４～図１７に示すように、一対の第１側面７３１は、第２方向ｙにおいて互いに離間している。一対の第１側面７３１の各々は、厚さ方向ｚの両側において主面７１および裏面７２につながっている。一対の第１側面７３１の各々から、複数の端子４２の露出部４２２が露出している。
図１４～図１８（図１７を除く）に示すように、一対の第２側面７３２は、第１方向ｘにおいて互いに離間している。一対の第２側面７３２の各々は、厚さ方向ｚの両側において主面７１および裏面７２につながっている。また、一対の第２側面７３２の各々は、第２方向ｙの両側において一対の第１側面７３１につながっている。一対の第２側面７３２から、ダイパッド４１の一対の吊り部４１２の端面４１２Ａが露出している。
次に、半導体素子Ａ１０および半導体装置Ｂ１０の作用効果について説明する。
半導体素子Ａ１０は、表面１０Ａおよび側面１０Ｃを有する素子本体１０と、表面１０Ａの上に配置された表面保護膜２０とを備える。表面保護膜２０は、厚さ方向ｚに視て周縁から内方に凹む切欠部２１を有する。素子本体１０に導通する半導体素子Ａ１０の第１電極３１１は、切欠部２１に囲まれている。素子本体１０には、側面１０Ｃから厚さ方向ｚに対して直交する方向に向けて突出する堰部１１１が設けられている。厚さ方向ｚに視て、堰部１１１は、切欠部２１の開口の近隣に位置する。これにより、図１９に示すように、半導体装置Ｂ１０において毛細管現象により接合層５０が側面１０Ｃを這い上がることを、堰部１１１により抑制できる。したがって、半導体素子Ａ１０によれば、半導体装置Ｂ１０において接合層５０の第１電極３１１への到達を防止することが可能となる。
素子本体１０に堰部１１１が設けられることにより、素子本体１０の表面積が拡大する。これにより、半導体装置Ｂ１０において素子本体１０に対する接合層５０の付着面積が増加するため、ダイパッド４１に対する半導体素子Ａ１０の接合強度の増加を図ることができる。
表面保護膜２０の構成材料は、ポリイミドを含む。このような場合であっても、表面保護膜２０は切欠部２１を有することにより、半導体装置Ｂ１０において接合層５０に含まれる銀のイオンマイグレーションにより第１電極３１１の短絡を防止することができる。
第１電極３１１の構成材料は、金を含む。これにより、半導体装置Ｂ１０において第１電極３１１に対するワイヤ６０の接合強度が増加する。したがって、半導体装置Ｂ１０の信頼性の向上を図ることができる。
堰部１１１は、厚さ方向ｚのうち表面１０Ａが向く側を向く頂面１１１Ａを有する。頂面１１１Ａは、曲面である。これは、図８に示す半導体素子Ａ１０の製造工程において、第１ブレード８１により形成される溝８３の痕跡である。
厚さ方向ｚに視て、堰部１１１は、素子本体１０の全周に位置する。これにより、半導体装置Ｂ１０において毛細管現象により接合層５０が側面１０Ｃを這い上がることを、より効果的に抑制できる。
半導体素子Ａ１０は、厚さ方向ｚにおいて配線層１４と第１電極３１１との間に介在するバリア膜３２をさらに備える。バリア膜３２の組成は、チタンを含む。これにより、第１電極３１１は、配線層１４に対してオーミック接触を図ることができる。また、第１電極３１１に含まれる金属成分が素子本体１０に拡散することを防止できる。
〔第２実施形態〕
図２０～図３０に基づき、本発明の第２実施形態にかかる半導体素子Ａ２０と、半導体素子Ａ２０を備える半導体装置Ｂ２０について説明する。これらの図において、先述した半導体素子Ａ１０および半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
＜半導体素子Ａ２０＞
図２０～図２３に基づき、半導体素子Ａ２０について説明する。半導体素子Ａ２０においては、堰部１１１の構成が、先述した半導体素子Ａ１０と異なる。
図２１～図２３に示すように、厚さ方向ｚにおいて、堰部１１１の底面１１１Ｂは、素子本体１０（半導体基板１１）の裏面１０Ｂから素子本体１０（半導体層１２）の表面１０Ａに寄って離間している。なお、図２０に示すように、厚さ方向ｚに視た半導体素子Ａ２０の形状は、半導体素子Ａ１０の形状と同一である。底面１１１Ｂは、凹状の曲面である。底面１１１Ｂの内縁から頂面１１１Ａの外縁までの堰部１１１の最小高さｈ２（堰部１１１の厚さ方向ｚにおける最小寸法）は、５０μｍ以上であることが好ましい。
半導体素子Ａ２０においても、先述した半導体素子Ａ１１と同様に、厚さ方向ｚに視て、堰部１１１が厚さ方向ｚに対して直交する一方向に沿った構成とすることができる。
次に、図２４～図２６に示すように、半導体素子Ａ２０の堰部１１１の形成方法について説明する。
まず、図２４に示すように、図７に示す半導体基板１１および半導体層１２などに対して、幅ｂ１を有する第１ブレード８１により、半導体基板１１、半導体層１２およびパッシベーション膜１５のそれぞれ一部を除去することにより、複数の第１溝８３１を形成する。複数の第１溝８３１は、厚さ方向ｚのうち半導体層１２の表面１０Ａが向く側から半導体基板１１の裏面１０Ｂに向けて形成される。また、複数の第１溝８３１は、第１方向ｘおよび第２方向ｙの双方向に沿った碁盤目状となるように形成される。
次いで、図２５に示すように、第１ブレード８１により、半導体基板１１の一部を除去することにより複数の第２溝８３２を形成する。複数の第２溝８３２は、厚さ方向ｚのうち半導体基板１１の裏面１０Ｂが向く側から半導体層１２の表面１０Ａに向けて形成される。また、複数の第２溝８３２は、複数の第２溝８３２に対応した碁盤目状となるように形成される。
最後に、図２６に示すように、幅ｂ２を有する第２ブレード８２により、半導体基板１１を切断する。幅ｂ２は、第１ブレード８１の幅ｂ１よりも小である。切断にあたっては、複数の第１溝８３１の各々に第２ブレード８２を通過させた上で、第２ブレード８２を厚さ方向ｚに移動させて第１溝８３１に対応する第２溝８３２に到達させる。本工程により、堰部１１１が形成された半導体素子Ａ２０が得られる。
＜半導体装置Ｂ２０＞
図２７～図３０に基づき、半導体装置Ｂ２０について説明する。半導体装置Ｂ２０においては、半導体素子Ａ２０の構成が、先述した半導体装置Ｂ１０と異なる。なお、図２７に示すように、ダイパッド４１に対する半導体素子Ａ２０の搭載位置は、半導体装置Ｂ１０における半導体素子Ａ１０の搭載位置と同一である。
図２８および図２９に示すように、接合層５０の一部は、半導体素子Ａ２０の堰部１１１に付着している。図３０に示すように、接合層５０は、堰部１１１の底面１１１Ｂの全体にわたって接している。
次に、半導体素子Ａ２０および半導体装置Ｂ２０の作用効果について説明する。
半導体素子Ａ２０は、表面１０Ａおよび側面１０Ｃを有する素子本体１０と、表面１０Ａの上に配置された表面保護膜２０とを備える。表面保護膜２０は、厚さ方向ｚに視て周縁から内方に凹む切欠部２１を有する。素子本体１０に導通する半導体素子Ａ２０の第１電極３１１は、切欠部２１に囲まれている。素子本体１０には、側面１０Ｃから厚さ方向ｚに対して直交する方向に向けて突出する堰部１１１が設けられている。厚さ方向ｚに視て、堰部１１１は、切欠部２１の開口の近隣に位置する。これにより、図３０に示すように、半導体装置Ｂ２０において毛細管現象により接合層５０が側面１０Ｃを這い上がることを、堰部１１１により抑制できる。したがって、半導体素子Ａ２０によっても、半導体装置Ｂ２０において接合層５０の第１電極３１１への到達を防止することが可能となる。
半導体素子Ａ２０の堰部１１１の底面１１１Ｂは、素子本体１０（半導体基板１１）の裏面１０Ｂから素子本体１０（半導体層１２）の表面１０Ａに寄って離間している。これにより、半導体装置Ｂ２０において底面１１１Ｂに接する接合層５０の部分に投錨効果（アンカー効果）が得られるため、ダイパッド４１に対する半導体素子Ａ２０の接合強度の増加を図ることができる。
堰部１１１の頂面１１１Ａは、曲面である。これは、図２４に示す半導体素子Ａ２０の製造工程において、第１ブレード８１により形成される第１溝８３１の痕跡である。堰部１１１の底面１１１Ｂは、曲面である。これは、図２５に示す半導体素子Ａ２０の製造工程において、第１ブレード８１により形成される第２溝８３２の痕跡である。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ１１，Ａ２０：半導体素子
Ｂ１０，Ｂ２０：半導体装置
１０：素子本体
１０Ａ：表面
１０Ｂ：裏面
１０Ｃ：側面
１０１Ｃ：第１領域
１０２Ｃ：第２領域
１１：半導体基板
１１１：堰部
１１１Ａ：頂面
１１１Ｂ：底面
１２：半導体層
１３：層間絶縁膜
１４：配線層
１４１：第１配線層
１４２：第２配線層
１５：パッシベーション膜
１５Ａ：開口
１５１：第１膜
１５２：第２膜
２０：表面保護膜
２１：切欠部
２２：開口部
３１１：第１電極
３１２：第２電極
３２：バリア膜
４１：ダイパッド
４１１：本体部
４１２：吊り部
４１２Ａ：端面
４２：端子
４２１：パッド部
４２２：露出部
５０：接合層
６０：ワイヤ
７０：封止樹脂
７１：主面
７２：裏面
７３１：第１側面
７３２：第２側面
８１：第１ブレード
８２：第２ブレード
８３：溝
８３１：第１溝
８３２：第２溝
ｈ１，ｈ２：高さ
ｂ１，ｂ２：幅
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (16)

  1. 厚さ方向を向く表面と、前記厚さ方向に対して直交する方向を向き、かつ前記表面につながる側面と、を有する素子本体と、
    前記厚さ方向に対して直交する方向に凹む切欠部を有するとともに、前記表面の上に配置された表面保護膜と、
    前記表面の上に配置され、かつ前記切欠部に囲まれるとともに、前記素子本体に導通する電極と、を備え、
    前記素子本体には、前記側面から前記厚さ方向に対して直交する方向に突出する堰部が設けられ、
    前記厚さ方向に視て、前記堰部は、前記切欠部の開口の近隣に位置しており、
    前記厚さ方向に視て、前記表面保護膜と前記表面の周縁との最小間隔は、前記側面からの前記堰部の突出長さよりも短い、半導体素子。
  2. 前記表面保護膜は、ポリイミドを含む材料からなる、請求項１に記載の半導体素子。
  3. 前記電極は、金を含む材料からなる、請求項２に記載の半導体素子。
  4. 前記素子本体は、半導体基板と、前記表面を有し、かつ前記半導体基板に積層されるとともに、前記電極が導通する半導体層と、前記半導体層の上に配置されたパッシベーション膜と、を含み、
    前記表面保護膜は、前記パッシベーション膜に接し、
    前記堰部は、前記半導体基板に設けられている、請求項３に記載の半導体素子。
  5. 前記半導体基板は、前記表面とは反対側を向く裏面を有し、
    前記堰部は、前記厚さ方向のうち前記表面が向く側を向く頂面と、前記頂面とは反対側を向く底面と、を有し、
    前記底面は、前記裏面と面一である、請求項４に記載の半導体素子。
  6. 前記頂面は、凹状の曲面である、請求項５に記載の半導体素子。
  7. 前記半導体基板は、前記表面とは反対側を向く裏面を有し、
    前記堰部は、前記厚さ方向のうち前記表面が向く側を向く頂面と、前記頂面とは反対側を向く底面と、を有し、
    前記厚さ方向において、前記底面は、前記裏面から前記表面に寄って離間している、請求項４に記載の半導体素子。
  8. 前記頂面は、凹状の曲面である、請求項７に記載の半導体素子。
  9. 前記底面は、凹状の曲面である、請求項８に記載の半導体素子。
  10. 前記厚さ方向に視て、前記堰部は、前記厚さ方向に対して直交する一方向に沿っている、請求項５ないし９のいずれかに記載の半導体素子。
  11. 前記厚さ方向に視て、前記堰部は、前記素子本体の全周に位置する、請求項１０に記載の半導体素子。
  12. 前記素子本体は、前記半導体層および前記電極の双方に導通する配線層を含み、
    前記配線層は、前記パッシベーション膜に接している、請求項１０または１１に記載の半導体素子。
  13. 前記厚さ方向において前記配線層と前記電極との間に介在するバリア膜をさらに備え、
    前記バリア膜の組成は、チタンを含む、請求項１２に記載の半導体素子。
  14. 請求項５ないし１３のいずれかに記載の半導体素子と、
    前記半導体素子が搭載されたダイパッドと、
    前記ダイパッドと前記裏面との間に介在する部分を含む接合層と、を備え、
    前記接合層には、銀粒子が含有されている、半導体装置。
  15. 前記ダイパッドから離間して配置された端子と、
    前記端子と前記電極とに接続されたワイヤと、をさらに備える、請求項１４に記載の半導体装置。
  16. 前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備える、請求項１５に記載の半導体装置。
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