JPS6244727B2 - - Google Patents
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- JPS6244727B2 JPS6244727B2 JP54163796A JP16379679A JPS6244727B2 JP S6244727 B2 JPS6244727 B2 JP S6244727B2 JP 54163796 A JP54163796 A JP 54163796A JP 16379679 A JP16379679 A JP 16379679A JP S6244727 B2 JPS6244727 B2 JP S6244727B2
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- load
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
本発明は、動作可能周波数を向上させたプログ
ラムカウンタ回路に関する。 分周比Ｎが可変のＮ進カウンタとして動作する
プログラムカウンタは、フリツプフロツプを多段
に接続したカウンタ回路とこのカウンタ回路に初
期値（Ｎ）を書込むローデイング回路からなる。
第１図は従来のプログラムカウンタ回路CNTの
一例を示し、複数段のフリツプフロツプＰD1，Ｐ
D2，……を縦続接続し、初段のフリツプフロツプ
ＰD1にはクロツクＦINを与え、次段以後のフリツ
プフロツプＰD2，ＰD3……の入力へは各前段の出
力を与え、かつ各段には初期値を構成する各ビツ
トDL1，DL2，DL3……をローデイングできるよ
うにしたものである。これらのDL1，DL2，DL3
……は２進数のビツトで順に１，２，４，８……
位の数値を与える。このカウンタ回路CNTに初
期値DL1，DL2……をロードするには、デジタル
スイツチ又はラツチ回路などにより各ビツト
DL1，DL2……の数値を設定し、次いで共通線L1
にロード信号LOADを与えて各フリツプフロツプ
ＰD1，ＰD2……に各数値DL1，DL2……を取込ま
せる。クロツク計数はダウンカウントであり、例
えば初期値DL1，DL2……が000100……つまり10
進数の８であるとするとローデイングで８がカウ
ンタに設定され、クロツクＦINをダウンカウント
して７，６，……と下り、１となつたとき再び８
をセツトすれば、このカウンタは８進カウンタに
なる。DL1，DL2……を0010100……として初期値
20をセツトし、同様な計数を行なえばこのカウン
タは20進カウンタとなる。以下同様である。 ロード信号作成回路は基本的にはカウンタ回路
CNTの計数値が１となつた時にロード信号
LOADを発生するものであればよいが、カウンタ
回路CNTを初期値からダウンカウントさせてそ
の計数値１つまりフリツプフロツプＰD1の出力が
１、残りのQ2，Q3……の出力が全て０をゲート
回路で検出し、その出力を直接ロード信号LOAD
とすると、該信号によるローデイングでフリツプ
フロツプＰD1，ＰD2……のあるものに初期値
DL1，DL2……がローデイングされると直ちに
（各フリツプフロツプへのローデイングには若干
の時間的遅れがある）上記ロード信号発生条件が
解けてロード信号LOADが消滅してしまうから、
残りのフリツプフロツプに初期値をロードするこ
とができなくなる。この点を改善すべく一般には
第３図に示す如き、アーリーデコーダ又はルツク
アヘツド回路などと呼ばれる信号作成回路LDG
が用いられる。この回路はノアゲートNOR1〜
NOR4およびナンドゲートNAND1〜NAND4を用
いた特定計数値検出回路DETおよびＤタイプの
フリツプフロツプDFF1〜DFF3を用いたシフト
レジスタSHRからなる。検出回路DETは各ゲー
トにカウンタ回路CNTのＱ出力または出力を
選択的に導いて最終段のゲートNAND4を出力
を、 ＝Q1＋Q2＋3＋Q4＋……＋Q12 とするものである。従つて本例の検出回路DET
はQ1＝Q2＝Q4〜Q12＝０で且つQ3＝１のとき、
つまり計数値「４」のとき出力を０とするもの
であり、この＝０を特定計数値「４」の検出信
号としてシフトレジスタSHRに与える。シフト
レジスタSHRはカウンタ回路CNTと同じクロツ
クＦINを用い、これによりゲートNAND4の出力
を取込んでシフトして３クロツク後、従つてカウ
ンタ回路CNTの計数値が「１」になつたときロ
ード信号LOADを発生する。この方式では、ロー
ド信号により各フリツプフロツプへ初期値設定が
行なわれ、それによりナンドゲートNAND4の出
力がＨになつても、ロード信号を出力しているの
はシフトレジスタSHRであり少なくとも１クロ
ツク中は状態を変えないから、１クロツク周期を
待たずにロード信号が消滅するようなことはな
い。 なお第３図について更に説明すると、これは第
２図のカウンタの各ビツトの出力をデコードして
LOAD信号を作るための回路であり、実質的には
12入力のNANDゲートであればよいが。LSI化す
るとき多入力ゲートは好まれないので、２〜３入
力のNAND又はNORゲートの組合せで構成して
いる。出力信号がＬレベルになる条件はQ1，
Q2，Q4〜Q12がＬ、Q3がＨ、つまり計数値４のと
きである。これはアーリーデコード又はルツクア
ヘツドと呼ばれる方法で、計数値０でLOADを出
すのでは１サイクル内で急がしいことと、初期値
セツトされないビツトが出てくる可能性があるの
で、０になる前で、デコードするのに条件のよい
４をデコードし、３ビツトシフトレジスタで３τ
（τはクロツク期間）シフトして、１τの間
LOADの信号を出すようにする。 今DL3＝DL5＝１、その他は０とすると分周比
20が設定されたことになり、これをダウンカウン
トすると、
ラムカウンタ回路に関する。 分周比Ｎが可変のＮ進カウンタとして動作する
プログラムカウンタは、フリツプフロツプを多段
に接続したカウンタ回路とこのカウンタ回路に初
期値（Ｎ）を書込むローデイング回路からなる。
第１図は従来のプログラムカウンタ回路CNTの
一例を示し、複数段のフリツプフロツプＰD1，Ｐ
D2，……を縦続接続し、初段のフリツプフロツプ
ＰD1にはクロツクＦINを与え、次段以後のフリツ
プフロツプＰD2，ＰD3……の入力へは各前段の出
力を与え、かつ各段には初期値を構成する各ビツ
トDL1，DL2，DL3……をローデイングできるよ
うにしたものである。これらのDL1，DL2，DL3
……は２進数のビツトで順に１，２，４，８……
位の数値を与える。このカウンタ回路CNTに初
期値DL1，DL2……をロードするには、デジタル
スイツチ又はラツチ回路などにより各ビツト
DL1，DL2……の数値を設定し、次いで共通線L1
にロード信号LOADを与えて各フリツプフロツプ
ＰD1，ＰD2……に各数値DL1，DL2……を取込ま
せる。クロツク計数はダウンカウントであり、例
えば初期値DL1，DL2……が000100……つまり10
進数の８であるとするとローデイングで８がカウ
ンタに設定され、クロツクＦINをダウンカウント
して７，６，……と下り、１となつたとき再び８
をセツトすれば、このカウンタは８進カウンタに
なる。DL1，DL2……を0010100……として初期値
20をセツトし、同様な計数を行なえばこのカウン
タは20進カウンタとなる。以下同様である。 ロード信号作成回路は基本的にはカウンタ回路
CNTの計数値が１となつた時にロード信号
LOADを発生するものであればよいが、カウンタ
回路CNTを初期値からダウンカウントさせてそ
の計数値１つまりフリツプフロツプＰD1の出力が
１、残りのQ2，Q3……の出力が全て０をゲート
回路で検出し、その出力を直接ロード信号LOAD
とすると、該信号によるローデイングでフリツプ
フロツプＰD1，ＰD2……のあるものに初期値
DL1，DL2……がローデイングされると直ちに
（各フリツプフロツプへのローデイングには若干
の時間的遅れがある）上記ロード信号発生条件が
解けてロード信号LOADが消滅してしまうから、
残りのフリツプフロツプに初期値をロードするこ
とができなくなる。この点を改善すべく一般には
第３図に示す如き、アーリーデコーダ又はルツク
アヘツド回路などと呼ばれる信号作成回路LDG
が用いられる。この回路はノアゲートNOR1〜
NOR4およびナンドゲートNAND1〜NAND4を用
いた特定計数値検出回路DETおよびＤタイプの
フリツプフロツプDFF1〜DFF3を用いたシフト
レジスタSHRからなる。検出回路DETは各ゲー
トにカウンタ回路CNTのＱ出力または出力を
選択的に導いて最終段のゲートNAND4を出力
を、 ＝Q1＋Q2＋3＋Q4＋……＋Q12 とするものである。従つて本例の検出回路DET
はQ1＝Q2＝Q4〜Q12＝０で且つQ3＝１のとき、
つまり計数値「４」のとき出力を０とするもの
であり、この＝０を特定計数値「４」の検出信
号としてシフトレジスタSHRに与える。シフト
レジスタSHRはカウンタ回路CNTと同じクロツ
クＦINを用い、これによりゲートNAND4の出力
を取込んでシフトして３クロツク後、従つてカウ
ンタ回路CNTの計数値が「１」になつたときロ
ード信号LOADを発生する。この方式では、ロー
ド信号により各フリツプフロツプへ初期値設定が
行なわれ、それによりナンドゲートNAND4の出
力がＨになつても、ロード信号を出力しているの
はシフトレジスタSHRであり少なくとも１クロ
ツク中は状態を変えないから、１クロツク周期を
待たずにロード信号が消滅するようなことはな
い。 なお第３図について更に説明すると、これは第
２図のカウンタの各ビツトの出力をデコードして
LOAD信号を作るための回路であり、実質的には
12入力のNANDゲートであればよいが。LSI化す
るとき多入力ゲートは好まれないので、２〜３入
力のNAND又はNORゲートの組合せで構成して
いる。出力信号がＬレベルになる条件はQ1，
Q2，Q4〜Q12がＬ、Q3がＨ、つまり計数値４のと
きである。これはアーリーデコード又はルツクア
ヘツドと呼ばれる方法で、計数値０でLOADを出
すのでは１サイクル内で急がしいことと、初期値
セツトされないビツトが出てくる可能性があるの
で、０になる前で、デコードするのに条件のよい
４をデコードし、３ビツトシフトレジスタで３τ
（τはクロツク期間）シフトして、１τの間
LOADの信号を出すようにする。 今DL3＝DL5＝１、その他は０とすると分周比
20が設定されたことになり、これをダウンカウン
トすると、
【表】
となり、1/20のカウンタ動作が行なわれる。これ
を箇条書きにすると、 LOAD信号により20＝0010100……をカウン
タにプリセツトする。 20，19，18，……とダウンカウントし、４＝
0010000……となつたとき信号がＬになる。 シフトレジスタSHRにより信号をシフト
する。信号のＬレベルは１τのみで、すぐＨ
レベルに戻る。 シフトレジスタでシフトして行き（計数値は
３，２，……）、１のときLOADを出力する。 このLOADにより、カウンタに20をプリセツ
トする。 以上を図示すると第１１図のようになる。↑の
所で20がプリセツトされるが、LOAD信号が０の
立上りまで有効なため、〓のところまでカウンタ
は20の状態にあり、次のクロツクで１つのカウン
トダウンされ、19になる。 ところでかゝるプログラムカウンタでその動作
周波数を上げて行くと、各フリツプフロツプはま
だ動作可能であるのにロード回路が追従できなく
てこのため最高動作周波数が制限されるという問
題が生じる。即ちフリツプフロツプの段数が多く
なるとロード信号線L1が長くなり、特にMOS回
路では信号線L1に付くキヤパシタンスが大きく
なつて該信号線L1を伝播するロード信号の波形
がなまり、誤動作が生じる恐れがある。 波形のなまりは波形整形回路を入れることによ
り回避でき、このようにしたのが第２図である。
この例ではインバータ２個を直列に接続したバツ
フアBUFをフリツプフロツプのロード端子間の
適所、本例では１つ置きに挿入している。このよ
うにするとロード信号は初段フリツプフロツプＰ
D1とバツフアBUFに加わるのみで、後は各バツ
フアが次段フリツプフロツプおよびバツフアを駆
動するので、ロード信号作成回路LDGの負荷は
極めて軽くなり、波形のなまりも各バツフアで整
形されるので問題にならなくなる。しかしこのよ
うにすると各バツフアでの信号伝播遅延が累加さ
れるので終端部では大きな伝播遅延が生じ、この
結果ロード信号が複数個発生したりしてローデイ
ングが確実に行なわれなくなる恐れがある。従つ
てこの第２図の回路はロード回路の遅延が最高動
作周波数を決めてしまい、第１図より若干は改善
されるものの、大幅な改善は望めない。この点
を、第４図および第５図の波形図を参照して以下
更に説明する。 第４図は第１図、または第２図のプログラムカ
ウンタの動作説明用波形図で、DL3＝DL6＝１、
他は０つまり初期値を36とした例である。ゲート
NAND4の出力のレベルは図の２番目のクロツ
クＦINで生じたとすると、それより３クロツク後
にＬレベルのロード信号が発生し、信号伝播遅延
時間τ１をおきながらフリツプフロツプＰD1，Ｐ
D2……はその初段から順次初期値ビツトLD1，
LD2……をローデイングされてゆく。LD1のロー
デイングでフリツプフロツプＰD1はＨになるべき
所をＬに戻され、またナンドゲートNAND4の出
力は本来の出力H1の他にH2を生じたがこれは出
力ＧがG1で示すようにＬに下ることで直ちに戻
され、２度ローデイングが行なわれることはな
い。このように初期値が小さい場合は動作周波数
が若干高くても正常な動作が確保されるが、第５
図のようにDL3＝DL12＝１、残り０即ち初期値を
2052と大にするとロード信号がフリツプフロツプ
ＰD12まで伝送される間に、フリツプフロツプＰD
３には１がロードされ、残りのフリツプフロツプ
は出力０という状態が発生し得、これは計数値４
を意味するからナンドゲートNAND4はＬ出力H2
を生じ、３クロツク後にシフトレジスタSHRは
再びロード信号LOAD′を生じてしまう。 本発明はかゝる点を改善してプログラムカウン
タのローデイングを確実にし、かつカウンタ動作
の高速化を図ろうとするもので、ロードされる初
期値により定まるＮ進カウンタとなる該カウンタ
の各段のフリツプフロツプに、初期値ローデイン
グ時にロード信号作成回路からのロード信号を順
次バツフアを介して与えるようにしてなるプログ
ラムカウンタ回路において、該ロード信号作成回
路は、該カウンタ回路の初期値ローデイングが行
なわれるときの計数値より少し前の特定値を検出
する検出回路と、該カウンタ回路を駆動するクロ
ツクと同じクロツクで該検出回路の検出出力を受
取つてシフトし、該カウンタ回路が初期値ローデ
イングを行なう時点で前記ロード信号を発生する
シフトレジスタと、該ロード信号の継続期間およ
びその後の一定期間は該検出回路の出力が該シフ
トレジスタへ入力するのを禁止する信号を送出す
るロード制御回路とを備えることを特徴とするも
のであるが、以下図示の実施例を参照しながらこ
れを詳細に説明する。 第６図は本発明の一実施例の要部つまり改良さ
れたロード信号作成回路LDG部を示したもの
で、本発明はこのロード信号作成回路と第２図の
カウンタ回路CNTとを組合わせてプログラムカ
ウンタを構成する。第６図の特定計数値検出回路
DETとシフトレジスタSHRは第３図と同様であ
るが、本例ではこれらにロード制御回路LCTを
加える。この制御回路LCTは２ビツトのフリツ
プフロツプＰD13およびＰD14からなるダミーカウ
ンタであり、フリツプフロツプＰD14の出力
5′がナンドゲートNAND4の１入力へ接続され、
検出回路DETがシフトレジスタSHRに検出出力
を入力する期間を制限する、つまりロード信号
LOADの継続期間およびその後一定期間はナンド
ゲートNAND4を閉じ、その出力を強制的に
（前段の出力Ｇによらず）Ｈに保つ。 このロード制御回路LCTの初段のフリツプフ
ロツプＰD3はカウンタ回路CNTのフリツプフロ
ツプＰD3の出力Q3，3を入力され、そして構成
はカウンタ回路CNTのフリツプフロツプＰD1，
ＰD2……と同様で、クロツクが入力する毎に出力
を反転させる。しかし出力段のフリツプフロツプ
ＰD14は後述の如く入力回路が特殊処理されてい
てローデイングされると出力は１となり、１クロ
ツク入力で出力を反転させて０になると以後その
状態を保持する。ＶDDはこれらフリツプフロツプ
ＰD13，ＰD14に初期値１をロードする電源であ
る。ロードするタイミングはフリツプフロツプＰ
D14に対してはロード信号LOADであり、フリツ
プフロツプＰD13に対してはLD1のロードタイミン
グであるが、これはLD2など更に遅れたものでも
よい。このようにすると、第７図（これは第５図
と同様にQ3，Q12に１をロードする動作例）に示
すようにLOAD＝０になると直ちにQ5′＝１，
5′＝０となりLOAD発生時点からゲートNAND4
を閉じ、シフトレジスタSHRにナンドゲート
NAND4からのＬレベル信号が入力しないように
する。Q5′＝１の期間LDIは、LOAD信号出力禁
止期間となる。次にタイミングLD1でフリツプフ
ロツプＰD13は１をローデイングされ、この状態
はカウンタCNTのフリツプフロツプＰD3の出力
Q3，3が変化する迄続く。クロツクとして動作
する出力Q3，3が変化するとフリツプフロツプ
ＰD13は反転しQ4′をＬ、4′をＨにする。従つて
次のクロツクでフリツプフロツプＰD14は反転
し、5′をＨにしてナンドゲートNAND4の閉鎖を
解き、該ナンドゲートに入力Ｇ，1により定ま
る出力状態をとらせる。こうして本回路ではナン
ドゲートNAND4の出力を一定期間強制的にＨに
して２番目のロード信号の出力を禁止する。この
禁止期間はローデイングされる初期値の“１”ビ
ツトによりナンドゲートNAND4の出力がＨにさ
れる迄の期間でよく、これは一般には余り長くし
なくてもよく、従つてフリツプフロツプＰD13の
クロツク信号はカウンタの比較的前段側のフリツ
プフロツプの出力からとるようにすることができ
る。このクロツク信号をカウンタの余り後段側フ
リツプフロツプからとるようにすると、Ｎ進カウ
ンタCNTのＮ値を小にすることができなくな
る。例えば上記のように出力Q3，3を用いると
カウンタ回路CNTが12ビツト構成であれば分周
比は16〜4095の範囲内となり、同様にQ4，4を
入力すれば分周比は32〜4095になる。これらを考
慮してフリツプフロツプＰD13に入力するクロツ
クを選択する。なおこれにはロード制御回路の段
数も関係する。つまり、フリツプフロツプを２段
にして初段にQ3，3を入力することと、１段に
してその１つのフリツプフロツプにQ4，4を入
力することとは等価である。 第８図はＤタイプフリツプフロツプDFF1〜
DFF3の具体的回路例、第９図はフリツプフロツ
プＰD1〜ＰD13の具体的回路例、第１０図はフリ
ツプフロツプＰD14の具体的回路例である。これ
らはＣ−MOSインバータおよびトランスフアゲ
ートからなる周知の回路構成であるから詳細な説
明は省略するが、フリツプフロツプＰD1〜ＰD13
はその出力Ｑoを反転入力端子へ帰還するのでク
ロツクCKN（前段フリツプフロツプの出力）が入
る毎に状態を反転するのに対し、フリツプフロツ
プＰD14はこの帰還経路がなくそして入力の一方
を高電位電源ＶDDに接続し、他方を低電位電源Ｖ
SSに接続しているのでローデイングで出力１、ク
ロツクが入ると０、以後クロツクが幾ら入つても
０となる。 以上述べたように本発明によれば、ロード信号
供給用の信号線にバツフアを介在させたカウンタ
回路のメリツト（波形のなまりがない、ロード信
号形成回路の負荷が軽い）を生かし、デメリツト
（バツフアの遅延時間によるローデイング不正
確）を除去することができるので、プログラムカ
ウンタの動作周波数をその構成素子であるフリツ
プフロツプの動作限界まで高めることができる。 更に述べれば、本発明ではロード制御回路
LCTを設けたので正確なローデイングが行なえ
る。即ち、第２図と第３図では波形のなまりがな
い、ロード信号形成回路の負荷が軽い、初期値ロ
ードが途中までで終つてしまうようなことがない
などの利点があるものの、ロード信号が複数個発
生することがある。本発明ではこのロード信号複
数個発生を阻止することができる。
を箇条書きにすると、 LOAD信号により20＝0010100……をカウン
タにプリセツトする。 20，19，18，……とダウンカウントし、４＝
0010000……となつたとき信号がＬになる。 シフトレジスタSHRにより信号をシフト
する。信号のＬレベルは１τのみで、すぐＨ
レベルに戻る。 シフトレジスタでシフトして行き（計数値は
３，２，……）、１のときLOADを出力する。 このLOADにより、カウンタに20をプリセツ
トする。 以上を図示すると第１１図のようになる。↑の
所で20がプリセツトされるが、LOAD信号が０の
立上りまで有効なため、〓のところまでカウンタ
は20の状態にあり、次のクロツクで１つのカウン
トダウンされ、19になる。 ところでかゝるプログラムカウンタでその動作
周波数を上げて行くと、各フリツプフロツプはま
だ動作可能であるのにロード回路が追従できなく
てこのため最高動作周波数が制限されるという問
題が生じる。即ちフリツプフロツプの段数が多く
なるとロード信号線L1が長くなり、特にMOS回
路では信号線L1に付くキヤパシタンスが大きく
なつて該信号線L1を伝播するロード信号の波形
がなまり、誤動作が生じる恐れがある。 波形のなまりは波形整形回路を入れることによ
り回避でき、このようにしたのが第２図である。
この例ではインバータ２個を直列に接続したバツ
フアBUFをフリツプフロツプのロード端子間の
適所、本例では１つ置きに挿入している。このよ
うにするとロード信号は初段フリツプフロツプＰ
D1とバツフアBUFに加わるのみで、後は各バツ
フアが次段フリツプフロツプおよびバツフアを駆
動するので、ロード信号作成回路LDGの負荷は
極めて軽くなり、波形のなまりも各バツフアで整
形されるので問題にならなくなる。しかしこのよ
うにすると各バツフアでの信号伝播遅延が累加さ
れるので終端部では大きな伝播遅延が生じ、この
結果ロード信号が複数個発生したりしてローデイ
ングが確実に行なわれなくなる恐れがある。従つ
てこの第２図の回路はロード回路の遅延が最高動
作周波数を決めてしまい、第１図より若干は改善
されるものの、大幅な改善は望めない。この点
を、第４図および第５図の波形図を参照して以下
更に説明する。 第４図は第１図、または第２図のプログラムカ
ウンタの動作説明用波形図で、DL3＝DL6＝１、
他は０つまり初期値を36とした例である。ゲート
NAND4の出力のレベルは図の２番目のクロツ
クＦINで生じたとすると、それより３クロツク後
にＬレベルのロード信号が発生し、信号伝播遅延
時間τ１をおきながらフリツプフロツプＰD1，Ｐ
D2……はその初段から順次初期値ビツトLD1，
LD2……をローデイングされてゆく。LD1のロー
デイングでフリツプフロツプＰD1はＨになるべき
所をＬに戻され、またナンドゲートNAND4の出
力は本来の出力H1の他にH2を生じたがこれは出
力ＧがG1で示すようにＬに下ることで直ちに戻
され、２度ローデイングが行なわれることはな
い。このように初期値が小さい場合は動作周波数
が若干高くても正常な動作が確保されるが、第５
図のようにDL3＝DL12＝１、残り０即ち初期値を
2052と大にするとロード信号がフリツプフロツプ
ＰD12まで伝送される間に、フリツプフロツプＰD
３には１がロードされ、残りのフリツプフロツプ
は出力０という状態が発生し得、これは計数値４
を意味するからナンドゲートNAND4はＬ出力H2
を生じ、３クロツク後にシフトレジスタSHRは
再びロード信号LOAD′を生じてしまう。 本発明はかゝる点を改善してプログラムカウン
タのローデイングを確実にし、かつカウンタ動作
の高速化を図ろうとするもので、ロードされる初
期値により定まるＮ進カウンタとなる該カウンタ
の各段のフリツプフロツプに、初期値ローデイン
グ時にロード信号作成回路からのロード信号を順
次バツフアを介して与えるようにしてなるプログ
ラムカウンタ回路において、該ロード信号作成回
路は、該カウンタ回路の初期値ローデイングが行
なわれるときの計数値より少し前の特定値を検出
する検出回路と、該カウンタ回路を駆動するクロ
ツクと同じクロツクで該検出回路の検出出力を受
取つてシフトし、該カウンタ回路が初期値ローデ
イングを行なう時点で前記ロード信号を発生する
シフトレジスタと、該ロード信号の継続期間およ
びその後の一定期間は該検出回路の出力が該シフ
トレジスタへ入力するのを禁止する信号を送出す
るロード制御回路とを備えることを特徴とするも
のであるが、以下図示の実施例を参照しながらこ
れを詳細に説明する。 第６図は本発明の一実施例の要部つまり改良さ
れたロード信号作成回路LDG部を示したもの
で、本発明はこのロード信号作成回路と第２図の
カウンタ回路CNTとを組合わせてプログラムカ
ウンタを構成する。第６図の特定計数値検出回路
DETとシフトレジスタSHRは第３図と同様であ
るが、本例ではこれらにロード制御回路LCTを
加える。この制御回路LCTは２ビツトのフリツ
プフロツプＰD13およびＰD14からなるダミーカウ
ンタであり、フリツプフロツプＰD14の出力
5′がナンドゲートNAND4の１入力へ接続され、
検出回路DETがシフトレジスタSHRに検出出力
を入力する期間を制限する、つまりロード信号
LOADの継続期間およびその後一定期間はナンド
ゲートNAND4を閉じ、その出力を強制的に
（前段の出力Ｇによらず）Ｈに保つ。 このロード制御回路LCTの初段のフリツプフ
ロツプＰD3はカウンタ回路CNTのフリツプフロ
ツプＰD3の出力Q3，3を入力され、そして構成
はカウンタ回路CNTのフリツプフロツプＰD1，
ＰD2……と同様で、クロツクが入力する毎に出力
を反転させる。しかし出力段のフリツプフロツプ
ＰD14は後述の如く入力回路が特殊処理されてい
てローデイングされると出力は１となり、１クロ
ツク入力で出力を反転させて０になると以後その
状態を保持する。ＶDDはこれらフリツプフロツプ
ＰD13，ＰD14に初期値１をロードする電源であ
る。ロードするタイミングはフリツプフロツプＰ
D14に対してはロード信号LOADであり、フリツ
プフロツプＰD13に対してはLD1のロードタイミン
グであるが、これはLD2など更に遅れたものでも
よい。このようにすると、第７図（これは第５図
と同様にQ3，Q12に１をロードする動作例）に示
すようにLOAD＝０になると直ちにQ5′＝１，
5′＝０となりLOAD発生時点からゲートNAND4
を閉じ、シフトレジスタSHRにナンドゲート
NAND4からのＬレベル信号が入力しないように
する。Q5′＝１の期間LDIは、LOAD信号出力禁
止期間となる。次にタイミングLD1でフリツプフ
ロツプＰD13は１をローデイングされ、この状態
はカウンタCNTのフリツプフロツプＰD3の出力
Q3，3が変化する迄続く。クロツクとして動作
する出力Q3，3が変化するとフリツプフロツプ
ＰD13は反転しQ4′をＬ、4′をＨにする。従つて
次のクロツクでフリツプフロツプＰD14は反転
し、5′をＨにしてナンドゲートNAND4の閉鎖を
解き、該ナンドゲートに入力Ｇ，1により定ま
る出力状態をとらせる。こうして本回路ではナン
ドゲートNAND4の出力を一定期間強制的にＨに
して２番目のロード信号の出力を禁止する。この
禁止期間はローデイングされる初期値の“１”ビ
ツトによりナンドゲートNAND4の出力がＨにさ
れる迄の期間でよく、これは一般には余り長くし
なくてもよく、従つてフリツプフロツプＰD13の
クロツク信号はカウンタの比較的前段側のフリツ
プフロツプの出力からとるようにすることができ
る。このクロツク信号をカウンタの余り後段側フ
リツプフロツプからとるようにすると、Ｎ進カウ
ンタCNTのＮ値を小にすることができなくな
る。例えば上記のように出力Q3，3を用いると
カウンタ回路CNTが12ビツト構成であれば分周
比は16〜4095の範囲内となり、同様にQ4，4を
入力すれば分周比は32〜4095になる。これらを考
慮してフリツプフロツプＰD13に入力するクロツ
クを選択する。なおこれにはロード制御回路の段
数も関係する。つまり、フリツプフロツプを２段
にして初段にQ3，3を入力することと、１段に
してその１つのフリツプフロツプにQ4，4を入
力することとは等価である。 第８図はＤタイプフリツプフロツプDFF1〜
DFF3の具体的回路例、第９図はフリツプフロツ
プＰD1〜ＰD13の具体的回路例、第１０図はフリ
ツプフロツプＰD14の具体的回路例である。これ
らはＣ−MOSインバータおよびトランスフアゲ
ートからなる周知の回路構成であるから詳細な説
明は省略するが、フリツプフロツプＰD1〜ＰD13
はその出力Ｑoを反転入力端子へ帰還するのでク
ロツクCKN（前段フリツプフロツプの出力）が入
る毎に状態を反転するのに対し、フリツプフロツ
プＰD14はこの帰還経路がなくそして入力の一方
を高電位電源ＶDDに接続し、他方を低電位電源Ｖ
SSに接続しているのでローデイングで出力１、ク
ロツクが入ると０、以後クロツクが幾ら入つても
０となる。 以上述べたように本発明によれば、ロード信号
供給用の信号線にバツフアを介在させたカウンタ
回路のメリツト（波形のなまりがない、ロード信
号形成回路の負荷が軽い）を生かし、デメリツト
（バツフアの遅延時間によるローデイング不正
確）を除去することができるので、プログラムカ
ウンタの動作周波数をその構成素子であるフリツ
プフロツプの動作限界まで高めることができる。 更に述べれば、本発明ではロード制御回路
LCTを設けたので正確なローデイングが行なえ
る。即ち、第２図と第３図では波形のなまりがな
い、ロード信号形成回路の負荷が軽い、初期値ロ
ードが途中までで終つてしまうようなことがない
などの利点があるものの、ロード信号が複数個発
生することがある。本発明ではこのロード信号複
数個発生を阻止することができる。
第１図は従来のプログラムカウンタのブロツク
図、第２図はロード信号供給用の信号線にバツフ
アを介在させた第１図の改良型プログラムカウン
タのブロツク図、第３図は従来のロード信号作成
回路の一例を示すブロツク図、第４図および第５
図は第１図または第２図の回路と第３図の回路を
組合せたプログラムカウンタの動作波形図、第６
図は本発明の一実施例に係るロード信号作成回路
のブロツク図、第７図は第２図と第６図の回路を
組合せた本発明のプログラムカウンタ回路の動作
波形図、第８図〜第１０図は第６図の各種フリツ
プフロツプの具体例を示す回路図、第１１図は第
３図の動作説明図である。 図中、CNTはカウンタ回路、LDGはロード信
号作成回路、DETは特定計数値検出回路、SHR
はシフトレジスタ、LCTはロード制御回路（ダ
ミーカウンタ）である。
図、第２図はロード信号供給用の信号線にバツフ
アを介在させた第１図の改良型プログラムカウン
タのブロツク図、第３図は従来のロード信号作成
回路の一例を示すブロツク図、第４図および第５
図は第１図または第２図の回路と第３図の回路を
組合せたプログラムカウンタの動作波形図、第６
図は本発明の一実施例に係るロード信号作成回路
のブロツク図、第７図は第２図と第６図の回路を
組合せた本発明のプログラムカウンタ回路の動作
波形図、第８図〜第１０図は第６図の各種フリツ
プフロツプの具体例を示す回路図、第１１図は第
３図の動作説明図である。 図中、CNTはカウンタ回路、LDGはロード信
号作成回路、DETは特定計数値検出回路、SHR
はシフトレジスタ、LCTはロード制御回路（ダ
ミーカウンタ）である。
Claims (1)
- １ ロードされる初期値により定まるＮ進カウン
タとなる該カウンタの各段のフリツプフロツプ
に、初期値ローデイング時にロード信号作成回路
からのロード信号を順次バツフアを介して与える
ようにしてなるプログラムカウンタ回路におい
て、該ロード信号作成回路は、該カウンタ回路の
初期値ローデイングが行なわれるときの計算値よ
り少し前の特定値を検出する検出回路と、該カウ
ンタ回路を駆動するクロツクと同じクロツクで該
検出回路の検出出力を受取つてシフトし、該カウ
ンタ回路が初期値ローデイングを行なう時点で前
記ロード信号を発生するシフトレジスタと、該ロ
ード信号の継続期間およびその後の一定期間は該
検出回路の出力が該シフトレジスタへ入力するの
を禁止する信号を送出するロード制御回路とを備
えることを特徴とするプログラムカウンタ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16379679A JPS5686535A (en) | 1979-12-17 | 1979-12-17 | Program counter circuit |
| EP80304498A EP0030857B1 (en) | 1979-12-17 | 1980-12-12 | Programmable counter circuit |
| DE8080304498T DE3070992D1 (en) | 1979-12-17 | 1980-12-12 | Programmable counter circuit |
| CA000366899A CA1160695A (en) | 1979-12-17 | 1980-12-16 | Programmable counter circuit |
| IE2650/80A IE50618B1 (en) | 1979-12-17 | 1980-12-16 | Programmable counter circuit |
| US06/217,386 US4400615A (en) | 1979-12-17 | 1980-12-17 | Programmable counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16379679A JPS5686535A (en) | 1979-12-17 | 1979-12-17 | Program counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5686535A JPS5686535A (en) | 1981-07-14 |
| JPS6244727B2 true JPS6244727B2 (ja) | 1987-09-22 |
Family
ID=15780859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16379679A Granted JPS5686535A (en) | 1979-12-17 | 1979-12-17 | Program counter circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4400615A (ja) |
| EP (1) | EP0030857B1 (ja) |
| JP (1) | JPS5686535A (ja) |
| CA (1) | CA1160695A (ja) |
| DE (1) | DE3070992D1 (ja) |
| IE (1) | IE50618B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427599U (ja) * | 1987-08-11 | 1989-02-16 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178633A (ja) * | 1982-04-14 | 1983-10-19 | Oki Electric Ind Co Ltd | プログラマブルカウンタ |
| JPH07120267B2 (ja) * | 1987-03-04 | 1995-12-20 | 日本電信電話株式会社 | カウンタ回路 |
| US4982414A (en) * | 1987-12-21 | 1991-01-01 | Ricoh Company, Ltd. | Abbreviated incrementer circuit |
| GB2218230A (en) * | 1988-05-05 | 1989-11-08 | Plessey Co Plc | Programmable frequency divider |
| US5912428A (en) * | 1997-06-19 | 1999-06-15 | The Ensign-Bickford Company | Electronic circuitry for timing and delay circuits |
| CN106549662B (zh) * | 2016-10-31 | 2019-07-09 | 华为技术有限公司 | 一种多模可编程计数器及其实现方法、分频器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141165A (en) * | 1976-05-20 | 1977-11-25 | Toshiba Corp | Programable counter |
| JPS5344165A (en) * | 1976-10-04 | 1978-04-20 | Toshiba Corp | Programable counter |
| US4158767A (en) * | 1978-04-24 | 1979-06-19 | Avco Corporation | Programmable binary counter |
| JPS5568739A (en) * | 1978-11-16 | 1980-05-23 | Mitsubishi Electric Corp | Preset circuit |
-
1979
- 1979-12-17 JP JP16379679A patent/JPS5686535A/ja active Granted
-
1980
- 1980-12-12 DE DE8080304498T patent/DE3070992D1/de not_active Expired
- 1980-12-12 EP EP80304498A patent/EP0030857B1/en not_active Expired
- 1980-12-16 IE IE2650/80A patent/IE50618B1/en not_active IP Right Cessation
- 1980-12-16 CA CA000366899A patent/CA1160695A/en not_active Expired
- 1980-12-17 US US06/217,386 patent/US4400615A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427599U (ja) * | 1987-08-11 | 1989-02-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4400615A (en) | 1983-08-23 |
| EP0030857B1 (en) | 1985-08-14 |
| DE3070992D1 (en) | 1985-09-19 |
| IE50618B1 (en) | 1986-05-28 |
| EP0030857A3 (en) | 1981-10-21 |
| EP0030857A2 (en) | 1981-06-24 |
| CA1160695A (en) | 1984-01-17 |
| IE802650L (en) | 1981-06-17 |
| JPS5686535A (en) | 1981-07-14 |
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