JP2901355B2 - 出力同時動作低減回路 - Google Patents
出力同時動作低減回路Info
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- JP2901355B2 JP2901355B2 JP3015066A JP1506691A JP2901355B2 JP 2901355 B2 JP2901355 B2 JP 2901355B2 JP 3015066 A JP3015066 A JP 3015066A JP 1506691 A JP1506691 A JP 1506691A JP 2901355 B2 JP2901355 B2 JP 2901355B2
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- Japan
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- output
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Description
【０００１】
【産業上の利用分野】本発明は回路の出力同時動作を低
減する回路に関する。
減する回路に関する。
【０００２】
【従来の技術】一般に、複数個の出力端子を持った集積
回路においては、内部回路のタイミングにより出力端子
の信号が同時に変化する場合がある。この場合は、個々
の信号変化で発生するノイズが同じタイミングで重なり
合うため、ノイズの波高値が高くなり、このノイズ波高
値が内部回路のしきい値を超える場合には、内部回路の
誤動作をひき起こすことになる。
回路においては、内部回路のタイミングにより出力端子
の信号が同時に変化する場合がある。この場合は、個々
の信号変化で発生するノイズが同じタイミングで重なり
合うため、ノイズの波高値が高くなり、このノイズ波高
値が内部回路のしきい値を超える場合には、内部回路の
誤動作をひき起こすことになる。
【０００３】従来では、図６に示すように、入力端子
Ｊ，Ｋにランダムな入力信号が入った場合には、第１の
内部回路１６の出力端子Ｊ１と第２の内部回路１７の出
力端子Ｋ１とに出力される信号が同時動作を起こす場合
があり、出力信号変化時のノイズ波高値が大きくなる欠
点を有していた。
Ｊ，Ｋにランダムな入力信号が入った場合には、第１の
内部回路１６の出力端子Ｊ１と第２の内部回路１７の出
力端子Ｋ１とに出力される信号が同時動作を起こす場合
があり、出力信号変化時のノイズ波高値が大きくなる欠
点を有していた。
【０００４】これは、内部回路にてノイズ発生の原因と
なり、内部回路のしきい値に影響を与え、ひいては誤動
作を起こす危険性がある。
なり、内部回路のしきい値に影響を与え、ひいては誤動
作を起こす危険性がある。
【０００５】本発明の目的は、前記欠点を解決し、出力
信号変化時のノイズ波高値を小さくした出力同時動作低
減回路を提供することにある。
信号変化時のノイズ波高値を小さくした出力同時動作低
減回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の出力同時動作低
減回路の特徴は、内部回路から供給される第１入力信号
を所定の制御信号に同期して第１外部出力端子へ出力す
るラッチ手段と、前記内部回路から供給される第２入力
信号を第１の遅延回路を介した第１遅延信号として第２
外部出力端子へ出力するとともに前記第１の遅延回路、
第２の遅延回路およびインバータを従属接続した遅延手
段出力の第２遅延信号と前記第２入力信号との排他的論
理をとる排他的論理和回路出力を前記所定の制御信号と
するラッチ制御手段とを有し、それぞれの前記外部出力
端子間における出力信号相互の変化タイミングを異なら
せ、かつ論理レベルのハイレベルまたはロウレベルのい
ずれかの状態でのみ出力する同時動作低減制御手段を備
えることにある。また、また、本発明の他の特徴は、内
部回路から供給される第１入力信号群それぞれを所定の
制御信号に同期して第１外部出力端子群の対応する端子
へ出力するラッチ手段群と、前記内部回路から供給され
る第２入力信号群をそれぞれ第１の遅延回路を介した第
１遅延信号として第２外部出力端子群の対応する端子へ
出力するとともに前記第１の遅延回路および第２の遅延
回路を従属接続した遅延手段出力の第２遅延信号と前記
第２入力信号群の対応する信号との一致をとる一致回路
手段群の各出力信号を多入力論理積回路に入力し、その
論理積結果を前記所定の制御信号として前記ラッチ手段
が共用するラッチ制御手段とを有し、それぞれの前記外
部出力端子間における出力信号相互の変化タイミングを
異ならせ、かつ論理レベルのハイレベルまたはロウレベ
ルのいずれかの状態でのみ出力する同時動作低減制御手
段を備えることを特徴とする。
減回路の特徴は、内部回路から供給される第１入力信号
を所定の制御信号に同期して第１外部出力端子へ出力す
るラッチ手段と、前記内部回路から供給される第２入力
信号を第１の遅延回路を介した第１遅延信号として第２
外部出力端子へ出力するとともに前記第１の遅延回路、
第２の遅延回路およびインバータを従属接続した遅延手
段出力の第２遅延信号と前記第２入力信号との排他的論
理をとる排他的論理和回路出力を前記所定の制御信号と
するラッチ制御手段とを有し、それぞれの前記外部出力
端子間における出力信号相互の変化タイミングを異なら
せ、かつ論理レベルのハイレベルまたはロウレベルのい
ずれかの状態でのみ出力する同時動作低減制御手段を備
えることにある。また、また、本発明の他の特徴は、内
部回路から供給される第１入力信号群それぞれを所定の
制御信号に同期して第１外部出力端子群の対応する端子
へ出力するラッチ手段群と、前記内部回路から供給され
る第２入力信号群をそれぞれ第１の遅延回路を介した第
１遅延信号として第２外部出力端子群の対応する端子へ
出力するとともに前記第１の遅延回路および第２の遅延
回路を従属接続した遅延手段出力の第２遅延信号と前記
第２入力信号群の対応する信号との一致をとる一致回路
手段群の各出力信号を多入力論理積回路に入力し、その
論理積結果を前記所定の制御信号として前記ラッチ手段
が共用するラッチ制御手段とを有し、それぞれの前記外
部出力端子間における出力信号相互の変化タイミングを
異ならせ、かつ論理レベルのハイレベルまたはロウレベ
ルのいずれかの状態でのみ出力する同時動作低減制御手
段を備えることを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例の出力同時動作低減
回路を示す回路図である。
回路を示す回路図である。
【０００８】図１を参照すると、この出力同時動作低減
回路部１は、所定の制御信号に応答して内部回路の出力
信号ＡおよびＢのうち出力信号Ａをラッチ回路６により
外部端子Ａ１に出力し、かつ出力信号Ｂを遅延回路２を
介して外部端子Ｂ１へ出力し、遅延回路２出力をさらに
遅延回路３を介し、さらにインバータ４による反転信号
と出力信号Ｂとの排他的論理和回路５の出力を制御信号
としてラッチ回路６の制御端子Ｇに供給して、その出力
を制御することによって、ラッチ回路６および遅延回路
２の出力を互いに異なるタイミングで変化させ、論理レ
ベルのハイレベル（以下、“Ｈ”と称す）またはロウレ
ベル（以下、“Ｌ”と称す）のいずれかの状態でのみ出
力する構成からなる。
回路部１は、所定の制御信号に応答して内部回路の出力
信号ＡおよびＢのうち出力信号Ａをラッチ回路６により
外部端子Ａ１に出力し、かつ出力信号Ｂを遅延回路２を
介して外部端子Ｂ１へ出力し、遅延回路２出力をさらに
遅延回路３を介し、さらにインバータ４による反転信号
と出力信号Ｂとの排他的論理和回路５の出力を制御信号
としてラッチ回路６の制御端子Ｇに供給して、その出力
を制御することによって、ラッチ回路６および遅延回路
２の出力を互いに異なるタイミングで変化させ、論理レ
ベルのハイレベル（以下、“Ｈ”と称す）またはロウレ
ベル（以下、“Ｌ”と称す）のいずれかの状態でのみ出
力する構成からなる。
【０００９】次に本実施例について、図２乃至図４も参
照して説明する。
照して説明する。
【００１０】図１乃至図４において、今、遅延回路２，
３の各々の遅延時間Ｔはインバータ４，排他的論理和回
路５，及びラッチ回路６がアクティブ時の遅延時間より
もきわめて大きい値に設定する。
３の各々の遅延時間Ｔはインバータ４，排他的論理和回
路５，及びラッチ回路６がアクティブ時の遅延時間より
もきわめて大きい値に設定する。
【００１１】入力端子Ａ，Ｂに図２に示す様に、ｔ＝０
にて同時に高（Ｈｉｇｈ）レベル（以後“Ｈ”と表す）
から低（Ｌｏｗ）レベル（以後“Ｌ”と表す）に変化す
る波形を入力する時、出力端子Ｂ１の波形は遅延回路２
によりｔ＝Ｔ時間経過後に、“Ｈ”から“Ｌ”に変化す
る。
にて同時に高（Ｈｉｇｈ）レベル（以後“Ｈ”と表す）
から低（Ｌｏｗ）レベル（以後“Ｌ”と表す）に変化す
る波形を入力する時、出力端子Ｂ１の波形は遅延回路２
によりｔ＝Ｔ時間経過後に、“Ｈ”から“Ｌ”に変化す
る。
【００１２】また、ラッチ回路６の制御端子Ｇに入力さ
れる信号は、遅延回路２、遅延回路３およびインバータ
４が直列接続されている回路の出力信号と、入力端子Ｂ
の信号との排他的論理和を回路５でとることにより、２
Ｔ時間だけ“Ｌ”のパルス幅を持つ信号となる。出力波
形（Ａ１）は、ｔ＝０ではＧ入力が“Ｈ”である為、入
力波形（Ａ）が“Ｈ”から“Ｌ”に変化すると同時に、
出力波形（Ａ１）となって出力される。
れる信号は、遅延回路２、遅延回路３およびインバータ
４が直列接続されている回路の出力信号と、入力端子Ｂ
の信号との排他的論理和を回路５でとることにより、２
Ｔ時間だけ“Ｌ”のパルス幅を持つ信号となる。出力波
形（Ａ１）は、ｔ＝０ではＧ入力が“Ｈ”である為、入
力波形（Ａ）が“Ｈ”から“Ｌ”に変化すると同時に、
出力波形（Ａ１）となって出力される。
【００１３】よって、出力端子Ｂ１の波形は、遅延時間
以上遅れて変化することになる。
以上遅れて変化することになる。
【００１４】次に入力端子Ａの入力信号が入力端子Ｂの
入力信号よりも少し遅れた場合は、図３に示す様に、入
力端子Ａの入力信号はＧ入力が“Ｌ”の期間内に変化す
る。この時の出力端子Ａ１の波形は、ラッチ回路６にて
ラッチされている為、“Ｈ”の状態を維持しており、Ｇ
入力が“Ｌ”から“Ｈ”に立ち上がるｔ＝ｔ′時間経過
後初めて“Ｈ”から“Ｌ”へと変化する。よって出力端
子Ａ１，Ｂ１の波形は遅延時間Ｔ以上遅れて変化するこ
とになる。
入力信号よりも少し遅れた場合は、図３に示す様に、入
力端子Ａの入力信号はＧ入力が“Ｌ”の期間内に変化す
る。この時の出力端子Ａ１の波形は、ラッチ回路６にて
ラッチされている為、“Ｈ”の状態を維持しており、Ｇ
入力が“Ｌ”から“Ｈ”に立ち上がるｔ＝ｔ′時間経過
後初めて“Ｈ”から“Ｌ”へと変化する。よって出力端
子Ａ１，Ｂ１の波形は遅延時間Ｔ以上遅れて変化するこ
とになる。
【００１５】さらに、入力端子Ａの入力信号が入力端子
Ｂの入力信号よりも少し早い場合を、図４に示す。この
場合は、出力端子Ａ１の波形はｔ＝０以前で“Ｈ”から
“Ｌ”に変化し、出力波形Ｂ１の波形はｔ＝Ｔ時間にて
“Ｈ”から“Ｌ”に変化する為に、出力端子Ｂ１の波形
は遅延時間Ｔ以上遅れて変化することになる。
Ｂの入力信号よりも少し早い場合を、図４に示す。この
場合は、出力端子Ａ１の波形はｔ＝０以前で“Ｈ”から
“Ｌ”に変化し、出力波形Ｂ１の波形はｔ＝Ｔ時間にて
“Ｈ”から“Ｌ”に変化する為に、出力端子Ｂ１の波形
は遅延時間Ｔ以上遅れて変化することになる。
【００１６】さらに、パスが多数あった場合、本発明の
他の実施例として、図５に示す。
他の実施例として、図５に示す。
【００１７】図５において、図１との回路上の相違点
は、遅延回路３の出力がインバータ４を介さずに直接一
致回路１１に接続され、この遅延回路７および８と一致
回路１１と同一構成で、遅延回路９および１０と一致回
路１２とからなる回路がさらに１組と、これらの一致回
路１１，１２の出力の論理をとるＡＮＤ回路１３と、こ
のＡＮＤ回路１３の出力が供給されるラッチ回路１５と
がさらに１組追加されたことである。
は、遅延回路３の出力がインバータ４を介さずに直接一
致回路１１に接続され、この遅延回路７および８と一致
回路１１と同一構成で、遅延回路９および１０と一致回
路１２とからなる回路がさらに１組と、これらの一致回
路１１，１２の出力の論理をとるＡＮＤ回路１３と、こ
のＡＮＤ回路１３の出力が供給されるラッチ回路１５と
がさらに１組追加されたことである。
【００１８】即ち、本実施例の同時動作低減回路部１ａ
の構成は、内部回路の出力信号Ｃをそれぞれラッチ回路
１４により“Ｈ”または“Ｌ”のいずれかの状態でのみ
外部端子Ｃ１に出力し、内部回路の出力信号Ｄをラッチ
回路１５により“Ｈ”または“Ｌ”のいずれかの状態で
のみ外部端子Ｄ１に出力し、かつ出力信号Ｅを遅延回路
７を介して外部端子Ｅ１へ出力し、遅延回路７出力をさ
らに遅延回路８を介した信号と出力信号Ｅとの一致をと
る一致回路１１の出力と、出力信号Ｆを遅延回路９を介
して外部端子Ｆ１へ出力し、遅延回路９出力をさらに遅
延回路１０を介した信号と出力信号Ｆとの一致をとる一
致回路１２の出力とを、ＡＮＤ回路１３で論理積をと
り、その出力を制御信号としてラッチ回路１４および１
５の制御端子Ｇにそれぞれ供給して共通制御する構成か
らなる。
の構成は、内部回路の出力信号Ｃをそれぞれラッチ回路
１４により“Ｈ”または“Ｌ”のいずれかの状態でのみ
外部端子Ｃ１に出力し、内部回路の出力信号Ｄをラッチ
回路１５により“Ｈ”または“Ｌ”のいずれかの状態で
のみ外部端子Ｄ１に出力し、かつ出力信号Ｅを遅延回路
７を介して外部端子Ｅ１へ出力し、遅延回路７出力をさ
らに遅延回路８を介した信号と出力信号Ｅとの一致をと
る一致回路１１の出力と、出力信号Ｆを遅延回路９を介
して外部端子Ｆ１へ出力し、遅延回路９出力をさらに遅
延回路１０を介した信号と出力信号Ｆとの一致をとる一
致回路１２の出力とを、ＡＮＤ回路１３で論理積をと
り、その出力を制御信号としてラッチ回路１４および１
５の制御端子Ｇにそれぞれ供給して共通制御する構成か
らなる。
【００１９】この様な回路構成をとることにより、パス
Ｃ−Ｃ１およびＤ−Ｄ１と、パスＥ−Ｅ１およびＦ−Ｆ
１との双方の同時動作を回避することができ、２端子以
上の任意のパス間の出力動作についても、ラッチ回路の
出力と遅延回路の出力との同時動作を低減することがで
きる。
Ｃ−Ｃ１およびＤ−Ｄ１と、パスＥ−Ｅ１およびＦ−Ｆ
１との双方の同時動作を回避することができ、２端子以
上の任意のパス間の出力動作についても、ラッチ回路の
出力と遅延回路の出力との同時動作を低減することがで
きる。
【００２０】
【発明の効果】以上説明したように、本発明は、入力信
号がランダムあるいは同時に入力された時にも出力信号
の動作タイミングを変化させることができる為、出力同
時動作数を減らし、ノイズの発生を低減するという効果
を有する。
号がランダムあるいは同時に入力された時にも出力信号
の動作タイミングを変化させることができる為、出力同
時動作数を減らし、ノイズの発生を低減するという効果
を有する。
【図１】本発明の一実施例の出力同時動作低減回路部を
示す回路図である。
示す回路図である。
【図２】図１の一つの動作状態を示すタイミング図であ
る。
る。
【図３】図１の他の動作状態を示すタイミング図であ
る。
る。
【図４】図１のもう一つの動作状態を示すタイミング図
である。
である。
【図５】本発明の他の実施例の出力同時動作低減回路部
を示す回路図である。
を示す回路図である。
【図６】従来の内部回路とその出力信号を出力する出力
端子の接続関係を示すブロック図である。
端子の接続関係を示すブロック図である。
１，１ａ 出力同時動作低減回路部 ２，３，７，８，９，１０ 遅延回路 ６，１４，１５ ラッチ回路 ４ インバータ １３ ＡＮＤ回路 ５ 排他的論理和回路 １１，１２ 一致回路 １６，１７ 内部回路 Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｊ，Ｋ 入力端子 Ａ１，Ｂ１，Ｃ１，Ｄ１，Ｅ１，Ｆ１，Ｊ１，Ｋ１
出力端子Ｇ 制御端子
出力端子Ｇ 制御端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−246026（ＪＰ，Ａ) 特開 平４−189027（ＪＰ，Ａ) 特開 平２−151115（ＪＰ，Ａ) 特開 平３−228428（ＪＰ，Ａ) 特開 平２−125519（ＪＰ，Ａ) 特開 平２−26124（ＪＰ，Ａ) 特開 昭63−280514（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175 G06F 3/00 H04L 25/02
Claims (2)
- 【請求項１】 内部回路から供給される第１入力信号を
所定の制御信号に同期して第１外部出力端子へ出力する
ラッチ手段と、前記内部回路から供給される第２入力信
号を第１の遅延回路を介した第１遅延信号として第２外
部出力端子へ出力するとともに前記第１の遅延回路、第
２の遅延回路およびインバータを従属接続した遅延手段
出力の第２遅延信号と前記第２入力信号との排他的論理
をとる排他的論理和回路出力を前記所定の制御信号とす
るラッチ制御手段とを有し、それぞれの前記外部出力端
子間における出力信号相互の変化タイミングを異なら
せ、かつ論理レベルのハイレベルまたはロウレベルのい
ずれかの状態でのみ出力する同時動作低減制御手段を備
えることを特徴とする出力同時動作低減回路。 - 【請求項２】 内部回路から供給される第１入力信号群
それぞれを所定の制御信号に同期して第１外部出力端子
群の対応する端子へ出力するラッチ手段群と、前記内部
回路から供給される第２入力信号群をそれぞれ第１の遅
延回路を介した第１遅延信号として第２外部出力端子群
の対応する端子へ出力するとともに前記第１の遅延回路
および第２の遅延回路を従属接続した遅延手段出力の第
２遅延信号と前記第２入力信号群の対応する信号との一
致をとる一致回路手段群の各出力信号を多入力論理積回
路に入力し、その論理積結果を前記所定の制御信号とし
て前記ラッチ手段が共用するラッチ制御手段とを有し、
それぞれの前記外部出力端子間における出力信号相互の
変化タイミングを異ならせ、かつ論理レベルのハイレベ
ルまたはロウレベルのいずれかの状態でのみ出力する同
時動作低減制御手段を備えることを特徴とする出力同時
動作低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015066A JP2901355B2 (ja) | 1991-02-06 | 1991-02-06 | 出力同時動作低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015066A JP2901355B2 (ja) | 1991-02-06 | 1991-02-06 | 出力同時動作低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249421A JPH04249421A (ja) | 1992-09-04 |
| JP2901355B2 true JP2901355B2 (ja) | 1999-06-07 |
Family
ID=11878473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015066A Expired - Lifetime JP2901355B2 (ja) | 1991-02-06 | 1991-02-06 | 出力同時動作低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901355B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246026A (ja) * | 1987-03-31 | 1988-10-13 | Nec Corp | Ｃｍｏｓバツフア−回路 |
-
1991
- 1991-02-06 JP JP3015066A patent/JP2901355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04249421A (ja) | 1992-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |