JPH0614609B2 - 論理ゲ−ト・アレイ - Google Patents
論理ゲ−ト・アレイInfo
- Publication number
- JPH0614609B2 JPH0614609B2 JP59028831A JP2883184A JPH0614609B2 JP H0614609 B2 JPH0614609 B2 JP H0614609B2 JP 59028831 A JP59028831 A JP 59028831A JP 2883184 A JP2883184 A JP 2883184A JP H0614609 B2 JPH0614609 B2 JP H0614609B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- output
- latch
- circuit
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は論理回路がチンダムの（前後の）形態で後続
するラッチを有してなるラッチ回路に関し、とくにラッ
チ機能および論理機能を入力データが通過する際に、入
力データがラッチ機能を通過するのに要する時間以外に
付加的な時間を要しない修正されたラッチ回路に関す
る。
するラッチを有してなるラッチ回路に関し、とくにラッ
チ機能および論理機能を入力データが通過する際に、入
力データがラッチ機能を通過するのに要する時間以外に
付加的な時間を要しない修正されたラッチ回路に関す
る。
より高速なコンピューティングマシーンが開発され、継
続するラッチ間を信号が伝送する際にこの信号が通る論
理レベル遅延の数が削減されてきた。この結果かなりの
割合の時間は信号が単にラッチを通過する際に消費され
ている。このため信号がラッチを通過するための時間を
最小化することが極めて重要である。とくにレベルセン
シティブの走査設定が二重ラッチ構造の付随する論理回
路に採用されるときに、このことは真理である。すなわ
ち１つのラッチが他のラッチに直接に後続する構成の場
合である。論理回路のレベルセンシティブの走査設計お
よびテストへのその利用については米国特許第３７８３
２５４号（特公昭５２−２８６１４号）に説明がある。
続するラッチ間を信号が伝送する際にこの信号が通る論
理レベル遅延の数が削減されてきた。この結果かなりの
割合の時間は信号が単にラッチを通過する際に消費され
ている。このため信号がラッチを通過するための時間を
最小化することが極めて重要である。とくにレベルセン
シティブの走査設定が二重ラッチ構造の付随する論理回
路に採用されるときに、このことは真理である。すなわ
ち１つのラッチが他のラッチに直接に後続する構成の場
合である。論理回路のレベルセンシティブの走査設計お
よびテストへのその利用については米国特許第３７８３
２５４号（特公昭５２−２８６１４号）に説明がある。
ラッチを通じて生じる信号遅延を制約する１つの手法
は、先行するラッチの出力素子の論理機能を後続するラ
ッチの入力素子の論理機能に結合して、カスケードされ
る構成論理素子の数を最小化することである。ここで、
上述の素子は同一の種類のものである。この手法はG.A.
Maley著の“Manual of Logic Circuits”（Prentice Ha
ll、１９７０）に示されている。カスケードされる論理
素子の個数が少なくなっても、ラッチの入力から、所望
の出力論理信号を最初に得ることができる回路位置まで
のものとして信号遅延を測定すると同一の信号遅延が生
じる。
は、先行するラッチの出力素子の論理機能を後続するラ
ッチの入力素子の論理機能に結合して、カスケードされ
る構成論理素子の数を最小化することである。ここで、
上述の素子は同一の種類のものである。この手法はG.A.
Maley著の“Manual of Logic Circuits”（Prentice Ha
ll、１９７０）に示されている。カスケードされる論理
素子の個数が少なくなっても、ラッチの入力から、所望
の出力論理信号を最初に得ることができる回路位置まで
のものとして信号遅延を測定すると同一の信号遅延が生
じる。
同一種類の論理ゲートからなるアレイにおいて１論理ゲ
ートレベルの伝送遅延を除去する。これはラッチの出力
ゲートと、この直後の出力論理回路であって上述ラッチ
とともに１つのラッチ回路を構成するものの入力ゲート
とに同一の信号を供給して行う。少なくとも１つの付加
的な信号もまた上述の入力ゲートに供給する。上述ラッ
チおよび論理回路は同一のラッチ回路を構成する。論理
ゲートに固有の伝送遅延は同一のラッチ回路の論理ゲー
トの伝送遅延と同時に生じる。前後して遅延が生じるの
ではない。それゆえ、ゲートアレイにおいて各ラッチ回
路ごとに１レベルの論理ゲート遅延が除去されて論理ア
レイにおいて実質的な改善が達成される。既知の従来例
では、論理ゲートおよびそれに付随する遅延はラッチお
よびそれに付随する遅延に連結される。
ートレベルの伝送遅延を除去する。これはラッチの出力
ゲートと、この直後の出力論理回路であって上述ラッチ
とともに１つのラッチ回路を構成するものの入力ゲート
とに同一の信号を供給して行う。少なくとも１つの付加
的な信号もまた上述の入力ゲートに供給する。上述ラッ
チおよび論理回路は同一のラッチ回路を構成する。論理
ゲートに固有の伝送遅延は同一のラッチ回路の論理ゲー
トの伝送遅延と同時に生じる。前後して遅延が生じるの
ではない。それゆえ、ゲートアレイにおいて各ラッチ回
路ごとに１レベルの論理ゲート遅延が除去されて論理ア
レイにおいて実質的な改善が達成される。既知の従来例
では、論理ゲートおよびそれに付随する遅延はラッチお
よびそれに付随する遅延に連結される。
第１図は上述の“Manual of Logic Design”の第224頁
に説明されるような標準的な電流スイッチ型セットリセ
ットラッチ回路の概略を示す。この回路は反転オア（Ｎ
ＯＲ）ブロック１および２を有し、これらブロック１お
よび２は相互接続されてセットリセットラッチ３を形成
する。またこの回路は、他のＮＯＲブロック４をも有す
る。ラッチ３は出力論理機能ｚを表す信号を形成し、こ
の信号がブロック４において付加信号についてオア論理
処理され、論理機能ｆ＋ｚを表す出力を形成する。
に説明されるような標準的な電流スイッチ型セットリセ
ットラッチ回路の概略を示す。この回路は反転オア（Ｎ
ＯＲ）ブロック１および２を有し、これらブロック１お
よび２は相互接続されてセットリセットラッチ３を形成
する。またこの回路は、他のＮＯＲブロック４をも有す
る。ラッチ３は出力論理機能ｚを表す信号を形成し、こ
の信号がブロック４において付加信号についてオア論理
処理され、論理機能ｆ＋ｚを表す出力を形成する。
第２図は第１図のラッチ回路を修正してなる実施例を示
し、対応する箇所には対応する番号にダッシュを付して
示してある。ここでは、ブロック３′（ラッチ回路）が
第１図にあるようにブロック４′（出力論理回路）にタ
ンデムに（前後するように）接続されるのではなく、基
本的にはブロック４′に平行に接続されている。すなわ
ち出力論理回路（ブロック４′）はラッチ回路（ブロッ
ク３′）の出力ゲート（ブロック１′）と同一の信号入
力を受け取るように接続されている。
し、対応する箇所には対応する番号にダッシュを付して
示してある。ここでは、ブロック３′（ラッチ回路）が
第１図にあるようにブロック４′（出力論理回路）にタ
ンデムに（前後するように）接続されるのではなく、基
本的にはブロック４′に平行に接続されている。すなわ
ち出力論理回路（ブロック４′）はラッチ回路（ブロッ
ク３′）の出力ゲート（ブロック１′）と同一の信号入
力を受け取るように接続されている。
第１図においては、ブロック１の入力端部のＳＥＴ入力
が論理ブロック１および４の２個のレベルの遅延量と等
しい遅延量でブロック４の出力端に伝送される。他方、
第２図においてはＳＥＴ入力項目が論理ブロックのたっ
た１個のレベルの遅延量のうちにブロック４′の機能出
力端に伝送される。すなわち、ブロック４′自体の遅延
量のうちにである。第１図および第２図の双方の場合に
おいてブロック４および４′の機能出力は全く同一の
（ｆ＋ｚ）である。唯一の相違は修正した第２図の回路
によって機能出力が生成される際の速度が第１図の従来
技術に較べて増大させられているということである。第
２図のラッチ回路の高速化はわずかなコスト増で実現す
ることができる。すなわち、第１図のブロック４への入
力としては、必要とされなかった付加的な入力（ＳＥＴ
入力）を対応のブロック４′に付加するだけでよい。
が論理ブロック１および４の２個のレベルの遅延量と等
しい遅延量でブロック４の出力端に伝送される。他方、
第２図においてはＳＥＴ入力項目が論理ブロックのたっ
た１個のレベルの遅延量のうちにブロック４′の機能出
力端に伝送される。すなわち、ブロック４′自体の遅延
量のうちにである。第１図および第２図の双方の場合に
おいてブロック４および４′の機能出力は全く同一の
（ｆ＋ｚ）である。唯一の相違は修正した第２図の回路
によって機能出力が生成される際の速度が第１図の従来
技術に較べて増大させられているということである。第
２図のラッチ回路の高速化はわずかなコスト増で実現す
ることができる。すなわち、第１図のブロック４への入
力としては、必要とされなかった付加的な入力（ＳＥＴ
入力）を対応のブロック４′に付加するだけでよい。
第２図の例でまさに明瞭に示された基本的な高速化手法
はすべてのラッチ回路に等しく良好に適用される。２つ
の付加的な例を以下で説明する。
はすべてのラッチ回路に等しく良好に適用される。２つ
の付加的な例を以下で説明する。
第３図は先に引いた“Manual of Logic Design”の第75
頁で説明されるようなサンプリングゲート型フリップフ
ロップラッチ回路を示している。反転アンド（ＮＡＮ
Ｄ）ブロック５，６および７はラッチ８を構成してい
る。ブロック９はこのラッチ８に後続して論理機構を実
現する。第４図は機能的に等価なラッチ回路の概略的な
図である。この回路はこの発明にしたがって新しい「高
速化」構成で修正されたものである。第２図の場合と同
様に出力論理回路機能ブロック９′（出力論理回路）は
ラッチ８′の出力ブロック６′（出力ゲート）に平行に
接続されている。すなわち出力論理回路（ブロック
９′）はラッチ回路（ブロック８′）の出力ゲート（ブ
ロック６′）と同一の信号入力を受け取るように接続さ
れている。対応する第３図の従来例のようにタンデムに
接続されるのではない。さらに、第２図の場合と同様
に、再構成された出力論理機能ブロック９′に付加入力
が与えられている。この付加入力はラッチ８′の出力ブ
ロック６′に供給されている信号の１つ（第４図の１
０）である。
頁で説明されるようなサンプリングゲート型フリップフ
ロップラッチ回路を示している。反転アンド（ＮＡＮ
Ｄ）ブロック５，６および７はラッチ８を構成してい
る。ブロック９はこのラッチ８に後続して論理機構を実
現する。第４図は機能的に等価なラッチ回路の概略的な
図である。この回路はこの発明にしたがって新しい「高
速化」構成で修正されたものである。第２図の場合と同
様に出力論理回路機能ブロック９′（出力論理回路）は
ラッチ８′の出力ブロック６′（出力ゲート）に平行に
接続されている。すなわち出力論理回路（ブロック
９′）はラッチ回路（ブロック８′）の出力ゲート（ブ
ロック６′）と同一の信号入力を受け取るように接続さ
れている。対応する第３図の従来例のようにタンデムに
接続されるのではない。さらに、第２図の場合と同様
に、再構成された出力論理機能ブロック９′に付加入力
が与えられている。この付加入力はラッチ８′の出力ブ
ロック６′に供給されている信号の１つ（第４図の１
０）である。
第４図のラッチ回路の速度はブロック５′のデータ入力
１１からブロック９′の機能出力１２までのものとして
測定され、これはわずか２レベルの論理である。これに
対し第３図の対応する従来例では３レベルの論理であ
る。第４図の出力機能ｚ＋が第３図の出力機能＋
と若干異なる点に留意されたい。所定の従来のラッチ回
路および対応する修正「高速化」ラッチ回路（この発明
にしたがって設計されたもの）間のこのような相違は、
ラッチ回路の基本構成ブロックとしてＮＡＮＤまたはＮ
ＯＲが用いられ、しかも、最終段出力が第４図のように
反転出力端が取り出されるときにはいつでも生じる。
１１からブロック９′の機能出力１２までのものとして
測定され、これはわずか２レベルの論理である。これに
対し第３図の対応する従来例では３レベルの論理であ
る。第４図の出力機能ｚ＋が第３図の出力機能＋
と若干異なる点に留意されたい。所定の従来のラッチ回
路および対応する修正「高速化」ラッチ回路（この発明
にしたがって設計されたもの）間のこのような相違は、
ラッチ回路の基本構成ブロックとしてＮＡＮＤまたはＮ
ＯＲが用いられ、しかも、最終段出力が第４図のように
反転出力端が取り出されるときにはいつでも生じる。
しかしながら出力機能上のこの相違は不利となるもので
はない。なぜならば、論理回路の設計者は、対応する従
来例と全く同一の機能を実行することが必要であれば自
由に「高速化」ラッチ回路に「真」のデータでなく反転
データを送ることができるからである。そして依然従来
回路に転べ１レベルの論理遅延量を除去しているのであ
る。
はない。なぜならば、論理回路の設計者は、対応する従
来例と全く同一の機能を実行することが必要であれば自
由に「高速化」ラッチ回路に「真」のデータでなく反転
データを送ることができるからである。そして依然従来
回路に転べ１レベルの論理遅延量を除去しているのであ
る。
第５図は先の“Manual of Logic Design”の第109頁に
示されるような従来のサンプリングゲート型フリップフ
ロップラッチ回路を表す。ＮＡＮＤブロック１３，１
４，１５，１６および１６がラッチ１９を構成する。ブ
ロック２０はラッチに後続して論理機能を与える。
示されるような従来のサンプリングゲート型フリップフ
ロップラッチ回路を表す。ＮＡＮＤブロック１３，１
４，１５，１６および１６がラッチ１９を構成する。ブ
ロック２０はラッチに後続して論理機能を与える。
第６図は「高速化」修正ラッチ回路を示す。これはこの
発明にしたがって設計されたもので、機能の点で第５図
の回路に対応するものの、１つだけ論理レベルの遅延量
が少ないものである。第５図のラッチ回路の速度はブロ
ック１３′のＤＡＴＡ入力からブロック２０′の出力ま
でのものとして制定され、これは５レベルの論理遅延
（ブロック１３′，１４′，１６′，１８′および２
０′）によるものである。第５図の慣用のラッチ回路で
は６レベルの遅延（ブロック１３，１４，１６，１８，
１７および２０）が固有のものである。同様に第６図の
ＧＡＴＥ入力線からブロック２０′の出力までのものと
して測定される速度は３レベルの論理遅延によるもので
あり、他方第５図の回路については４レベルの論理遅延
がある。もう一度繰り返せば、出力ブロック２０′（出
力論理回路）はブロック１７′（ラッチ回路の出力ゲー
ト）と同一の信号入力を受けとるように接続されてい
る。この信号入力は第４図および第２図の他の実施例の
それぞれの類似の出力ブロック９′および４′（出力論
理回路）の場合のように論理機能信号ｆとともに受け取
られる。第４図の場合と同様に第６図の回路も対応する
第５図の従来回路の出力機能（ｚ＋）に較べて変更さ
れた出力機能（＋）を与える。先に説明したよう
に、この結果は最終ブロック２０′にＮＡＮＤブロック
および反転出力を用いることによる。必要なときには、
真のデータのかわりに反転データをラッチ１９′に入力
すれば、出力機能のｚ＋ｆを元のとおり得ることができ
る。なお、第２図、第４図及び第６図の各実施例回路の
各点における信号の波形をそれぞれ第７図、第８図及び
第９図に示す、各実施例の回路の詳細な動作はこれら波
形図から明らかであり、また波形図から容易に理解でき
るため、詳細な説明は行わない。
発明にしたがって設計されたもので、機能の点で第５図
の回路に対応するものの、１つだけ論理レベルの遅延量
が少ないものである。第５図のラッチ回路の速度はブロ
ック１３′のＤＡＴＡ入力からブロック２０′の出力ま
でのものとして制定され、これは５レベルの論理遅延
（ブロック１３′，１４′，１６′，１８′および２
０′）によるものである。第５図の慣用のラッチ回路で
は６レベルの遅延（ブロック１３，１４，１６，１８，
１７および２０）が固有のものである。同様に第６図の
ＧＡＴＥ入力線からブロック２０′の出力までのものと
して測定される速度は３レベルの論理遅延によるもので
あり、他方第５図の回路については４レベルの論理遅延
がある。もう一度繰り返せば、出力ブロック２０′（出
力論理回路）はブロック１７′（ラッチ回路の出力ゲー
ト）と同一の信号入力を受けとるように接続されてい
る。この信号入力は第４図および第２図の他の実施例の
それぞれの類似の出力ブロック９′および４′（出力論
理回路）の場合のように論理機能信号ｆとともに受け取
られる。第４図の場合と同様に第６図の回路も対応する
第５図の従来回路の出力機能（ｚ＋）に較べて変更さ
れた出力機能（＋）を与える。先に説明したよう
に、この結果は最終ブロック２０′にＮＡＮＤブロック
および反転出力を用いることによる。必要なときには、
真のデータのかわりに反転データをラッチ１９′に入力
すれば、出力機能のｚ＋ｆを元のとおり得ることができ
る。なお、第２図、第４図及び第６図の各実施例回路の
各点における信号の波形をそれぞれ第７図、第８図及び
第９図に示す、各実施例の回路の詳細な動作はこれら波
形図から明らかであり、また波形図から容易に理解でき
るため、詳細な説明は行わない。
第１図は従来の電流スイッチ型セットリセットラッチ回
路を示すブロック図、第２図はこの発明にしたがって第
１図例を修正してなる１実施例を示すブロック図、第３
図は従来のゲート型フリップフロップラッチ回路を示す
ブロック図、第４図はこの発明にしたがって第３図例を
修正してなる他の実施例を示すブロック図、第５図は従
来のサンプリングゲート型フリップフロップラッチ回路
を示すブロック図、第６図はこの発明にしたがって第５
図例を修正してなる他の実施例を示すブロックである。
第７図は、第２図実施例の動作を説明する波形図、第８
図は第４図実施例の動作を説明する波形図、第９図は第
６図実施例の動作を説明する波形図である。 １′，２′……ラッチをなすＮＯＲブロック、３′……
ラッチブロック、４′……出力論理回路をなすＮＯＲブ
ロック。
路を示すブロック図、第２図はこの発明にしたがって第
１図例を修正してなる１実施例を示すブロック図、第３
図は従来のゲート型フリップフロップラッチ回路を示す
ブロック図、第４図はこの発明にしたがって第３図例を
修正してなる他の実施例を示すブロック図、第５図は従
来のサンプリングゲート型フリップフロップラッチ回路
を示すブロック図、第６図はこの発明にしたがって第５
図例を修正してなる他の実施例を示すブロックである。
第７図は、第２図実施例の動作を説明する波形図、第８
図は第４図実施例の動作を説明する波形図、第９図は第
６図実施例の動作を説明する波形図である。 １′，２′……ラッチをなすＮＯＲブロック、３′……
ラッチブロック、４′……出力論理回路をなすＮＯＲブ
ロック。
フロントページの続き (72)発明者 ダグラス・ウエイン・ウエストコツト アメリカ合衆国ニユ−ヨ−ク州ワツピンジ ヤ−ズ・ホ−ルズ・ブランデイ・レ−ン41 番地 (56)参考文献 特開 昭54−49039（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ラッチ回路およびこのラッチ回路の出力を
入力として受け取る出力論理回路を含んでなる、複数の
論理ゲートから構成される論理ゲート・アレイにおい
て、 上記ラッチ回路は、少なくとも２つの入力を具備する出
力ゲートを有し、 上記ラッチ回路の上記出力ゲートおよび上記出力論理回
路の論理ゲートが同一種類であり、 さらに、上記出力ゲートおよび上記出力論理回路の論理
ゲートに同一の信号を供給する手段と、 上記出力論理回路の論理ゲートのみに少なくとも１つの
付加的な信号を供給する手段とを有することを特徴とす
る論理ゲート・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US509273 | 1983-06-30 | ||
| US06/509,273 US4564772A (en) | 1983-06-30 | 1983-06-30 | Latching circuit speed-up technique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010910A JPS6010910A (ja) | 1985-01-21 |
| JPH0614609B2 true JPH0614609B2 (ja) | 1994-02-23 |
Family
ID=24025949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028831A Expired - Lifetime JPH0614609B2 (ja) | 1983-06-30 | 1984-02-20 | 論理ゲ−ト・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4564772A (ja) |
| EP (1) | EP0130293B1 (ja) |
| JP (1) | JPH0614609B2 (ja) |
| DE (1) | DE3476499D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH03112651A (ja) * | 1989-09-27 | 1991-05-14 | Meisho Kk | 化粧板の製造方法 |
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| US7245150B2 (en) * | 2005-12-15 | 2007-07-17 | P.A. Semi, Inc. | Combined multiplex or/flop |
| US7319344B2 (en) * | 2005-12-15 | 2008-01-15 | P.A. Semi, Inc. | Pulsed flop with embedded logic |
| CN112383303B (zh) * | 2020-12-04 | 2023-08-29 | 北京时代民芯科技有限公司 | 一种动态逻辑结构的鉴频鉴相器 |
Family Cites Families (18)
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|---|---|---|---|---|
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| US3530384A (en) * | 1968-07-29 | 1970-09-22 | Us Navy | Plural-input dropout and noise detection circuit for magnetic recording tape |
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-
1984
- 1984-02-20 JP JP59028831A patent/JPH0614609B2/ja not_active Expired - Lifetime
- 1984-04-12 DE DE8484104078T patent/DE3476499D1/de not_active Expired
- 1984-04-12 EP EP84104078A patent/EP0130293B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130293B1 (en) | 1989-01-25 |
| JPS6010910A (ja) | 1985-01-21 |
| EP0130293A2 (en) | 1985-01-09 |
| US4564772A (en) | 1986-01-14 |
| EP0130293A3 (en) | 1987-03-04 |
| DE3476499D1 (en) | 1989-03-02 |
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