KR0131431Y1 - 신호 디바운스회로 - Google Patents

Abstract

본 고안은 신호 디바운스 회로에 관한 것으로, 특히 입력 클럭의 주기를 조절하여 디바운스되는 신호의 펄스폭을 용이하게 조절하고자함으로 목적으로한 신호 디바운스 회로에 관한 것으로, 이러한 본 고안의 목적은 리세트 펄스에 따라 동작하고 입력 데이타가 하이일 때 이 값을 출력하는 제 1 내지 제 3 플립플롭과, 상기 입력데이타의 위상을 반전시키는 인버터와, 상기 리세트 펄스에 따라 상기 인버터에서 얻어진 데이타가 로우일 때 이 값을 출력하는 제 4 내지 제 6 플립플롭과, 상기 제 3 플립플롭 및 제 6 플립플롭에서 각각 얻어진 신호에 따라 그 출력을 달리하는 래치를 구비함으로써 달성된다.

Description

신호 디바운스 회로.

제1도는 종래 신호 디바운스 회로 구성도.

제2도는 제1도의 각부 입·출력 파형도.

제3도는 본 고안 신호 디바운스 회로 구성도.

제4도는 제 3 도의 각부 입·출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

106∼108 : 제 1 내지 제 3 플립플롭 109 : 인버터

110∼112 : 제4 내지 제 6 플립플롭 113 : 래치

본 고안은 신호 디바운스 회로에 관한 것으로, 특히 클럭의 주기를 조절하여 디바운스 되는 신호의 펄스 폭을 용이하게 조절하고자한 신호 디바운스 회로에 관한 것이다.

종래 신호 디바운스 회로는 첨부된 제1도에 도시된 바와같이, 입력되는 신호(IN)와 피이드백 되는 신호를 논리곱하여 출력하는 앤드게이트(100)와, 상기 입력되는 신호(IN)외 피이드백 되는 신호를 부정논리합하고 그 결과값으로 리세트 신호(RD)를 발생하는 노아게이트(101)와, 상기 노아게이트(101)에서 출력된 신호를 리세트 신호(RD)로 인가받고 입력되는 클럭(CLK)에 따라 입력신호(IN)를 읽는 제 1 플립플롭(102)과, 상기 앤드게이트(100)에서 출력된 신호(SD)와 상기 플립플롭(102)에서 각각 얻어진 신호를 논리합하는 오아게이트(103)와, 상기 입력클럭(CLK)를 위상 방전시키는 인버터(104)와, 상기 인버터(104)에서 얻어진 클럭에 따라 상기 오아게이트(103)에서 얻어진 신호를 읽는 제 2 플립플롭(105)으로 구성되었다.

이와같이 구성된 종래 신호 디바운스 회로의 동작을 첨부한 도면 제2도를 참조하여 상세히 설명하면 다음과 같다.

먼저 제2도의 (a)와 같은 입력신호(IN)가 앤드게이트(100), 노아게이트(101)의 한 입력단 및 제 1 플립플롭(102)의 입력단(D)에 각각 입력된다.

이때, 제 2 플립플롭(105)의 출력상태가 로우이기에 앤드게이트(100)의 출력(SD)은 입력신호와 관계없이 (c)와 같이 로우상태가 된다.

아울러 노아게이트(101)는 제 2 플립플롭(105)에서 피이드백 되는 신호와 입력신호(IN)를 부정논리합하고 그 결과값으로 제2도의 (d)와 같은 파형을 리세트 신호(RD)로 출력시켜 제1플립플롭(102)의 리세트 펄스 입력단(RD)에 인가한다.

따라서 제1플립플롭(102)은 상기 노아게이트(101)에서 얻어진 리세트 펄스(RD)가 로우인 상태에서 제2도의 (b)와 같은 입력클럭(CLK)에 따라 입력신호(IN)에 읽어들이게 된다.

만약, 상기 제1플립플롭(102)에 제2도의 (a)의 ①과 같은 신호가 입력되었을 경우 입력클럭(CLK)이 로우이기에 그 출력은 로우가 된다.

상기 제 1 플립플롭(102)에서 출력된 신호는 오아게이트(103)의 한 입력단에 입력되며 상기 오아게이트(103)의 타입력단에는 상기 앤드게이트(100)에서 얻어진 제2도의 (c)와 같은 펄스가 입력된다.

이에따라 오아게이트(103)는 이 두입력 신호를 논리합하여 제2도의 (e)와 같은 파형으로 출력 신호(Q1)를 출력하여 제 2 플립플롭(105)의 데이타 입력단(D)에 입력시킨다.

상기 제 2 플립플롭(105)의 클럭(C)단에는 인버터(104)를 통해 입력클럭(CLK)를 위상 반전시킨 클럭이 입력되며 이에따라 상기 제 2 플립플롭(105)의 출력은 상기 입력클럭(C)이 하이인동안 데이타 입력단(D)을 통해 입력된 신호를 출력시키게 되고 로우인동안에는 그 출력역시 로우 상태가 된다.

상기 제 2 플립플롭(105)에서 출력된 신호는 외부로 출력되어짐과 아울러 상기 앤드게이트(100) 및 노아게이트(101)에 각각 피이드백 된다.

결론적으로, 입력신호(IN)가 제2도(a)의 ①과 같을 경우에 제 2 플립플롭(105)에 반전되어 입력되는 클럭(c)이 로우이기에 그 출력은 (f)와 같이 되며, 아울러 입력신호(IN)가 제2도(a)의 ②와 같은 경우에는 제 2 플립플롭(105)에 반전되어 입력되는 클럭(C)이 하이이기에 그 출력은 (f)와 같이 하이 상태를 유지한다.

도면중 ㉠은 클럭의 최소지연 시간이고 ㉡은 최장지연 시간을 나타낸 것이다.

여기서 지연시간이란 입력의 변화가 출력으로 나타나는데 걸리는 시간을 의미한다.

그러나 이러한 종래 신호 디바운스 회로는 입력클럭이 10ms의 주기를 가졌을 경우 5∼10ms정도 지연되는데 이 디바운스되는 시간을 조절할 수 없으며 이에따라 회로에 오류가 발생하는 문제점이 있었다.

따라서 본 고안의 목적은 입력클럭의 주기를 조정하여 디바운스 되는 시간을 조절하도록 신호 디바운스 회로를 제공함에 있다.

이러한 본 고안의 목적은 리세트 펄스에 따라 동작하여 입력데이타가 하이일 경우 이 값을 출력하는 제 1 내지 제 3 플립플롭과, 상기 리세트 펄스에 따라 동작하여 입력 데이터가 로우일경우 이 값을 출력하는 제 4 내지 제 6 플립플롭과, 상기 제 3 플립플롭의 출력이 하이일 경우 하이를 출력하고 상기 제 6 플립플롭의 출력이 하이일 경우 로우를 출력하는 래치를 구비함으로써 달성되는 것을 이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제3도는 본 고안 신호 디바운스 회로 구성도로서, 입력 데이타가 하이일 때 이 값을 출력하는 제 1 내지 제 3 플립플롭(106∼108)과, 입력데이타를 위상 반전시키는 인버터(109)와, 상기 인버터(109)에서 얻어진 데이타가 로우일때 이 값을 출력하는 제 4 내지 제 6 플립플롭(110∼112)과, 상기 제 3 플립플롭(108)의 출력이 하이일 때 하이를 출력하고 상기 제 6 플립플롭(112)의 출력이 하이일 때 로우를 출력하는 래치(113)로 구성한다.

이와같이 구성한 본 고안 신호 디바운스 회로의 작용, 효과를 첨부한 도면 제 4 도를 참조하여 상세히 설명하면 다음과 같다.

제2도의 (b)와 같은 클럭(CLK)이 제 1 내지 제 6 플립플롭(105∼108, 110∼112)에 각각 클럭신호로써 입력되어진다.

이때, 제2도의 (a)와 같은 데이타는 제 1 내지 제 3 플립플롭(106∼108)에 리세트펄스로 각각 입력되어짐과 아울러 제 1 플립플롭(106)에 데이타로써 입력된다.

따라서 제 1 플립플롭(106)는 상기 리세트 펄스(RD)가 하이일 경우 정상동작을 하여 입력데이타(IN)가 하이일 때 이 데이타값을 출력시킨다.

마찬가지로 제 2 플립플롭(106)도 상기 리세트 펄스(RD)가 하이일 경우 정상동작을 하여 입력데이타(IN)가 하이일 때 이 데이타값을 출력시키게 되며 제 3 플립플롭(106)역시 전술한 제 1 및 제 2 플립플롭(106)(107)과 동일한 동작을 하게 된다.

상기에서 리세트 펄스(RD)가 로우일 경우 제 1 내지 제 3 플립플롭(106∼108)는 입력데이타와 관계없이 그 출력으로 로우를 출력시키게 된다.

한편 입력테이타(IN)는 인버터(109)를 통해 위상반전되어 제 4 내지 제 6 플립플롭(110∼110)의 리세트 펄스(RD)로 입력 되어짐과 아울러 제 4 플립플롭(110)에 데이타로써 입력된다.

이에따라 제 4 플립플롭(110)은 리세트 펄스(RD)가 하이일 때 입력데이타가 로우이면 이 데이타 값을 출력시키게 되며, 제 5 플립플롭(111)도 상기 제 4 플립플롭(110)과 동일하게 리세트 펄스(RD)가 하이일 때 입력데이타가 로우이면 데이타 값을 출력시키게 된다.

마찬가지로 제 6 플립플롭(112)도 상기 제 4 및 제 5 플립플롭(110)(111)과 동일하게 동작한다.

상기에서 리세트 펄스(RD)가 로우일 경우 제 4 내지 제 6 플립플롭(110∼112)은 입력데이타와 관계없이 그 출력으로 로우를 출력시키게 된다.

이와같이 동작하여 제 3 플립플롭(108)의 출력은 래치(113)의 세트 입력단(S)에 입력되고, 제 6 플립플롭(112)의 출력은 래치(113)의 리세트입력단(R)에 입력된다.

상기 래치(113)는 상기 세트입력단(S)으로 입력되는 제 3 플립플롭(108)의 출력이 하이일 경우 그 출력으로 하이를 출력(OUT)시키게 되며, 상기 리세트입력단(R)으로 입력되는 제 6 플립플롭(112)의 출력이 하이일 경우 그 출력으로 로우를 출력(OUT)시키게 된다.

또한, 상기 제 3 또는 제 6 플립플롭(108)(112)의 출력이 모두 하이일경우에는 그 출력으로 하이를 출력(OUT)시키게 되는 것이다.

결론적으로, 최초 래치(113)의 출력 데이타가 로우일 경우 제4도의 (a)에 도시한 B데이타는 제 2 플립플롭(107)까지 전달되었다가 사라지게 되며, C데이타는 제 5 플립플롭(111)까지 전달되었다가 사라지게 된다.

만약, 입력테이타(IN)가 하이 상태로 (b)에 도시한 D점까지 연장되었을 경우 하이값이 제 3 플립플롭(108)까지 전달되어 제 3 플립플롭(108)의 출력은 제4도의 (d)와 같은 파형이 된다.

아울러 입력테이타(IN)가 로우상태로 (b)에 도시한 E점까지 연장되었다면 인버터(109)로 위상 반전된 데이타가 제 6 플립플롭(112)까지 전달되어 제 6 플립플롭(112)의 출력은 제 4 도의 (e)와 같은 파형이 된다.

따라서 래치(113)의 최종 출력은 전술한 래치(113)의 동작 설명에 의거 제4도의 (c)와 같은 파형이 되는 것이다.

이상에서 상세히 설명한 바와같이 본 고안은 입력클럭의 주기를 조절하여 입력데이타중 일정폭이하의 신호를 제거함으로써 디바운스되는 시간을 자유자재로 조절할 수 있는 효과가 있다.

Claims (4)

1. 리세트 펄스에 따라 동작하고 입력 데이타가 하이일 때 이 값을 출력하는 제 1 내지 제 3 플립플롭(106∼108)과, 상기 입력데이타의 위상을 반전시키는 인버터(109)와, 상기 리세트 펄스에 따라 상기 인버터에서 얻어진 데이타가 로우일 때 이 값을 출력하는 제 4 내지 제 6 플립플롭(110∼112)과, 상기 제 3 플립플롭(108) 및 제 6 플립플롭(112)에서 각각 얻어진 신호에 따라 그 출력을 달리하는 래치(113)를 포함하여 구성된 것을 특징으로 한 신호 디바운스 회로.
2. 제1항에 있어서, 제 1 내지 제 6 플립플롭(106∼108, 110∼112)은 리세트 펄스가 하이일 경우 정상동작을 하고 상기 리세트 펄스가 로우일 경우 입력데이타에 무관하게 로우를 출력시킴을 특징으로 한 신호 디바운스 회로.
3. 제1항에 있어서, 래치(113)는 상기 제 3 플립플롭(108)의 출력이 하이일 경우 하이를 출력하고 상기 제 6 플립플롭(112)의 출력이 하이일 경우 로우를 출력함으로 특징으로 한 신호 디바운스 회로.
4. 제1항 또는 제3항에 있어서, 래치(113)는 상기 제 3 플립플롭(108) 및 제 6 플립플롭(112)에서 각각 출력된 신호가 모두 하이일 경우 하이를 출력시킴을 특징으로 한 신호 디바운스 회로.