JPH10171550A - クロック回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のクロック回路は、クロックツリー回路
によりＩＣ内の各回路に対するクロック入力端子からの
伝搬遅延時間を等しくするため、クロック入力からデー
タ出力までの遅延時間を増大させ、ＩＣの利用価値を著
しく損なう。 【解決手段】 クロック入力端子１より入力された外部
クロックは、クロックツリー回路２を介してフリップフ
ロップ５及び６にそれぞれ供給される一方、バイパスク
ロック回路３を通して最終段のフリップフロップ７に供
給される。バッファＢ１０〜Ｂ１６は、それぞれ等しい
伝搬遅延時間を有している。フリップフロップ５と６に
対するクロックスキューを軽減するため、それぞれバッ
ファ３段、及び２段のクロックツリーとなっている。バ
イパスクロック回路３は１段のバッファＢ１６で構成さ
れているため、バイパスクロック回路３のクロック伝搬
遅延時間はクロックツリー回路２の伝搬遅延時間より高
速となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック回路に係
り、特に半導体基板上に集積された回路において、クロ
ックスキューが軽減されたクロックを供給するクロック
回路に関する。

【０００２】

【従来の技術】図４は従来のクロック回路の一例の回路
図を示す。この従来のクロック回路は、クロックツリー
回路２０により構成されており、集積回路（ＩＣ）２５
上に搭載されており、同じＩＣ２５に搭載されているＤ
型のフリップフロップ５、６及び７の各クロック端子に
クロックを供給する。フリップフロップ５、６及び７は
データ入力端子４からデータ出力端子８の間に縦続接続
されている。

【０００３】クロックツリー回路２０はクロック入力端
子１に入力されたクロックを、縦続接続されたバッファ
Ｂ１、Ｂ２、Ｂ３及びＢ４を介してフリップフロップ５
にクロックを入力し、縦続接続されたバッファＢ１、Ｂ
５及びＢ６を介してフリップフロップ６にクロックを入
力し、更に縦続接続されたバッファＢ１、Ｂ７、Ｂ８及
びＢ９を介してフリップフロップ７にクロックを入力す
る。

【０００４】ここで、外部入力クロックをバッファＢ１
のみを通してフリップフロップ５、６及び７のそれぞれ
にクロックを供給した場合、バッファＢ１とフリップフ
ロップ５、６及び７との位置関係により各フリップフロ
ップ５、６及び７までの伝搬遅延時間に相違が生じ、こ
の相違がクロックスキューとなる。そこで、従来は、バ
ッファＢ１とフリップフロップ５、６及び７のそれぞれ
の間の伝搬遅延時間を比較し、各伝搬遅延時間が等しく
なるように、バッファＢ２〜Ｂ９を追加することによ
り、クロックツリー回路２０を構成する。

【０００５】その結果、図５にＣｌｏｃｋで示す外部入
力クロックは、同図に示すようにバッファＢ１、Ｂ２、
Ｂ３及びＢ４を縦続に介して伝搬遅延時間τでフリップ
フロップ５に入力され、バッファＢ１、Ｂ５及びＢ６を
縦続に介して伝搬遅延時間τでフリップフロップ６に入
力され、バッファＢ１、Ｂ７、Ｂ８及びＢ９を縦続に介
して伝搬遅延時間τでフリップフロップ７に入力され
る。すなわち、フリップフロップ５、６及び７の各クロ
ック端子の入力となるバッファＢ４、Ｂ６及びＢ９の出
力クロックの波形がほぼ同時刻に変化しており、クロッ
クスキューが軽減されている。

【０００６】

【発明が解決しようとする課題】しかるに、上記の従来
のクロック回路は、クロックツリー回路２０によりクロ
ック入力端子１からの伝搬遅延時間を等しくするため、
バッファＢ２〜Ｂ９を追加しているため、必然的にクロ
ックの伝搬遅延時間が増大してしまう。なぜならば、各
フリップフロップ５、６及び７までの伝搬遅延時間を等
しくするということは、最も伝搬遅延時間の遅いフリッ
プフロップに他のフリップフロップの伝搬遅延時間を合
わせるということに他ならないからである。

【０００７】上記のクロックツリー回路２０の性質は、
ＩＣ２５全体の特性に影響を与える。ＩＣ２５の特性の
一つであるクロック入力からデータ出力までの遅延時間
を決定する最終段のフリップフロップ７のクロック伝搬
遅延時間が増大するからである。ＩＣの特性で重要な特
性の一つであるクロック入力からデータ出力までの遅延
時間が増大することはＩＣの利用価値を著しく損なうこ
とになる。

【０００８】本発明は上記の点に鑑みなされたもので、
ＩＣ全体の特性を左右する最終段のフリップフロップま
でのクロック伝搬遅延時間を短縮し得るクロック回路を
提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、外部入力クロックを波形整形して得たクロ
ックを、集積回路内の複数の回路に、それぞれほぼ等し
い伝搬遅延時間で分配供給するクロックツリー回路と、
外部入力クロックを波形整形して得たクロックを、集積
回路のデータ出力端子に接続された最終段の回路に、ク
ロックツリー回路の伝搬遅延時間よりも小なる伝搬遅延
時間で供給するバイパスクロック回路とを有する構成と
したものである。

【００１０】本発明では、集積回路全体のクロック入力
からデータ出力までの遅延時間を決定する最終段の回路
に対し、クロックツリー回路と独立し、なおかつ、クロ
ックツリー回路より伝搬遅延時間が小であるバイパスク
ロック回路によりクロックを供給するため、最終段の回
路はクロックツリー回路からのクロックが入力される他
の複数の回路に対してクロックスキューが発生するが、
バイパスクロック回路の伝搬遅延時間がクロックツリー
回路のそれよりも小であるので最終段の回路においてホ
ールドタイム不足を発生することはなく、回路は安定動
作する。

【００１１】ここで、クロックツリー回路によりクロッ
クが入力される複数の回路は、互いに縦続接続された複
数の第１のデータラッチ回路であり、バイパスクロック
回路によりクロックが入力される最終段の回路は、複数
の第１のデータラッチ回路から出力されたデータを、バ
イパスクロック回路の出力クロックのタイミングでラッ
チする第２のデータラッチ回路である。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるクロック回
路の一実施の形態の構成図を示す。同図において、本実
施の形態のクロック回路は、クロックツリー回路２とバ
イパスクロック回路３とから構成されている。データ入
力端子４とデータ出力端子８との間に、フリップフロッ
プ５、６及び７が縦続接続されている。クロック入力端
子１より入力された外部クロックは、クロックツリー回
路２を介して第１のデータラッチ回路であるフリップフ
ロップ５及び６の各クロック端子にそれぞれ供給される
一方、バイパスクロック回路３を通して第２のデータラ
ッチ回路である最終段のフリップフロップ７のクロック
端子に供給される。バイパスクロック回路３の伝搬遅延
時間は、クロックツリー回路２の伝搬時間よりも短く設
定されている。

【００１３】図２は本発明になるクロック回路の一実施
の形態の回路図を示す。同図中、図１と同一構成部分に
は同一符号を付してある。図２において、ＩＣ１０上に
Ｄ型のフリップフロップ５、６及び７が、データ入力端
子４からデータ出力端子８の間に縦続接続されて搭載さ
れており、かつ、クロックツリー回路２及びバイパスク
ロック回路３がそれぞれ搭載されている。

【００１４】クロックツリー回路２はバッファＢ１０〜
Ｂ１５からなり、クロック入力端子１に入力されたクロ
ックを、縦続接続されたバッファＢ１０、Ｂ１１、Ｂ１
２及びＢ１３を介してフリップフロップ５にクロックを
入力し、かつ、縦続接続されたバッファＢ１０、Ｂ１４
及びＢ１５を介してフリップフロップ６にクロックを入
力する。また、バイパスクロック回路３は、単一のバッ
ファＢ１６からなり、データ入力端子１よりの外部入力
クロックをフリップフロップ７にクロックを入力する。

【００１５】バッファＢ１０〜Ｂ１６は、それぞれ等し
い伝搬遅延時間を有しているものとする。なお、実際の
各バッファＢ１０〜Ｂ１６の伝搬遅延時間は、ＩＣ１０
内の配置及び配線の影響を受け、それぞれ異なった値と
なる。フリップフロップ５と６に対するクロックスキュ
ーを軽減するため、図２の実施の形態ではそれぞれバッ
ファ３段、及び２段のクロックツリーとなっている。そ
れに対し、バイパスクロック回路３は１段のバッファＢ
１６で構成されているため、バイパスクロック回路３の
クロック伝搬遅延時間はクロックツリー回路２の伝搬遅
延時間より高速となる。

【００１６】次に、この実施の形態の動作について図２
及び図３と共に説明する。

【００１７】図２のデータ入力端子４に入力されたデー
タは、フリップフロップ５のデータ端子に入力され、こ
こでクロックツリー回路２からクロック端子へ入力され
るクロックのタイミングでラッチされた後、次段のフリ
ップフロップ６のデータ端子に入力され、ここでクロッ
クツリー回路２からクロック端子に入力されるクロック
のタイミングでラッチされる。更に、フリップフロップ
６の出力データは最終段のフリップフロップ７のデータ
端子に入力され、ここでバイパスクロック回路３からク
ロック端子に入力されるクロックのタイミングでラッチ
されて出力端子８へ出力される。

【００１８】一方、図２のクロック入力端子１に入力さ
れた、図３にＣｌｏｃｋで示す外部入力クロックは、ク
ロックツリー回路２内のバッファＢ１０、Ｂ１１、Ｂ１
２及びＢ１３によりそれぞれ波形整形され、その際に図
３に示すように固有時間遅延されて全体として伝搬遅延
時間τより大なる伝搬遅延時間でフリップフロップ５の
クロック端子に入力されると共に、バッファＢ１０、Ｂ
１４及びＢ１５によりそれぞれ波形整形され、その際に
図３に示すように固有時間遅延されて全体として伝搬遅
延時間τより大なる伝搬遅延時間でフリップフロップ５
のクロック端子に入力される。すなわち、図３に示すよ
うに、フリップフロップ５及び６の各クロック端子の入
力となるバッファＢ１３及びＢ１５の出力クロック波形
がほぼ同時刻に変化しており、クロックスキューが軽減
されている。

【００１９】また、上記の外部入力クロックは、バイパ
スクロック回路３内のバッファＢ１６にも入力され、こ
こで波形整形されると共にバッファＢ１６の固有の遅延
を受けて伝搬遅延時間τでフリップフロップ７のクロッ
ク端子に入力される。バッファＢ１６の出力クロック波
形は、図３に示すように、バッファＢ１３及びＢ１５の
出力クロックの波形よりも早い時間に変化しており、ク
ロック伝搬遅延時間が短縮されていることがわかる。

【００２０】ここで、バッファＢ１３、Ｂ１５及びＢ１
６の各出力クロック波形を比較すると、明らかにバッフ
ァＢ１６の出力クロックはクロックスキューを有してい
る。しかし、バッファＢ１６の出力クロック波形の変化
する時間がバッファＢ１５の出力クロック波形よりも早
いため、フリップフロップ７においてフリップフロップ
６の出力データを安定して取り込める。従って、上記の
クロックスキューは最終段のフリップフロップ７におい
てホールドタイム不足を発生することはなく、回路は安
定動作し、またＩＣ１０のクロック入力からデータ出力
までの遅延時間を短縮することができる。

【００２１】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えばバイパスクロック回路３はク
ロックツリー回路２のクロック伝搬遅延時間よりも短い
クロック伝搬時間を有している構成であればよく、よっ
てこの条件を満たす限り、２段以上の縦続接続したバッ
ファで構成しても、またバッファを設けずに信号線だけ
で構成することも可能である。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
集積回路全体のクロック入力からデータ出力までの遅延
時間を決定する最終段の回路に対し、クロックツリー回
路と独立し、なおかつ、クロックツリー回路より伝搬遅
延時間が小であるバイパスクロック回路よりクロックを
供給するようにしたため、最終段の回路にもクロックツ
リー回路の出力クロックが供給される従来のクロック回
路を使用した集積回路において、集積回路全体のクロッ
ク入力からデータ出力までの遅延時間を短縮できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の構成図である。

【図２】本発明の一実施の形態の回路図である。

【図３】図２の動作説明用タイムチャートである。

【図４】従来の一例の構成図である。

【図５】図４の動作説明用タイムチャートである。

【符号の説明】

１ クロック入力端子 ２ クロックツリー回路 ３ バイパスクロック回路 ４ データ入力端子 ５、６ Ｄ型フリップフロップ（第１のデータラッチ回
路） ７ Ｄ型フリップフロップ（第２のデータラッチ回路） ８ データ出力端子 １０ 集積回路（ＩＣ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部入力クロックを波形整形して得たク
   ロックを、集積回路内の複数の回路に、それぞれほぼ等
   しい伝搬遅延時間で分配供給するクロックツリー回路
   と、 前記外部入力クロックを、前記集積回路のデータ出力端
   子に接続された最終段の回路に、前記クロックツリー回
   路の伝搬遅延時間よりも小なる伝搬遅延時間で供給する
   バイパスクロック回路とを有することを特徴とするクロ
   ック回路。
2. 【請求項２】 前記クロックツリー回路によりクロック
   が入力される前記複数の回路は、互いに縦続接続された
   複数の第１のデータラッチ回路であり、前記バイパスク
   ロック回路によりクロックが入力される前記最終段の回
   路は、前記複数の第１のデータラッチ回路から出力され
   たデータを、前記バイパスクロック回路の出力クロック
   のタイミングでラッチする第２のデータラッチ回路であ
   ることを特徴とする請求項１記載のクロック回路。
3. 【請求項３】 前記バイパスクロック回路は、少なくと
   も一段のバッファにより構成されていることを特徴とす
   る請求項１又は２記載のクロック回路。