JPH0855861A - 電界効果トランジスタ、及びその製造方法 - Google Patents
電界効果トランジスタ、及びその製造方法Info
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- JPH0855861A JPH0855861A JP19049394A JP19049394A JPH0855861A JP H0855861 A JPH0855861 A JP H0855861A JP 19049394 A JP19049394 A JP 19049394A JP 19049394 A JP19049394 A JP 19049394A JP H0855861 A JPH0855861 A JP H0855861A
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- gate
- insulating film
- semiconductor
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Abstract
(57)【要約】
【目的】 ＦＥＴ特性の均一性、再現性を劣化させるこ
となく、ゲート−ドレイン耐圧の向上及びソース抵抗の
低減を実現し、高周波で高効率動作が可能な高出力ｐｎ
接合ゲートＦＥＴを得る。 【構成】 ｎ型ＩｎＰチャネル層２上にｐ型ＩｎＧａＡ
ｓゲート層３が、ゲート層上にＷＳｉゲート電極４が、
ゲート層の両側にｎ型ＩｎＧａＡｓコンタクト層７が、
コンタクト層上にドレイン電極８、ソース電極９が備え
られている。ゲート層３は、ドレイン側のコンタクト層
よりソース側のコンタクト層に近い。 【効果】 ソース抵抗の低減及びゲート−ドレイン耐圧
の向上が同時に可能となり、高周波における高効率な高
出力動作が実現できる。また、ＦＥＴ特性の均一性、再
現性も向上する。
となく、ゲート−ドレイン耐圧の向上及びソース抵抗の
低減を実現し、高周波で高効率動作が可能な高出力ｐｎ
接合ゲートＦＥＴを得る。 【構成】 ｎ型ＩｎＰチャネル層２上にｐ型ＩｎＧａＡ
ｓゲート層３が、ゲート層上にＷＳｉゲート電極４が、
ゲート層の両側にｎ型ＩｎＧａＡｓコンタクト層７が、
コンタクト層上にドレイン電極８、ソース電極９が備え
られている。ゲート層３は、ドレイン側のコンタクト層
よりソース側のコンタクト層に近い。 【効果】 ソース抵抗の低減及びゲート−ドレイン耐圧
の向上が同時に可能となり、高周波における高効率な高
出力動作が実現できる。また、ＦＥＴ特性の均一性、再
現性も向上する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にｐｎ接合ゲート電界効果トランジスタ及びその製造
方法に関するものである。
特にｐｎ接合ゲート電界効果トランジスタ及びその製造
方法に関するものである。
【０００２】
【従来の技術】図１０に従来のｐｎ接合ゲート電界効果
トランジスタの断面図を示す。（以後、電界効果トラン
ジスタをＦＥＴと略記する。）図において１は半絶縁性
ＩｎＰ基板、２はｎ型ＩｎＰからなるチャネル層、３は
ｐ型ＩｎＧａＡｓからなるゲート層、４１はＴｉ／Ａｕ
からなるゲート電極、８，９はそれぞれＡｕＧｅ／Ｎｉ
／Ａｕからなるドレイン及びソース電極である。
トランジスタの断面図を示す。（以後、電界効果トラン
ジスタをＦＥＴと略記する。）図において１は半絶縁性
ＩｎＰ基板、２はｎ型ＩｎＰからなるチャネル層、３は
ｐ型ＩｎＧａＡｓからなるゲート層、４１はＴｉ／Ａｕ
からなるゲート電極、８，９はそれぞれＡｕＧｅ／Ｎｉ
／Ａｕからなるドレイン及びソース電極である。
【０００３】このｐｎ接合ゲートＦＥＴは、ドレイン電
極８及びソース電極９間にバイアス電圧が印加されるこ
とによってこの両電極間に流れる電流をゲート電極４１
に印加する電圧により制御するものである。
極８及びソース電極９間にバイアス電圧が印加されるこ
とによってこの両電極間に流れる電流をゲート電極４１
に印加する電圧により制御するものである。
【０００４】高周波での高出力動作において、このＦＥ
Ｔの電力効率を高めるためには、ゲート−ドレイン耐圧
を劣化させることなく、ソース電極とゲート電極間の抵
抗（ソース抵抗）をできる限り小さくする必要がある。
ソース抵抗を低減する一つの方法として、ソース電極を
ゲート電極に近づけるという方法があるが、この両電極
間の距離はソース電極の形成に用いる写真製版の合わせ
精度以下にすることはできない。実際は、余裕をみる必
要があるため、上記の距離はこの合わせ精度の２〜３倍
程度が限界である。さらに、この限界までソース−ゲー
ト電極間の距離を短縮しても上記の合わせ精度によるこ
の距離のバラツキが顕著となり、ＦＥＴ特性の均一性、
再現性が劣化する。また、ソース抵抗を低減する他の方
法として、ソース電極とゲート電極の間の半導体層の厚
さまたはキャリア濃度を高くすることが考えられる。し
かし、この半導体層はチャネル層であり、チャネル層の
厚さとキャリア濃度は、ＦＥＴに要求される直流及び高
周波特性からほぼ決まってしまうため、この方法でＦＥ
Ｔ特性を変化させずにソース抵抗のみを低減することは
困難である。
Ｔの電力効率を高めるためには、ゲート−ドレイン耐圧
を劣化させることなく、ソース電極とゲート電極間の抵
抗（ソース抵抗）をできる限り小さくする必要がある。
ソース抵抗を低減する一つの方法として、ソース電極を
ゲート電極に近づけるという方法があるが、この両電極
間の距離はソース電極の形成に用いる写真製版の合わせ
精度以下にすることはできない。実際は、余裕をみる必
要があるため、上記の距離はこの合わせ精度の２〜３倍
程度が限界である。さらに、この限界までソース−ゲー
ト電極間の距離を短縮しても上記の合わせ精度によるこ
の距離のバラツキが顕著となり、ＦＥＴ特性の均一性、
再現性が劣化する。また、ソース抵抗を低減する他の方
法として、ソース電極とゲート電極の間の半導体層の厚
さまたはキャリア濃度を高くすることが考えられる。し
かし、この半導体層はチャネル層であり、チャネル層の
厚さとキャリア濃度は、ＦＥＴに要求される直流及び高
周波特性からほぼ決まってしまうため、この方法でＦＥ
Ｔ特性を変化させずにソース抵抗のみを低減することは
困難である。
【０００５】
【発明が解決しようとする課題】上記のように、従来の
ｐｎ接合ゲートＦＥＴにおいては、ソース抵抗を低減す
るために、ソース電極を写真製版の合わせ精度の限界近
くまでゲート電極に接近させると、ＦＥＴ特性の均一
性、再現性が劣化し、歩留が低下してしまう。一方、チ
ャネル層の厚さまたはキャリア濃度を増大させると、Ｆ
ＥＴ特性が要求される特性と異なってしまうという問題
がある。
ｐｎ接合ゲートＦＥＴにおいては、ソース抵抗を低減す
るために、ソース電極を写真製版の合わせ精度の限界近
くまでゲート電極に接近させると、ＦＥＴ特性の均一
性、再現性が劣化し、歩留が低下してしまう。一方、チ
ャネル層の厚さまたはキャリア濃度を増大させると、Ｆ
ＥＴ特性が要求される特性と異なってしまうという問題
がある。
【０００６】本発明は上記のような問題点に鑑み、ＦＥ
Ｔ特性の均一性、再現性を劣化させることなく、ゲート
−ドレイン耐圧の向上及びソース抵抗の低減を実現し、
高周波で高効率動作が可能な高出力ｐｎ接合ゲートＦＥ
Ｔを得ることを目的とする。
Ｔ特性の均一性、再現性を劣化させることなく、ゲート
−ドレイン耐圧の向上及びソース抵抗の低減を実現し、
高周波で高効率動作が可能な高出力ｐｎ接合ゲートＦＥ
Ｔを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明（請求項１）に係
わるＦＥＴは、半導体基板の主表面上に形成された第１
の導電型の半導体からなるチャネル層と、該チャネル層
上の所定の領域に形成された、その一部が前記第１の導
電型と反対の第２の導電型である半導体からなる、チャ
ネル層との間にｐｎ接合を形成するゲート層と、前記チ
ャネル層上の、前記ゲート層を挟む両側の領域に形成さ
れた、前記第１の導電型の半導体からなるコンタクト層
と、前記ゲート層上に形成されたゲート電極と、前記ゲ
ート層を挟む両側の領域の前記コンタクト層上にそれぞ
れ形成されたソース電極、及びドレイン電極とを備えた
ものである。
わるＦＥＴは、半導体基板の主表面上に形成された第１
の導電型の半導体からなるチャネル層と、該チャネル層
上の所定の領域に形成された、その一部が前記第１の導
電型と反対の第２の導電型である半導体からなる、チャ
ネル層との間にｐｎ接合を形成するゲート層と、前記チ
ャネル層上の、前記ゲート層を挟む両側の領域に形成さ
れた、前記第１の導電型の半導体からなるコンタクト層
と、前記ゲート層上に形成されたゲート電極と、前記ゲ
ート層を挟む両側の領域の前記コンタクト層上にそれぞ
れ形成されたソース電極、及びドレイン電極とを備えた
ものである。
【０００８】本発明（請求項２）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
ある。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
ある。
【０００９】本発明（請求項３）に係わるＦＥＴは、上
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものである。
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものである。
【００１０】本発明（請求項４）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものである。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものである。
【００１１】本発明（請求項５）に係わるＦＥＴは、上
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものである。
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものである。
【００１２】本発明（請求項６）に係わるＦＥＴは、上
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものである。
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものである。
【００１３】本発明（請求項７）に係わるＦＥＴの製造
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
ある。
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
ある。
【００１４】本発明（請求項８）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものである。
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものである。
【００１５】本発明（請求項９）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものである。
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものである。
【００１６】本発明（請求項１０）に係わるＦＥＴの製
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものである。
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものである。
【００１７】本発明（請求項１１）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものである。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものである。
【００１８】本発明（請求項１２）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものである。
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものである。
【００１９】
【作用】本発明（請求項１）に係わるＦＥＴは、半導体
基板の主表面上に形成された第１の導電型の半導体から
なるチャネル層と、該チャネル層上の所定の領域に形成
された、その一部が前記第１の導電型と反対の第２の導
電型である半導体からなる、チャネル層との間にｐｎ接
合を形成するゲート層と、前記チャネル層上の、前記ゲ
ート層を挟む両側の領域に形成された、前記第１の導電
型の半導体からなるコンタクト層と、前記ゲート層上に
形成されたゲート電極と、前記ゲート層を挟む両側の領
域の前記コンタクト層上にそれぞれ形成されたソース電
極、及びドレイン電極とを備えたものであるから、ソー
ス電極下のコンタクト層をソース電極よりゲート層に接
近させて形成することにより、ゲート−ソース間の一定
領域の半導体能動層の厚さを厚くすることができ、これ
によってソース抵抗を低減できる。また、コンタクト層
のキャリア濃度を高くすることにより、ソース抵抗をさ
らに低減することができると同時に、この層とソース電
極、ドレイン電極とのコンタクト抵抗を低減することも
できる。さらに、コンタクト層にバンドギャップの小さ
い材料を用いることによっても、上記コンタクト抵抗を
低減することができる。このコンタクト抵抗の低減もソ
ース抵抗の低減に寄与する。ソース抵抗を低くすること
により、相互コンダクタンスを向上させることができ、
高周波での動作における電力効率及び飽和出力を向上さ
せることができる。また、ゲート層が、チャネル層と反
対の導電型を示す不純物のチャネル層中への導入によっ
て形成されておらず、チャネル層上に形成されているた
め、チャネル層の厚さやキャリア濃度はゲート層の影響
をほとんど受けない。このため、ＦＥＴ特性の均一性、
再現性が良好となる。
基板の主表面上に形成された第１の導電型の半導体から
なるチャネル層と、該チャネル層上の所定の領域に形成
された、その一部が前記第１の導電型と反対の第２の導
電型である半導体からなる、チャネル層との間にｐｎ接
合を形成するゲート層と、前記チャネル層上の、前記ゲ
ート層を挟む両側の領域に形成された、前記第１の導電
型の半導体からなるコンタクト層と、前記ゲート層上に
形成されたゲート電極と、前記ゲート層を挟む両側の領
域の前記コンタクト層上にそれぞれ形成されたソース電
極、及びドレイン電極とを備えたものであるから、ソー
ス電極下のコンタクト層をソース電極よりゲート層に接
近させて形成することにより、ゲート−ソース間の一定
領域の半導体能動層の厚さを厚くすることができ、これ
によってソース抵抗を低減できる。また、コンタクト層
のキャリア濃度を高くすることにより、ソース抵抗をさ
らに低減することができると同時に、この層とソース電
極、ドレイン電極とのコンタクト抵抗を低減することも
できる。さらに、コンタクト層にバンドギャップの小さ
い材料を用いることによっても、上記コンタクト抵抗を
低減することができる。このコンタクト抵抗の低減もソ
ース抵抗の低減に寄与する。ソース抵抗を低くすること
により、相互コンダクタンスを向上させることができ、
高周波での動作における電力効率及び飽和出力を向上さ
せることができる。また、ゲート層が、チャネル層と反
対の導電型を示す不純物のチャネル層中への導入によっ
て形成されておらず、チャネル層上に形成されているた
め、チャネル層の厚さやキャリア濃度はゲート層の影響
をほとんど受けない。このため、ＦＥＴ特性の均一性、
再現性が良好となる。
【００２０】本発明（請求項２）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
あるから、この層のキャリア濃度を高めることにより、
ゲート層−チャネル層間のｐｎ接合における電荷空乏層
を主にチャネル層中に広がるようにすることができ、ピ
ンチオフ電圧、相互コンダクタンス等のＦＥＴ特性をチ
ャネル層のみで制御することができる。即ち、ゲート層
の厚さ、キャリア濃度等はこれらの特性に影響を与えな
いようにすることができる。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
あるから、この層のキャリア濃度を高めることにより、
ゲート層−チャネル層間のｐｎ接合における電荷空乏層
を主にチャネル層中に広がるようにすることができ、ピ
ンチオフ電圧、相互コンダクタンス等のＦＥＴ特性をチ
ャネル層のみで制御することができる。即ち、ゲート層
の厚さ、キャリア濃度等はこれらの特性に影響を与えな
いようにすることができる。
【００２１】本発明（請求項３）に係わるＦＥＴは、上
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものであるから、ＩｎＰの電子のドリフト速度が
Ｓｉより高いため、Ｓｉを用いたｐｎ接合ゲートＦＥＴ
より高い相互コンダクタンスが得られる。また、ゲート
層及びコンタクト層にＩｎＰよりバンドギャップの小さ
いＩｎＧａＡｓが用いられているため、これらの層とゲ
ート電極、ソース電極及びドレイン電極とのコンタクト
抵抗をこれらの層にＩｎＰを用いた場合より低減でき
る。ソース電極とコンタクト層との間のコンタクト抵抗
の低減は、ソース抵抗の低減をもたらし、相互コンダク
タンスを向上させる。ゲート電極とゲート層との間のコ
ンタクト抵抗の低減は、ゲート抵抗の低減をもたらし、
ＦＥＴの高周波特性を向上させる。
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものであるから、ＩｎＰの電子のドリフト速度が
Ｓｉより高いため、Ｓｉを用いたｐｎ接合ゲートＦＥＴ
より高い相互コンダクタンスが得られる。また、ゲート
層及びコンタクト層にＩｎＰよりバンドギャップの小さ
いＩｎＧａＡｓが用いられているため、これらの層とゲ
ート電極、ソース電極及びドレイン電極とのコンタクト
抵抗をこれらの層にＩｎＰを用いた場合より低減でき
る。ソース電極とコンタクト層との間のコンタクト抵抗
の低減は、ソース抵抗の低減をもたらし、相互コンダク
タンスを向上させる。ゲート電極とゲート層との間のコ
ンタクト抵抗の低減は、ゲート抵抗の低減をもたらし、
ＦＥＴの高周波特性を向上させる。
【００２２】本発明（請求項４）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものであるから、ゲート下層の半導体において価電子
帯から伝導帯へ電子を励起させるために必要なエネルギ
ーがゲート上層の半導体におけるそれより大きいため、
ゲート下層中での電子雪崩（アバランシェ）が起こり難
くなる。従って、ゲート層−チャネル層間のｐｎ接合に
おけるアバランシェブレイクダウン電圧が高くなり、ゲ
ート−ドレイン耐圧を向上させることができる。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものであるから、ゲート下層の半導体において価電子
帯から伝導帯へ電子を励起させるために必要なエネルギ
ーがゲート上層の半導体におけるそれより大きいため、
ゲート下層中での電子雪崩（アバランシェ）が起こり難
くなる。従って、ゲート層−チャネル層間のｐｎ接合に
おけるアバランシェブレイクダウン電圧が高くなり、ゲ
ート−ドレイン耐圧を向上させることができる。
【００２３】本発明（請求項５）に係わるＦＥＴは、上
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものであるから、チャネル層に電
子のドリフト速度の大きいＩｎＰを用いることによっ
て、高い相互コンダクタンスが得られ、ゲート上層、コ
ンタクト層にＩｎＰよりバンドギャップの小さいＩｎＧ
ａＡｓを用いることによって、ゲート、ソース、ドレイ
ンの各電極とゲート層、コンタクト層との間のコンタク
ト抵抗が低減され、これがゲート抵抗、ソース抵抗の低
減に寄与することは既に述べた通りである。ゲート下層
はＩｎＧａＡｓよりバンドギャップの大きいＡｌＩｎＡ
ｓからなっているため、ＡｌＩｎＡｓゲート下層におい
て価電子帯から伝導帯へ電子を励起させるために必要な
エネルギーがＩｎＧａＡｓゲート上層におけるそれより
大きいため、ゲート下層中での電子雪崩（アバランシ
ェ）が起こり難くなる。従って、ゲート層がＩｎＧａＡ
ｓのみからなっている場合より、ゲート層−チャネル層
間のｐｎ接合におけるアバランシェブレイクダウン電圧
が高くなり、ゲート−ドレイン耐圧を向上させることが
できる。
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものであるから、チャネル層に電
子のドリフト速度の大きいＩｎＰを用いることによっ
て、高い相互コンダクタンスが得られ、ゲート上層、コ
ンタクト層にＩｎＰよりバンドギャップの小さいＩｎＧ
ａＡｓを用いることによって、ゲート、ソース、ドレイ
ンの各電極とゲート層、コンタクト層との間のコンタク
ト抵抗が低減され、これがゲート抵抗、ソース抵抗の低
減に寄与することは既に述べた通りである。ゲート下層
はＩｎＧａＡｓよりバンドギャップの大きいＡｌＩｎＡ
ｓからなっているため、ＡｌＩｎＡｓゲート下層におい
て価電子帯から伝導帯へ電子を励起させるために必要な
エネルギーがＩｎＧａＡｓゲート上層におけるそれより
大きいため、ゲート下層中での電子雪崩（アバランシ
ェ）が起こり難くなる。従って、ゲート層がＩｎＧａＡ
ｓのみからなっている場合より、ゲート層−チャネル層
間のｐｎ接合におけるアバランシェブレイクダウン電圧
が高くなり、ゲート−ドレイン耐圧を向上させることが
できる。
【００２４】本発明（請求項６）に係わるＦＥＴは、上
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものであるから、ソース電極
下のコンタクト層とゲート層の間の距離が短いことによ
り、ソース抵抗が低減されると同時に、ドレイン電極下
のコンタクト層とゲート層との間の距離が長いことによ
り、ゲート−ドレイン電極間における電界強度が緩和さ
れ、ゲート−ドレイン耐圧が向上する。これにより、高
周波での動作における電力効率及び飽和出力を向上させ
ることができる。
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものであるから、ソース電極
下のコンタクト層とゲート層の間の距離が短いことによ
り、ソース抵抗が低減されると同時に、ドレイン電極下
のコンタクト層とゲート層との間の距離が長いことによ
り、ゲート−ドレイン電極間における電界強度が緩和さ
れ、ゲート−ドレイン耐圧が向上する。これにより、高
周波での動作における電力効率及び飽和出力を向上させ
ることができる。
【００２５】本発明（請求項７）に係わるＦＥＴの製造
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
あるから、ゲート層とコンタクト層の間の距離は、絶縁
膜側壁の厚さのみで決まる。もし、コンタクト層を写真
製版によって形成されたマスクを用いて選択エピタキシ
ャル成長させるとすると、前述のように、コンタクト層
とゲート層は写真製版の合わせ精度の数倍の距離をおく
必要がある。従って、上記の本発明の方法は、写真製版
を用いた方法より、ゲート層−コンタクト層間の距離を
短くでき、ソース抵抗を低減できる。これにより、高周
波での動作における電力効率及び飽和出力を向上させる
ことができる。また、絶縁膜側壁の厚さは、これを構成
する絶縁膜の膜厚で決まり、この膜厚のバラツキは、写
真製版の合わせ精度に対して、無視できる程度に小さ
い。従って、ゲート層−コンタクト層間の距離のバラツ
キも、本発明の方法を用いた方が圧倒的に小さい。これ
により、ＦＥＴ特性の均一性、再現性が良好となる。さ
らに、この距離は上記の絶縁膜の膜厚を変えることによ
って容易に制御することができる。また、ゲート層が、
チャネル層と反対の導電型を示す不純物のチャネル層中
への拡散またはイオン注入等の方法で形成されておら
ず、チャネル層上へのエピタキシャル成長によって形成
されているため、チャネル層の厚さやキャリア濃度がゲ
ート層の影響をほとんど受けない。これも、ＦＥＴ特性
の均一性、再現性の向上に寄与する。
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
あるから、ゲート層とコンタクト層の間の距離は、絶縁
膜側壁の厚さのみで決まる。もし、コンタクト層を写真
製版によって形成されたマスクを用いて選択エピタキシ
ャル成長させるとすると、前述のように、コンタクト層
とゲート層は写真製版の合わせ精度の数倍の距離をおく
必要がある。従って、上記の本発明の方法は、写真製版
を用いた方法より、ゲート層−コンタクト層間の距離を
短くでき、ソース抵抗を低減できる。これにより、高周
波での動作における電力効率及び飽和出力を向上させる
ことができる。また、絶縁膜側壁の厚さは、これを構成
する絶縁膜の膜厚で決まり、この膜厚のバラツキは、写
真製版の合わせ精度に対して、無視できる程度に小さ
い。従って、ゲート層−コンタクト層間の距離のバラツ
キも、本発明の方法を用いた方が圧倒的に小さい。これ
により、ＦＥＴ特性の均一性、再現性が良好となる。さ
らに、この距離は上記の絶縁膜の膜厚を変えることによ
って容易に制御することができる。また、ゲート層が、
チャネル層と反対の導電型を示す不純物のチャネル層中
への拡散またはイオン注入等の方法で形成されておら
ず、チャネル層上へのエピタキシャル成長によって形成
されているため、チャネル層の厚さやキャリア濃度がゲ
ート層の影響をほとんど受けない。これも、ＦＥＴ特性
の均一性、再現性の向上に寄与する。
【００２６】本発明（請求項８）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものであるから、ゲ
ート下層の半導体において価電子帯から伝導帯へ電子を
励起させるために必要なエネルギーがゲート上層の半導
体におけるそれより大きいため、ゲート下層中での電子
雪崩（アバランシェ）が起こり難くなる。従って、ゲー
ト層がゲート上層を構成している半導体のみからなって
いる場合と比較して、ゲート層−チャネル層間のｐｎ接
合におけるアバランシェブレイクダウン電圧が高くな
り、ゲート−ドレイン耐圧を向上させることができる。
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものであるから、ゲ
ート下層の半導体において価電子帯から伝導帯へ電子を
励起させるために必要なエネルギーがゲート上層の半導
体におけるそれより大きいため、ゲート下層中での電子
雪崩（アバランシェ）が起こり難くなる。従って、ゲー
ト層がゲート上層を構成している半導体のみからなって
いる場合と比較して、ゲート層−チャネル層間のｐｎ接
合におけるアバランシェブレイクダウン電圧が高くな
り、ゲート−ドレイン耐圧を向上させることができる。
【００２７】本発明（請求項９）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものであるから、コンタクト層を
選択エピタキシャル成長する工程において、ゲート層の
ソース側にあるのは第２の絶縁膜側壁のみであるが、ゲ
ート層のドレイン側では最初に形成された絶縁膜側壁と
第２の絶縁膜側壁が重なっている。従って、ソース側の
コンタクト層とゲート層の間の距離は、ドレイン側のコ
ンタクト層とゲート層との間の距離より短くなる。ソー
ス側のコンタクト層とゲート層の間の距離が短いことに
より、ソース抵抗が低減されると同時に、ドレイン側の
コンタクト層とゲート層との間の距離が長いことによ
り、ゲート−ドレイン電極間における電界強度が緩和さ
れ、ゲート−ドレイン耐圧が向上する。さらに、この場
合、最初に形成される絶縁膜側壁の厚さと第２の絶縁膜
側壁の厚さは独立に変化させることができるから、ソー
ス側のコンタクト層とゲート層の間の距離とドレイン側
のコンタクト層とゲート層との間の距離も独立に変化さ
せることができる。従って、ソース抵抗の低減とゲート
−ドレイン耐圧の向上を同時に実現することが可能とな
り、高周波での動作における電力効率及び飽和出力を向
上させることができる。
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものであるから、コンタクト層を
選択エピタキシャル成長する工程において、ゲート層の
ソース側にあるのは第２の絶縁膜側壁のみであるが、ゲ
ート層のドレイン側では最初に形成された絶縁膜側壁と
第２の絶縁膜側壁が重なっている。従って、ソース側の
コンタクト層とゲート層の間の距離は、ドレイン側のコ
ンタクト層とゲート層との間の距離より短くなる。ソー
ス側のコンタクト層とゲート層の間の距離が短いことに
より、ソース抵抗が低減されると同時に、ドレイン側の
コンタクト層とゲート層との間の距離が長いことによ
り、ゲート−ドレイン電極間における電界強度が緩和さ
れ、ゲート−ドレイン耐圧が向上する。さらに、この場
合、最初に形成される絶縁膜側壁の厚さと第２の絶縁膜
側壁の厚さは独立に変化させることができるから、ソー
ス側のコンタクト層とゲート層の間の距離とドレイン側
のコンタクト層とゲート層との間の距離も独立に変化さ
せることができる。従って、ソース抵抗の低減とゲート
−ドレイン耐圧の向上を同時に実現することが可能とな
り、高周波での動作における電力効率及び飽和出力を向
上させることができる。
【００２８】本発明（請求項１０）に係わるＦＥＴの製
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものであるから、ゲート層とコンタクト層の間の距
離は、絶縁膜側壁の厚さのみで決まる。ゲート層を写真
製版によるマスクを用いて選択エピタキシャル成長させ
る場合は、前述のように、上記の距離は写真製版の合わ
せ精度の数倍程度にする必要がある。従って、上記の本
発明の方法の方がゲート層−コンタクト層間の距離は短
くできる。即ち、この方法の方がソース抵抗を低減でき
る。また、絶縁膜側壁の厚さは、これを構成する絶縁膜
の膜厚で決まり、この膜厚のバラツキは、写真製版の合
わせ精度に対して、無視できる程度に小さい。従って、
ゲート層−コンタクト層間の距離のバラツキも、本発明
の方法を用いた方が圧倒的に小さい。これにより、ＦＥ
Ｔ特性の均一性、再現性が良好となる。さらに、この距
離は上記の絶縁膜の膜厚を変えることによって容易に制
御することができる。また、ゲート層が、チャネル層と
反対の導電型を示す不純物のチャネル層中への拡散また
はイオン注入等の方法で形成されておらず、チャネル層
上へのエピタキシャル成長によって形成されているた
め、チャネル層の厚さやキャリア濃度がゲート層の影響
をほとんど受けない。これも、ＦＥＴ特性の均一性、再
現性の向上に寄与している。また、この方法において
は、ゲート層を選択エピタキシャル成長させる工程にお
ける、チャネル層の露出面の幅は、絶縁膜側壁の厚さが
厚いほど、狭くなる。第１の絶縁膜及びコンタクト層の
開口部は写真製版を用いて形成されるが、上記露出面、
即ちゲート層とチャネル層の接合面の幅は、上記のよう
に絶縁膜側壁を厚くすることにより、写真製版の解像限
界以下まで狭くすることがでる。即ち、写真製版の解像
限界以下までゲート長を短縮することが可能となり、こ
れによって高周波特性を向上させることができる。
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものであるから、ゲート層とコンタクト層の間の距
離は、絶縁膜側壁の厚さのみで決まる。ゲート層を写真
製版によるマスクを用いて選択エピタキシャル成長させ
る場合は、前述のように、上記の距離は写真製版の合わ
せ精度の数倍程度にする必要がある。従って、上記の本
発明の方法の方がゲート層−コンタクト層間の距離は短
くできる。即ち、この方法の方がソース抵抗を低減でき
る。また、絶縁膜側壁の厚さは、これを構成する絶縁膜
の膜厚で決まり、この膜厚のバラツキは、写真製版の合
わせ精度に対して、無視できる程度に小さい。従って、
ゲート層−コンタクト層間の距離のバラツキも、本発明
の方法を用いた方が圧倒的に小さい。これにより、ＦＥ
Ｔ特性の均一性、再現性が良好となる。さらに、この距
離は上記の絶縁膜の膜厚を変えることによって容易に制
御することができる。また、ゲート層が、チャネル層と
反対の導電型を示す不純物のチャネル層中への拡散また
はイオン注入等の方法で形成されておらず、チャネル層
上へのエピタキシャル成長によって形成されているた
め、チャネル層の厚さやキャリア濃度がゲート層の影響
をほとんど受けない。これも、ＦＥＴ特性の均一性、再
現性の向上に寄与している。また、この方法において
は、ゲート層を選択エピタキシャル成長させる工程にお
ける、チャネル層の露出面の幅は、絶縁膜側壁の厚さが
厚いほど、狭くなる。第１の絶縁膜及びコンタクト層の
開口部は写真製版を用いて形成されるが、上記露出面、
即ちゲート層とチャネル層の接合面の幅は、上記のよう
に絶縁膜側壁を厚くすることにより、写真製版の解像限
界以下まで狭くすることがでる。即ち、写真製版の解像
限界以下までゲート長を短縮することが可能となり、こ
れによって高周波特性を向上させることができる。
【００２９】本発明（請求項１１）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものであるから、ゲート
下層の半導体において価電子帯から伝導帯へ電子を励起
させるために必要なエネルギーがゲート上層の半導体に
おけるそれより大きいため、ゲート下層中での電子雪崩
（アバランシェ）が起こり難くなる。従って、ゲート層
がゲート上層を構成している半導体のみからなっている
場合より、ゲート層−チャネル層間のｐｎ接合における
アバランシェブレイクダウン電圧が高くなり、ゲート−
ドレイン耐圧を向上させることができる。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものであるから、ゲート
下層の半導体において価電子帯から伝導帯へ電子を励起
させるために必要なエネルギーがゲート上層の半導体に
おけるそれより大きいため、ゲート下層中での電子雪崩
（アバランシェ）が起こり難くなる。従って、ゲート層
がゲート上層を構成している半導体のみからなっている
場合より、ゲート層−チャネル層間のｐｎ接合における
アバランシェブレイクダウン電圧が高くなり、ゲート−
ドレイン耐圧を向上させることができる。
【００３０】本発明（請求項１２）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものであるから、ゲート層を選択エピタキ
シャル成長する工程において、コンタクト層開口部内側
面のソース側にあるのは第２の絶縁膜側壁のみである
が、ドレイン側では最初に形成された絶縁膜側壁と第２
の絶縁膜側壁が重なっている。従って、ソース側のコン
タクト層とゲート層の間の距離は、ドレイン側のコンタ
クト層とゲート層との間の距離より短くなる。ソース側
のコンタクト層とゲート層の間の距離が短いことによ
り、ソース抵抗が低減されると同時に、ドレイン側のコ
ンタクト層とゲート層との間の距離が長いことにより、
ゲート−ドレイン電極間における電界強度が緩和され、
ゲート−ドレイン耐圧が向上する。さらに、この場合、
最初に形成される絶縁膜側壁の厚さと第２の絶縁膜側壁
の厚さは独立に変化させることができるから、ソース側
のコンタクト層とゲート層の間の距離とドレイン側のコ
ンタクト層とゲート層との間の距離も独立に変化させる
ことができる。従って、ソース抵抗の低減とゲート−ド
レイン耐圧の向上を同時に実現することが可能となる。
これによって、高周波での動作における電力効率及び飽
和出力を向上させることができる。また、前述のよう
に、ゲート層とチャネル層の接合面の幅は、絶縁膜側壁
を厚くすることにより、写真製版の解像限界以下まで狭
くすることができ、これによって高周波特性を向上させ
ることが可能となる。
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものであるから、ゲート層を選択エピタキ
シャル成長する工程において、コンタクト層開口部内側
面のソース側にあるのは第２の絶縁膜側壁のみである
が、ドレイン側では最初に形成された絶縁膜側壁と第２
の絶縁膜側壁が重なっている。従って、ソース側のコン
タクト層とゲート層の間の距離は、ドレイン側のコンタ
クト層とゲート層との間の距離より短くなる。ソース側
のコンタクト層とゲート層の間の距離が短いことによ
り、ソース抵抗が低減されると同時に、ドレイン側のコ
ンタクト層とゲート層との間の距離が長いことにより、
ゲート−ドレイン電極間における電界強度が緩和され、
ゲート−ドレイン耐圧が向上する。さらに、この場合、
最初に形成される絶縁膜側壁の厚さと第２の絶縁膜側壁
の厚さは独立に変化させることができるから、ソース側
のコンタクト層とゲート層の間の距離とドレイン側のコ
ンタクト層とゲート層との間の距離も独立に変化させる
ことができる。従って、ソース抵抗の低減とゲート−ド
レイン耐圧の向上を同時に実現することが可能となる。
これによって、高周波での動作における電力効率及び飽
和出力を向上させることができる。また、前述のよう
に、ゲート層とチャネル層の接合面の幅は、絶縁膜側壁
を厚くすることにより、写真製版の解像限界以下まで狭
くすることができ、これによって高周波特性を向上させ
ることが可能となる。
【００３１】
実施例１．本発明の第１の実施例について説明する。図
１に本実施例によるｐｎ接合ゲートＦＥＴの断面図を示
す。図において１は半絶縁性ＩｎＰ基板、２はｎ型Ｉｎ
Ｐからなるチャネル層（０．１５μｍ）、３はｐ型Ｉｎ
0.53Ｇａ0.47Ａｓからなるゲート層（０．４μｍ）、４
はたとえばＷＳｉのような高融点金属からなるゲート電
極（０．５μｍ）、７はｎ型Ｉｎ0.53Ｇａ0.47Ａｓから
なるコンタクト層（０．５μｍ）、８，９はそれぞれＡ
ｕＧｅ／Ｎｉ／Ａｕ（５０／３０／２００ｎｍ）からな
るドレイン電極及びソース電極、Ｌsgはソース側のコン
タクト層とゲート層との間の距離、Ｌgdはドレイン側の
コンタクト層とゲート層との間の距離であり、本実施例
においてはＬsg＝Ｌgd＝０．４μｍである。ただ
し、（）内は各層の厚さである。キャリア濃度は、ｎ型
ＩｎＰチャネル層では２×１０17ｃｍ-3、ｐ型Ｉｎ0.53
Ｇａ0.47Ａｓゲート層では１×１０19ｃｍ-3、ｎ型Ｉｎ
0.53Ｇａ0.47Ａｓコンタクト層では１×１０19ｃｍ-3で
ある。
１に本実施例によるｐｎ接合ゲートＦＥＴの断面図を示
す。図において１は半絶縁性ＩｎＰ基板、２はｎ型Ｉｎ
Ｐからなるチャネル層（０．１５μｍ）、３はｐ型Ｉｎ
0.53Ｇａ0.47Ａｓからなるゲート層（０．４μｍ）、４
はたとえばＷＳｉのような高融点金属からなるゲート電
極（０．５μｍ）、７はｎ型Ｉｎ0.53Ｇａ0.47Ａｓから
なるコンタクト層（０．５μｍ）、８，９はそれぞれＡ
ｕＧｅ／Ｎｉ／Ａｕ（５０／３０／２００ｎｍ）からな
るドレイン電極及びソース電極、Ｌsgはソース側のコン
タクト層とゲート層との間の距離、Ｌgdはドレイン側の
コンタクト層とゲート層との間の距離であり、本実施例
においてはＬsg＝Ｌgd＝０．４μｍである。ただ
し、（）内は各層の厚さである。キャリア濃度は、ｎ型
ＩｎＰチャネル層では２×１０17ｃｍ-3、ｐ型Ｉｎ0.53
Ｇａ0.47Ａｓゲート層では１×１０19ｃｍ-3、ｎ型Ｉｎ
0.53Ｇａ0.47Ａｓコンタクト層では１×１０19ｃｍ-3で
ある。
【００３２】次に、図２に本実施例のｐｎ接合ゲートＦ
ＥＴの製造方法を示す。まず、図２(a) のように半絶縁
性ＩｎＰ基板１上に有機金属気相成長法（以後ＭＯＣＶ
Ｄ法と略記する）によりチャネル層となる厚さ０．１５
μｍのｎ型ＩｎＰ層２及びゲート層となる厚さ０．４μ
ｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３を順次エピタキシャ
ル成長する。次に図２(b) に示すように、たとえばＷＳ
ｉのような厚さ０．５μｍの高融点金属層をスパッタ法
により全面に形成し、通常の写真製版及びドライエッチ
ングによりゲート電極４を形成する。次に、このゲート
電極４をマスクにたとえば酒石酸と過酸化水素水の混合
液によりｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３をエッチング除
去し、ゲート領域以外のｎ型ＩｎＰ層２の表面を露出さ
せる。この後、図２(c) に示すように、たとえばＳｉＯ
のような厚さ０．６μｍの絶縁膜５をスパッタ法もしく
はプラズマＣＶＤ法により全面に被着する。次に、ＥＣ
Ｒプラズマ等の異方性のあるプラズマを用いてエッチン
グを行い、図２(d) に示すようにゲート電極４及びｐ型
Ｉｎ0.53Ｇａ0.47Ａｓゲート層３の側面にのみＳｉＯ膜
からなる側壁６を形成する。このとき側壁６の厚さは
０．４μｍとなる。次に図２(e) に示すように、ゲート
電極４及びＳｉＯ膜からなる側壁６をマスクとしＭＯＣ
ＶＤ法を用いて厚さ０．５μｍのｎ型Ｉｎ0.53Ｇａ0.47
Ａｓコンタクト層７を選択エピタキシャル成長する。こ
れにより、ｎ型ＩｎＰチャネル層が露出している面上に
のみｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層７が形成さ
れる。さらに、このＳｉＯ膜からなる側壁６をバッファ
フッ酸によりエッチング除去し、通常の写真製版及び蒸
着、リフトオフにより厚さ５０／３０／２００ｎｍのＡ
ｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８及びソース
電極９を形成して、図１に示した本実施例のｐｎ接合ゲ
ートＦＥＴは完成する。
ＥＴの製造方法を示す。まず、図２(a) のように半絶縁
性ＩｎＰ基板１上に有機金属気相成長法（以後ＭＯＣＶ
Ｄ法と略記する）によりチャネル層となる厚さ０．１５
μｍのｎ型ＩｎＰ層２及びゲート層となる厚さ０．４μ
ｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３を順次エピタキシャ
ル成長する。次に図２(b) に示すように、たとえばＷＳ
ｉのような厚さ０．５μｍの高融点金属層をスパッタ法
により全面に形成し、通常の写真製版及びドライエッチ
ングによりゲート電極４を形成する。次に、このゲート
電極４をマスクにたとえば酒石酸と過酸化水素水の混合
液によりｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３をエッチング除
去し、ゲート領域以外のｎ型ＩｎＰ層２の表面を露出さ
せる。この後、図２(c) に示すように、たとえばＳｉＯ
のような厚さ０．６μｍの絶縁膜５をスパッタ法もしく
はプラズマＣＶＤ法により全面に被着する。次に、ＥＣ
Ｒプラズマ等の異方性のあるプラズマを用いてエッチン
グを行い、図２(d) に示すようにゲート電極４及びｐ型
Ｉｎ0.53Ｇａ0.47Ａｓゲート層３の側面にのみＳｉＯ膜
からなる側壁６を形成する。このとき側壁６の厚さは
０．４μｍとなる。次に図２(e) に示すように、ゲート
電極４及びＳｉＯ膜からなる側壁６をマスクとしＭＯＣ
ＶＤ法を用いて厚さ０．５μｍのｎ型Ｉｎ0.53Ｇａ0.47
Ａｓコンタクト層７を選択エピタキシャル成長する。こ
れにより、ｎ型ＩｎＰチャネル層が露出している面上に
のみｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層７が形成さ
れる。さらに、このＳｉＯ膜からなる側壁６をバッファ
フッ酸によりエッチング除去し、通常の写真製版及び蒸
着、リフトオフにより厚さ５０／３０／２００ｎｍのＡ
ｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８及びソース
電極９を形成して、図１に示した本実施例のｐｎ接合ゲ
ートＦＥＴは完成する。
【００３３】ソース抵抗を低減するためにはソース電極
下及びソース電極とゲート電極の間のｎ型半導体層の厚
みを厚くし、キャリア濃度を高くすることが有効である
ことが知られているが、本実施例においては、ｎ型Ｉｎ
0.53Ｇａ0.47Ａｓコンタクト層によりこれが実現されて
いる。また、コンタクト層にＩｎＰよりバンドギャップ
の小さいＩｎ0.53Ｇａ0.47Ａｓを用いているため、ソー
ス電極及びドレイン電極とコンタクト層とのコンタクト
抵抗を、従来例のようにこれらの電極がｎ型ＩｎＰチャ
ネル層上に形成されている場合より低減することができ
る。このコンタクト抵抗の低減もソース抵抗の低減に寄
与する。このようにソース抵抗を低減することにより、
相互コンダクタンスが向上し、高周波での動作における
電力効率及び飽和出力が向上する。
下及びソース電極とゲート電極の間のｎ型半導体層の厚
みを厚くし、キャリア濃度を高くすることが有効である
ことが知られているが、本実施例においては、ｎ型Ｉｎ
0.53Ｇａ0.47Ａｓコンタクト層によりこれが実現されて
いる。また、コンタクト層にＩｎＰよりバンドギャップ
の小さいＩｎ0.53Ｇａ0.47Ａｓを用いているため、ソー
ス電極及びドレイン電極とコンタクト層とのコンタクト
抵抗を、従来例のようにこれらの電極がｎ型ＩｎＰチャ
ネル層上に形成されている場合より低減することができ
る。このコンタクト抵抗の低減もソース抵抗の低減に寄
与する。このようにソース抵抗を低減することにより、
相互コンダクタンスが向上し、高周波での動作における
電力効率及び飽和出力が向上する。
【００３４】また図１に示すＬsgの長さが短いほどソー
ス抵抗は低くなる。ＬsgはＳｉＯ膜側壁６の厚さと等し
いが、これはＳｉＯ膜５の厚さで決まる。通常、ＳｉＯ
膜エッチング後に残されるＳｉＯ膜側壁の厚さは、エッ
チング前のＳｉＯ膜厚の２／３程度である。従って、Ｓ
ｉＯ膜厚は前述のように０．６μｍであるから、側壁の
厚さ、即ちＬsgは０．４μｍ程度になる。もし、このｎ
型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層を写真製版による
マスクを用いて選択成長させるとすると、前述のように
最小のＬsgは写真製版の合わせ精度によって制限される
ため、０．５〜１．０μｍ程度にしかならず、しかもこ
れには合わせ精度に起因するバラツキが伴う。このよう
に、本実施例においては、Ｌsgを写真製版を用いた場合
より短くでき、しかも、これはＳｉＯ膜の膜厚によって
決まるため、そのバラツキも小さい。実際、ＳｉＯ膜の
膜厚のバラツキは、その膜厚の数％以下である。ただ
し、Ｌsgを過度に短くすると、ゲートとソース間の容量
が増加しＦＥＴ特性を劣化させるため、最適な長さに制
御する必要がある。本実施例においては、上記のように
Ｌsgの長さをＳｉＯ膜側壁６の厚みで制御することが可
能であり、容易に所望のＬsgが実現でき、その均一性、
再現性も良好である。
ス抵抗は低くなる。ＬsgはＳｉＯ膜側壁６の厚さと等し
いが、これはＳｉＯ膜５の厚さで決まる。通常、ＳｉＯ
膜エッチング後に残されるＳｉＯ膜側壁の厚さは、エッ
チング前のＳｉＯ膜厚の２／３程度である。従って、Ｓ
ｉＯ膜厚は前述のように０．６μｍであるから、側壁の
厚さ、即ちＬsgは０．４μｍ程度になる。もし、このｎ
型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層を写真製版による
マスクを用いて選択成長させるとすると、前述のように
最小のＬsgは写真製版の合わせ精度によって制限される
ため、０．５〜１．０μｍ程度にしかならず、しかもこ
れには合わせ精度に起因するバラツキが伴う。このよう
に、本実施例においては、Ｌsgを写真製版を用いた場合
より短くでき、しかも、これはＳｉＯ膜の膜厚によって
決まるため、そのバラツキも小さい。実際、ＳｉＯ膜の
膜厚のバラツキは、その膜厚の数％以下である。ただ
し、Ｌsgを過度に短くすると、ゲートとソース間の容量
が増加しＦＥＴ特性を劣化させるため、最適な長さに制
御する必要がある。本実施例においては、上記のように
Ｌsgの長さをＳｉＯ膜側壁６の厚みで制御することが可
能であり、容易に所望のＬsgが実現でき、その均一性、
再現性も良好である。
【００３５】また、ｐ型ゲート層が、ｐ型不純物のｎ型
ＩｎＰチャネル層中への拡散またはイオン注入等の方法
で形成されておらず、チャネル層上へのエピタキシャル
成長によって形成されているため、チャネル層の厚さや
キャリア濃度がゲート層の影響をほとんど受けない。こ
れも、ＦＥＴ特性の均一性、再現性の向上に寄与してい
る。
ＩｎＰチャネル層中への拡散またはイオン注入等の方法
で形成されておらず、チャネル層上へのエピタキシャル
成長によって形成されているため、チャネル層の厚さや
キャリア濃度がゲート層の影響をほとんど受けない。こ
れも、ＦＥＴ特性の均一性、再現性の向上に寄与してい
る。
【００３６】また、ゲート層にＩｎＰよりバンドギャッ
プの小さいＩｎ0.53Ｇａ0.47Ａｓを用いているためゲー
ト電極とゲート層との間のコンタクト抵抗は、ゲート層
にＩｎＰを用いる場合より低減される。これは、ゲート
抵抗の低減をもたらし、ＦＥＴの高周波特性を向上させ
る。
プの小さいＩｎ0.53Ｇａ0.47Ａｓを用いているためゲー
ト電極とゲート層との間のコンタクト抵抗は、ゲート層
にＩｎＰを用いる場合より低減される。これは、ゲート
抵抗の低減をもたらし、ＦＥＴの高周波特性を向上させ
る。
【００３７】また、上記のようにｐ型Ｉｎ0.53Ｇａ0.47
Ａｓゲート層のキャリア濃度はｎ型ＩｎＰチャネル層の
キャリア濃度より充分に高いため、ゲート層−チャネル
層間のｐｎ接合における電荷空乏層を主にチャネル層中
に広がるようにすることができ、ピンチオフ電圧、相互
コンダクタンス等のＦＥＴ特性をチャネル層のみで制御
することができる。即ち、ゲート層の厚さ、キャリア濃
度等はこれらの特性にほとんど影響を与えない。
Ａｓゲート層のキャリア濃度はｎ型ＩｎＰチャネル層の
キャリア濃度より充分に高いため、ゲート層−チャネル
層間のｐｎ接合における電荷空乏層を主にチャネル層中
に広がるようにすることができ、ピンチオフ電圧、相互
コンダクタンス等のＦＥＴ特性をチャネル層のみで制御
することができる。即ち、ゲート層の厚さ、キャリア濃
度等はこれらの特性にほとんど影響を与えない。
【００３８】さらに、チャネル層にＳｉより電子移動度
の大きいＩｎＰを用いているため、Ｓｉを用いたｐｎ接
合ゲートＦＥＴより高い相互コンダクタンスが得られ
る。
の大きいＩｎＰを用いているため、Ｓｉを用いたｐｎ接
合ゲートＦＥＴより高い相互コンダクタンスが得られ
る。
【００３９】実施例２．本発明の第２の実施例について
説明する。図３に本実施例によるｐｎ接合ゲートＦＥＴ
の断面図を示す。本実施例においては、ゲート層はｐ型
Ｉｎ0.53Ｇａ0.47Ａｓゲート上層３（０．４μｍ）とｐ
型またはアンドープＡｌ0.48Ｉｎ0.52Ａｓゲート下層１
０（０．０５μｍ）の二層からなる。その他の構造は、
実施例１で図１に示したＦＥＴとまったく同じである。
ただし、（）内は層の厚さである。
説明する。図３に本実施例によるｐｎ接合ゲートＦＥＴ
の断面図を示す。本実施例においては、ゲート層はｐ型
Ｉｎ0.53Ｇａ0.47Ａｓゲート上層３（０．４μｍ）とｐ
型またはアンドープＡｌ0.48Ｉｎ0.52Ａｓゲート下層１
０（０．０５μｍ）の二層からなる。その他の構造は、
実施例１で図１に示したＦＥＴとまったく同じである。
ただし、（）内は層の厚さである。
【００４０】本実施例のｐｎ接合ゲートＦＥＴの製造方
法は、最初に図４に示すように半絶縁性ＩｎＰ基板１上
にＭＯＣＶＤ法によりチャネル層となる厚さ０．１５μ
ｍのｎ型ＩｎＰ層２、ゲート下層となる厚さ０．０５μ
ｍのｐ型またはアンドープのＡｌ0.48Ｉｎ0.52Ａｓ層１
０及びゲート上層となる厚さ０．４μｍのｐ型Ｉｎ0.53
Ｇａ0.47Ａｓ層３を順次エピタキシャル成長する。この
後の工程は、実施例１の図２(b) 以降の工程とまったく
同じである。
法は、最初に図４に示すように半絶縁性ＩｎＰ基板１上
にＭＯＣＶＤ法によりチャネル層となる厚さ０．１５μ
ｍのｎ型ＩｎＰ層２、ゲート下層となる厚さ０．０５μ
ｍのｐ型またはアンドープのＡｌ0.48Ｉｎ0.52Ａｓ層１
０及びゲート上層となる厚さ０．４μｍのｐ型Ｉｎ0.53
Ｇａ0.47Ａｓ層３を順次エピタキシャル成長する。この
後の工程は、実施例１の図２(b) 以降の工程とまったく
同じである。
【００４１】本実施例においては、ｐ型Ｉｎ0.53Ｇａ0.
47Ａｓゲート上層３とｎ型ＩｎＰチャネル層２の間にＩ
ｎ0.53Ｇａ0.47Ａｓよりバンドギャップが大きいｐ型ま
たはアンドープＡｌ0.48Ｉｎ0.52Ａｓからなるゲート下
層１０が存在する。このＡｌ0.48Ｉｎ0.52Ａｓゲート下
層において価電子帯から伝導帯へ電子を励起させるため
に必要なエネルギーはＩｎ0.53Ｇａ0.47Ａｓゲート上層
におけるそれより大きいため、Ａｌ0.48Ｉｎ0.52Ａｓで
は、Ｉｎ0.53Ｇａ0.47Ａｓより電子雪崩（アバランシ
ェ）が起こり難い。従って、実施例１のようにゲート層
がＩｎ0.53Ｇａ0.47Ａｓのみからなっている場合より、
ゲート層−チャネル層間のｐｎ接合におけるアバランシ
ェブレイクダウン電圧が高くなり、ゲート−ドレイン耐
圧が向上する。
47Ａｓゲート上層３とｎ型ＩｎＰチャネル層２の間にＩ
ｎ0.53Ｇａ0.47Ａｓよりバンドギャップが大きいｐ型ま
たはアンドープＡｌ0.48Ｉｎ0.52Ａｓからなるゲート下
層１０が存在する。このＡｌ0.48Ｉｎ0.52Ａｓゲート下
層において価電子帯から伝導帯へ電子を励起させるため
に必要なエネルギーはＩｎ0.53Ｇａ0.47Ａｓゲート上層
におけるそれより大きいため、Ａｌ0.48Ｉｎ0.52Ａｓで
は、Ｉｎ0.53Ｇａ0.47Ａｓより電子雪崩（アバランシ
ェ）が起こり難い。従って、実施例１のようにゲート層
がＩｎ0.53Ｇａ0.47Ａｓのみからなっている場合より、
ゲート層−チャネル層間のｐｎ接合におけるアバランシ
ェブレイクダウン電圧が高くなり、ゲート−ドレイン耐
圧が向上する。
【００４２】実施例３．本発明の第３の実施例について
説明する。図５に本実施例によるｐｎ接合ゲートＦＥＴ
の断面図を示す。本実施例のＦＥＴにおいては、ソース
電極下のコンタクト層とゲート層との間の距離Ｌsg＝
０．２μｍよりドレイン電極下のコンタクト層とゲート
層との間の距離Ｌgd＝０．７μｍの方が長くなってい
る。その他の構造は、実施例１で図１に示したＦＥＴと
まったく同じである。
説明する。図５に本実施例によるｐｎ接合ゲートＦＥＴ
の断面図を示す。本実施例のＦＥＴにおいては、ソース
電極下のコンタクト層とゲート層との間の距離Ｌsg＝
０．２μｍよりドレイン電極下のコンタクト層とゲート
層との間の距離Ｌgd＝０．７μｍの方が長くなってい
る。その他の構造は、実施例１で図１に示したＦＥＴと
まったく同じである。
【００４３】次に、図６に本実施例のｐｎ接合ゲートＦ
ＥＴの製造方法を示す。まず、実施例１で図２(a) 〜
(d) に示した工程を行う。ただし、この際ＳｉＯ膜５の
厚さを０．７５μｍとする。従って、第１の側壁６の厚
さは０．５μｍとなる。この後、図６(a) に示すよう
に、ゲート層及びゲート電極の両側面に形成されたＳｉ
Ｏ膜５からなる第１の側壁６の内、ドレイン側の側壁の
みを被覆するようにレジスト１１を形成し、露出したソ
ース側の側壁をエッチングにより除去する。次に、図６
(b) に示すように、レジスト１１を除去した後、全面に
厚さ０．３μｍのＳｉＯ膜５５を被着する。この後、図
６(c) に示すように、ＥＣＲプラズマエッチング等の異
方性のあるプラズマエッチングを用いてＳｉＯ膜５５を
エッチングし、ＳｉＯ膜５５からなる第２の側壁６５を
形成する。第２の側壁６５の厚さは０．２μｍとなる。
この際、ゲート層のソース側の側壁は上記の第２の側壁
６５のみからなるが、ゲート層のドレイン側の側壁は第
１の側壁６と第２の側壁６５が重なったものとなってい
る。次に、図６(d) に示すように、露出しているｎ型Ｉ
ｎＰチャネル層２上にのみｎ型Ｉｎ0.53Ｇａ0.47Ａｓコ
ンタクト層７を選択エピタキシャル成長させると、上記
のようにゲート層のソース側のＳｉＯ膜側壁よりドレイ
ン側のＳｉＯ膜側壁の方が厚いため、ソース側のコンタ
クト層の方がドレイン側のコンタクト層よりゲート層に
近くなり、Ｌsg＝０．２μｍ、Ｌgd＝０．７μｍとな
る。最後に、この絶縁膜側壁をバッファフッ酸によりエ
ッチング除去し、通常の写真製版及び蒸着、リフトオフ
によりドレイン電極８、ソース電極９を形成して、図５
に示した本実施例のｐｎ接合ゲートＦＥＴは完成する。
ＥＴの製造方法を示す。まず、実施例１で図２(a) 〜
(d) に示した工程を行う。ただし、この際ＳｉＯ膜５の
厚さを０．７５μｍとする。従って、第１の側壁６の厚
さは０．５μｍとなる。この後、図６(a) に示すよう
に、ゲート層及びゲート電極の両側面に形成されたＳｉ
Ｏ膜５からなる第１の側壁６の内、ドレイン側の側壁の
みを被覆するようにレジスト１１を形成し、露出したソ
ース側の側壁をエッチングにより除去する。次に、図６
(b) に示すように、レジスト１１を除去した後、全面に
厚さ０．３μｍのＳｉＯ膜５５を被着する。この後、図
６(c) に示すように、ＥＣＲプラズマエッチング等の異
方性のあるプラズマエッチングを用いてＳｉＯ膜５５を
エッチングし、ＳｉＯ膜５５からなる第２の側壁６５を
形成する。第２の側壁６５の厚さは０．２μｍとなる。
この際、ゲート層のソース側の側壁は上記の第２の側壁
６５のみからなるが、ゲート層のドレイン側の側壁は第
１の側壁６と第２の側壁６５が重なったものとなってい
る。次に、図６(d) に示すように、露出しているｎ型Ｉ
ｎＰチャネル層２上にのみｎ型Ｉｎ0.53Ｇａ0.47Ａｓコ
ンタクト層７を選択エピタキシャル成長させると、上記
のようにゲート層のソース側のＳｉＯ膜側壁よりドレイ
ン側のＳｉＯ膜側壁の方が厚いため、ソース側のコンタ
クト層の方がドレイン側のコンタクト層よりゲート層に
近くなり、Ｌsg＝０．２μｍ、Ｌgd＝０．７μｍとな
る。最後に、この絶縁膜側壁をバッファフッ酸によりエ
ッチング除去し、通常の写真製版及び蒸着、リフトオフ
によりドレイン電極８、ソース電極９を形成して、図５
に示した本実施例のｐｎ接合ゲートＦＥＴは完成する。
【００４４】表１は、図１０に示した従来のＦＥＴ（タ
イプＡ）、図１に示した実施例１によるＦＥＴ（タイプ
Ｂ）及び図５に示した本実施例３によるＦＥＴの特性を
比較したものである。前述のように、タイプＢではＬsg
＝Ｌgd＝０．４μｍ、タイプＣではＬsg＝０．２μｍ，
Ｌgd＝０．７μｍである。その他のパラメータは、上記
３タイプに共通であり、以下のようになっている。 ゲート長：０．５μｍ，ゲート幅：２００μｍ，ソース
とドレインの電極間の距離：４μｍ， ｎ型ＩｎＰチャネル層：厚さ０．１５μｍ，キャリア濃
度２×１０17cm-3， ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート層：厚さ０．４μｍ，
キャリア濃度１×１０19cm-3， ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層：厚さ０．５μ
ｍ，キャリア濃度：１×１０19cm-3。
イプＡ）、図１に示した実施例１によるＦＥＴ（タイプ
Ｂ）及び図５に示した本実施例３によるＦＥＴの特性を
比較したものである。前述のように、タイプＢではＬsg
＝Ｌgd＝０．４μｍ、タイプＣではＬsg＝０．２μｍ，
Ｌgd＝０．７μｍである。その他のパラメータは、上記
３タイプに共通であり、以下のようになっている。 ゲート長：０．５μｍ，ゲート幅：２００μｍ，ソース
とドレインの電極間の距離：４μｍ， ｎ型ＩｎＰチャネル層：厚さ０．１５μｍ，キャリア濃
度２×１０17cm-3， ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート層：厚さ０．４μｍ，
キャリア濃度１×１０19cm-3， ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層：厚さ０．５μ
ｍ，キャリア濃度：１×１０19cm-3。
【００４５】
【表１】
【００４６】表１において、実施例１によるｐｎ接合ゲ
ートＦＥＴ（タイプＢ）は、従来構造のＦＥＴ（タイプ
Ａ）と比較して、ゲート−ドレイン耐圧は同等である
が、ソース抵抗は低減されており、電力効率及び飽和出
力も改善されている。さらに、本実施例３によるＦＥＴ
（タイプＣ）は、ソース抵抗、ゲート−ドレイン耐圧、
電力効率、飽和出力のすべてにおいて、実施例１による
ＦＥＴ（タイプＢ）より良好な特性を示している。
ートＦＥＴ（タイプＢ）は、従来構造のＦＥＴ（タイプ
Ａ）と比較して、ゲート−ドレイン耐圧は同等である
が、ソース抵抗は低減されており、電力効率及び飽和出
力も改善されている。さらに、本実施例３によるＦＥＴ
（タイプＣ）は、ソース抵抗、ゲート−ドレイン耐圧、
電力効率、飽和出力のすべてにおいて、実施例１による
ＦＥＴ（タイプＢ）より良好な特性を示している。
【００４７】本実施例のＦＥＴにおいては、Ｌsg＜Ｌgd
となっており、実施例１に示したＦＥＴより、Ｌgdを長
くすることにより、ゲート−ドレイン電極間における電
界強度が緩和され、ゲート−ドレイン耐圧が向上してい
る。また同時に、実施例１のＦＥＴより、Ｌsgを短くす
ることにより、ソース抵抗が低減されている。これによ
って、高周波（周波数１０ＧＨz ）における電力効率及
び飽和出力が改善されている。
となっており、実施例１に示したＦＥＴより、Ｌgdを長
くすることにより、ゲート−ドレイン電極間における電
界強度が緩和され、ゲート−ドレイン耐圧が向上してい
る。また同時に、実施例１のＦＥＴより、Ｌsgを短くす
ることにより、ソース抵抗が低減されている。これによ
って、高周波（周波数１０ＧＨz ）における電力効率及
び飽和出力が改善されている。
【００４８】以上述べたように本実施例においては、最
初に形成されるＳｉＯ膜側壁６の厚さと第２のＳｉＯ膜
側壁６５の厚さは独立に変化させることができるから、
ソース側のコンタクト層とゲート層の間の距離とドレイ
ン側のコンタクト層とゲート層との間の距離も独立に変
化させることができる。従って、ソース抵抗の低減とゲ
ート−ドレイン耐圧の向上を同時に実現することが可能
となり、これによって高周波での動作における電力効率
及び飽和出力が向上する。
初に形成されるＳｉＯ膜側壁６の厚さと第２のＳｉＯ膜
側壁６５の厚さは独立に変化させることができるから、
ソース側のコンタクト層とゲート層の間の距離とドレイ
ン側のコンタクト層とゲート層との間の距離も独立に変
化させることができる。従って、ソース抵抗の低減とゲ
ート−ドレイン耐圧の向上を同時に実現することが可能
となり、これによって高周波での動作における電力効率
及び飽和出力が向上する。
【００４９】なお、本実施例においては、ゲート層はｐ
型ＩｎＧａＡｓのみからなっているが、実施例２で述べ
たようにｐ型ＩｎＧａＡｓをゲート上層とし、ｐ型また
はアンドープＡｌＩｎＡｓをゲート下層としても良い。
これにより、ゲート−ドレイン耐圧をさらに向上させる
ことができる。
型ＩｎＧａＡｓのみからなっているが、実施例２で述べ
たようにｐ型ＩｎＧａＡｓをゲート上層とし、ｐ型また
はアンドープＡｌＩｎＡｓをゲート下層としても良い。
これにより、ゲート−ドレイン耐圧をさらに向上させる
ことができる。
【００５０】実施例４．本発明の第４の実施例について
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図７に示す。本実施例は、実施例１において図１
に示したような構造のＦＥＴの製造方法であって、図２
に示した製造方法とは異なる工程を用いた製造方法に関
するものである。これは、まず図７(a) に示すように、
半絶縁性のＩｎＰ基板１上にＭＯＣＶＤ法により厚さ
０．１５μｍのｎ型ＩｎＰチャネル層２及び厚さ０．５
μｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層７を順次
エピタキシャル成長する。次に、図７(b) に示すよう
に、たとえばＳｉＯのような厚さ０．２μｍの絶縁膜５
１をスパッタ法もしくはプラズマＣＶＤ法により全面に
形成し、通常の写真製版及びドライエッチングにより上
記ＳｉＯ膜５１に開口部を形成した後、ＳｉＯ膜５１を
マスクにこの開口部下のｎ型Ｉｎ0.53Ｇａ0.47Ａｓコン
タクト層７をチャネル層の表面が露出するまでエッチン
グする。さらに、図７(c) に示すように、プラズマＣＶ
Ｄ法等の段差被覆性の良好な堆積法を用いて全面に厚さ
０．６μｍのＳｉＯ膜５２を被着する。次に、図７(d)
に示すようにＥＣＲプラズマ等の異方性のあるプラズマ
によりエッチングを行い、ＳｉＯ膜５１及びｎ型Ｉｎ0.
53Ｇａ0.47Ａｓコンタクト層７の開口部の内側面にＳｉ
Ｏ膜５２からなる側壁６２を形成する。この際、側壁６
２の厚さは０．４μｍとなる。次に図７(e) に示すよう
に、ＭＯＣＶＤ法を用い、ＳｉＯ膜５１及びＳｉＯ膜側
壁６２をマスクとして、露出しているｎ型ＩｎＰチャネ
ル層上にのみ厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａ
ｓゲート層３を選択エピタキシャル成長させる。そし
て、図７(f) に示すように、このｐ型Ｉｎ0.53Ｇａ0.47
Ａｓゲート層３上にＷＳｉからなる厚さ０．５μｍのゲ
ート電極４を形成する。さらに、ＳｉＯ膜をバッファフ
ッ酸によりエッチング除去し、通常の写真製版及び蒸
着、リフトオフにより厚さ５０／３０／２００ｎｍのＡ
ｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８及びソース
電極９を形成して図７(g) に示すような本実施例のｐｎ
接合ゲートＦＥＴは完成する。このＦＥＴは、ゲート電
極の形状を除けば、実施例１において図１に示したＦＥ
Ｔとほぼ同様の構造を有しており、Ｌsg＝Ｌgd＝０．４
μｍである。
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図７に示す。本実施例は、実施例１において図１
に示したような構造のＦＥＴの製造方法であって、図２
に示した製造方法とは異なる工程を用いた製造方法に関
するものである。これは、まず図７(a) に示すように、
半絶縁性のＩｎＰ基板１上にＭＯＣＶＤ法により厚さ
０．１５μｍのｎ型ＩｎＰチャネル層２及び厚さ０．５
μｍのｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層７を順次
エピタキシャル成長する。次に、図７(b) に示すよう
に、たとえばＳｉＯのような厚さ０．２μｍの絶縁膜５
１をスパッタ法もしくはプラズマＣＶＤ法により全面に
形成し、通常の写真製版及びドライエッチングにより上
記ＳｉＯ膜５１に開口部を形成した後、ＳｉＯ膜５１を
マスクにこの開口部下のｎ型Ｉｎ0.53Ｇａ0.47Ａｓコン
タクト層７をチャネル層の表面が露出するまでエッチン
グする。さらに、図７(c) に示すように、プラズマＣＶ
Ｄ法等の段差被覆性の良好な堆積法を用いて全面に厚さ
０．６μｍのＳｉＯ膜５２を被着する。次に、図７(d)
に示すようにＥＣＲプラズマ等の異方性のあるプラズマ
によりエッチングを行い、ＳｉＯ膜５１及びｎ型Ｉｎ0.
53Ｇａ0.47Ａｓコンタクト層７の開口部の内側面にＳｉ
Ｏ膜５２からなる側壁６２を形成する。この際、側壁６
２の厚さは０．４μｍとなる。次に図７(e) に示すよう
に、ＭＯＣＶＤ法を用い、ＳｉＯ膜５１及びＳｉＯ膜側
壁６２をマスクとして、露出しているｎ型ＩｎＰチャネ
ル層上にのみ厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａ
ｓゲート層３を選択エピタキシャル成長させる。そし
て、図７(f) に示すように、このｐ型Ｉｎ0.53Ｇａ0.47
Ａｓゲート層３上にＷＳｉからなる厚さ０．５μｍのゲ
ート電極４を形成する。さらに、ＳｉＯ膜をバッファフ
ッ酸によりエッチング除去し、通常の写真製版及び蒸
着、リフトオフにより厚さ５０／３０／２００ｎｍのＡ
ｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８及びソース
電極９を形成して図７(g) に示すような本実施例のｐｎ
接合ゲートＦＥＴは完成する。このＦＥＴは、ゲート電
極の形状を除けば、実施例１において図１に示したＦＥ
Ｔとほぼ同様の構造を有しており、Ｌsg＝Ｌgd＝０．４
μｍである。
【００５１】本実施例においても、図７(g) に示すＬsg
の長さが短いほどソース抵抗は低くなる。ＬsgはＳｉＯ
膜からなる側壁６２の厚さであるが、これはＳｉＯ膜５
２の厚さで決まる。このように、本実施例においても、
実施例１と同様に、Ｌsgを非常に小さくでき、そのバラ
ツキも小さい。ただし、これも実施例１と同様に、Ｌsg
を過度に短くすると、ゲートとソース間の容量が増加し
ＦＥＴ特性を劣化させるため、最適な長さに制御する必
要がある。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法では図７に示すようにＬsgの長さをＳｉＯ膜からな
る側壁６２の厚みで制御することが可能であり、容易に
所望のＬsgが実現でき、その均一性、再現性も良好であ
る。
の長さが短いほどソース抵抗は低くなる。ＬsgはＳｉＯ
膜からなる側壁６２の厚さであるが、これはＳｉＯ膜５
２の厚さで決まる。このように、本実施例においても、
実施例１と同様に、Ｌsgを非常に小さくでき、そのバラ
ツキも小さい。ただし、これも実施例１と同様に、Ｌsg
を過度に短くすると、ゲートとソース間の容量が増加し
ＦＥＴ特性を劣化させるため、最適な長さに制御する必
要がある。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法では図７に示すようにＬsgの長さをＳｉＯ膜からな
る側壁６２の厚みで制御することが可能であり、容易に
所望のＬsgが実現でき、その均一性、再現性も良好であ
る。
【００５２】また、ゲート層が、ｐ型不純物のｎ型Ｉｎ
Ｐチャネル層中への拡散またはイオン注入等の方法で形
成されておらず、チャネル層上へのエピタキシャル成長
によって形成されているため、チャネル層の厚さやキャ
リア濃度がゲート層の影響をほとんど受けない。これ
も、ＦＥＴ特性の均一性、再現性の向上に寄与してい
る。
Ｐチャネル層中への拡散またはイオン注入等の方法で形
成されておらず、チャネル層上へのエピタキシャル成長
によって形成されているため、チャネル層の厚さやキャ
リア濃度がゲート層の影響をほとんど受けない。これ
も、ＦＥＴ特性の均一性、再現性の向上に寄与してい
る。
【００５３】また、この方法においては、ゲート層３を
選択エピタキシャル成長させる工程におけるチャネル層
２の露出面の幅は、ＳｉＯ膜５１及びコンタクト層７の
開口部の幅より、この開口部の両側面のＳｉＯ膜側壁６
２の厚さだけ狭くなっている。上記開口部は写真製版を
用いて形成されるが、この幅をたとえば０．７μｍと
し、ＳｉＯ膜側壁６２の厚さを０．２μｍとなるように
すると、上記露出面、即ちゲート層とチャネル層の接合
面の幅は０．３μｍとなる。現在、通常の写真製版を用
いて、安定に形成できる最小のレジストパターンの寸法
は０．４〜０．５μｍ程度である。即ち、本実施例の方
法を用いることにより、通常の写真製版の解像限界以下
の微細なゲート層を安定的に形成することができる。こ
のようなゲート層の微細化（即ちゲート長の短縮）によ
って、さらに高周波特性を向上させることが可能であ
る。
選択エピタキシャル成長させる工程におけるチャネル層
２の露出面の幅は、ＳｉＯ膜５１及びコンタクト層７の
開口部の幅より、この開口部の両側面のＳｉＯ膜側壁６
２の厚さだけ狭くなっている。上記開口部は写真製版を
用いて形成されるが、この幅をたとえば０．７μｍと
し、ＳｉＯ膜側壁６２の厚さを０．２μｍとなるように
すると、上記露出面、即ちゲート層とチャネル層の接合
面の幅は０．３μｍとなる。現在、通常の写真製版を用
いて、安定に形成できる最小のレジストパターンの寸法
は０．４〜０．５μｍ程度である。即ち、本実施例の方
法を用いることにより、通常の写真製版の解像限界以下
の微細なゲート層を安定的に形成することができる。こ
のようなゲート層の微細化（即ちゲート長の短縮）によ
って、さらに高周波特性を向上させることが可能であ
る。
【００５４】実施例５．本発明の第５の実施例について
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図８に示す。本実施例は、実施例２において図３
に示したようなゲート層が二層構造を有するＦＥＴの製
造方法であって、図４に示した製造方法とは異なる工程
を用いた製造方法に関するものである。これは、まず実
施例４において図７(a) 〜(d) に示された工程を行った
後、図８(a) に示すように、ＭＯＣＶＤ法を用い、Ｓｉ
Ｏ膜５１及びＳｉＯ膜側壁６２をマスクとして、露出し
ているｎ型ＩｎＰチャネル層上にのみ厚さ０．０５μｍ
のｐ型またはアンドープＡｌ0.48Ｉｎ0.52Ａｓゲート下
層１０及び厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓ
ゲート上層３を順次選択エピタキシャル成長させる。次
に、図７(f) に示すように、ＷＳｉからなる厚さ０．５
μｍのゲート電極４を形成する。さらに、ＳｉＯ膜をバ
ッファフッ酸によりエッチング除去し、通常の写真製版
及び蒸着、リフトオフにより厚さ５０／３０／２００ｎ
ｍのＡｕＧｅ／Ｎｉ／Ａｕからなるドレイン８電極，ソ
ース電極９を形成して図８(b) に示すような本実施例の
ｐｎ接合ゲートＦＥＴは完成する。このＦＥＴは、ゲー
ト電極の形状を除けば、実施例２において図３に示した
ＦＥＴとほぼ同様の構造を有しており、Ｌsg＝Ｌgdであ
る。
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図８に示す。本実施例は、実施例２において図３
に示したようなゲート層が二層構造を有するＦＥＴの製
造方法であって、図４に示した製造方法とは異なる工程
を用いた製造方法に関するものである。これは、まず実
施例４において図７(a) 〜(d) に示された工程を行った
後、図８(a) に示すように、ＭＯＣＶＤ法を用い、Ｓｉ
Ｏ膜５１及びＳｉＯ膜側壁６２をマスクとして、露出し
ているｎ型ＩｎＰチャネル層上にのみ厚さ０．０５μｍ
のｐ型またはアンドープＡｌ0.48Ｉｎ0.52Ａｓゲート下
層１０及び厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓ
ゲート上層３を順次選択エピタキシャル成長させる。次
に、図７(f) に示すように、ＷＳｉからなる厚さ０．５
μｍのゲート電極４を形成する。さらに、ＳｉＯ膜をバ
ッファフッ酸によりエッチング除去し、通常の写真製版
及び蒸着、リフトオフにより厚さ５０／３０／２００ｎ
ｍのＡｕＧｅ／Ｎｉ／Ａｕからなるドレイン８電極，ソ
ース電極９を形成して図８(b) に示すような本実施例の
ｐｎ接合ゲートＦＥＴは完成する。このＦＥＴは、ゲー
ト電極の形状を除けば、実施例２において図３に示した
ＦＥＴとほぼ同様の構造を有しており、Ｌsg＝Ｌgdであ
る。
【００５５】本実施例においても、実施例２と同様に、
ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート上層３とｎ型ＩｎＰチ
ャネル層２の間にＩｎ0.53Ｇａ0.47Ａｓよりバンドギャ
ップが大きいｐ型またはアンドープＡｌ0.48Ｉｎ0.52Ａ
ｓからなるゲート下層１０が存在する。このＡｌ0.48Ｉ
ｎ0.52Ａｓゲート下層において価電子帯から伝導帯へ電
子を励起させるために必要なエネルギーはＩｎ0.53Ｇａ
0.47Ａｓゲート上層におけるそれより大きいため、Ａｌ
0.48Ｉｎ0.52ＡｓではＩｎ0.53Ｇａ0.47Ａｓより電子雪
崩（アバランシェ）が起こり難い。従って、実施例１，
４のようにチャネル層に直接ｐ型Ｉｎ0.53Ｇａ0.47Ａｓ
ゲート層が接している場合と比較して、チャネル層−ゲ
ート層接合部のアバランシェブレイクダウン電圧が高く
なり、ゲート−ドレイン耐圧が向上する。
ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート上層３とｎ型ＩｎＰチ
ャネル層２の間にＩｎ0.53Ｇａ0.47Ａｓよりバンドギャ
ップが大きいｐ型またはアンドープＡｌ0.48Ｉｎ0.52Ａ
ｓからなるゲート下層１０が存在する。このＡｌ0.48Ｉ
ｎ0.52Ａｓゲート下層において価電子帯から伝導帯へ電
子を励起させるために必要なエネルギーはＩｎ0.53Ｇａ
0.47Ａｓゲート上層におけるそれより大きいため、Ａｌ
0.48Ｉｎ0.52ＡｓではＩｎ0.53Ｇａ0.47Ａｓより電子雪
崩（アバランシェ）が起こり難い。従って、実施例１，
４のようにチャネル層に直接ｐ型Ｉｎ0.53Ｇａ0.47Ａｓ
ゲート層が接している場合と比較して、チャネル層−ゲ
ート層接合部のアバランシェブレイクダウン電圧が高く
なり、ゲート−ドレイン耐圧が向上する。
【００５６】実施例６．本発明の第６の実施例について
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図９に示す。本実施例は、実施例３において図５
に示したようなソース電極下のコンタクト層とゲート層
との間の距離Ｌsgよりドレイン電極下のコンタクト層と
ゲート層との間の距離Ｌｇｄが大きくなっているＦＥＴ
の製造方法であって、図６に示した製造方法とは異なる
工程を用いた製造方法に関するものである。これは、ま
ず実施例４において図７（ａ） 〜(d) に示された工程
を行った後、図９(a) に示すように、ドレイン側のＳｉ
Ｏ膜側壁６２のみをレジスト１２で被覆し、露出してい
るソース側のＳｉＯ膜側壁６２をエッチングにより除去
する。ただし、ＳｉＯ膜側壁６２の厚さは０．５μｍと
なるようにする。次に、図９(b) に示すように、厚さ
０．３μｍのＳｉＯ膜５６を全面に被着する。さらに、
図９(c) に示すように、このＳｉＯ膜をＥＣＲプラズマ
等の異方性を有するプラズマを用いてエッチングするこ
とにより、ＳｉＯ膜５１及びコンタクト層７の開口部の
内側面にＳｉＯ膜５６からなる第２の側壁６６を形成す
る。この側壁６６の厚さは０．２μｍである。この際の
ソース側の側壁は、第２の側壁６６のみであるが、ドレ
イン側の側壁は第２の側壁６６とこれ以前に形成されて
いた側壁６２が重なっている。従って、ドレイン側の側
壁の厚さは０．７μｍとなり、ソース側の側壁厚０．２
μｍより厚くなっている。次に、図９(d) に示すよう
に、ＳｉＯ膜５１と上記の側壁６２，６６をマスクとし
て、露出しているｎ型ＩｎＰチャネル層２の表面上にの
み、厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート
層３を選択エピタキシャル成長させる。さらに、このゲ
ート層上にＷＳｉからなる厚さ０．５μｍのゲート電極
４を形成する。最後に、ＳｉＯ膜をバッファフッ酸によ
りエッチング除去し、通常の写真製版及び蒸着、リフト
オフにより厚さ５０／３０／２００ｎｍのＡｕＧｅ／Ｎ
ｉ／Ａｕからなるドレイン電極８，ソース電極９を形成
して図９(e) に示すような本実施例のｐｎ接合ゲートＦ
ＥＴは完成する。このＦＥＴにおいては、ＳｉＯ膜側壁
が上記のように、ソース側よりドレイン側で厚くなって
いるため、Ｌsg＝０．２μｍ，Ｌgd＝０．７μｍであ
り、Ｌsg＜Ｌgdとなっている。このＦＥＴは、ゲート電
極の形状を除けば、実施例３において図５に示したＦＥ
Ｔとほぼ同様の構造を有している。
説明する。本実施例によるｐｎ接合ゲートＦＥＴの製造
方法を図９に示す。本実施例は、実施例３において図５
に示したようなソース電極下のコンタクト層とゲート層
との間の距離Ｌsgよりドレイン電極下のコンタクト層と
ゲート層との間の距離Ｌｇｄが大きくなっているＦＥＴ
の製造方法であって、図６に示した製造方法とは異なる
工程を用いた製造方法に関するものである。これは、ま
ず実施例４において図７（ａ） 〜(d) に示された工程
を行った後、図９(a) に示すように、ドレイン側のＳｉ
Ｏ膜側壁６２のみをレジスト１２で被覆し、露出してい
るソース側のＳｉＯ膜側壁６２をエッチングにより除去
する。ただし、ＳｉＯ膜側壁６２の厚さは０．５μｍと
なるようにする。次に、図９(b) に示すように、厚さ
０．３μｍのＳｉＯ膜５６を全面に被着する。さらに、
図９(c) に示すように、このＳｉＯ膜をＥＣＲプラズマ
等の異方性を有するプラズマを用いてエッチングするこ
とにより、ＳｉＯ膜５１及びコンタクト層７の開口部の
内側面にＳｉＯ膜５６からなる第２の側壁６６を形成す
る。この側壁６６の厚さは０．２μｍである。この際の
ソース側の側壁は、第２の側壁６６のみであるが、ドレ
イン側の側壁は第２の側壁６６とこれ以前に形成されて
いた側壁６２が重なっている。従って、ドレイン側の側
壁の厚さは０．７μｍとなり、ソース側の側壁厚０．２
μｍより厚くなっている。次に、図９(d) に示すよう
に、ＳｉＯ膜５１と上記の側壁６２，６６をマスクとし
て、露出しているｎ型ＩｎＰチャネル層２の表面上にの
み、厚さ０．４μｍのｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート
層３を選択エピタキシャル成長させる。さらに、このゲ
ート層上にＷＳｉからなる厚さ０．５μｍのゲート電極
４を形成する。最後に、ＳｉＯ膜をバッファフッ酸によ
りエッチング除去し、通常の写真製版及び蒸着、リフト
オフにより厚さ５０／３０／２００ｎｍのＡｕＧｅ／Ｎ
ｉ／Ａｕからなるドレイン電極８，ソース電極９を形成
して図９(e) に示すような本実施例のｐｎ接合ゲートＦ
ＥＴは完成する。このＦＥＴにおいては、ＳｉＯ膜側壁
が上記のように、ソース側よりドレイン側で厚くなって
いるため、Ｌsg＝０．２μｍ，Ｌgd＝０．７μｍであ
り、Ｌsg＜Ｌgdとなっている。このＦＥＴは、ゲート電
極の形状を除けば、実施例３において図５に示したＦＥ
Ｔとほぼ同様の構造を有している。
【００５７】上記の本実施例のＦＥＴのようにＬsg＜Ｌ
gdとし、実施例１，４に示したＦＥＴより、Ｌgdを長く
することにより、ゲート−ドレイン耐圧を向上させるこ
とができ、また、Ｌsgを短くすることにより、ソース抵
抗を低減させることができる。
gdとし、実施例１，４に示したＦＥＴより、Ｌgdを長く
することにより、ゲート−ドレイン耐圧を向上させるこ
とができ、また、Ｌsgを短くすることにより、ソース抵
抗を低減させることができる。
【００５８】以上述べたように本実施例においては、最
初に形成されるＳｉＯ膜側壁６２の厚さと第２のＳｉＯ
膜側壁６６の厚さは独立に変化させることができるか
ら、ソース側のコンタクト層とゲート層の間の距離とド
レイン側のコンタクト層とゲート層との間の距離も独立
に変化させることができる。従って、ソース抵抗の低減
とゲート−ドレイン耐圧の向上を同時に実現することが
可能となり、これによって高周波での動作における電力
効率及び飽和出力を向上させることができる。
初に形成されるＳｉＯ膜側壁６２の厚さと第２のＳｉＯ
膜側壁６６の厚さは独立に変化させることができるか
ら、ソース側のコンタクト層とゲート層の間の距離とド
レイン側のコンタクト層とゲート層との間の距離も独立
に変化させることができる。従って、ソース抵抗の低減
とゲート−ドレイン耐圧の向上を同時に実現することが
可能となり、これによって高周波での動作における電力
効率及び飽和出力を向上させることができる。
【００５９】また、本実施例においても実施例４とまっ
たく同様に、通常の写真製版の解像限界以下の微細なゲ
ート層を安定的に形成することができる。即ちゲート長
を写真製版の解像限界以下まで短縮でき、さらに高周波
特性を向上させることが可能である。
たく同様に、通常の写真製版の解像限界以下の微細なゲ
ート層を安定的に形成することができる。即ちゲート長
を写真製版の解像限界以下まで短縮でき、さらに高周波
特性を向上させることが可能である。
【００６０】なお、本実施例においては、ゲート層はｐ
型ＩｎＧａＡｓのみからなっているが、実施例５で述べ
たようにｐ型ＩｎＧａＡｓをゲート上層とし、ｐ型また
はアンドープＡｌＩｎＡｓをゲート下層としても良い。
これにより、ゲート−ドレイン耐圧をさらに向上させる
ことができる。
型ＩｎＧａＡｓのみからなっているが、実施例５で述べ
たようにｐ型ＩｎＧａＡｓをゲート上層とし、ｐ型また
はアンドープＡｌＩｎＡｓをゲート下層としても良い。
これにより、ゲート−ドレイン耐圧をさらに向上させる
ことができる。
【００６１】
【発明の効果】本発明（請求項１）に係わるＦＥＴは、
半導体基板の主表面上に形成された第１の導電型の半導
体からなるチャネル層と、該チャネル層上の所定の領域
に形成された、その一部が前記第１の導電型と反対の第
２の導電型である半導体からなる、チャネル層との間に
ｐｎ接合を形成するゲート層と、前記チャネル層上の、
前記ゲート層を挟む両側の領域に形成された、前記第１
の導電型の半導体からなるコンタクト層と、前記ゲート
層上に形成されたゲート電極と、前記ゲート層を挟む両
側の領域の前記コンタクト層上にそれぞれ形成されたソ
ース電極、及びドレイン電極とを備えたものであるか
ら、ゲート−ソース間の一定領域の半導体能動層の厚さ
を厚くすることができ、これによってソース抵抗を低減
できる。また、コンタクト層のキャリア濃度を高くする
ことにより、ソース抵抗をさらに低減することができる
と同時に、ソース電極、ドレイン電極とのコンタクト抵
抗を低減することもできる。さらに、コンタクト層にバ
ンドギャップの小さい材料を用いることによっても、上
記コンタクト抵抗を低減することができる。このコンタ
クト抵抗の低減もソース抵抗の低減に寄与する。ソース
抵抗を低くすることにより、相互コンダクタンスを向上
させることができ、高周波での動作における電力効率及
び飽和出力を向上させることができる。また、ゲート層
が、チャネル層上に形成されているため、チャネル層の
厚さやキャリア濃度はゲート層の影響をほとんど受けな
い。このため、ＦＥＴ特性の均一性、再現性が良好とな
る。
半導体基板の主表面上に形成された第１の導電型の半導
体からなるチャネル層と、該チャネル層上の所定の領域
に形成された、その一部が前記第１の導電型と反対の第
２の導電型である半導体からなる、チャネル層との間に
ｐｎ接合を形成するゲート層と、前記チャネル層上の、
前記ゲート層を挟む両側の領域に形成された、前記第１
の導電型の半導体からなるコンタクト層と、前記ゲート
層上に形成されたゲート電極と、前記ゲート層を挟む両
側の領域の前記コンタクト層上にそれぞれ形成されたソ
ース電極、及びドレイン電極とを備えたものであるか
ら、ゲート−ソース間の一定領域の半導体能動層の厚さ
を厚くすることができ、これによってソース抵抗を低減
できる。また、コンタクト層のキャリア濃度を高くする
ことにより、ソース抵抗をさらに低減することができる
と同時に、ソース電極、ドレイン電極とのコンタクト抵
抗を低減することもできる。さらに、コンタクト層にバ
ンドギャップの小さい材料を用いることによっても、上
記コンタクト抵抗を低減することができる。このコンタ
クト抵抗の低減もソース抵抗の低減に寄与する。ソース
抵抗を低くすることにより、相互コンダクタンスを向上
させることができ、高周波での動作における電力効率及
び飽和出力を向上させることができる。また、ゲート層
が、チャネル層上に形成されているため、チャネル層の
厚さやキャリア濃度はゲート層の影響をほとんど受けな
い。このため、ＦＥＴ特性の均一性、再現性が良好とな
る。
【００６２】本発明（請求項２）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
あるから、この層のキャリア濃度を高めることにより、
ピンチオフ電圧、相互コンダクタンス等のＦＥＴ特性を
チャネル層のみで制御することができる。即ち、ゲート
層の厚さ、キャリア濃度等はこれらの特性に影響を与え
ないようにすることができ、ＦＥＴ特性の均一性、再現
性を向上させることができる。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記第２の導電型の単一の半導体からなる層であるもので
あるから、この層のキャリア濃度を高めることにより、
ピンチオフ電圧、相互コンダクタンス等のＦＥＴ特性を
チャネル層のみで制御することができる。即ち、ゲート
層の厚さ、キャリア濃度等はこれらの特性に影響を与え
ないようにすることができ、ＦＥＴ特性の均一性、再現
性を向上させることができる。
【００６３】本発明（請求項３）に係わるＦＥＴは、上
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものであるから、ＩｎＰの電子移動度がＳｉより
大きいため、Ｓｉを用いたｐｎ接合ＦＥＴより高い相互
コンダクタンスが得られ、ゲート層及びコンタクト層に
ＩｎＰよりバンドギャップの小さいＩｎＧａＡｓが用い
られているため、これらの層とゲート電極、ソース電極
及びドレイン電極とのコンタクト抵抗をこれらの層にＩ
ｎＰを用いた場合より低減できる。これにより、ＦＥＴ
の高周波特性を向上させることができる。
記のＦＥＴ（請求項２）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート層が、ｐ型ＩｎＧａＡ
ｓからなり、前記コンタクト層が、ｎ型ＩｎＧａＡｓか
らなるものであるから、ＩｎＰの電子移動度がＳｉより
大きいため、Ｓｉを用いたｐｎ接合ＦＥＴより高い相互
コンダクタンスが得られ、ゲート層及びコンタクト層に
ＩｎＰよりバンドギャップの小さいＩｎＧａＡｓが用い
られているため、これらの層とゲート電極、ソース電極
及びドレイン電極とのコンタクト抵抗をこれらの層にＩ
ｎＰを用いた場合より低減できる。これにより、ＦＥＴ
の高周波特性を向上させることができる。
【００６４】本発明（請求項４）に係わるＦＥＴは、上
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものであるから、ゲート層−チャネル層間のｐｎ接合
におけるアバランシェブレイクダウン電圧が高くなり、
ゲート−ドレイン耐圧を向上させることができる。
記のＦＥＴ（請求項１）において、前記ゲート層が、前
記ゲート電極に接する前記第２の導電型の半導体からな
るゲート上層と、前記チャネル層に接する該ゲート上層
の半導体よりバンドギャップの大きい前記第２の導電型
またはアンドープの半導体からなるゲート下層とからな
るものであるから、ゲート層−チャネル層間のｐｎ接合
におけるアバランシェブレイクダウン電圧が高くなり、
ゲート−ドレイン耐圧を向上させることができる。
【００６５】本発明（請求項５）に係わるＦＥＴは、上
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものであるから、チャネル層に電
子の移動度の大きいＩｎＰを用いることによって、高い
相互コンダクタンスが得られ、ゲート上層、コンタクト
層にＩｎＰよりバンドギャップの小さいＩｎＧａＡｓを
用いることによって、ゲート電極、ソース、ドレイン電
極とゲート層、コンタクト層との間のコンタクト抵抗が
低減され、これがゲート抵抗、ソース抵抗の低減に寄与
する。さらに、ゲート下層はＩｎＧａＡｓよりバンドギ
ャップの大きいＡｌＩｎＡｓからなっているため、ゲー
ト層がＩｎＧａＡｓのみからなっている場合より、ゲー
ト層−チャネル層間のｐｎ接合におけるアバランシェブ
レイクダウン電圧が高くなり、ゲート−ドレイン耐圧を
向上させることができる。
記のＦＥＴ（請求項４）において、前記チャネル層が、
ｎ型ＩｎＰからなり、前記ゲート上層が、ｐ型ＩｎＧａ
Ａｓからなり、前記ゲート下層が、ｐ型またはアンドー
プのＡｌＩｎＡｓからなり、前記コンタクト層が、ｎ型
ＩｎＧａＡｓからなるものであるから、チャネル層に電
子の移動度の大きいＩｎＰを用いることによって、高い
相互コンダクタンスが得られ、ゲート上層、コンタクト
層にＩｎＰよりバンドギャップの小さいＩｎＧａＡｓを
用いることによって、ゲート電極、ソース、ドレイン電
極とゲート層、コンタクト層との間のコンタクト抵抗が
低減され、これがゲート抵抗、ソース抵抗の低減に寄与
する。さらに、ゲート下層はＩｎＧａＡｓよりバンドギ
ャップの大きいＡｌＩｎＡｓからなっているため、ゲー
ト層がＩｎＧａＡｓのみからなっている場合より、ゲー
ト層−チャネル層間のｐｎ接合におけるアバランシェブ
レイクダウン電圧が高くなり、ゲート−ドレイン耐圧を
向上させることができる。
【００６６】本発明（請求項６）に係わるＦＥＴは、上
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものであるから、ソース抵抗
を低減すると同時に、ゲート−ドレイン耐圧を向上させ
ることができ、高周波での動作における電力効率及び飽
和出力を向上させることができる。
記のＦＥＴ（請求項１ないし５）において、前記ゲート
層と前記ソース電極下の前記コンタクト層との間の距離
が、前記ゲート層と前記ドレイン電極下の前記コンタク
ト層との間の距離より短いものであるから、ソース抵抗
を低減すると同時に、ゲート−ドレイン耐圧を向上させ
ることができ、高周波での動作における電力効率及び飽
和出力を向上させることができる。
【００６７】本発明（請求項７）に係わるＦＥＴの製造
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
あるから、ゲート層とコンタクト層の間の距離は、絶縁
膜側壁の厚さのみで決まる。従って、写真製版を用いて
コンタクト層を形成する方法よりゲート層−コンタクト
層間の距離は短くでき、ソース抵抗を低減できる。これ
により、高周波での動作における電力効率及び飽和出力
を向上させることができる。また、ゲート層−コンタク
ト層間の距離のバラツキも、本発明の方法を用いた方が
圧倒的に小さい。これにより、ＦＥＴ特性の均一性、再
現性が良好となる。さらに、このゲート層−コンタクト
層間の距離は上記の絶縁膜の膜厚を変えることによって
容易に制御することができる。また、ゲート層がチャネ
ル層上へのエピタキシャル成長によって形成されている
ため、チャネル層の厚さやキャリア濃度がゲート層の影
響をほとんど受けない。これによって、ＦＥＴ特性の均
一性、再現性をさらに向上させることができる。
方法は、半導体基板の主表面上に第１の導電型の半導体
からなるチャネル層をエピタキシャル成長させる工程
と、該チャネル層上に前記第１の導電型とは反対の第２
の導電型の半導体からなるゲート層をエピタキシャル成
長させる工程と、該ゲート層上の所定の領域に高融点金
属からなるゲート電極を形成する工程と、該ゲート電極
をマスクとして前記ゲート層をエッチングし、前記ゲー
ト電極下にのみ前記ゲート層を残す工程と、全面に絶縁
膜を被着した後、異方性エッチングを行って前記ゲート
電極及び前記ゲート層の左右両側面に絶縁膜側壁を形成
する工程と、露出しているチャネル層表面上にのみ前記
第１の導電型の半導体からなるコンタクト層を選択エピ
タキシャル成長させる工程と、該コンタクト層上にソー
ス電極及びドレイン電極を形成する工程とを含むもので
あるから、ゲート層とコンタクト層の間の距離は、絶縁
膜側壁の厚さのみで決まる。従って、写真製版を用いて
コンタクト層を形成する方法よりゲート層−コンタクト
層間の距離は短くでき、ソース抵抗を低減できる。これ
により、高周波での動作における電力効率及び飽和出力
を向上させることができる。また、ゲート層−コンタク
ト層間の距離のバラツキも、本発明の方法を用いた方が
圧倒的に小さい。これにより、ＦＥＴ特性の均一性、再
現性が良好となる。さらに、このゲート層−コンタクト
層間の距離は上記の絶縁膜の膜厚を変えることによって
容易に制御することができる。また、ゲート層がチャネ
ル層上へのエピタキシャル成長によって形成されている
ため、チャネル層の厚さやキャリア濃度がゲート層の影
響をほとんど受けない。これによって、ＦＥＴ特性の均
一性、再現性をさらに向上させることができる。
【００６８】本発明（請求項８）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものであるから、ゲ
ート層がゲート上層を構成している半導体のみからなっ
ている場合と比較して、ゲート層−チャネル層間のｐｎ
接合におけるアバランシェブレイクダウン電圧が高くな
り、ゲート−ドレイン耐圧を向上させることができる。
方法は、上記のＦＥＴの製造方法（請求項７）におい
て、前記ゲート層をエピタキシャル成長させる工程が、
前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものであるから、ゲ
ート層がゲート上層を構成している半導体のみからなっ
ている場合と比較して、ゲート層−チャネル層間のｐｎ
接合におけるアバランシェブレイクダウン電圧が高くな
り、ゲート−ドレイン耐圧を向上させることができる。
【００６９】本発明（請求項９）に係わるＦＥＴの製造
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものであるから、ソース側のコン
タクト層とゲート層との間の距離は、ドレイン側のコン
タクト層とゲート層との間の距離より短くなる。これに
より、ソース抵抗が低減されると同時に、ゲート−ドレ
イン耐圧が向上する。さらに、ソース側のコンタクト層
とゲート層の間の距離とドレイン側のコンタクト層とゲ
ート層との間の距離を独立に変化させることができるた
め、ソース抵抗の低減とゲート−ドレイン耐圧の向上を
同時に実現することが可能となり、高周波での動作にお
ける電力効率及び飽和出力を向上させることができる。
方法は、上記のＦＥＴの製造方法（請求項７または８）
において、前記絶縁膜側壁を形成する工程の後、前記コ
ンタクト層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第２の絶縁膜を被着する工程と、該第２の絶縁膜を異
方性エッチングすることにより、前記ゲート電極及び前
記ゲート層の左右両側面にそれぞれ第２の絶縁膜側壁を
形成する工程とを含むものであるから、ソース側のコン
タクト層とゲート層との間の距離は、ドレイン側のコン
タクト層とゲート層との間の距離より短くなる。これに
より、ソース抵抗が低減されると同時に、ゲート−ドレ
イン耐圧が向上する。さらに、ソース側のコンタクト層
とゲート層の間の距離とドレイン側のコンタクト層とゲ
ート層との間の距離を独立に変化させることができるた
め、ソース抵抗の低減とゲート−ドレイン耐圧の向上を
同時に実現することが可能となり、高周波での動作にお
ける電力効率及び飽和出力を向上させることができる。
【００７０】本発明（請求項１０）に係わるＦＥＴの製
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものであるから、ゲート層とコンタクト層の間の距
離は、絶縁膜側壁の厚さのみで決まる。ゲート層を写真
製版によるマスクを用いて選択エピタキシャル成長させ
る方法より、上記の本発明の方法はゲート層−コンタク
ト層間の距離を短くすることができ、ソース抵抗を低減
できる。これにより、高周波での動作における電力効率
及び飽和出力を向上させることができる。また、ゲート
層−コンタクト層間の距離のバラツキも、本発明の方法
を用いた方が圧倒的に小さい。これにより、ＦＥＴ特性
の均一性、再現性が良好となる。さらに、この距離は上
記の絶縁膜の膜厚を変えることによって容易に制御する
ことができる。また、ゲート層はチャネル層上へのエピ
タキシャル成長によって形成されているため、チャネル
層の厚さやキャリア濃度がゲート層の影響をほとんど受
けない。これにより、ＦＥＴ特性の均一性、再現性をさ
らに向上させることができる。また、ゲート層とチャネ
ル層の接合面の幅は、絶縁膜側壁を厚くすることによ
り、写真製版の解像限界以下まで狭くすることができ、
これによって高周波特性を向上させることができる。
造方法は、半導体基板の主表面上に前記第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、該チャネル層上に前記第１の導電型の半導体か
らなるコンタクト層をエピタキシャル成長させる工程
と、該コンタクト層上の全面に第１の絶縁膜を被着した
後、ゲートが形成されるべき領域を含む領域の前記第１
の絶縁膜を除去し、該絶縁膜に開口部を形成する工程
と、前記第１の絶縁膜をマスクとして前記開口部下の前
記コンタクト層をエッチングし、前記チャネル層表面を
露出させる工程と、全面に第２の絶縁膜を被着した後、
異方性エッチングを行って前記第１の絶縁膜及び前記コ
ンタクト層の開口部の内側面に前記第２の絶縁膜からな
る絶縁膜側壁を形成する工程と、露出しているチャネル
層表面上にのみ前記第１の導電型とは反対の第２の導電
型の半導体からなるゲート層を選択エピタキシャル成長
させる工程と、該ゲート層上にゲート電極を形成する工
程と、前記第１の絶縁膜を除去した後、前記コンタクト
層上にソース電極及びドレイン電極を形成する工程とを
含むものであるから、ゲート層とコンタクト層の間の距
離は、絶縁膜側壁の厚さのみで決まる。ゲート層を写真
製版によるマスクを用いて選択エピタキシャル成長させ
る方法より、上記の本発明の方法はゲート層−コンタク
ト層間の距離を短くすることができ、ソース抵抗を低減
できる。これにより、高周波での動作における電力効率
及び飽和出力を向上させることができる。また、ゲート
層−コンタクト層間の距離のバラツキも、本発明の方法
を用いた方が圧倒的に小さい。これにより、ＦＥＴ特性
の均一性、再現性が良好となる。さらに、この距離は上
記の絶縁膜の膜厚を変えることによって容易に制御する
ことができる。また、ゲート層はチャネル層上へのエピ
タキシャル成長によって形成されているため、チャネル
層の厚さやキャリア濃度がゲート層の影響をほとんど受
けない。これにより、ＦＥＴ特性の均一性、再現性をさ
らに向上させることができる。また、ゲート層とチャネ
ル層の接合面の幅は、絶縁膜側壁を厚くすることによ
り、写真製版の解像限界以下まで狭くすることができ、
これによって高周波特性を向上させることができる。
【００７１】本発明（請求項１１）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものであるから、ゲート
層がゲート上層を構成している半導体のみからなる場合
より、ゲート層−チャネル層間のｐｎ接合におけるアバ
ランシェブレイクダウン電圧が高くなり、ゲート−ドレ
イン耐圧を向上させることができる。
造方法は、上記のＦＥＴの製造方法（請求項１０）にお
いて、前記ゲート層を選択エピタキシャル成長させる工
程が、露出しているチャネル層表面上にのみ前記第２の
導電型またはアンドープの半導体からなるゲート下層
と、該ゲート下層の半導体よりバンドギャップの小さい
前記第２の導電型の半導体からなるゲート上層とを順次
選択エピタキシャル成長させるものであるから、ゲート
層がゲート上層を構成している半導体のみからなる場合
より、ゲート層−チャネル層間のｐｎ接合におけるアバ
ランシェブレイクダウン電圧が高くなり、ゲート−ドレ
イン耐圧を向上させることができる。
【００７２】本発明（請求項１２）に係わるＦＥＴの製
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものであるから、ソース側のコンタクト層
とゲート層の間の距離は、ドレイン側のコンタクト層と
ゲート層との間の距離より短くなる。これにより、ソー
ス抵抗が低減されると同時に、ゲート−ドレイン耐圧が
向上する。さらに、ソース側のコンタクト層とゲート層
の間の距離とドレイン側のコンタクト層とゲート層との
間の距離は独立に変化させることができるため、ソース
抵抗の低減とゲート−ドレイン耐圧の向上を同時に実現
することが可能となる。これによって、高周波での動作
における電力効率及び飽和出力を向上させることができ
る。また、ゲート層とチャネル層の接合面の幅は、絶縁
膜側壁を厚くすることにより、写真製版の解像限界以下
まで狭くすることができ、これにより高周波特性をさら
に向上させることができる。
造方法は、上記のＦＥＴの製造方法（請求項１０または
１１）において、前記絶縁膜側壁を形成する工程の後、
前記ゲート層を選択エピタキシャル成長させる工程の前
に、ソース側の前記絶縁膜側壁のみを除去した後、全面
に第３の絶縁膜を被着する工程と、該第３の絶縁膜を異
方性エッチングすることにより、前記開口部の内側面に
前記第３の絶縁膜からなる第２の絶縁膜側壁を形成する
工程とを含むものであるから、ソース側のコンタクト層
とゲート層の間の距離は、ドレイン側のコンタクト層と
ゲート層との間の距離より短くなる。これにより、ソー
ス抵抗が低減されると同時に、ゲート−ドレイン耐圧が
向上する。さらに、ソース側のコンタクト層とゲート層
の間の距離とドレイン側のコンタクト層とゲート層との
間の距離は独立に変化させることができるため、ソース
抵抗の低減とゲート−ドレイン耐圧の向上を同時に実現
することが可能となる。これによって、高周波での動作
における電力効率及び飽和出力を向上させることができ
る。また、ゲート層とチャネル層の接合面の幅は、絶縁
膜側壁を厚くすることにより、写真製版の解像限界以下
まで狭くすることができ、これにより高周波特性をさら
に向上させることができる。
【図１】 本発明の第１の実施例によるｐｎ接合ゲート
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】 本発明の第１の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図３】 本発明の第２の実施例によるｐｎ接合ゲート
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図４】 本発明の第２の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図５】 本発明の第３の実施例によるｐｎ接合ゲート
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図６】 本発明の第３の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図７】 本発明の第４の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図８】 本発明の第５の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図９】 本発明の第６の実施例によるｐｎ接合ゲート
ＦＥＴの製造方法を示した断面図である。
ＦＥＴの製造方法を示した断面図である。
【図１０】 従来のｐｎ接合ゲートＦＥＴの断面図であ
る。
る。
１ 半絶縁性ＩｎＰ基板、２ ｎ型ＩｎＰチャネル層、
３ ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート層、４ ＷＳｉゲ
ート電極、５ ＳｉＯ膜、６，６２ ＳｉＯ膜からなる
側壁、７ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層、８
ドレイン電極、９ ソース電極、１０ ｐ型もしくは
アンドープＡｌ0.48Ｉｎ0.52Ａｓ、１１，１２ レジス
ト、４１ ゲート電極、５１，５２，５５，５６ Ｓｉ
Ｏ膜、６５，６６ ＳｉＯ膜からなる第２の側壁。
３ ｐ型Ｉｎ0.53Ｇａ0.47Ａｓゲート層、４ ＷＳｉゲ
ート電極、５ ＳｉＯ膜、６，６２ ＳｉＯ膜からなる
側壁、７ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層、８
ドレイン電極、９ ソース電極、１０ ｐ型もしくは
アンドープＡｌ0.48Ｉｎ0.52Ａｓ、１１，１２ レジス
ト、４１ ゲート電極、５１，５２，５５，５６ Ｓｉ
Ｏ膜、６５，６６ ＳｉＯ膜からなる第２の側壁。
Claims (12)
- 【請求項１】 半導体基板の主表面上に形成された第１
の導電型の半導体からなるチャネル層と、 該チャネル層上の所定の領域に形成された、その一部が
前記第１の導電型と反対の第２の導電型である半導体か
らなる、チャネル層との間にｐｎ接合を形成するゲート
層と、 前記チャネル層上の、前記ゲート層を挟む両側の領域に
形成された、前記第１の導電型の半導体からなるコンタ
クト層と、 前記ゲート層上に形成されたゲート電極と、 前記ゲート層を挟む両側の領域の前記コンタクト層上に
それぞれ形成されたソース電極、及びドレイン電極とを
備えたことを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 前記ゲート層は、前記第２の導電型の単一の半導体から
なる層であることを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項２に記載の電界効果トランジスタ
において、 前記チャネル層は、ｎ型ＩｎＰからなり、 前記ゲート層は、ｐ型ＩｎＧａＡｓからなり、 前記コンタクト層は、ｎ型ＩｎＧａＡｓからなることを
特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１に記載の電界効果トランジスタ
において、 前記ゲート層は、前記ゲート電極に接する前記第２の導
電型の半導体からなるゲート上層と、前記チャネル層に
接する該ゲート上層の半導体よりバンドギャップの大き
い前記第２の導電型またはアンドープの半導体からなる
ゲート下層とからなることを特徴とする電界効果トラン
ジスタ。 - 【請求項５】 請求項４に記載の電界効果トランジスタ
において、 前記チャネル層は、ｎ型ＩｎＰからなり、 前記ゲート上層は、ｐ型ＩｎＧａＡｓからなり、 前記ゲート下層は、ｐ型またはアンドープのＡｌＩｎＡ
ｓからなり、 前記コンタクト層は、ｎ型ＩｎＧａＡｓからなることを
特徴とする電界効果トランジスタ。 - 【請求項６】 請求項１ないし５のいずれかに記載の電
界効果トランジスタにおいて、 前記ゲート層と前記ソース電極下の前記コンタクト層と
の間の距離は、前記ゲート層と前記ドレイン電極下の前
記コンタクト層との間の距離より短いことを特徴とする
電界効果トランジスタ。 - 【請求項７】 半導体基板の主表面上に第１の導電型の
半導体からなるチャネル層をエピタキシャル成長させる
工程と、 該チャネル層上に前記第１の導電型とは反対の第２の導
電型の半導体からなるゲート層をエピタキシャル成長さ
せる工程と、 該ゲート層上の所定の領域に高融点金属からなるゲート
電極を形成する工程と、 該ゲート電極をマスクとして前記ゲート層をエッチング
し、前記ゲート電極下にのみ前記ゲート層を残す工程
と、 全面に絶縁膜を被着した後、異方性エッチングを行って
前記ゲート電極及び前記ゲート層の左右両側面に絶縁膜
側壁を形成する工程と、 露出しているチャネル層表面上にのみ前記第１の導電型
の半導体からなるコンタクト層を選択エピタキシャル成
長させる工程と、 該コンタクト層上にソース電極及びドレイン電極を形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。 - 【請求項８】 請求項７に記載の電界効果トランジスタ
の製造方法において、 前記ゲート層をエピタキシャル成長させる工程は、 前記第２の導電型またはアンドープの半導体からなるゲ
ート下層と、該ゲート下層の半導体よりバンドギャップ
の小さい前記第２の導電型の半導体からなるゲート上層
とを順次エピタキシャル成長させるものであることを特
徴とする電界効果トランジスタの製造方法。 - 【請求項９】 請求項７または８に記載の電界効果トラ
ンジスタの製造方法において、 前記絶縁膜側壁を形成する工程の後、前記コンタクト層
を選択エピタキシャル成長させる工程の前に、 ソース側の前記絶縁膜側壁のみを除去した後、全面に第
２の絶縁膜を被着する工程と、 該第２の絶縁膜を異方性エッチングすることにより、前
記ゲート電極及び前記ゲート層の左右両側面にそれぞれ
第２の絶縁膜側壁を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項１０】 半導体基板の主表面上に前記第１の導
電型の半導体からなるチャネル層をエピタキシャル成長
させる工程と、 該チャネル層上に前記第１の導電型の半導体からなるコ
ンタクト層をエピタキシャル成長させる工程と、 該コンタクト層上の全面に第１の絶縁膜を被着した後、
ゲートが形成されるべき領域を含む領域の前記第１の絶
縁膜を除去し、該絶縁膜に開口部を形成する工程と、 前記第１の絶縁膜をマスクとして前記開口部下の前記コ
ンタクト層をエッチングし、前記チャネル層表面を露出
させる工程と、 全面に第２の絶縁膜を被着した後、異方性エッチングを
行って前記第１の絶縁膜及び前記コンタクト層の開口部
の内側面に前記第２の絶縁膜からなる絶縁膜側壁を形成
する工程と、 露出しているチャネル層表面上にのみ前記第１の導電型
とは反対の第２の導電型の半導体からなるゲート層を選
択エピタキシャル成長させる工程と、 該ゲート層上にゲート電極を形成する工程と、 前記第１の絶縁膜を除去した後、前記コンタクト層上に
ソース電極及びドレイン電極を形成する工程とを含むこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項１１】 請求項１０に記載の電界効果トランジ
スタの製造方法において、 前記ゲート層を選択エピタキシャル成長させる工程は、 露出しているチャネル層表面上にのみ前記第２の導電型
またはアンドープの半導体からなるゲート下層と、該ゲ
ート下層の半導体よりバンドギャップの小さい前記第２
の導電型の半導体からなるゲート上層とを順次選択エピ
タキシャル成長させるものであることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項１２】 請求項１０または１１に記載の電界効
果トランジスタの製造方法において、 前記絶縁膜側壁を形成する工程の後、前記ゲート層を選
択エピタキシャル成長させる工程の前に、 ソース側の前記絶縁膜側壁のみを除去した後、全面に第
３の絶縁膜を被着する工程と、 該第３の絶縁膜を異方性エッチングすることにより、前
記開口部の内側面に前記第３の絶縁膜からなる第２の絶
縁膜側壁を形成する工程とを含むことを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19049394A JPH0855861A (ja) | 1994-08-12 | 1994-08-12 | 電界効果トランジスタ、及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19049394A JPH0855861A (ja) | 1994-08-12 | 1994-08-12 | 電界効果トランジスタ、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855861A true JPH0855861A (ja) | 1996-02-27 |
Family
ID=16259018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19049394A Pending JPH0855861A (ja) | 1994-08-12 | 1994-08-12 | 電界効果トランジスタ、及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855861A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218461A (ja) * | 2007-02-28 | 2008-09-18 | Sony Corp | 電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備える半導体装置及び通信機器 |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
| WO2013011617A1 (ja) * | 2011-07-15 | 2013-01-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-08-12 JP JP19049394A patent/JPH0855861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218461A (ja) * | 2007-02-28 | 2008-09-18 | Sony Corp | 電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備える半導体装置及び通信機器 |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
| WO2013011617A1 (ja) * | 2011-07-15 | 2013-01-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US9842905B2 (en) | 2011-07-15 | 2017-12-12 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
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