JP2008218461A - 電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備える半導体装置及び通信機器 - Google Patents

Abstract

【課題】本発明は、ＩＭＤ（相互変調歪）を低減させることができる電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備えた半導体装置並びこの通信機器を備えた通信機器を提供するものである。
【解決手段】本発明に係る電界効果トランジスタ１は、化合物半導体基体１９に不純物をドーピングして形成した埋め込みゲート領域５を有する電界効果トランジスタ１において、前記化合物半導体基体１９に埋め込みゲート領域５の両側に隣接する凹部６Ｌ、６Ｒを設けることを特徴とする。
【選択図】図１

Description

本発明は、相互変調歪みを低減した電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備える半導体装置及び通信機器に関する。

携帯電話等の送受信機器においては、アンテナから送受信する高周波信号を切り替えるスイッチとして電界効果トランジスタ（以下FET：Field Effect Transistorという）が使用されている。この様なスイッチとして、例えばＧａＡｓ化合物半導体を用いた接合型電界効果トランジスタ（以下JFET：Junction type Field Effect Transistor）を多段に構成したシリーズスイッチ及びシャントスイッチが知られている。

図１３は、携帯電話等の通信機器の回路図を示し、図１４は、携帯電話等の通信機器におけるアンテナ１６１と送受信回路１６３との間に接続されるスイッチとなるスイッチ回路１６２を示している。図１３及び図１４に示すように、端子Ｐ１は送受信回路１６３へ接続され、端子Ｐ２がアンテナ１６１へ接続される。端子Ｐ１とＧＮＤとの間にはＪＦＥＴからなるトランジスタＴ１、Ｔ２及びＴ３を直列に接続してシャント回路１０１を構成している。また、端子Ｐ１と端子Ｐ２との間にはＪＦＥＴからなるトランジスタＴ４、Ｔ５及びＴ６を直列に接続してスルー回路１０２を構成している。トランジスタＴ１、Ｔ２及びＴ３の各ゲートは抵抗Ｒ５〜Ｒ７を介して制御端子Ｓ１に、また、トランジスタＴ４、Ｔ５及びＴ６の各ゲートは抵抗Ｒ１２〜Ｒ１４を介して制御端子Ｓ２にそれぞれ接続されている。また、各トランジスタの接続点は、抵抗Ｒ１〜Ｒ４及び抵抗Ｒ８〜Ｒ１１を介して基板バイアス用の端子Ｂ１及び端子Ｂ２に電気的に接続し、一定電圧を与えて安定するように構成されている（例えば、特許文献１参照）。

端子Ｐ１に接続される送受信回路１６３により特定周波数の信号の送受信を行う場合には、スルー回路１０２の制御端子Ｓ２にオン電圧を与え、トランジスタＴ４、Ｔ５及びＴ６をオンさせる。一方、シャント回路１０１の制御端子Ｓ１にはオフ電圧を与え、トランジスタＴ１、Ｔ２及びＴ３をオフさせる。また、周波数帯域や通信モードを切り替えて他の送受信回路１６３により送受信を行う場合には、スルー回路１０２の制御端子Ｓ２にオフ電圧を与えてトランジスタＴ４、Ｔ５及びＴ６をオフして遮断し、同時にシャント回路１０１の制御端子Ｓ１にはオン電圧を与えて端子Ｐ１に入力する高周波信号をＧＮＤへ落とす。これにより、端子Ｐ２から入力する信号を端子Ｐ１側へ伝達しないようにしている。
特開２００５−３２３０３０号公報

しかし、上述したスイッチでは、比較的大きな電力の高周波信号に対してオン抵抗が低くオフ抵抗が高く、かつ、伝達する信号の相互変調歪（以下IMD：Inter Modulation Distortion）をできるだけ低くすることが要求されている。すなわち、これらのスイッチを構成するトランジスタは、比較的大きな電力の高周波信号に対してオン抵抗が小さいこと、オフのときに他の帯域での送受信時の信号やアンテナから入力する妨害信号に対して信号の漏れが小さいこと、送受信時のＩＭＤを極力低減する必要があった。

本発明は、上述の点に鑑み、ＩＭＤを低減させることができる電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備えた半導体装置及び通信機器を提供するものである。

請求項１に記載の発明は、化合物半導体基体のゲート形成領域に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタの製造方法において、前記ゲート形成領域の両側に隣接する凹部を前記化合物半導体基体に形成する凹部形成工程と、前記ゲート形成領域に自己整合的に前記埋め込みゲート領域を形成するゲート形成工程を有することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記ゲート形成工程は、前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜を平坦化する工程と、前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有することを特徴とする。

また、請求項３に記載の発明は、請求項１に記載の発明において、前記ゲート形成工程は、前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成し、前記フォトレジスト膜と前記絶縁膜とを順次エッチングして前記絶縁膜を平坦化する工程と、前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有することを特徴とする。

また、請求項４に記載の発明は、請求項１に記載の発明において、前記凹部形成工程は、前記化合物半導体基体に前記不純物をドーピングして不純物層を形成する工程と、前記ゲート形成領域の両側の前記不純物層をエッチングして前記凹部を形成する工程とを有し、前記ゲート形成領域の前記不純物層を前記埋め込みゲート領域とすることを特徴とする。

また、請求項５に記載の発明は、請求項１に記載の発明において、前記凹部形成工程は、前記化合物半導体基体に犠牲層を形成する工程と、前記犠牲層を選択的にエッチングして前記ゲート形成領域の両側に隣接する開口を形成する工程と、前記開口を介して前記化合物半導体基体をエッチングすることにより前記凹部を形成する工程とを有し、前記ゲート形成工程は、前記ゲート形成領域上の前記犠牲層であるゲート犠牲層以外の前記犠牲層を選択的に除去して、前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜を平坦化して前記ゲート犠牲層を露出させる工程と、前記ゲート犠牲層を除去してゲート形成開口を形成する工程と、前記ゲート形成開口を介して前記化合物半導体基体に不純物をドーピングして前記ゲート領域を形成する工程とを有することを特徴とする。

また、請求項６に記載の発明は、化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタにおいて、前記埋め込みゲート領域の両側に隣接する凹部を前記化合物半導体基体に設けていることを特徴とする。

また、請求項７に記載の発明は、化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、前記電界効果トランジスタは、前記埋め込みゲート領域の両側に隣接する凹部を前記化合物半導体基体に設けていることを特徴とする。

また、請求項８に記載の発明は、他の通信機器との間で信号の送信又は受信を行う通信機器において、前記他の通信機器に対して前記信号の送信又は受信を通信ポートを介して行う通信手段と、前記通信手段と前記通信ポートとの間に配置され、前記信号の通過及び遮断を制御するスイッチとを備え、前記スイッチは電界効果トランジスタを有しており、前記電界効果トランジスタは、化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有し、前記化合物半導体基体に、前記埋め込みゲート領域の両側に隣接する凹部を設けたことを特徴とする。

本発明によれば、電界効果トランジスタにおいて、埋め込みゲート領域に対して凹部を隣接して形成することによって、ＩＭＤを改善できる。また、化合物半導体基体の埋め込みゲート領域の近傍をエッチングして凹部を形成することで、ゲート電極の傘部分とチャネル層との間で形成されるゲート周りの寄生容量も減らすことができ、利得の向上にも寄与することが可能である。

また、本発明の電界効果トランジスタの製造方法によれば、化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタの製造方法において、化合物半導体基体に、ゲート形成領域の両側に隣接する凹部を形成する凹部形成工程と、埋め込みゲート形成領域に自己整合的にゲート領域を形成するゲート形成工程を有し、ゲート・ドレイン間及びゲート・ソース間をエッチングして凹部を形成するので、フォトリソグラフィ法による合わせ精度の制約を受けることなく、両側に凹部を隣接して自己整合的に埋め込みゲート領域を形成することが可能であり、効果的にＩＭＤを改善できる。

本実施の形態に係る電界効果トランジスタは、化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタにおいて、化合物半導体基体に、埋め込みゲート領域の両側に隣接する凹部を設けている。

このように、埋め込みゲート領域に対して凹部を隣接して形成することによって、ＩＭＤを改善できる。また、化合物半導体基体の埋め込みゲート領域の近傍をエッチングして凹部を形成することで、ゲート電極の傘部分とチャネル層との間で形成されるゲート周りの寄生容量も減らすことができ、利得の向上にも寄与することが可能である。

本実施の形態に係る電界効果トランジスタは、例えば、スイッチとして半導体装置に形成されるものである。この電界効果トランジスタをスイッチとして、通信機器などに用いることより、スイッチに起因する信号の歪みの発生を減少させ、受信回路の誤動作を減少することができる。

本実施の形態に係る電界効果トランジスタの製造方法としては、埋め込みゲート領域を形成するゲート形成領域の両側に隣接する凹部を前記化合物半導体基体に形成する凹部形成工程と、前記ゲート形成領域に自己整合的に前記埋め込みゲート領域を形成するゲート形成工程を有する製造方法が好適である。

この製造方法によれば、両側に凹部を隣接した埋め込みゲート領域を自己整合的に形成するので、フォトリソグラフィ法による合わせ精度の制約を受けることなく、埋め込みゲート領域に対して凹部を隣接して形成することが可能であり、効果的にＩＭＤを改善できる。また、埋め込みゲート領域の近傍の化合物半導体基体をエッチングして凹部を設けることで、ゲート電極の傘部分とチャネル層との間で形成されるゲート周りの寄生容量も減らすことができ、利得の向上にも寄与することが可能である。さらに両側が凹部に隣接するように埋め込みゲート領域が自己整合プロセスで位置決めされるので、合わせズレによって生じていた特性不具合などを防止することができ、歩留まりを向上することができる。

ここで、上記凹部形成工程及びゲート形成工程を有する製造方法として、具体的に以下の第１〜第４の製造方法がさらに好適である。

また、第１の製造方法は、前記ゲート形成工程が、前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜を平坦化する工程と、前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する製造方法である。

また、第２の製造方法は、前記ゲート形成工程が、前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジスト膜を形成し、前記フォトレジスト膜と前記絶縁膜とを順次エッチングして前記絶縁膜を平坦化する工程と、前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する製造方法である。

また、第３の製造方法は、前記凹部形成工程が、前記化合物半導体基体に前記不純物をドーピングして不純物層を形成する工程と、前記ゲート形成領域の両側の前記不純物層をエッチングして前記凹部を形成する工程とを有し、前記ゲート形成領域の前記不純物層を前記埋め込みゲート領域とする製造方法である。

第４の製造方法は、前記凹部形成工程が、前記化合物半導体基体に犠牲層を形成する工程と、前記犠牲層を選択的にエッチングして前記ゲート形成領域の両側に隣接する開口を形成する工程と、前記開口を介して前記化合物半導体基体をエッチングすることにより前記凹部を形成する工程とを有し、さらに、前記ゲート形成工程が、前記ゲート形成領域上の前記犠牲層であるゲート犠牲層以外の前記犠牲層を選択的に除去して、前記化合物半導体基体上に絶縁膜を形成する工程と、前記絶縁膜を平坦化して前記ゲート犠牲層を露出させる工程と、前記ゲート犠牲層を除去してゲート形成開口を形成する工程と、前記ゲート形成開口を介して前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する製造方法である。

以下、図面を参照して本発明の実施の形態を説明する。

まず、本実施の形態に係る電界効果トランジスタについて、詳細に説明する。図１は、本実施の形態に係る電界効果トランジスタを示す構成図である。

本実施の形態に係る電界効果トランジスタ１は、半絶縁基板２０にエピタキシャル成長したチャネル層２１と化合物半導体基板２２とを積層した化合物半導体基体１９に、両側に凹部６Ｌ、６Ｒを隣接した埋め込みゲート領域５を形成して設ける。

例えば、半絶縁基板２０はＧａＡｓ層、チャネル層２１はＩｎＧａＡｓ層、化合物半導体基板２２はＡｌＧａＡｓ層でそれぞれ形成することができる。チャネル層は、エピタキシャル成長によって、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどからなる層で形成する。

図２（Ａ）は、埋め込みゲート領域の両側に凹部を設けた場合、縦軸を２次相互変調歪み、横軸をゲート電位とした特性図である。なお、図２（Ｂ）は、本実施の形態に係る電界効果トランジスタの構成図である。間隔ＥＴは、埋め込みゲート領域の端部から凹部の端部までの距離である。線ａはＥＴ＝０．０５μｍ、線ｂはＥＴ＝０．１μｍ、線ｃは凹部なしの場合（従来の電界効果トランジスタ構造）を示す。

本実施の形態に係る電界効果トランジスタでは、埋め込みゲート領域の両側に隣接する凹部を設けているが、従来構造の凹部を設けていない場合の特性（図２（Ａ） 線ｃ）と比べて、埋め込みゲート領域に隣接して、さらに凹部を設けている場合の特性（図２（Ａ）線ａ、線ｂ）の方がよりよい特性が得られている。間隔ＥＴが短くなればなるほど、特性が向上する。埋め込みゲート領域の両側に凹部が隣接するとは、ＩＭＤを向上する最適な位置関係であり、自己整合プロセスで作成可能な最短な距離ＥＴの間隔をいう。

本実施の形態に係る電界効果トランジスタ１によれば、フォトリソグラフィ法による合わせ精度の制約を受けることなく、凹部６Ｌ、６Ｒ（リセスエッチング領域）を隣接した埋め込みゲート領域５を自己整合的に形成することが可能であり、効果的にＩＭＤを改善することができる。また、化合物半導体基板２２の埋め込みゲート領域５の近傍をエッチングして凹部６Ｌ、６Ｒを形成することで、ゲート電極２の傘部分とチャネル層２１との間で形成されるゲート周りの寄生容量も減らすことができ、利得の向上にも寄与することが可能である。

次に、電界効果トランジスタ１の製造方法について図面を参照して具体的に説明する。

この電界効果トランジスタ１の製造方法は、埋め込みゲート領域となるゲート形成領域の両側に隣接する凹部を化合物半導体基体１９に形成する凹部形成工程と、前記ゲート形成領域に自己整合的に前記埋め込みゲート領域を形成するゲート形成工程を含んでいる。この凹部形成工程及びゲート形成工程を有する製造方法として、例えば、以下に示す第１〜第４の製造方法がある。

まず、第１の製造方法を説明する。図３〜図６は、本実施の形態に係る電界効果トランジスタの第１の製造方法の工程図を示す。

先ず、図３（Ａ）に示すように、化合物半導体基体１９は、半絶縁基板２０上に、エピタキシャル成長させたエピ層であるチャネル層２１と電界効果トランジスタ１を形成する化合物半導体基板２２と犠牲層２３の順に積層される。エピ層は、所望のデバイス構造が得られるよう形成する。例えば、半絶縁基板２０はＧａＡｓ層、チャネル層はＩｎＧａＡｓ層、化合物半導体基板２２はＡｌＧａＡｓ層、犠牲層２３はＧａＡｓ層でそれぞれ形成することができる。化合物半導体基板２２のＡｌＧａＡｓ層を１５０ｎｍ程度、犠牲層２３のＧａＡｓ層を３００ｎｍ程度の膜厚で成膜する。チャネル層は、エピタキシャル成長によって、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどからなる層で形成する。

次に、図３（Ｂ）に示すように、犠牲層２３上にフォトレジスト２４を塗布して、フォトリソグラフィ法により、そのフォトレジスト２４に埋め込みゲート領域となるゲート形成領域に隣接する凹部となるリセスエッチング領域上を開口した開口部１０Ｌ、１０Ｒを備えるレジストマスク２４ａを形成する。

次に、図３（Ｃ）に示すように、レジストマスク２４ａに用いて、例えば、クエン酸等のウェットエッチングまたはＲＩＥ（Reactive Ion Etching）などのドライエッチングにより、犠牲層２３のみを選択的にエッチングする。この選択的に形成された犠牲層２３のうち、ゲート形成領域上の犠牲層２３をゲート犠牲層１１とする。

次に、図３（Ｄ）に示すように、犠牲層２３のエッチング開口をマスクにして、犠牲層２３の下の化合物半導体基板２２をドライエッチングで選択的にエッチングして、凹部６Ｌ、６Ｒを形成する。例えば、凹部の深さは、１００ｎｍ程度とする。

次に、図３（Ｅ）に示すように、レジストマスク２４ａをアッシングなどにより除去する。

次に、図３（Ｆ）に示すように、フォトリソグラフィ法により、フォトレジスト２４を塗布して、凹部６Ｌ、６Ｒの間に残った犠牲層すなわちゲート犠牲層１１のみを覆うように、レジストマスク２４ｂを形成する。

次に、図４（Ｇ）に示すように、レジストマスク２４ｂをマスクにして、ゲート犠牲層１１を残置し、残りの犠牲層２３をウェットまたはドライエッチングにより選択的に除去する。

次に、図４（Ｈ）に示すように、レジストマスク２４ｂをウェットまたはドライエッチングにより除去する。このとき、凹部６Ｌ、６Ｒの間にゲート犠牲層１１が化合物半導体基板２２に残置される。

次に、図４（Ｉ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、化合物半導体基板及びゲート犠牲層並び２つの凹部に堆積するように層間絶縁膜２５を形成する。層間絶縁膜２５は、２つの凹部６Ｌ、６Ｒと突出したゲート犠牲層１１を転写した凹凸形状となる。例えば、層間絶縁膜２５はＳｉＮなどを膜厚３００ｎｍ程度で成膜する。

次に、図４（Ｊ）に示すように、凹凸形状の層間絶縁膜２５を、ＣＭＰ(Chemical Mechanical Polishing)法などによりゲート犠牲層１１が露出するように研削・平坦化する。例えば、研磨・平坦化後の層間絶縁膜２５の膜厚は２５０ｎｍ程度とする。

次に、図４（Ｋ）に示すように、ゲート犠牲層１１をウェットエッチングまたはドライエッチングにより選択的に除去する。ゲート犠牲層を除去した位置にゲート形成開口部１３が形成される。すなわち、このゲート形成開口部１３は、２つの凹部６Ｌ、６Ｒのちょうど真中に形成される。

次に、図４（Ｌ）に示すように、例えば拡散やイオンプランテーション技術により、不純物をゲート形成開口部１３より化合物半導体基板２２に拡散させて、自己整合的に埋め込みゲート領域５を形成する。例えば、Ｚｎ等のＰ型原子をゲート形成開口部１３より化合物半導体基板２２に拡散させ、埋め込みゲート領域５を形成する。

次に、図５（Ｍ）に示すように、蒸着またはスパッタにより、層間絶縁膜２５及び埋め込みゲート領域５の全面に金属膜２６を形成する。例えば金属膜２６は、Ｔｉ／Ｐｔ／Ａｕなどを成膜する。

次に、図５（Ｎ）に示すように、フォトリソグラフィ法により、フォトレジスト２４を塗布して、パターニングして、ゲート電極を形成する部分に選択的にレジストマスク２４ｃを形成する。

次に、図５（Ｏ）に示すように、レジストマスク２４ｃをマスクにして、金属膜２６をイオンミリングまたはドライエッチング等を用い選択的にエッチングしてゲート電極２を形成する。このゲート電極２は、埋め込みゲート領域の取出し電極となり、層間絶縁膜２５上に張り出した傘状の形状となる。

次に、図５（Ｐ）に示すように、レジストマスク２４ｃをウェットエッチングまたはドライエッチングにより選択的に除去する。

次に、図５（Ｑ）に示すように、ＣＶＤ等により層間絶縁膜２５及びゲート電極２上の全面にさらに層間絶縁膜２７を成膜する。例えば、層間絶縁膜２７はＳｉＮやＳｉＯ２等を膜厚１００ｎｍ程度で成膜する。

次に、図５（Ｒ）に示すように、フォトリソグラフィ法により、フォトレジスト２４を塗布しパターニング形成して、ソース電極及びドレイン電極を形成する部分に開口１４Ｓ、１４Ｄを設けたレジストマスク２４ｄを形成する。

次に、図６（Ｓ）に示すように、レジストマスク２４ｄをマスクに用いて、ウェットエッチングまたはドライエッチングにて開口１４Ｓ、１４Ｄを介して層間絶縁膜２７及び層間絶縁膜２５を選択的にエッチング除去することにより、ソース電極及びドレイン電極となる各開口１４Ｓ、１４Ｄを形成する。

次に、図６（Ｔ）に示すように、レジストマスク２４ｄを残したままスパッタ、蒸着などにより、レジストマスク２４ｄ上及び開口１４Ｓ、１４Ｄを介して金属膜２８を形成する。例えば、金属膜は、ＡｕＧｅ／Ｎｉなどを成膜する。

次に、図６（Ｕ）に示すように、リフトオフによりレジストマスク２４ｄ及びレジストマスク２４ｄ上に形成された金属膜２８を除去して、ソース電極３、ドレイン電極４が形成される。埋め込みゲート領域５に隣接する凹部６Ｌ、６Ｒを備える本実施の形態に係る電界効果トランジスタ１が得られる。

図７は、図６（Ｕ）の本実施の形態に係る電界効果トランジスタのソース電極及びドレイン電極をオーミック電極とした構成図である。
図６（Ｕ）に示した、本実施の形態に係る電界効果トランジスタ１を４００度程度の熱処理により、ソース電極３’の金属膜及びドレイン電極４’の金属膜とが化合物半導体基板２２と合金化してオーミック電極となる。オーミック電極を備えた本実施の他の形態の電界効果トランジスタ４１が得られる。

次に、第２の製造方法を説明する。図８は、本実施の形態に係る電界効果トランジスタの第２の製造方法を示す工程図である。図８は、図３〜図６と同一符号を付して説明する。

図８（Ａ）に示すように、半絶縁基板２０上にチャネル層２１と化合物半導体基板２２を順次積層して化合物半導体基体１９を形成する。フォトリソグラフィ技術により、化合物半導体基板２２をドライエッチングで選択的にエッチングして、凹部６Ｌ、６Ｒを形成する。例えば、凹部の深さは、１００ｎｍ程度とする。チャネル層２１は、所望のデバイス構造が得られるよう形成する。例えば、半絶縁基板２０はＧａＡｓ層、チャネル層はＩｎＧａＡｓ層、化合物半導体基板２２はＡｌＧａＡｓ層でそれぞれ形成することができる。化合物半導体基板２２のＡｌＧａＡｓ層を１５０ｎｍ程度の膜厚で成膜する。チャネル層は、エピタキシャル成長によって、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどからなる層で形成する。

次に、図８（Ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、化合物半導体基板２２上に絶縁膜２５ａを成膜する。例えば、絶縁膜２５ａは、ＳｉＮ、ＳｉＯ２などで凹部が埋設する膜厚に成膜する。例えば、絶縁膜２５ａはＳｉＮなどを膜厚３００ｎｍ程度で成膜する。

次に、図８（Ｃ）に示すように、絶縁膜２５ａの凹凸形状を、ＣＭＰ(Chemical Mechanical Polishing)法などにより研削・平坦化する。このとき埋め込みゲート領域となるゲート形成領域が露出しない程度まで研磨・平坦化する。

次に、図８（Ｄ）に示すように、フォトリソグラフィ法とエッチング技術により、フォトレジスト２４を絶縁膜２５ａ上に塗布した後、パターニングすることで、ゲート形成領域となる上方の絶縁膜２５ａとレジストマスク２４ｅにゲート形成開口部１３が形成される。すなわち絶縁膜２５ａは、凹部６Ｌ、６Ｒの間のちょうど真中にゲート形成開口部１３が形成される。

次に、図８（Ｅ）に示すように、アッシング技術により、レジストマスク２４ｅを除去する。イオンプランテーション法により、不純物をゲート形成開口部１３より化合物半導体基板２２に拡散させて、自己整合的に埋め込みゲート領域５を形成する。このとき、埋め込みゲート領域５を形成する以外の部分は、絶縁膜２５ａで覆われている。例えば、Ｚｎ等のｐ型原子をゲート形成開口部１３より化合物半導体基板２２に拡散させ、埋め込みゲート領域５を形成する。図示せずも、さらにＣＶＤ（Chemical Vapor Deposition）法等により、層間絶縁膜２５を成膜した後、フォトリソグラフィ法及びエッチング技術により、埋め込みゲート領域上の開口を形成する。次に蒸着またはスパッタにより、層間絶縁膜２５及び埋め込みゲート領域５の全面に金属膜を形成する。例えば金属膜は、Ｔｉ／Ｐｔ／Ａｕなどを成膜する。フォトリソグラフィ法とエッチング技術により、金属膜をイオンミリングまたはドライエッチング等を用い選択的にエッチングしてゲート電極２を形成する。ＣＶＤ等により層間絶縁膜２５及びゲート電極２上の全面にさらに層間絶縁膜２７を成膜する。例えば、層間絶縁膜２７はＳｉＮやＳｉＯ２等を所要の膜厚に成膜する。フォトリソグラフィ法により、フォトレジスト２４を塗布して、パターニングして、ソース電極及びドレイン電極を形成する部分の開口を設けたレジストマスクを形成する。レジストマスクをマスクに用いて、ウェットエッチングまたはドライエッチングにて開口を通して層間絶縁膜２７及び層間絶縁膜２５を選択的にエッチング除去することにより、ソース電極及びドレイン電極となる各開口部を形成する。レジストマスクを残したままスパッタ、蒸着などにより、レジストマスク上及び開口を介して金属膜を成膜する。例えば、金属膜は、ＡｕＧｅ／Ｎｉなどを成膜する。さらにリフトオフによりレジストマスク上に形成された金属膜を除去する。

次に、図８（Ｆ）に示すように、化合物半導体基板２２上にソース電極３、ドレイン電極４と、傘形状のゲート電極２が形成される。埋め込みゲート領域５に隣接する凹部６Ｌ、６Ｒを備える本実施の形態に係る電界効果トランジスタ１が得られる。

次に、第３の製造方法を説明する。図９は、本実施の形態に係る電界効果トランジスタの第３の製造方法を示す工程図である。図９は、図３〜図６と同一符号を付して説明する。

図９（Ａ）に示すように、半絶縁基板２０上にチャネル層２１と化合物半導体基板２２を順次積層して化合物半導体基体１９を形成する。フォトリソグラフィ法により、化合物半導体基板２２をドライエッチングで選択的にエッチングして、凹部６Ｌ、６Ｒを形成する。例えば、凹部の深さは、１００ｎｍ程度とする。チャネル層２１は、所望のデバイス構造が得られるよう形成する。例えば、半絶縁基板２０はＧａＡｓ層、チャネル層はＩｎＧａＡｓ層、化合物半導体基板２２はＡｌＧａＡｓ層でそれぞれ形成することができる。化合物半導体基板２２のＡｌＧａＡｓ層を１５０ｎｍ程度の膜厚で成膜する。チャネル層は、エピタキシャル成長によって、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどからなる層で形成する。

次に、図９（Ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、化合物半導体基板２２上に絶縁膜２５ａを形成する。絶縁膜２５ａは、２つの凹部６Ｌ、６Ｒを転写した凹凸形状となる。フォトリソグラフィ法によりフォトレジスト２４を塗布してレジストマスク２４ｆを形成する。例えば、絶縁膜２５ａは、ＳｉＮ、ＳｉＯ２などで凹部が埋設する膜厚に成膜する。例えば、絶縁膜２５ａはＳｉＮなどを膜厚３００ｎｍ程度で成膜する。フォトレジスト２４は、粘度の低いもので形成する。例えば、フォトレジストの粘度は２０ｃｐｓ以下とする。このときフォトレジスト２４は粘度が低いので高さの低い領域（凹部上の領域）には厚く、高さの高い領域には薄く形成される。

次に、図９（Ｃ）に示すように、絶縁膜２５ａを、レジストマスク２４ｆと絶縁膜２５ａの選択比が例えば１：１のドライエッチングにより研削・平坦化する。このとき埋め込みゲート領域となるゲート形成領域が露出しない程度まで研削・平坦化する。凹部６Ｌ、６Ｒ及び埋め込みゲート領域５を形成する凸部は、絶縁膜２５ａで埋没している。

次に、図９（Ｄ）に示すように、フォトリソグラフィ法とエッチング技術により、フォトレジスト２４を絶縁膜２５ａ上に塗布した後、パターニング形成することで、ゲート形成領域の上の絶縁膜２５ａとレジストマスク２４ｇにゲート形成開口部１３が形成される。すなわち絶縁膜２５ａは、凹部６Ｌ、６Ｒの間のちょうど真中にゲート形成開口部１３が形成される。

次に、図９（Ｅ）に示すように、アッシング技術により、レジストマスク２４ｇを除去する。イオンプランテーション法により、不純物をゲート形成開口部１３より化合物半導体基板２２に拡散させて、自己整合的に埋め込みゲート領域５を形成する。このとき、埋め込みゲート領域５を形成する以外の部分は、絶縁膜２５ａで覆われている。例えば、Ｚｎ等のｐ型原子をゲート形成開口部１３より化合物半導体基板２２に拡散させ、埋め込みゲート領域５を形成する。図示せずも、さらにＣＶＤ（Chemical Vapor Deposition）法等により、層間絶縁膜２５を成膜した後、フォトリソグラフィ法及びエッチング技術により、埋め込みゲート領域上の開口を形成する。次に蒸着またはスパッタにより、層間絶縁膜２５及び埋め込みゲート領域５の全面に金属膜を形成する。例えば金属膜は、Ｔｉ／Ｐｔ／Ａｕなどを成膜する。フォトリソグラフィ法とエッチング技術により、金属膜をイオンミリングまたはドライエッチング等を用い選択的にエッチングしてゲート電極２を形成する。ＣＶＤ等により層間絶縁膜２５及びゲート電極２上の全面にさらに層間絶縁膜２７を成膜する。例えば、層間絶縁膜２７はＳｉＮやＳｉＯ２等を所要の膜厚に成膜する。フォトリソグラフィ法により、フォトレジスト２４を塗布して、パターニングして、ソース電極及びドレイン電極を形成する部分の開口を設けたレジストマスクを形成する。レジストマスクをマスクに用いて、ウェットエッチングまたはドライエッチングにて開口を介して層間絶縁膜２７及び層間絶縁膜２５を選択的にエッチング除去することにより、ソース電極及びドレイン電極となる各開口部を形成する。レジストマスクを残したままスパッタ、蒸着などにより、レジストマスク上及び開口を介して金属膜を成膜する。例えば、金属膜は、ＡｕＧｅ／Ｎｉなどを成膜する。さらにリフトオフによりレジストマスク上に形成された金属膜を除去する。

次に、図９（Ｆ）に示すように、化合物半導体基板２２上にソース電極３、ドレイン電極４と、傘形状のゲート電極２が形成される。埋め込みゲート領域５に隣接する凹部６Ｌ、６Ｒを備える本実施の形態に係る電界効果トランジスタ１が得られる。

次に、第４の製造方法を説明する。図１０は、本実施の形態に係る電界効果トランジスタの第４の製造方法の工程図である。図１０は、図３〜図６と同一符号を付して説明する。

先に、半絶縁基板２０上にチャネル層２１と化合物半導体基板２２を順次積層して化合物半導体基体１９を形成し、図１０（Ａ）に示すように、化合物半導体基板２２にゲート埋め込み領域となる不純物をイオンインプランテーションや熱拡散を用いて不純物層２９を形成する。

図１０（Ｂ）に示すように、フォトリソグラフィ法およびエッチング法により、フォトレジスト２４を塗布しパターニング形成した後、フォトレジスト２４は、埋め込みゲート領域となるゲート形成領域に隣接する凹部上を開口した開口部を備えるレジストマスク２４ｈに形成される。開口部を通して不純物層２９をエッチングすることにより２つの凹部６Ｌ、６Ｒを形成する。この凹部６Ｌ、６Ｒは、埋め込みゲート領域５に隣接するように形成される。凹部６Ｌ、６Ｒの深さは不純物層がなくなる程度である。例えば、深さは、不純物層の濃度が１Ｅ−１５ｃｍ−３以下になる。

図１０（Ｃ）に示すように、フォトリソグラフィ法およびエッチング技術により、埋め込みゲート領域５を覆うようにパターニング形成してレジストマスク２４ｉを形成した後、イオンインプランテーション技術により、化合物半導体基体１９上のソース領域３３とドレイン領域３４を不純物層２９よりも濃い濃度で形成する。

図１０（Ｄ）に示すように、図示せずもレジストマスク２４ｉを除去した後、ＣＶＤ（Chemical Vapor Deposition）法等により、層間絶縁膜２５を形成し、ＣＭＰ(Chemical Mechanical Polishing)法などにより研削・平坦化する。フォトレジスト法及びエッチング技術により、フォトレジスト２４を層間絶縁膜２５上に塗布した後、パターニング形成することで、ゲート形成領域の上の層間絶縁膜２５とレジストマスクにゲート形成開口部が形成される。アッシング技術により、レジストマスクを除去する。さらに蒸着またはスパッタにより、層間絶縁膜２５及び埋め込みゲート領域５の全面に金属膜を形成する。例えば金属膜は、Ｔｉ／Ｐｔ／Ａｕなどを成膜する。フォトリソグラフィ法とエッチング技術により、金属膜をイオンミリングまたはドライエッチング等を用い選択的にエッチングしてゲート電極２を形成する。ＣＶＤ等により層間絶縁膜２５及びゲート電極２上の全面にさらに層間絶縁膜２７を成膜する。例えば、層間絶縁膜はＳｉＮやＳｉＯ２等を所要の膜厚に成膜する。フォトリソグラフィ法により、フォトレジスト２４を塗布して、パターニングして、ソース電極及びドレイン電極を形成する部分の開口を設けたレジストマスクを形成する。レジストマスクをマスクに用いて、ウェットエッチングまたはドライエッチングにて開口を介して層間絶縁膜２７及び層間絶縁膜２５を選択的にエッチング除去することにより、ソース電極及びドレイン電極となる各開口部を形成する。レジストマスクを残したままスパッタ、蒸着などにより、レジストマスク上及び開口を介して金属膜を成膜する。例えば、金属膜は、ＡｕＧｅ／Ｎｉなどを成膜する。さらにリフトオフによりレジストマスク上に形成された金属膜を除去する。埋め込みゲート領域５に隣接する凹部６Ｌ、６Ｒを備える本実施の形態に係る電界効果トランジスタ５１が得られる。

電界効果トランジスタとしては、高電子移動度トランジスタ（HEMT：High Electron Mobility Transistor）あるいは、接合型高電子移動度トランジスタ（JHEMT：Junction High Electron Mobility Transistor）などがある。

次に、電界効果トランジスタであるＦＥＴを備えた半導体スイッチ回路（スイッチの一例に相当）と複数の半導体スイッチ回路（半導体装置の一例に相当）を説明する。高周波信号の導通及び遮断を行うための半導体スイッチ回路の使用例について、図１２を用いて説明する。図１１は、通信に使用する複数の電波のバンドを切り換えることが可能な携帯電話機（通信機器の一例に相当）の送受信部分のブロック図である。

図１１に示す携帯電話機は、ＧＳＭ（Global System for Mobile Communications）で使用する電波のバンドと、ＷＣＤＭＡ（Wideband Code Division Multiple Access）の電波のバンドとを切り換える部分に、半導体スイッチ回路ＳＷ１〜ＳＷ３を備えている。半導体スイッチ回路ＳＷ１〜ＳＷ３は、電波の送受信を行うアンテナ４０（通信ポートの一形態）と、デュプレクサ４２との間に設けてある。

携帯電話機において、ＷＣＤＭＡの周波数バンドを利用して情報の送受信を行う場合には、半導体スイッチ回路ＳＷ１を導通状態に設定し、アンテナ４０とデュプレクサ４２とを導通させる。

半導体スイッチ回路ＳＷ１を導通状態に設定する場合には、例えば半導体スイッチ回路４８ａのゲート電圧（Ｖｇ１０）をローに設定して、半導体スイッチ回路４８ａのＦＥＴ１のドレインＤとＦＥＴ４のソースＳ間をハイインピーダンス状態にするとともに、半導体スイッチ回路４９ａのゲート電圧（Ｖｇ１１）をハイに設定して半導体スイッチ回路４９ａのドレインＤ−ソースＳ間をローインピーダンス状態にして、アンテナ４０とデュプレクサ４２との間を導通させる。

一方、使用しないＧＳＭの周波数バンドの半導体スイッチ回路ＳＷ２及びＳＷ３は、遮断状態に設定する。例えば半導体スイッチ回路ＳＷ２を遮断状態に設定する場合には、半導体スイッチ回路４８ｂのゲート電圧（Ｖｇ２０）をハイに設定して、半導体スイッチ回路４８ｂのドレインＤ−ソースＳ間をローインピーダンス状態にするとともに、半導体スイッチ回路４９ｂのゲート電圧（Ｖｇ２１）をローに設定して半導体スイッチ回路４９ｂのドレインＤ−ソースＳ間をハイインピーダンス状態にし、ＧＳＭ用の回路をアンテナ４０から遮断するとともに、ＧＳＭ用のデュプレクサ（図示せず）の入力端子をアースに短絡させることによって入力信号を遮断する。また、半導体スイッチ回路ＳＷ３も同様に遮断状態に設定しておく。

デュプレクサ４２は、パワーアンプ４６（送信用の通信手段の一形態）が出力する周波数１．９５ＧＨｚのＷＣＤＭＡの送信信号Ｔｘをアンテナ４０に伝達し、アンテナ４０から受信した２．１４ＧＨｚのＷＣＤＭＡの受信信号Ｒｘをローノイズアンプ４４（受信用の通信手段の一形態）に伝達する機能を有するものであり、例えばトラップフィルタを用いて周波数毎に信号を分岐させる。なお、図１１に示した実施形態では、信号の送受信を行う通信ポートとしてアンテナ４０を用いているが、通信ポートはアンテナ４０に限定するものではなく、有線の通信を行う場合には、有線の通信ポートを用いることができる。

図１２に、本発明の実施の形態に係る半導体装置に相当する半導体スイッチ回路ＳＷ１の構成例を示す。図１２に示す半導体スイッチ回路ＳＷ１のＲＦ０端子は、図１１に示したようにアンテナ４０に接続する。また、ＲＦ１端子は、デュプレクサ４２に接続する。

図１２に示す例では、振幅の大きな信号を遮断し、ドレインＤ−ソースＳ間に存在する静電容量を少なくするために、スルーＦＥＴとして機能する半導体スイッチ回路４９ａ、及びシャントＦＥＴとして機能する半導体スイッチ回路４８ａを複数段（４段）直列に接続したＦＥＴで構成している。また、半導体スイッチ回路４９ａを構成するＦＥＴ５〜ＦＥＴ８のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路４９ａのゲートを構成している。また、半導体スイッチ回路４８ａを構成するＦＥＴ１〜ＦＥＴ４のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路４８ａのゲートを構成している。

本実施の形態に係る通信機器によれば、他の通信機器と信号の送信又は受信を行う通信機器（一形態として携帯電話機）において、信号の送信又は受信を行う通信手段と、他の通信機器に対して信号の送信又は受信を行う通信ポート（一形態としてアンテナ）と、通信手段と通信ポートとの間に配置され、信号の通過及び遮断を制御するスイッチ（一形態として半導体スイッチ回路）とを備え、スイッチは複数の電界効果トランジスタを有しており、電界効果トランジスタは化合物半導体基体１９に不純物をドーピングして形成した埋め込みゲート領域を有し、前記化合物半導体基体１９上に前記埋め込みゲート領域の両側に隣接する凹部を設けることにより、フォトリソグラフィ法による合わせ精度の制約を受けることなく、両側に凹部を隣接して自己整合的に埋め込みゲート領域を形成することできＩＭＤを改善できる。また、化合物半導体基板の埋め込みゲート領域の近傍をエッチングして凹部を形成することで、ゲート電極の傘部分とチャネル層との間で形成されるゲート周りの寄生容量も減らすことができ、利得の向上にも寄与することが可能である。よって、歪みの少ない高周波の信号を送信することができる。また、スイッチに起因する信号の歪みの発生を減少させることにより、送信及び受信回路の誤動作を減少することができる。

本発明の実施の形態における電界効果トランジスタの基本的な構成を示す図である。 （Ａ）電力−ゲート電位の特性を示す図である。（Ｂ）電界効果トランジスタの要部の構成を示す図である。 本発明の実施の形態における電界効果トランジスタの第１の製造工程を示す図（その１）である。 本発明の実施の形態における電界効果トランジスタの第１の製造工程を示す図（その２）である。 本発明の実施の形態における電界効果トランジスタの第１の製造工程を示す図（その３）である。 本発明の実施の形態における電界効果トランジスタの第１の製造工程を示す図（その４）である。 本発明の実施の形態における電界効果トランジスタの基本的な構成を示す図である。 本発明の実施の形態における電界効果トランジスタの第２の製造工程を示す図である。 本発明の実施の形態における電界効果トランジスタの第３の製造工程を示す図である。 本発明の実施の形態における電界効果トランジスタの第４の製造工程を示す図である。 本発明の実施の形態における通信機器の基本的な構成回路を示す図である。 本発明の実施の形態における半導体装置の回路接続を示す図である。 従来通信機器の基本的な構成を示す図である。 従来の半導体スイッチ回路の構成を示す図である。

符号の説明

１ 電界効果トランジスタ
２ ゲート電極
３ ソース電極
４ ドレイン電極
５ 埋め込みゲート電極
６Ｌ、６Ｒ 凹部
１０Ｌ、１０Ｒ 開口
１１ ゲート犠牲層
１３ ゲート形成開口部
１９ 化合物半導体基体
２０ 半絶縁基板
２１ チャネル層
２２ 化合物半導体基板
２４ フォトレジスト
２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｆ、２４ｇ、２４ｈ レジストマスク
２５ 層間絶縁膜
２７ 層間絶縁膜
２８ 金属膜
２９ 不純物層

Claims (8)

1. 化合物半導体基体のゲート形成領域に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタの製造方法において、
   前記ゲート形成領域の両側に隣接する凹部を前記化合物半導体基体に形成する凹部形成工程と、
   前記ゲート形成領域に自己整合的に前記埋め込みゲート領域を形成するゲート形成工程を有する
   ことを特徴とする電界効果トランジスタの製造方法。
2. 前記ゲート形成工程は、
   前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、
   前記絶縁膜を平坦化する工程と、
   前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、
   前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する
   ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
3. 前記ゲート形成工程は、
   前記ゲート形成領域の両側に隣接する凹部が形成された前記化合物半導体基体上に絶縁膜を形成する工程と、
   前記絶縁膜上にフォトレジスト膜を形成し、前記フォトレジスト膜と前記絶縁膜とを順次エッチングして前記絶縁膜を平坦化する工程と、
   前記ゲート形成領域上の前記絶縁膜にゲート形成開口を形成する工程と、
   前記ゲート形成開口から前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する
   ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
4. 前記凹部形成工程は、
   前記化合物半導体基体に前記不純物をドーピングして不純物層を形成する工程と、
   前記ゲート形成領域の両側の前記不純物層をエッチングして前記凹部を形成する工程とを有し、
   前記ゲート形成領域の前記不純物層を前記埋め込みゲート領域とする
   ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
5. 前記凹部形成工程は、
   前記化合物半導体基体に犠牲層を形成する工程と、
   前記犠牲層を選択的にエッチングして前記ゲート形成領域の両側に隣接する開口を形成する工程と、
   前記開口を介して前記化合物半導体基体をエッチングすることにより前記凹部を形成する工程とを有し、
   前記ゲート形成工程は、
   前記ゲート形成領域上の前記犠牲層であるゲート犠牲層以外の前記犠牲層を選択的に除去して、前記化合物半導体基体上に絶縁膜を形成する工程と、
   前記絶縁膜を平坦化して前記ゲート犠牲層を露出させる工程と、
   前記ゲート犠牲層を除去してゲート形成開口を形成する工程と、
   前記ゲート形成開口を介して前記化合物半導体基体に不純物をドーピングして前記埋め込みゲート領域を形成する工程とを有する
   ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
6. 化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタにおいて、
   前記埋め込みゲート領域の両側に隣接する凹部を前記化合物半導体基体に設けている
   ことを特徴とする電界効果トランジスタ。
7. 化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、
   前記電界効果トランジスタは、
   前記埋め込みゲート領域の両側に隣接する凹部を前記化合物半導体基体に設けている
   ことを特徴とする半導体装置。
8. 他の通信機器との間で信号の送信又は受信を行う通信機器において、
   前記他の通信機器に対して前記信号の送信又は受信を通信ポートを介して行う通信手段と、
   前記通信手段と前記通信ポートとの間に配置され、前記信号の通過及び遮断を制御するスイッチとを備え、
   前記スイッチは電界効果トランジスタを有しており、
   前記電界効果トランジスタは、
   化合物半導体基体に不純物をドーピングして形成した埋め込みゲート領域を有し、前記化合物半導体基体に、前記埋め込みゲート領域の両側に隣接する凹部を設けた
   ことを特徴とする通信機器。

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