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WO2013011617A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2013011617A1
WO2013011617A1 PCT/JP2012/003435 JP2012003435W WO2013011617A1 WO 2013011617 A1 WO2013011617 A1 WO 2013011617A1 JP 2012003435 W JP2012003435 W JP 2012003435W WO 2013011617 A1 WO2013011617 A1 WO 2013011617A1
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WO
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gate electrode
nitride semiconductor
semiconductor layer
layer
electrode
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PCT/JP2012/003435
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English (en)
French (fr)
Inventor
雄介 木下
田村　聡之
義治 按田
上田　哲三
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パナソニック株式会社
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Publication date
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a field effect type semiconductor device using a nitride semiconductor and a method of manufacturing the same.
  • FETs field effect transistors
  • GaN gallium nitride
  • heterojunctions can be formed in the same way as conventional arsenic semiconductor materials such as gallium arsenide (GaAs). Can be formed.
  • a heterojunction made of a nitride semiconductor has a feature that a high concentration of carriers generated by spontaneous polarization or piezo polarization is generated at the interface even when the doping is not performed.
  • the FET is likely to be a depletion type (normally on type), and therefore it is difficult to obtain an enhancement type (normally off type) characteristic.
  • most devices currently used in the power electronics market are normally-off type, and normally-off type is strongly demanded for GaN-based nitride semiconductor devices.
  • a normally-off transistor a structure in which a gate threshold voltage is shifted to a positive value by digging a gate formation region (see, for example, Non-Patent Document 1), or a crystal plane surface in a sapphire substrate is used.
  • the minus sign “ ⁇ ” attached to the Miller index in the plane orientation represents the inversion of one index following the minus sign for convenience.
  • JFET Junction Field Effect Transistor
  • the piezoelectric polarization generated at the first hetero interface between the channel layer made of undoped GaN and the barrier layer made of undoped AlGaN is caused between the barrier layer made of AlGaN and the p-type GaN layer thereon. Is canceled by other piezoelectric polarization generated at the second hetero interface.
  • the two-dimensional electron gas concentration immediately below the gate formation region where the p-type GaN layer is formed can be selectively reduced, so that the JFET can realize normally-off characteristics.
  • the gate rising voltage can be increased. For this reason, there is an advantage that the gate leakage current can be reduced even when a positive gate voltage is applied.
  • FIG. 12 shows a cross-sectional structure of a JFET as a first conventional example in which a p-type GaN layer is provided in a gate formation region.
  • a buffer layer 2 made of aluminum nitride (AlN), a channel layer 3 made of undoped gallium nitride (GaN), an undoped aluminum gallium nitride (A barrier layer 4 made of AlGaN) and a p-type GaN layer 5 are sequentially formed.
  • An undoped nitride semiconductor refers to a nitride semiconductor into which an impurity that determines the conductivity type is not intentionally introduced.
  • a gate electrode 7 made of palladium (Pd) is selectively formed on the p-type GaN layer 5.
  • the p-type GaN layer 5 is removed leaving the lower part of the gate electrode 7 and both side parts thereof.
  • a source electrode 8 and a drain electrode 9 made of Ti / Al are formed on the barrier layer 4 at a distance from the p-type GaN layer 5.
  • 13 (a) to 13 (e) show a method for manufacturing a JFET according to the first conventional example.
  • a buffer layer 2 made of AlN, a channel layer 3 made of undoped GaN, and an undoped AlGaN film are formed on the substrate 1 by molecular beam epitaxy or metal organic vapor phase epitaxy.
  • a barrier layer 4 and a p-type GaN layer 5 are sequentially formed.
  • a resist film 10 patterned to a predetermined size is formed on the p-type GaN layer 5 as a gate formation region.
  • the p-type GaN layer 5 is dry-etched using the patterned resist film 10 as a mask to remove regions other than the gate formation region in the p-type GaN layer 5. .
  • a resist film (not shown) having an opening pattern is formed in the formation region of the source electrode and the drain electrode in the p-type GaN layer 5, and a Ti layer and an Al layer are laminated thereon. Thereafter, the unnecessary metal laminated film is removed together with the resist film by a lift-off method to obtain the source electrode 8 and the drain electrode 9 as shown in FIG. Thereafter, the Ti / Al layer is alloyed by an infrared alloy furnace or a heater alloy furnace.
  • a resist film (not shown) having a gate pattern as an opening pattern is formed on the p-type GaN layer 5.
  • a Pd layer is laminated on the patterned resist film.
  • an unnecessary Pd layer is removed together with the resist film by a lift-off method, thereby completing a JFET as shown in FIG.
  • the gate electrode 7 and the source electrode 8 or the drain electrode 9 can be formed close to each other, that is, if the device dimensions can be reduced, the channel length is shortened, so that the channel resistance (source resistance) is reduced. To reduce. Therefore, mutual conductance can be increased. In addition, the reduction in device dimensions allows an increase in the number of acquired devices per area.
  • the width of the p-type GaN layer 5 in the gate length direction is larger than the width of the gate electrode 7 in the gate length direction.
  • the term “sufficiently large” refers to a size that allows the gate electrode 7 to be accurately formed without sliding off from the upper surface of the p-type GaN layer 5. If the gate electrode 7 slides down from the p-type GaN layer 5, the gate leakage current increases significantly.
  • the width in the gate length direction of the p-type GaN layer 5 depends on the mask alignment accuracy in the stepper device. When a general i-line stepper device is used, the width of the p-type GaN layer 5 is desirably about 1 ⁇ m larger than the width of the gate electrode 7.
  • the p-type GaN layer 5 and the source electrode 8 or the drain electrode 9 are in contact with each other because the gate leakage current is increased.
  • the p-type GaN layer 5 needs an extra width with respect to the width of the gate electrode 7.
  • the source electrode 8 and the drain electrode 9 must be formed at a necessary distance from the side surface of the p-type GaN layer 5. That is, the gate electrode 7 and the source electrode 8 or the drain electrode 9 are formed with an extra distance, which is problematic from the viewpoint of miniaturization of the semiconductor device.
  • FIG. 14 shows a cross-sectional configuration of a JFET fabricated using self-alignment as a second conventional example.
  • two n + -type source / drain regions 12 are formed on the semiconductor substrate 11 with an n-type channel region 13 interposed therebetween.
  • a p + -type gate region 14 and a gate electrode 15 thereon are sequentially formed between the source / drain regions 12 and on the channel region 13.
  • a source electrode 16 is formed on one source / drain region 12, and a drain electrode 17 is formed on the other source / drain region 12.
  • the width in the gate length direction of the gate electrode 15 and the gate region 14 which is a p.sup. + Type conductive layer can be equalized, so that the semiconductor device can be miniaturized.
  • the inventors of the present invention produced a JFET made of a nitride semiconductor by the procedure of the manufacturing method shown in FIG. 13, and a phenomenon called so-called current collapse occurs in which the drain current decreases when a high drain voltage is applied. Have confirmed. Current collapse is well known as a problem specific to FETs using nitride semiconductors.
  • the cause of current collapse of the fabricated JFET is that the cause is that the p-type GaN layer is patterned near the surface of the nitride semiconductor layer by dry etching. I found out that it was damage.
  • a method for suppressing current collapse in other words, as a method for alleviating damage to the surface of the nitride semiconductor layer, high-temperature annealing is performed after the step of etching the p-type GaN layer shown in FIG. Has been found to be effective.
  • the metal constituting the gate electrode is Since it is already formed on the p-type conductive layer, high-temperature annealing can be performed only when a metal having high heat resistance is used for the gate electrode from the viewpoint of reliability.
  • the electrode When nickel (Ni) or palladium (Pd), which is well known as a gate electrode material of a FET made of a nitride semiconductor, is formed with a thickness of, for example, 100 nm, the electrode may be peeled off by annealing at a high temperature of 600 ° C. or higher. There is a problem that the contact resistance is significantly deteriorated.
  • Ni nickel
  • Pd palladium
  • the present invention can alleviate restrictions on miniaturization of device dimensions that occur in normally-off type nitride semiconductor devices in which a p-type conductive layer is disposed under a gate electrode, and can suppress current collapse.
  • the purpose is to.
  • the present invention relates to a semiconductor device and a method for manufacturing the same, in which a p-type conductive layer disposed under the gate electrode is patterned in a self-aligned manner by the gate electrode, and after the patterning, high-temperature annealing is performed. It is set as the structure which performs.
  • a semiconductor device is formed on a first nitride semiconductor layer including a channel region and the first nitride semiconductor layer, and has a band gap as compared with the first nitride semiconductor layer.
  • a large second nitride semiconductor layer, a third nitride semiconductor layer selectively formed on the second nitride semiconductor layer and having p-type conductivity, and a third nitride semiconductor layer A gate electrode made of a high melting point material formed on the gate electrode and a source electrode and a drain electrode formed on both sides of the gate electrode on the second nitride semiconductor layer; Is less than or equal to the width in the gate length direction of the third nitride semiconductor layer, and the difference between the width in the gate length direction of the gate electrode and the width in the gate length direction of the third nitride semiconductor layer is 0. 2 ⁇ m or less.
  • the high melting point material refers to a material having a melting point higher than the melting point (660 ° C.) of aluminum (Al) which is a material for a source electrode and a drain electrode of a general nitride semiconductor.
  • the difference between the gate length direction width of the gate electrode and the gate length direction width of the third nitride semiconductor layer is 0.2 ⁇ m or less.
  • the third nitride semiconductor layer selectively formed under the gate electrode and the source electrode or the drain electrode can be arranged without being separated from each other, so that the channel resistance can be reduced.
  • the gate electrode is made of a high melting point material, high-temperature annealing can be performed without destroying the gate electrode, so that current collapse can be suppressed.
  • the gate electrode includes tungsten silicide (W x Si 1-x ), rhenium silicide (Re x Si 1-x ), tantalum silicide (Ta x Si 1-x ), osmium silicide (Os x Si). 1-x ), molybdenum silicide (Mo x Si 1-x ) (where x is 0 ⁇ x ⁇ 1), and at least one material selected from indium tin oxide (ITO).
  • W x Si 1-x tungsten silicide
  • Re x Si 1-x rhenium silicide
  • Ta x Si 1-x tantalum silicide
  • Os x Si osmium silicide
  • Mo x Si 1-x molybdenum silicide
  • ITO indium tin oxide
  • the gate electrode can be made more difficult to peel off.
  • the gate electrode may be made of at least one metal selected from tungsten (W), rhenium (Re), tantalum (Ta), osmium (Os), and molybdenum (Mo). Good.
  • these electrode materials are materials having a particularly high heat resistance of a melting point of 2500 ° C. or higher among the high melting point metal materials, and therefore, the gate electrode is further hardly destroyed in the high temperature annealing. .
  • the gate electrode may have a metal layer made of gold or an alloy containing gold on the upper portion thereof.
  • Au gold
  • the gate resistance can be reduced.
  • Au has a high etching resistance with chlorine (Cl 2 ) gas or fluorine (F 2 ) gas when dry etching is performed on the p-type third nitride semiconductor layer, the shape of the gate electrode by etching is high. Change can be reduced.
  • the gate electrode may have a first metal layer made of palladium having a thickness of 20 nm or less or an alloy containing palladium as a lower layer in contact with the third nitride semiconductor layer.
  • Palladium (Pd) is a material that can easily make ohmic contact with the p-type third nitride semiconductor layer and reduce the contact resistance.
  • the film thickness of Pd is larger than 20 nm, the Pd is easily peeled off at an annealing temperature of 650 ° C. or more, and the contact resistance is easily deteriorated. Therefore, the contact resistance of the gate electrode can be stably reduced by using 20 nm or less of palladium or an alloy thereof in the lower layer of the gate electrode.
  • the alloy containing Pd is an alloy containing Pd as a constituent element of the electrode, and includes a state of a mixture in which a part of Pd is not alloyed.
  • the gate electrode may have a second metal layer made of gold or an alloy containing gold on the upper portion thereof.
  • Au is a lower resistance material than Pd, and the gate resistance can be reduced by using such a laminated structure.
  • Au has high etching resistance by chlorine gas or fluorine gas during dry etching for the p-type third nitride semiconductor layer, the change in the shape of the gate electrode can be reduced.
  • the second nitride semiconductor layer has a recess formed in the formation region of the third nitride semiconductor layer, and at least the lower part of the third nitride semiconductor layer is the second nitride semiconductor layer. It may be formed in the recess of the nitride semiconductor layer.
  • the drain-side end of the gate electrode and the drain-side of the third nitride semiconductor layer are formed by the recess formed in the formation region of the third nitride semiconductor layer in the second nitride semiconductor layer.
  • the electric field concentrated on the edge is relaxed. Accordingly, the third nitride semiconductor layer formed in the concave portion of the second nitride semiconductor layer can suppress current collapse due to electric field concentration or prevent the device from being destroyed.
  • a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer having p-type conductivity are formed on a substrate.
  • the step of sequentially forming, the step of selectively forming a gate electrode on the third nitride semiconductor layer, and the third nitride semiconductor layer are removed in a self-aligned manner using the formed gate electrode as a mask.
  • the width of the gate electrode in the gate length direction and the width of the third nitride semiconductor layer in the gate length direction can be formed approximately equal.
  • the damage caused when the third nitride semiconductor layer is removed is alleviated by the annealing step, current collapse can be suppressed.
  • the second method for manufacturing a semiconductor device includes a step of sequentially forming a first nitride semiconductor layer and a second nitride semiconductor layer on a substrate, and an upper surface of the second nitride semiconductor layer.
  • the drain in the gate electrode is formed by the recesses selectively formed in the gate electrode formation region in the second nitride semiconductor layer.
  • the electric field concentrated on the end portion on the side and the end portion on the drain side in the third nitride semiconductor layer is alleviated. For this reason, current collapse due to electric field concentration can be suppressed, and destruction of the device can be prevented.
  • the gate electrode is made of tungsten silicide (W x Si 1-x ), rhenium silicide (Re x Si 1-x ), tantalum silicide (Ta x Si 1-x ), According to at least one material selected from osmium silicide (Os x Si 1-x ), molybdenum silicide (Mo x Si 1-x ) (where x is 0 ⁇ x ⁇ 1) and indium tin oxide (ITO) It may be formed.
  • the gate electrode is at least one selected from tungsten (W), rhenium (Re), tantalum (Ta), osmium (Os), and molybdenum (Mo). You may form with a metal.
  • the step of forming the gate electrode may include a step of forming a metal layer made of gold or an alloy containing gold on the gate electrode.
  • the step of forming the gate electrode includes forming a first metal made of palladium having a thickness of 20 nm or less or an alloy containing palladium on the upper surface of the third nitride semiconductor layer.
  • a step of forming a layer may be included.
  • the step of forming the gate electrode may include a step of forming a second metal layer made of gold or an alloy containing gold on the gate electrode.
  • the annealing temperature in the step of annealing in a nitrogen atmosphere may be 650 ° C. or higher and 1100 ° C. or lower.
  • the annealing temperature in the step of annealing in a nitrogen atmosphere may be 650 ° C. or higher and 950 ° C. or lower.
  • the semiconductor device and the method of manufacturing the same it is possible to miniaturize a normally-off nitride semiconductor device in which a p-type conductive layer is disposed under a gate electrode, thereby reducing the channel resistance. At the same time, current collapse can be suppressed.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a graph showing the annealing temperature dependence of the contact resistivity between the p-type GaN, the ITO electrode, and the ITO / Au electrode in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3A is a comparative example, and is a graph showing drain current and drain voltage before and after voltage stress application when annealing is not performed after etching of the p-type conductive layer.
  • FIG. 3B is a graph showing the drain current and drain voltage before and after voltage stress application when annealing is performed after etching the p-type conductive layer in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4A to 4E are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a semiconductor device according to a modification of the first embodiment of the present invention.
  • FIG. 6 is a diagram showing the Pd film thickness and annealing temperature dependence of the contact resistance between p-type GaN and a Pd / Au electrode in a semiconductor device according to a modification of the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional SEM photograph of a semiconductor device according to a variation of the first embodiment of the present invention.
  • FIG. 8 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 9G are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a sectional view showing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 11A to FIG. 11F are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a sectional view showing a semiconductor device (JFET) according to a first conventional example.
  • FIG. 13A to FIG. 13E are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to the first conventional example.
  • FIG. 14 is a cross-sectional view showing a semiconductor device (JFET) according to a second conventional example manufactured by a self-alignment process.
  • a semiconductor device for example, a field effect transistor (junction field effect transistor: JFET) will be described with reference to FIG.
  • the field effect transistor according to the first embodiment includes a buffer layer 102 made of AlN having a thickness of 100 nm, which is sequentially formed on a substrate 101 made of, for example, silicon (Si), and a thickness.
  • a channel layer 103 made of undoped GaN having a thickness of 2 ⁇ m a barrier layer 104 made of undoped AlGaN having a thickness of 20 nm, a p-type GaN layer 105 having a thickness of 100 nm, and a high-concentration p-type GaN layer having a thickness of 5 nm.
  • the p-type GaN layer 105 and the high-concentration p-type GaN layer 106 are selectively etched to leave a gate formation region, and the barrier layer 104 is exposed in regions on both sides thereof.
  • a gate electrode 111 made of indium tin oxide (ITO) and a gold (Au) electrode 112 are sequentially formed.
  • a source electrode 108 and a drain electrode 109 made of a laminated film of titanium (Ti) / aluminum (Al) are formed.
  • Ti titanium
  • Al aluminum
  • the barrier layer 104 made of undoped AlGaN can be used for the barrier layer 104 made of undoped AlGaN.
  • an undoped semiconductor refers to a semiconductor into which an impurity that determines a conductivity type is not intentionally introduced. This is the same in the embodiments described later.
  • the carrier concentration of the p-type GaN layer 105 is desirably 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the carrier concentration of the high-concentration p-type GaN layer 106 is desirably 2 ⁇ 10 18 cm ⁇ 3 or more when an ohmic contact resistance with the gate electrode 111 is obtained.
  • p-type GaN layers 105 and 106 are provided between the gate electrode 111 and the barrier layer 104. For this reason, the value of the threshold voltage in the gate voltage can be increased to the positive side. Specifically, the carrier density in the p-type GaN layer 105 and the Al composition and thickness dimension in the barrier layer 104 are adjusted, and the two-dimensional electron gas concentration below the gate electrode 111 in the channel layer 103 is adjusted. Thus, a normally-off transistor can be realized.
  • the first characteristic of the field effect transistor according to the first embodiment is that the difference in width between the gate electrode 111 and the p-type GaN layer 105 is small compared to the first conventional example shown in FIG. Accordingly, the gate electrode 111 and the source electrode 108 or the drain electrode 109 can be made closer to each other. With this configuration, since the channel length can be shortened, the channel resistance (source resistance) can be reduced and the mutual conductance can be increased. In addition, since the device size is reduced, the number of acquired devices per area can be increased.
  • the second feature of the field effect transistor according to the first embodiment is that the constituent material of the gate electrode 111 has high heat resistance.
  • nickel (Ni) which has been mainly used as a constituent material for gate electrodes, is a high melting point material having a melting point of 1000 ° C. or higher, but has poor adhesion and is partially peeled by annealing at 700 ° C. or higher. It was seen.
  • the adhesion is improved, but when the annealing temperature is 600 ° C. or higher, the electrode surface morphology is remarkable. Deterioration occurs. Furthermore, at 700 ° C. or higher, part of the electrode was peeled off. Therefore, the structure using Ni for the gate electrode 111 has insufficient heat resistance at 600 ° C. or higher.
  • FIG. 2 shows the annealing temperature dependence of the contact resistivity in the gate electrode structure according to the first embodiment. Specifically, an annealing temperature of contact resistivity when an electrode made only of ITO having a thickness of 100 nm ( ⁇ ) and a laminated structure of ITO and Au having a thickness of 100 nm ( ⁇ ) are used as gate electrodes, respectively. Indicates dependency.
  • the gate electrode 111 is not deteriorated by heat, so that the dry etching damage is recovered by high-temperature annealing. be able to.
  • the p-type GaN layer 106 and the gate electrode 111 are not necessarily in ohmic contact. However, if the p-type GaN layer 106 and the gate electrode 111 are in ohmic contact, the gate voltage for controlling the transistor operation can be reduced. Therefore, the p-type GaN layer 106 and the gate electrode 111 are preferably in ohmic contact.
  • the device can be miniaturized and the current collapse can be suppressed.
  • FIG. 3 shows the relationship between the drain voltage and the drain current before and after the stress application by the pulse voltage in the field effect transistor according to the first embodiment.
  • FIG. 3A is a comparative example and shows transistor characteristics in which annealing is not performed after the p-type GaN layer is removed.
  • FIG. 3B shows transistor characteristics in the present invention when annealing is performed at 800 ° C. for 20 minutes in a nitrogen (N 2 ) atmosphere after removing the p-type GaN layer.
  • the drain current is remarkably smaller after application ( ⁇ ) than before application of voltage stress ( ⁇ ), and it can be confirmed that so-called current collapse occurs.
  • the present invention in which the high temperature annealing of FIG. 3B is performed, it can be seen that the decrease in the drain current after the application of the voltage stress ( ⁇ ) becomes small and the current collapse is suppressed.
  • AlN having a thickness of 100 nm is formed on a substrate 101 made of Si by, for example, molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD).
  • a buffer layer 102 made of undoped GaN having a thickness of 2 ⁇ m, a barrier layer 104 made of undoped AlGaN having a thickness of 20 nm, a p-type GaN layer 105 having a thickness of 100 nm, a thickness of A high-concentration p-type GaN layer 106 having a thickness of 5 nm is sequentially epitaxially grown.
  • silicon Si
  • Si silicon
  • a substrate made of a material capable of epitaxially growing a nitride semiconductor such as sapphire (single crystal Al 2 O 3 ), silicon carbide (SiC), or gallium nitride (GaN) can be used.
  • a nitride semiconductor such as sapphire (single crystal Al 2 O 3 ), silicon carbide (SiC), or gallium nitride (GaN)
  • sapphire single crystal Al 2 O 3
  • SiC silicon carbide
  • GaN gallium nitride
  • a resist film (not shown) having a two-layer structure having an opening pattern for opening the gate electrode formation region is formed on the p-type GaN layer 106 by lithography.
  • an ITO film having a thickness of 100 nm and an Au film are laminated on the entire surface of the resist film by sputtering or vacuum deposition.
  • the resist film and the metal film deposited on the resist film are removed by a lift-off method.
  • the gate electrode 111 is formed from the ITO film, and the Au electrode 112 is formed on the gate electrode 111 from the Au film.
  • the temperature of the substrate 101 having the Au electrode 112, the gate electrode 111, and the patterned p-type GaN layers 105 and 106 is increased in a nitrogen (N 2 ) atmosphere, for example.
  • a nitrogen (N 2 ) atmosphere for example.
  • the annealing temperature is preferably 650 ° C. or higher from the viewpoint of recovery of damage by etching the barrier layer 104 made of AlGaN.
  • the annealing is preferably performed in a nitrogen atmosphere.
  • annealing is preferably performed at 1100 ° C. or lower.
  • the melting point of Au is 1064 ° C.
  • annealing is preferably performed at 1050 ° C. or lower.
  • the melting point of the ITO is 980 ° C., and thus it is preferable to perform annealing at 950 ° C. or less.
  • a two-layer resist film (not shown) having an opening pattern that covers at least the Au electrode 112 and opens each formation region of the source electrode and the drain electrode is formed on the barrier layer 104 by lithography. Form.
  • a laminated film made of, for example, Ti / Al is deposited over the entire surface of the resist film by sputtering or vacuum evaporation.
  • the resist film and the laminated film deposited on the resist film are removed by a lift-off method.
  • the source electrode 108 and the drain electrode 109 are formed from the Ti / Al film, respectively.
  • the nitride semiconductor layer is alloyed with the metal constituting the gate electrode 111, the source electrode 108, and the drain electrode 109 using an infrared alloy furnace or a heater alloy furnace. In this manner, the field effect transistor according to the first embodiment can be manufactured.
  • the first feature of the method for manufacturing the field transistor according to the first embodiment is that the region excluding the gate formation region in the p-type GaN layers 105 and 106 is removed using the gate electrode 111 including the Au electrode 112 as a mask. is there.
  • the gate length in the gate length direction of the p-type GaN layers 105 and 106 and the gate are compared with the case where the gate electrode 111 is formed on the gate formation region of the p-type GaN layers 105 and 106 formed in advance by the lift-off method.
  • the difference between the width of the electrode 111 in the gate length direction can be reduced.
  • the distance between the gate electrode 111 and the source electrode 108 or the drain electrode 109 can be reduced.
  • the difference between the width in the gate length direction of the gate electrode 111 and the width in the gate length direction of the p-type GaN layers 105 and 106 is 0.2 ⁇ m or less.
  • the gates of the gate electrode 111 and the p-type GaN layers 105 and 106 are used.
  • the difference in the width in the long direction hardly exceeds 0.2 ⁇ m.
  • a second feature of the method of manufacturing the field transistor according to the first embodiment is that high-temperature annealing is performed after removing the regions other than the gate formation region in the p-type GaN layers 105 and 106. Thereby, it is possible to recover damage such as crystal defects generated on the surface of the barrier layer 104 made of AlGaN and its vicinity, which is generated by dry etching.
  • the semiconductor device manufacturing method according to the present embodiment when used, the device can be miniaturized and the current collapse can be suppressed.
  • indium tin oxide is used for the gate electrode 111, but it is not limited to ITO.
  • ITO indium tin oxide
  • tungsten silicide W x Si 1-x
  • rhenium silicide Re x Si 1-x
  • tantalum silicide Ta x Si 1-x
  • osmium silicide Os x Si 1-x
  • Mo x Si 1-x molybdenum silicide
  • the field effect transistor according to the present modification uses palladium (Pd) as a constituent material of the gate electrode 107 formed on the p-type GaN layers 105 and 106.
  • FIG. 6 shows the Pd film thickness and annealing temperature dependence of the contact resistivity between the p-type GaN and the Pd / Au electrode.
  • the Pd film thickness is 100 nm, a part of the electrode is peeled off by annealing at a temperature of 800 ° C., and the current-voltage characteristics cannot be measured.
  • FIG. 6 shows that when Pd is used as the gate electrode 107, the Pd film thickness is preferably 20 nm or less.
  • FIG. 7 shows a scanning electron microscope (SEM) photograph of a cross section of the field effect transistor according to this modification.
  • SEM scanning electron microscope
  • the gate electrode 107 When the stacked structure in which the Au electrode 112 is stacked on the gate electrode 107 is regarded as the gate electrode, for example, in the case of the field effect transistor according to this modification, Pd is compared with Au depending on the dry etching conditions. Side etching proceeds, and the width of the upper surface of the p-type GaN layer 106 may not match the width of the lower surface of the gate electrode 107. In this case, for example, the difference in the width of the interface between the p-type GaN layer 106 and the gate electrode 107 can be reduced by changing the etching conditions such as increasing the bias output in inductively coupled plasma (ICP).
  • ICP inductively coupled plasma
  • the Pd / Au electrode is annealed at a temperature of 400 ° C., for example, to form an alloy containing Pd on the p-type GaN layers 105 and 106, and then the side The progress of etching may be suppressed.
  • the difference in width between the p-type GaN layers 105 and 106 and the gate electrode 107 can be suppressed to 0.2 ⁇ m or less.
  • the alloy containing Pd includes an alloy in which Pd is contained as a constituent element of the electrode, and includes a state in which a part of Pd of the electrode material is not alloyed.
  • the thickness of the barrier layer 104 made of undoped AlGaN on which the p-type GaN layer 105, the source electrode 108, and the drain electrode 109 are formed is 50 nm.
  • a recess 104 a is formed in the layer 104 so as to fill the lower portion of the p-type GaN layer 105.
  • the thickness of the p-type GaN layer 105 in which the lower part is embedded in the recess 104a of the barrier layer 104 is 100 nm.
  • a high-concentration p-type GaN layer 106 having a thickness of 5 nm is formed on the p-type GaN layer 105, and a gate electrode 111 made of ITO, an Au electrode 112, and the like are formed on the p-type GaN layer 106. Are sequentially formed.
  • p-type GaN layers 105 and 106 are provided between the barrier layer 104 and the gate electrode, as in the first embodiment. Thereby, the value of the threshold voltage in the gate voltage can be increased to the positive side.
  • the depth of the recess 104 a is adjusted, and the channel layer 103 is below the gate electrode 111.
  • a normally-off transistor can be realized.
  • the first feature of the field effect transistor according to the second embodiment is that the difference in width between the gate electrode 111 and the p-type GaN layer 105 is small compared to the first conventional example shown in FIG. Accordingly, the gate electrode 111 and the source electrode 108 or the drain electrode 109 can be made closer to each other. With this configuration, since the channel length can be shortened, the channel resistance (source resistance) can be reduced and the mutual conductance can be increased. In addition, since the device size is reduced, the number of acquired devices per area can be increased.
  • the second feature of the field effect transistor according to the second embodiment is that the constituent material of the gate electrode 111 has high heat resistance.
  • the gate electrode 111 is not deteriorated by annealing even after the p-type GaN layers 105 and 106 are patterned by dry etching using the gate electrode 111 as a mask, the barrier layer 104 by dry etching does not occur. Can be recovered by high-temperature annealing.
  • the p-type GaN layer 106 and the gate electrode 111 are not necessarily in ohmic contact. However, if the p-type GaN layer 106 and the gate electrode 111 are in ohmic contact, the gate voltage for controlling the transistor operation can be reduced. Therefore, the p-type GaN layer 106 and the gate electrode 111 are preferably in ohmic contact.
  • a third feature of the field effect transistor according to the second embodiment is that a drain 104 of the gate electrode 111 is formed by providing a recess 104 a that embeds the lower portion of the p-type GaN layer 105 in a region below the gate electrode 111 in the barrier layer 104.
  • the electric field concentrated on the end portion on the electrode 109 side or on the end portion on the drain electrode 109 side of the p-type GaN layer 105 can be relaxed. Thereby, current collapse due to electric field concentration generated at the end of the recess 104a on the drain electrode 109 side in the barrier layer 104 can be suppressed, or device breakdown can be prevented.
  • an MBE method or an MOCVD method is used to form a buffer layer 102 made of AlN having a thickness of 100 nm and an undoped layer having a thickness of 2 ⁇ m on a substrate 101 made of Si.
  • a channel layer 103 made of GaN and a barrier layer 104 made of undoped Al 0.15 Ga 0.85 N having a thickness of 50 nm are sequentially epitaxially grown.
  • a resist film (not shown) having an opening pattern that opens the formation region of the recess 104a is formed on the barrier layer 104 by lithography.
  • dry etching using a fluorine-based or chlorine-based gas is performed on the barrier layer 104 to obtain the state shown in FIG.
  • the p-type GaN layer 105 having a thickness of 100 nm and a thickness of at least the recess 104a are buried on the barrier layer 104 again by MBE or MOCVD. Are formed by sequentially epitaxially growing a p-type GaN layer 106 having a high concentration of 5 nm.
  • a resist film (not shown) having a two-layer structure having an opening pattern for opening the gate electrode formation region is formed on the p-type GaN layer 106 by lithography.
  • an ITO film having a thickness of 100 nm and an Au film are laminated on the entire surface of the resist film by sputtering or vacuum deposition.
  • the resist film and the metal film deposited on the resist film are removed by a lift-off method.
  • the gate electrode 111 is formed from the ITO film
  • the Au electrode 112 is formed from the Au film on the gate electrode 111.
  • the substrate 101 having the Au electrode 112, the gate electrode 111, and the patterned p-type GaN layers 105 and 106 is subjected to a temperature in a nitrogen (N 2 ) atmosphere, for example.
  • a nitrogen (N 2 ) atmosphere for example.
  • the annealing temperature is preferably 650 ° C. or higher.
  • the annealing is preferably performed in a nitrogen atmosphere. Note that, since the desorption of nitrogen from GaN or AlGaN becomes severe at a high temperature of 1100 ° C.
  • annealing is preferably performed at 1100 ° C. or lower.
  • annealing is preferably performed at 1050 ° C. or lower.
  • a two-layer resist film (not shown) having an opening pattern that covers at least the Au electrode 112 and opens each formation region of the source electrode and the drain electrode is formed on the barrier layer 104 by lithography. Form.
  • a laminated film made of, for example, Ti / Al is deposited over the entire surface of the resist film by sputtering or vacuum evaporation.
  • the resist film and the laminated film deposited on the resist film are removed by a lift-off method.
  • the source electrode 108 and the drain electrode 109 are formed from the Ti / Al film, respectively.
  • the nitride semiconductor layer is alloyed with the metal constituting the gate electrode 111, the source electrode 108, and the drain electrode 109 using an infrared alloy furnace or a heater alloy furnace. In this manner, the field effect transistor according to the second embodiment can be manufactured.
  • a first feature of the method for manufacturing an electric field transistor according to the second embodiment is that regions other than the gate formation region in the p-type GaN layers 105 and 106 are removed using the gate electrode 111 including the Au electrode 112 as a mask. is there.
  • the gate length in the gate length direction of the p-type GaN layers 105 and 106 and the gate are compared with the case where the gate electrode 111 is formed on the gate formation region of the p-type GaN layers 105 and 106 formed in advance by the lift-off method.
  • the difference between the width of the electrode 111 in the gate length direction can be reduced.
  • the distance between the gate electrode 111 and the source electrode 108 or the drain electrode 109 can be reduced.
  • the difference between the width in the gate length direction of the gate electrode 111 and the width in the gate length direction of the p-type GaN layers 105 and 106 is 0.2 ⁇ m or less.
  • the gates of the gate electrode 111 and the p-type GaN layers 105 and 106 are used.
  • the difference in the width in the long direction hardly exceeds 0.2 ⁇ m.
  • the second feature of the method for manufacturing an electric field transistor according to the second embodiment is that high-temperature annealing is performed after removing the regions other than the gate formation region in the p-type GaN layers 105 and 106. Thereby, it is possible to recover damage such as crystal defects generated on the surface of the barrier layer 104 made of AlGaN and its vicinity, which is generated by dry etching.
  • a third feature of the method of manufacturing a field effect transistor according to the second embodiment is that a gate electrode is formed by providing a recess 104a in which a lower portion of the p-type GaN layer 105 is embedded in a region below the gate electrode 111 in the barrier layer 104. That is, the electric field concentrated on the end of 111 on the drain electrode 109 side or on the end of the p-type GaN layer 105 on the drain electrode 109 side can be relaxed. Thereby, current collapse due to electric field concentration generated at the end of the recess 104a on the drain electrode 109 side in the barrier layer 104 can be suppressed, or device breakdown can be prevented.
  • the semiconductor device manufacturing method according to the present embodiment when used, the device can be miniaturized and the current collapse can be suppressed.
  • ITO is used for the gate electrode 111, but it is not limited to ITO.
  • Mo x Si 1-x molybdenum silicide
  • the gate electrode 111 can be made more difficult to peel from the p-type GaN layer 106.
  • the field effect transistor according to the third embodiment uses tungsten (W), which is a high melting point material having a particularly high melting point, as a constituent material of the gate electrode 113 formed on the p-type GaN layers 105 and 106. .
  • W tungsten
  • p-type GaN layers 105 and 106 are provided between the gate electrode 113 and the barrier layer 104. For this reason, the value of the threshold voltage in the gate voltage can be increased to the positive side. Specifically, the carrier density in the p-type GaN layer 105 and the Al composition and thickness dimension in the barrier layer 104 are adjusted, and the two-dimensional electron gas concentration below the gate electrode 113 in the channel layer 103 is adjusted. Thus, a normally-off transistor can be realized.
  • the first feature of the field effect transistor according to the third embodiment is that the difference in width between the gate electrode 113 and the p-type GaN layer 105 is small compared to the first conventional example shown in FIG. That is, the gate electrode 113 and the source electrode 108 or the drain electrode 109 can be brought closer to each other. With this configuration, since the channel length can be shortened, the channel resistance (source resistance) can be reduced and the mutual conductance can be increased. In addition, since the device size is reduced, the number of acquired devices per area can be increased.
  • the second feature of the field effect transistor according to the third embodiment is that the constituent material of the gate electrode 113 has high heat resistance.
  • the gate electrode 113 is not deteriorated by annealing even after the p-type GaN layers 105 and 106 are patterned by dry etching using the gate electrode 113 as a mask, the barrier layer 104 by dry etching does not occur. Can be recovered by high-temperature annealing.
  • the p-type GaN layer 106 and the gate electrode 113 are not necessarily in ohmic contact. However, if the p-type GaN layer 106 and the gate electrode 113 are in ohmic contact, the gate voltage for controlling the transistor operation can be reduced. Therefore, the p-type GaN layer 106 and the gate electrode 113 are preferably in ohmic contact.
  • an MBE method or an MOCVD method is used to form a buffer layer 102 made of AlN having a thickness of 100 nm and an undoped layer having a thickness of 2 ⁇ m on a substrate 101 made of Si.
  • the p-type GaN layer 106 is sequentially epitaxially grown.
  • a tungsten (W) film 113A having a thickness of 100 nm is formed on the p-type GaN layer 106 by sputtering.
  • a resist film (not shown) for masking the gate electrode formation region is formed on the W film 113A by lithography.
  • dry etching using a fluorine-based or chlorine-based gas is performed on the W film 113A.
  • the gate electrode 113 is formed from the W film 113A.
  • an electrode material that is difficult to be etched by fluorine and chlorine gases for example, a gold (Au) electrode having a thickness of 100 nm may be formed by a lift-off method. In this case, an Au electrode is formed on the gate electrode 113 as in the field effect transistor of FIG.
  • the substrate 101 having the gate electrode 113 and the patterned p-type GaN layers 105 and 106 is heated at a high temperature of 800 ° C. for 20 minutes in a nitrogen atmosphere, for example.
  • Annealing is performed.
  • the annealing temperature is preferably 650 ° C. or higher from the viewpoint of recovery of damage by etching the barrier layer 104 made of AlGaN.
  • the annealing is preferably performed in a nitrogen atmosphere. Note that, since the desorption of nitrogen from GaN or AlGaN becomes severe at a high temperature of 1100 ° C. or higher and device characteristics deteriorate, annealing is preferably performed at 1100 ° C. or lower. In the case where an Au electrode is provided on the gate electrode 111, annealing is preferably performed at 1050 ° C. or lower.
  • a resist film (not shown) having a two-layer structure having an opening pattern that covers at least the gate electrode 113 and opens each formation region of the source electrode and the drain electrode is formed on the barrier layer 104 by lithography. Form.
  • a laminated film made of, for example, Ti / Al is deposited over the entire surface of the resist film by sputtering or vacuum evaporation.
  • the resist film and the laminated film deposited on the resist film are removed by a lift-off method.
  • the source electrode 108 and the drain electrode 109 are formed from the Ti / Al film, respectively.
  • the nitride semiconductor layer is alloyed with the metal constituting the gate electrode 111, the source electrode 108, and the drain electrode 109 using an infrared alloy furnace or a heater alloy furnace. In this way, the field effect transistor according to the third embodiment can be manufactured.
  • the first feature of the method for manufacturing an electric field transistor according to the third embodiment is that regions other than the gate formation regions in the p-type GaN layers 105 and 106 are removed using the gate electrode 113 as a mask.
  • the gate length in the gate length direction of the p-type GaN layers 105 and 106 and the gate are compared with the case where the gate electrode 111 is formed on the gate formation region of the p-type GaN layers 105 and 106 formed in advance by the lift-off method.
  • the difference between the width of the electrode 111 in the gate length direction can be reduced.
  • the distance between the gate electrode 111 and the source electrode 108 or the drain electrode 109 can be reduced.
  • the difference between the width in the gate length direction of the gate electrode 113 and the width in the gate length direction of the p-type GaN layers 105 and 106 is 0.2 ⁇ m or less.
  • the gates of the gate electrode 113 and the p-type GaN layers 105 and 106 are used.
  • the difference in the width in the long direction hardly exceeds 0.2 ⁇ m.
  • a second feature of the method for manufacturing an electric field transistor according to the third embodiment is that high-temperature annealing is performed after removing the regions other than the gate formation regions in the p-type GaN layers 105 and 106. Thereby, it is possible to recover damage such as crystal defects generated on the surface of the barrier layer 104 made of AlGaN and its vicinity, which is generated by dry etching.
  • the semiconductor device manufacturing method according to the present embodiment when used, the device can be miniaturized and the current collapse can be suppressed.
  • tungsten is used for the gate electrode 113, but is not limited to W.
  • W at least one material selected from rhenium (Re), tantalum (Ta), osmium (Os), and molybdenum (Mo) can be used.
  • the lower part of the p-type GaN layer 105 may be embedded in the recess 104 a of the barrier layer 104.
  • Substrate 102 Buffer layer (AlN) 103 Channel layer (GaN) 104 Barrier layer (AlGaN) 104a Recess 105 p-type GaN layer 106 High-concentration p-type GaN layer 107 Gate electrode (Pd) 108 Source electrode 109 Drain electrode 111 Gate electrode (ITO) 112 Au electrode 113 Gate electrode (W) 113A Tungsten (W) film

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Abstract

　半導体装置は、ＧａＮからなるチャネル層（１０３）と、チャネル層の上に形成され、チャネル層よりもバンドギャップが大きいＡｌＧａＮからなるバリア層（１０４）と、バリア層の上に選択的に形成されたｐ型ＧａＮ層（１０５）と、ｐ型ＧａＮ層の上に形成されたＩＴＯからなるゲート電極（１１１）と、バリア層の上におけるゲート電極の両側方の領域に形成されたソース電極（１０８）及びドレイン電極（１０９）とを有している。ゲート電極のゲート長方向の幅は、ｐ型ＧａＮ層のゲート長方向の幅以下であり、ゲート電極のゲート長方向の幅とｐ型ＧａＮ層のゲート長方向の幅との差は、０．２μｍ以下である。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方に関し、特に、窒化物半導体を用いた電界効果型の半導体装置及びその製造方法に関する。
　近年、パワーデバイスとして窒化ガリウム（ＧａＮ）系の化合物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行なわれている。
　ＧａＮ等の窒化物半導体材料は、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の種々の混晶を作製できるため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を形成することができる。特に、窒化物半導体によるヘテロ接合には、その界面に自発分極又はピエゾ分極によって生じる高濃度のキャリアがドーピングをしない状態でも発生するという特徴がある。その結果、ＦＥＴを作製した場合には、該ＦＥＴがデプレッション型（ノーマリオン型）になり易く、従って、エンハンスメント型（ノーマリオフ型）の特性を得ることは難しい。しかしながら、現在、パワーエレクトロニクス市場で使用されているデバイスのほとんどがノーマリオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリオフ型が強く求められている。
　ノーマリオフ型のトランジスタには、ゲート形成領域を掘り込むことにより、ゲートの閾値電圧を正の値にシフトさせる構造（例えば、非特許文献１を参照。）や、サファイアからなる基板における結晶面の面方位である（１０－１２）面の上にＦＥＴを作製して、窒化物半導体の結晶成長の方向に分極電界を生じないようにすることにより、ノーマリオフ型を実現する方法等がある（例えば、非特許文献２を参照。）。ここで、面方位におけるミラー指数に付した負符号「－」は該負符号に続く一の指数の反転を便宜的に表わしている。
　また、ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート形成領域にｐ型ＧａＮ層を設けた接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照。）。
　ＪＦＥＴにおいて、アンドープのＧａＮからなるチャネル層とアンドープのＡｌＧａＮからなるバリア層との間の第１のヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮからなるバリア層とその上のｐ型ＧａＮ層との間の第２のヘテロ界面に発生する他のピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート形成領域の直下の２次元電子ガス濃度を選択的に小さくすることができるため、ＪＦＥＴはノーマリオフ特性を実現できる。また、ｐｎ接合として、金属と半導体との接合であるショットキ接合よりもビルトインポテンシャルが大きいｐｎ接合をゲート電極に用いることにより、ゲートの立ち上がり電圧を大きくすることができる。このため、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。
　図１２はゲート形成領域にｐ型ＧａＮ層を設けた、第１の従来例としてのＪＦＥＴの断面構造を示している。
　図１２に示すように、シリコン（Ｓｉ）等からなる基板１の上に、窒化アルミニウム（ＡｌＮ）からなるバッファ層２、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層３、アンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバリア層４、及びｐ型ＧａＮ層５が順次形成されている。なお、アンドープの窒化物半導体とは、導電型を決定する不純物が意図的に導入されていない窒化物半導体をいう。
　ｐ型ＧａＮ層５の上には、パラジウム（Ｐｄ）からなるゲート電極７が選択的に形成されている。ここで、ｐ型ＧａＮ層５はゲート電極７の下側部分及びその両側部分を残して除去されている。バリア層４の上には、ｐ型ＧａＮ層５とそれぞれ間隔をおいて、Ｔｉ／Ａｌからなるソース電極８及びドレイン電極９が形成されている。
　図１３（ａ）～図１３（ｅ）に第１の従来例に係るＪＦＥＴの製造方法を示す。
　まず、図１３（ａ）に示すように、分子線エピタキシ法又は有機金属気相成長法により、基板１の上に、ＡｌＮからなるバッファ層２、アンドープのＧａＮからなるチャネル層３、アンドープのＡｌＧａＮからなるバリア層４、及びｐ型ＧａＮ層５を順次形成する。
　次に、図１３（ｂ）に示すように、ｐ型ＧａＮ層５の上に、ゲート形成領域として所定のサイズにパターニングされたレジスト膜１０を形成する。
　次に、図１３（ｃ）に示すように、パターニングされたレジスト膜１０をマスクとしてｐ型ＧａＮ層５にドライエッチングを行って、該ｐ型ＧａＮ層５におけるゲート形成領域を除く領域を除去する。
　次に、ｐ型ＧａＮ層５におけるソース電極及びドレイン電極の形成領域に開口パターンを持つレジスト膜（図示せず）を形成し、その上にＴｉ層及びＡｌ層を積層する。その後、リフトオフ法により、レジスト膜と共に不要な金属積層膜を除去することにより、図１３（ｄ）に示すように、ソース電極８及びドレイン電極９を得る。その後、赤外線アロイ炉又はヒーターアロイ炉により、Ｔｉ／Ａｌ層を合金化する。
　次に、ｐ型ＧａＮ層５の上にゲートパターンを開口パターンに持つレジスト膜（図示せず）を形成する。その後、パターニングされたレジスト膜の上にＰｄ層を積層する。続いて、リフトオフ法により、レジスト膜と共に不要なＰｄ層を除去して、図１３（ｅ）に示すように、ＪＦＥＴが完成する。
　第１の従来例においては、ゲート電極７と、ソース電極８又はドレイン電極９とを近接して形成できれば、すなわちデバイス寸法を微細化できれば、チャネル長が短くなるため、チャネル抵抗（ソース抵抗）が低減する。従って、相互コンダクタンスの増大をも図ることができる。加えて、デバイス寸法が小さくなることにより、面積当たりの取得デバイス数の増加が可能となる。
　ところで、図１３（ｄ）に示したような、第１の従来例に係るＪＦＥＴの製造方法においては、ｐ型ＧａＮ層５のゲート長方向の幅がゲート電極７のゲート長方向の幅よりも十分に大きくなければならない。十分に大きいとは、ｐ型ＧａＮ層５の上面からゲート電極７が滑落することなく精度良く形成できる大きさをいう。ゲート電極７がｐ型ＧａＮ層５から滑落すれば、ゲートリーク電流は著しく増大する。具体的には、ｐ型ＧａＮ層５のゲート長方向の幅は、ステッパ装置におけるマスク合わせ精度に依存する。一般的なｉ線ステッパ装置を用いる場合には、ｐ型ＧａＮ層５の幅はゲート電極７の幅よりも１μｍ程度大きいことが望ましい。
　また、ｐ型ＧａＮ層５とソース電極８又はドレイン電極９とが接触すると、やはりゲートリーク電流が大きくなるため好ましくない。
　よって、第１の従来例に係る製造方法においては、ｐ型ＧａＮ層５は、ゲート電極７の幅に対して余分な幅が必要となる。その結果、ソース電極８及びドレイン電極９をｐ型ＧａＮ層５の側面から必要な距離をおいて形成せざるを得ない。つまり、ゲート電極７と、ソース電極８又はドレイン電極９との距離が余分に離れて形成されることとなるため、半導体装置の微細化の観点からは問題となる。
　上記のような微細化に関する問題を解決する手段として、ゲート電極をマスクとしてセルフアラインにより、ｐ型ＧａＮ層をドライエッチングする方法がある（例えば、特許文献２を参照。）。
　図１４に第２の従来例として、セルフアラインを用いて作製されたＪＦＥＴの断面構成を示す。図１４に示すように、半導体基板１１の上部には、ｎ型のチャネル領域１３を挟んで、ｎ＋型の２つのソース・ドレイン領域１２が形成されている。該ソース・ドレイン領域１２同士の間で且つチャネル領域１３の上には、ｐ＋型のゲート領域１４とその上のゲート電極１５とが順次形成されている。また、一方のソース・ドレイン領域１２の上には、ソース電極１６が形成され、他方のソース・ドレイン領域１２の上には、ドレイン電極１７が形成されている。
　このように、セルフアラインを用いると、ゲート電極１５とｐ＋型の導電層であるゲート領域１４とのゲート長方向の幅を等しくすることができるため、半導体装置の微細化を実現できる。
特開２００５－２４４０７２号公報 特開昭６２－２８１４７６号公報
Ｔ. Ｋａｗａｓａｋｉ ｅｔ ａｌ.，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ. ｄｉｇｅｓｔ ｐｐ.２０６ Ｍ. Ｋｕｒｏｄａ ｅｔ ａｌ.，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ. ｄｉｇｅｓｔ ｐｐ.４７０
　本願発明者らは、図１３に示した製造方法の手順によって、窒化物半導体からなるＪＦＥＴを作製したところ、高いドレイン電圧を印加した場合にドレイン電流が減少する、いわゆる電流コラプスという現象が生じることを確認している。電流コラプスは、窒化物半導体を用いたＦＥＴの特有の課題としてよく知られている。
　本願発明者らは、作製したＪＦＥＴの電流コラプスの原因を突き止めるべく鋭意検討を重ねた結果、その原因の１つがｐ型ＧａＮ層をパターニングする際のドライエッチングによる窒化物半導体層の表面近傍へのダメージであることを突き止めた。
　また、電流コラプスを抑制する方法、言い換えれば、窒化物半導体層の表面へのダメージを緩和する方法の１つとして、図１３（ｃ）に示すｐ型ＧａＮ層をエッチングする工程の後に、高温アニールを行うことが効果的であることを見出した。
　これに対し、図１４に示すような、微細化が可能なセルフアラインにより作製された第２の従来例に係るＪＦＥＴにおいては、ｐ型導電層をパターニングした後には、ゲート電極を構成する金属がｐ型導電層の上に既に形成されているため、信頼性の観点から耐熱性が高い金属をゲート電極に用いる場合にしか高温アニールを行うことができない。
　窒化物半導体からなるＦＥＴのゲート電極材料としてよく知られている、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）を、例えば１００ｎｍの厚さで形成すると、６００℃以上の高温でのアニールにより電極の剥がれやコンタクト抵抗の顕著な悪化が生じるという問題がある。
　本発明は、前記の問題に鑑み、ゲート電極の下にｐ型導電層を配したノーマリオフ型の窒化物半導体装置に生じるデバイス寸法の微細化への制限を緩和し、且つ電流コラプスを抑制できるようにすることを目的とする。
　前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、ゲート電極の下に配したｐ型導電層をゲート電極により自己整合的にパターニングすると共に、該パターニングの後に、高温アニールを行う構成とする。
　具体的に、本発明に係る半導体装置は、チャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、第２の窒化物半導体層の上に選択的に形成され、ｐ型の導電性を有する第３の窒化物半導体層と、第３の窒化物半導体層の上に形成された高融点材料からなるゲート電極と、第２の窒化物半導体層の上におけるゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、ゲート電極におけるゲート長方向の幅は、第３の窒化物半導体層におけるゲート長方向の幅以下であり、ゲート電極におけるゲート長方向の幅と第３の窒化物半導体層におけるゲート長方向の幅との差は、０．２μｍ以下である。
　ここで、高融点材料とは、一般的な窒化物系半導体のソース電極及びドレイン電極用材料であるアルミニウム（Ａｌ）の融点（６６０℃)よりも高い融点を持つ材料をいう。
　本発明の半導体装置によると、ゲート電極におけるゲート長方向の幅と第３の窒化物半導体層におけるゲート長方向の幅との差は、０．２μｍ以下である。このため、ゲート電極の下に選択的に形成された第３の窒化物半導体層とソース電極又はドレイン電極とを遠ざけることなく配置できるので、チャネル抵抗を低減することができる。その上、ゲート電極は高融点材料からなるため、ゲート電極を破壊することなく高温アニールを行えるので、電流コラプスの抑制を実現することができる。
　本発明の半導体装置において、ゲート電極は、珪化タングステン（ＷｘＳｉ１－ｘ）、珪化レニウム（ＲｅｘＳｉ１－ｘ）、珪化タンタル（ＴａｘＳｉ１－ｘ）、珪化オスミウム（ＯｓｘＳｉ１－ｘ）、珪化モリブデン（ＭｏｘＳｉ１－ｘ）（但し、ｘは０＜ｘ＜１）及び酸化インジウム錫（ＩＴＯ）のうちから選択された少なくとも１つの材料からなっていてもよい。
　このようにすると、これらの電極材料は、いずれも密着性が高い材料であるため、ゲート電極をより一層剥がれにくくすることができる。
　本発明の半導体装置において、ゲート電極は、タングステン（Ｗ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）及びモリブデン（Ｍｏ）のうちから選択された少なくとも１つの金属からなっていてもよい。
　このようにすると、これらの電極材料は、高融点金属材料のなかでも、融点が２５００℃以上と、特に高耐熱性を有する材料であるため、高温アニールにおいて、ゲート電極がより一層破壊されにくくなる。
　本発明の半導体装置において、ゲート電極は、その上部に金又は金を含む合金からなる金属層を有していてもよい。
　このようにすると、金（Ａｕ）は第３の窒化物半導体層の表面に形成する上記の電極材料よりも抵抗が小さいため、ゲート抵抗の低減を図ることができる。また、Ａｕはｐ型の第３の窒化物半導体層に対してドライエッチングを行う際に、塩素（Ｃｌ２）ガス又はフッ素（Ｆ２）ガスによるエッチング耐性が高いため、エッチングによるゲート電極の形状変化を小さくすることができる。
　本発明の半導体装置において、ゲート電極は、第３の窒化物半導体層と接する下層に、厚さが２０ｎｍ以下のパラジウム又はパラジウムを含む合金からなる第１の金属層を有していてもよい。
　パラジウム（Ｐｄ）はｐ型の第３の窒化物半導体層に対してオーミック接触し易く、コンタクト抵抗を小さくできる材料である。一方、Ｐｄの膜厚が２０ｎｍよりも大きい場合は、６５０℃以上のアニール温度で剥がれ易く、コンタクト抵抗も劣化し易くなる。従って、２０ｎｍ以下のパラジウム又はその合金をゲート電極の下層に用いることにより、ゲート電極のコンタクト抵抗を安定して小さくすることができる。なお、Ｐｄを含む合金とは、Ｐｄが電極の構成元素として含まれている合金であって、Ｐｄの一部が合金化されていない混合物の状態をも含む。
　この場合に、ゲート電極は、その上部に金又は金を含む合金からなる第２の金属層を有していてもよい。
　このようにすると、ＡｕはＰｄよりも低抵抗材料であり、このような積層構造とすることにより、ゲート抵抗の低減を図ることができる。また、Ａｕはｐ型の第３の窒化物半導体層に対するドライエッチング時の塩素ガス又はフッ素ガスによるエッチング耐性が高いため、ゲート電極の形状変化を小さくできる。
　本発明の半導体装置において、第２の窒化物半導体層には、第３の窒化物半導体層の形成領域に凹部が形成されており、第３の窒化物半導体層は、その少なくとも下部が第２の窒化物半導体層の凹部に形成されていてもよい。
　このようにすると、第２の窒化物半導体層における第３の窒化物半導体層の形成領域に形成された凹部によって、ゲート電極におけるドレイン側の端部及び第３の窒化物半導体層におけるドレイン側の端部に集中する電界が緩和される。従って、第２の窒化物半導体層の凹部に形成され第３の窒化物半導体層によって、電界集中による電流コラプスを抑制したり、デバイスの破壊を防いだりすることができる。
　本発明に係る第１の半導体装置の製造方法は、基板の上に、第１の窒化物半導体層、第２の窒化物半導体層及びｐ型の導電性を有する第３の窒化物半導体層を順次形成する工程と、第３の窒化物半導体層の上にゲート電極を選択的に形成する工程と、形成されたゲート電極をマスクとして、第３の窒化物半導体層を自己整合的に除去することにより、第３の窒化物半導体層をゲート電極の下側部分に残存する工程と、第２の窒化物半導体層及び残存した第３の窒化物半導体層に対して窒素雰囲気でアニールを行う工程と、第２の窒化物半導体層の上におけるゲート電極の両側方の領域にそれぞれソース電極及びドレイン電極を形成する工程とを備えている。
　第１の半導体装置の製造方法によると、ゲート電極のゲート長方向の幅と第３の窒化物半導体層のゲート長方向の幅とをほぼ等しく形成することができる。また、アニール工程により、第３の窒化物半導体層を除去したときに生じるダメージが緩和するので、電流コラプスを抑制することができる。
　本発明に係る第２の半導体装置の製造方法は、基板の上に、第１の窒化物半導体層及び第２の窒化物半導体層を順次形成する工程と、第２の窒化物半導体層の上面におけるゲート電極形成領域に凹部を選択的に形成する工程と、第２の窒化物半導体層の上に、少なくとも凹部が埋まるようにｐ型の第３の窒化物半導体層を形成する工程と、第３の窒化物半導体層の上における凹部を覆う領域に、ゲート電極を選択的に形成する工程と、形成されたゲート電極をマスクとして、第３の窒化物半導体層を自己整合的に除去することにより、第３の窒化物半導体層をゲート電極の下側部分に残存する工程と、第２の窒化物半導体層及び残存した第３の窒化物半導体層に対して窒素雰囲気でアニールを行う工程と、第２の窒化物半導体層の上におけるゲート電極の両側方の領域に、それぞれソース電極及びドレイン電極を形成する工程とを備えている。
　第２の半導体装置の製造方法によると、第１の半導体装置の製造方法の効果に加え、第２の窒化物半導体層におけるゲート電極形成領域に選択的に形成された凹部によって、ゲート電極におけるドレイン側の端部及び第３の窒化物半導体層におけるドレイン側の端部に集中する電界が緩和される。このため、電界集中による電流コラプスを抑制したり、デバイスの破壊を防いだりすることができる。
　第１又は第２の半導体装置の製造方法において、ゲート電極は、珪化タングステン（ＷｘＳｉ１－ｘ）、珪化レニウム（ＲｅｘＳｉ１－ｘ）、珪化タンタル（ＴａｘＳｉ１－ｘ）、珪化オスミウム（ＯｓｘＳｉ１－ｘ）、珪化モリブデン（ＭｏｘＳｉ１－ｘ）（但し、ｘは０＜ｘ＜１）及び酸化インジウム錫（ＩＴＯ）のうちから選択された少なくとも１つの材料により形成してもよい。
　第１又は第２の半導体装置の製造方法において、ゲート電極は、タングステン（Ｗ）、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）及びモリブデン（Ｍｏ）のうちから選択された少なくとも１つの金属により形成してもよい。
　第１又は第２の半導体装置の製造方法において、ゲート電極を形成する工程は、ゲート電極の上部に金又は金を含む合金からなる金属層を形成する工程を含んでいてもよい。
　第１又は第２の半導体装置の製造方法において、ゲート電極を形成する工程は、第３の窒化物半導体層の上面に、厚さが２０ｎｍ以下のパラジウム又はパラジウムを含む合金からなる第１の金属層を形成する工程を含んでいてもよい。
　この場合に、ゲート電極を形成する工程は、ゲート電極の上部に金又は金を含む合金からなる第２の金属層を形成する工程を含んでいてもよい。
　第１又は第２の半導体装置の製造方法において、窒素雰囲気でアニールを行う工程のアニール温度は、６５０℃以上且つ１１００℃以下としてもよい。
　さらに、第１又は第２の半導体装置の製造方法において、窒素雰囲気でアニールを行う工程のアニール温度は、６５０℃以上且つ９５０℃以下としてもよい。
　このようにすると、ゲート電極を破壊することなく、電流コラプスを抑制することができる。
　本発明に係る半導体装置及びその製造方法によると、ゲート電極の下にｐ型導電層を配したノーマリオフ型の窒化物からなる半導体装置を微細化することができ、チャネル抵抗の低抵抗化を図ると共に、電流コラプスを抑制することができる。
図１は本発明の第１の実施形態に係る半導体装置を示す断面図である。 図２は本発明の第１の実施形態に係る半導体装置におけるｐ型ＧａＮとＩＴＯ電極及びＩＴＯ／Ａｕ電極とのコンタクト抵抗率のアニール温度依存性を示すグラフである。 図３（ａ）は比較例であって、ｐ型導電層のエッチング後にアニールを行わない場合の、電圧ストレス印加前後のドレイン電流とドレイン電圧とを表すグラフである。図３（ｂ）は本発明の第１の実施形態に係る半導体装置におけるｐ型導電層のエッチング後にアニールを行なった場合の、電圧ストレス印加前後のドレイン電流とドレイン電圧とを表すグラフである。 図４（ａ）～図４（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図５は本発明の第１の実施形態の一変形例に係る半導体装置を示す断面図である。 図６は本発明の第１の実施形態の一変形例に係る半導体装置におけるｐ型ＧａＮとＰｄ／Ａｕ電極とのコンタクト抵抗のＰｄ膜厚及びアニール温度依存性を示す図である。 図７は本発明の第１の実施形態の一変形例に係る半導体装置の断面ＳＥＭ写真である。 図８は本発明の第２の実施形態に係る半導体装置を示す断面図である。 図９（ａ）～図９（ｇ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１０は本発明の第３の実施形態に係る半導体装置を示す断面図である。 図１１（ａ）～図１１（ｆ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図１２は第１の従来例に係る半導体装置（ＪＦＥＴ）を示す断面図である。 図１３（ａ）～図１３（ｅ）は第１の従来例に係る半導体装置の製造方法を示す工程順の断面図である。 図１４はセルフアラインプロセスで作製した第２の従来例に係る半導体装置（ＪＦＥＴ）を示す断面図である。
　（第１の実施形態）
　本発明の第１の実施形態に係る半導体装置である、例えば電界効果トランジスタ（接合型電界効果トランジスタ：ＪＦＥＴ）について図１を参照しながら説明する。
　図１に示すように、第１の実施形態に係る電界効果トランジスタは、例えばシリコン（Ｓｉ）からなる基板１０１の上に順次形成された、厚さが１００ｎｍのＡｌＮからなるバッファ層１０２、厚さが２μｍのアンドープのＧａＮからなるチャネル層１０３、厚さが２０ｎｍのアンドープのＡｌＧａＮからなるバリア層１０４、厚さが１００ｎｍのｐ型ＧａＮ層１０５、及び厚さが５ｎｍの高濃度のｐ型ＧａＮ層１０６を有している。
　ｐ型ＧａＮ層１０５及び高濃度のｐ型ＧａＮ層１０６は、ゲート形成領域を残すように選択的にエッチングされて、その両側方の領域にバリア層１０４を露出している。ｐ型ＧａＮ層１０６の上には、酸化インジウム錫（ＩＴＯ）からなるゲート電極１１１と、金（Ａｕ）電極１１２とが順次形成されている。
　バリア層１０４の上におけるゲート電極１１１及びｐ型ＧａＮ層１０５のゲート長方向の両側方の領域には、例えばチタン（Ｔｉ）／アルミニウム（Ａｌ）の積層膜からなるソース電極１０８及びドレイン電極１０９がそれぞれ形成されている。ここで、アンドープのＡｌＧａＮからなるバリア層１０４には、例えばＡｌ０.１５Ｇａ０.８５Ｎを用いることができる。なお、前述したように、アンドープの半導体とは、導電型を決定する不純物が意図的に導入されていない半導体をいう。これは、後述の実施形態でも同様である。
　ｐ型ＧａＮ層１０５への空乏層の広がりを抑えるために、該ｐ型ＧａＮ層１０５のキャリア濃度は１×１０１８ｃｍ－３以上であることが望ましい。また、高濃度のｐ型ＧａＮ層１０６のキャリア濃度は、ゲート電極１１１とオーミックコンタクト抵抗を得る場合は、２×１０１８ｃｍ－３以上であることが望ましい。
　第１の実施形態に係る電界効果トランジスタは、ゲート電極１１１とバリア層１０４との間に、ｐ型ＧａＮ層１０５、１０６を設けている。このため、ゲート電圧における閾値電圧の値を正側に大きくすることができる。具体的には、ｐ型ＧａＮ層１０５中のキャリア密度と、バリア層１０４におけるＡｌ組成及び厚さ寸法とを調整し、チャネル層１０３におけるゲート電極１１１の下方の２次元電子ガス濃度を調節することにより、ノーマリオフ型のトランジスタを実現することができる。
　第１の実施形態に係る電界効果トランジスタの第１の特徴は、図１２に示した第１の従来例と比較して、ゲート電極１１１とｐ型ＧａＮ層１０５との幅の差が小さいため、その分だけゲート電極１１１とソース電極１０８又はドレイン電極１０９とを互いに近づけることができることにある。この構成により、チャネル長を短くできるため、チャネル抵抗（ソース抵抗）が低減して、相互コンダクタンスの増大を図ることができる。加えて、デバイス寸法が小さくなることにより、面積当たりの取得デバイス数を増加することが可能となる。
　第１の実施形態に係る電界効果トランジスタの第２の特徴は、ゲート電極１１１の構成材料が高耐熱であることにある。従来から、主にゲート電極の構成材料として用いられてきたニッケル（Ｎｉ）は、融点が１０００℃以上の高融点材料ではあるものの、密着性が悪く、７００℃以上のアニールで一部に剥がれが見られた。また、ニッケル（Ｎｉ）と金（Ａｕ）との積層膜（Ｎｉ／Ａｕ電極）の場合は、密着性の改善は見られるものの、アニール温度が６００℃以上になると、電極表面のモホロジーに顕著な劣化が生じる。さらに、７００℃以上では、電極の一部に剥がれが見られた。従って、ゲート電極１１１にＮｉを用いる構成は、６００℃以上の耐熱性が不十分である。
　図２に第１の実施形態に係るゲート電極構造におけるコンタクト抵抗率のアニール温度依存性を示す。具体的には、厚さが１００ｎｍのＩＴＯのみの電極（▲）と、厚さが１００ｎｍのＩＴＯとＡｕとの積層構造（◆）とをそれぞれゲート電極に用いた場合のコンタクト抵抗率のアニール温度依存性を示す。
　図２から分かるように、６００℃以上でアニールを行っても、いずれの構成であってもオーミック接触が得られ、十分な耐熱性が確認された。従って、ゲート電極１１１をマスクとしてｐ型ＧａＮ層１０５、１０６をドライエッチングによって除去した後であっても、ゲート電極１１１の熱による劣化が生じないことから、高温アニールによるドライエッチングダメージの回復を図ることができる。なお、ｐ型ＧａＮ層１０６とゲート電極１１１とは必ずしもオーミック接触する必要はない。但し、ｐ型ＧａＮ層１０６とゲート電極１１１とがオーミック接触すれば、トランジスタ動作をコントロールするゲート電圧を小さくできるため、ｐ型ＧａＮ層１０６とゲート電極１１１とはオーミック接触することが好ましい。
　このように、第１の実施形態に係る電界効果トランジスタによると、デバイスの微細化を可能とし、且つ電流コラプスを抑制することができる。
　図３に第１の実施形態に係る電界効果トランジスタにおける、パルス電圧によるストレス印加の前後のドレイン電圧とドレイン電流との関係を示す。
　図３（ａ）は、比較例であって、ｐ型ＧａＮ層を除去した後にアニールを行わないトランジスタ特性を示す。また、図３（ｂ）は、本発明であって、ｐ型ＧａＮ層を除去した後に、窒素（Ｎ２）雰囲気で８００℃のアニールを２０分間行った場合のトランジスタ特性を示す。図３（ａ）の比較例においては、電圧ストレスの印加前（◆）と比べて印加後（■）は、ドレイン電流が顕著に小さくなっており、いわゆる電流コラプスが生じていることを確認できる。これに対して、図３（ｂ）の高温アニールを行う本発明においては、電圧ストレスの印加後（■）のドレイン電流の減少が小さくなって、電流コラプスが抑制されていることが分かる。
　－製造方法－
　以下、前記のように構成された電界効果トランジスタの製造方法について図４（ａ）～図４（ｅ）を参照しながら説明する。
　まず、図４（ａ）に示すように、例えば、分子線エピタキシ（ＭＢＥ）法又は有機金属化学的気相堆積（ＭＯＣＶＤ）法により、Ｓｉからなる基板１０１の上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１０２と、厚さが２μｍのアンドープのＧａＮからなるチャネル層１０３と、厚さが２０ｎｍのアンドープのＡｌＧａＮからなるバリア層１０４と、厚さが１００ｎｍのｐ型ＧａＮ層１０５と、厚さが５ｎｍの高濃度のｐ型ＧａＮ層１０６とを順次エピタキシャル成長して形成する。なお、基板１０１にシリコン（Ｓｉ）を用いたが、Ｓｉには限られない。例えば、サファイア（単結晶Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）又は窒化ガリウム（ＧａＮ）等の、窒化物半導体をエピタキシャル成長可能な材料からなる基板を用いることができる。
　次に、リソグラフィ法により、ｐ型ＧａＮ層１０６の上に、ゲート電極形成領域を開口する開口パターンを有する２層構造のレジスト膜（図示せず）を形成する。続いて、スパッタ法又は真空蒸着法等により、レジスト膜の上に全面にわたって、例えば、それぞれの厚さが１００ｎｍのＩＴＯ膜とＡｕ膜とを積層する。その後、リフトオフ法により、レジスト膜及び該レジスト膜上に堆積した金属膜を除去する。これにより、図４（ｂ）に示すように、ＩＴＯ膜からゲート電極１１１が形成され、該ゲート電極１１１の上にＡｕ膜からＡｕ電極１１２が形成される。
　次に、図４（ｃ）に示すように、Ａｕ電極１１２及びゲート電極１１１をマスクとし、ｐ型ＧａＮ層１０５、１０６に対してフッ素系又は塩素系のガスを用いたドライエッチングを行う。これにより、ｐ型ＧａＮ層１０５、１０６におけるゲート電極１１１の下側部分を除く領域が除去される。
　次に、図４（ｄ）に示すように、Ａｕ電極１１２、ゲート電極１１１及びパターニングされたｐ型ＧａＮ層１０５、１０６を有する基板１０１に対して、例えば、窒素（Ｎ２）雰囲気で、温度が８００℃、２０分間の高温アニールを行う。ここでは、ＡｌＧａＮからなるバリア層１０４のエッチングによるダメージ回復の観点から、アニール温度は６５０℃以上が好ましい。また、ＡｌＧａＮからの窒素の脱離を抑えるために、アニールは窒素雰囲気で行うことが好ましい。なお、温度が１１００℃以上の高温下では、ＧａＮ又はＡｌＧａＮからの窒素の脱離が激しくなって、デバイス特性の劣化が生じるため、アニールは１１００℃以下で行うことが好ましい。また、ゲート電極１１１の上にＡｕ電極１１２を設ける場合は、Ａｕの融点が１０６４℃であることから、１０５０℃以下でアニールを行うことが好ましい。また、ゲート電極１１１にＩＴＯを用いる場合は、該ＩＴＯの融点が９８０℃であることから、９５０℃以下でアニールを行うことが好ましい。
　次に、リソグラフィ法により、バリア層１０４の上に、少なくともＡｕ電極１１２を覆うと共に、ソース電極及びドレイン電極の各形成領域を開口する開口パターンを有する２層構造のレジスト膜（図示せず）を形成する。続いて、スパッタ法又は真空蒸着法等により、レジスト膜の上に全面にわたって、例えば、Ｔｉ／Ａｌからなる積層膜を堆積する。その後、リフトオフ法により、レジスト膜及び該レジスト膜上に堆積した積層膜を除去する。これにより、図４（ｅ）に示すように、それぞれＴｉ／Ａｌ膜からソース電極１０８及びドレイン電極１０９が形成される。続いて、赤外線アロイ炉又はヒータアロイ炉を用いて、ゲート電極１１１、ソース電極１０８及びドレイン電極１０９を構成する金属と窒化物半導体層との合金化を行う。このようにして、第１の実施形態に係る電界効果トランジスタを作製することができる。
　第１の実施形態に係る電界トランジスタの製造方法における第１の特徴は、Ａｕ電極１１２を含めゲート電極１１１をマスクとして、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去することにある。これにより、あらかじめ形成されたｐ型ＧａＮ層１０５、１０６のゲート形成領域の上にゲート電極１１１をリフトオフ法により形成する場合と比べて、ｐ型ＧａＮ層１０５、１０６のゲート長方向の幅とゲート電極１１１のゲート長方向の幅との差を小さくすることができる。その結果、ゲート電極１１１とソース電極１０８又はドレイン電極１０９との距離を小さくすることが可能となる。なお、ゲート電極１１１におけるゲート長方向の幅とｐ型ＧａＮ層１０５、１０６におけるゲート長方向の幅との差は、０．２μｍ以下となる。ゲート電極１１１の構成材料にもよるが、ゲート電極１１１をマスクとして、ｐ型ＧａＮ層１０５、１０６を自己整合的にエッチングする場合には、ゲート電極１１１とｐ型ＧａＮ層１０５、１０６とのゲート長方向の幅の差が０．２μｍを超えることはほぼない。
　第１の実施形態に係る電界トランジスタの製造方法における第２の特徴は、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去した後に、高温のアニールを行うことにある。これにより、ドライエッチングにより生じたＡｌＧａＮからなるバリア層１０４の表面及びその近傍に生じた結晶欠陥等のダメージを回復することができる。
　従って、本実施形態に係る半導体装置の製造方法を用いると、デバイスの微細化を可能とし、且つ電流コラプスを抑制することができる。
　なお、第１の実施形態においては、ゲート電極１１１に酸化インジウム錫（ＩＴＯ）を用いたが　ＩＴＯに限られない。例えば、ＩＴＯに代えて、珪化タングステン（ＷｘＳｉ１－ｘ）、珪化レニウム（ＲｅｘＳｉ１－ｘ）、珪化タンタル（ＴａｘＳｉ１－ｘ）、珪化オスミウム（ＯｓｘＳｉ１－ｘ）、及び珪化モリブデン（ＭｏｘＳｉ１－ｘ）（但し、ｘは０＜ｘ＜１）のうちから選択された少なくとも１つの材料を用いることができる。これらの材料は、ＩＴＯと同様に密着性が高い材料であるため、ゲート電極１１１をｐ型ＧａＮ層１０６から一層剥がれにくくすることができる。
　（第１の実施形態の一変形例）
　以下、本発明の第１の実施形態の一変形例に係る電界効果トランジスタについて図５を参照しながら説明する。図５において、図１に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
　図５に示すように、本変形例に係る電界効果トランジスタは、ｐ型ＧａＮ層１０５、１０６の上に形成されるゲート電極１０７の構成材料として、パラジウム（Ｐｄ）を用いている。
　図６に、ｐ型ＧａＮとＰｄ／Ａｕ電極とのコンタクト抵抗率の、Ｐｄ膜厚及びアニール温度依存性を示す。なお、Ｐｄ膜厚が１００ｎｍの場合は、温度が８００℃のアニールによって電極の一部が剥がれ、電流電圧特性を測定できなかったため、図中にプロットしていない。図６からは、ゲート電極１０７としてＰｄを用いる場合は、Ｐｄ膜厚を２０ｎｍ以下とすることが好ましいことが分かる。
　図７に、本変形例に係る電界効果トランジスタの断面における走査型電子顕微鏡（ＳＥＭ）写真を示す。図７からは、ｐ型ＧａＮ層の上面とゲート電極とのゲート長方向の幅の差が０．２μｍ以下であることが分かる。ここで、Ｐｄ／Ａｕ電極の厚さは、０．２２μｍ以下である。
　なお、ゲート電極１０７の上にＡｕ電極１１２を積層した積層構造をゲート電極とみなすと、例えば、本変形例に係る電界効果トランジスタの場合は、ドライエッチングのエッチング条件によって、ＰｄがＡｕと比べてサイドエッチングが進行し、ｐ型ＧａＮ層１０６の上面の幅とゲート電極１０７の下面の幅とが一致しない場合がある。この場合は、例えば、誘導結合プラズマ（ＩＣＰ）におけるバイアス出力を上げる等のエッチング条件の変更により、ｐ型ＧａＮ層１０６とゲート電極１０７との界面の幅の差を小さくすることができる。
　また、ドライエッチングを行う前に、Ｐｄ／Ａｕ電極に対して、例えば温度が４００℃のアニールを行うことにより、ｐ型ＧａＮ層１０５、１０６の上部にＰｄを含む合金を形成し、その後、サイドエッチングの進行を抑えてもよい。
　これらの手段により、ｐ型ＧａＮ層１０５、１０６とゲート電極１０７との幅の差を０．２μｍ以下に抑えることができる。
　なお、Ｐｄを含む合金とは、前述したように、Ｐｄが電極の構成元素として含まれている合金であって、電極材料のＰｄの一部が合金化されていない混合物の状態をも含む。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置である、例えば電界効果トランジスタについて図８を参照しながら説明する。図８において、図１に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
　第２の実施形態に係る電界効果トランジスタは、上面にｐ型ＧａＮ層１０５、ソース電極１０８及びドレイン電極１０９が形成されるアンドープのＡｌＧａＮからなるバリア層１０４の厚さを５０ｎｍとする共に、該バリア層１０４にｐ型ＧａＮ層１０５の下部を埋め込む凹部１０４ａが形成されている。
　ここで、下部がバリア層１０４の凹部１０４ａに埋め込まれるｐ型ＧａＮ層１０５の厚さ、すなわち下面から上面までの高さは１００ｎｍである。ｐ型ＧａＮ層１０５の上には、厚さが５ｎｍの高濃度のｐ型ＧａＮ層１０６が形成され、該ｐ型ＧａＮ層１０６の上には、ＩＴＯからなるゲート電極１１１と、Ａｕ電極１１２とが順次形成されている。
　第２の実施形態に係る電界効果トランジスタは、第１の実施形態と同様に、バリア層１０４とゲート電極との間に、ｐ型ＧａＮ層１０５、１０６を設けている。これにより、ゲート電圧における閾値電圧の値を正側に大きくすることができる。
　さらに、第２の実施形態においては、ｐ型ＧａＮ層１０５中のキャリア密度とバリア層におけるＡｌ組成及び厚さ寸法に加え、凹部１０４ａの深さを調整し、チャネル層１０３におけるゲート電極１１１の下方の２次元電子ガス濃度を調節することにより、ノーマリオフ型のトランジスタを実現することができる。
　第２の実施形態に係る電界効果トランジスタの第１の特徴は、図１２に示した第１の従来例と比較して、ゲート電極１１１とｐ型ＧａＮ層１０５との幅の差が小さいため、その分だけゲート電極１１１とソース電極１０８又はドレイン電極１０９とを互いに近づけることができることにある。この構成により、チャネル長を短くできるため、チャネル抵抗（ソース抵抗）が低減して、相互コンダクタンスの増大を図ることができる。加えて、デバイス寸法が小さくなることにより、面積当たりの取得デバイス数を増加することが可能となる。
　第２の実施形態に係る電界効果トランジスタの第２の特徴は、ゲート電極１１１の構成材料が高耐熱であることにある。後述するように、ゲート電極１１１をマスクとしたドライエッチングによってｐ型ＧａＮ層１０５、１０６をパターニングした後であっても、ゲート電極１１１はアニールによる劣化が生じないことから、ドライエッチングによるバリア層１０４のダメージを高温アニールにより回復することができる。
　なお、第１の実施形態と同様に、ｐ型ＧａＮ層１０６とゲート電極１１１とは必ずしもオーミック接触する必要はない。但し、ｐ型ＧａＮ層１０６とゲート電極１１１とがオーミック接触すれば、トランジスタ動作をコントロールするゲート電圧を小さくできるため、ｐ型ＧａＮ層１０６とゲート電極１１１とはオーミック接触することが好ましい。
　第２の実施形態に係る電界効果トランジスタの第３の特徴は、バリア層１０４におけるゲート電極１１１の下方の領域にｐ型ＧａＮ層１０５の下部を埋め込む凹部１０４ａを設けることにより、ゲート電極１１１のドレイン電極１０９側の端部、又はｐ型ＧａＮ層１０５のドレイン電極１０９側の端部に集中する電界を緩和することができることにある。これにより、バリア層１０４における凹部１０４ａのドレイン電極１０９側の端部に生じる電界集中による電流コラプスを抑制したり、デバイスの破壊を防いだりすることができる。
　－製造方法－
　以下、前記のように構成された電界効果トランジスタの製造方法について図９（ａ）～図９（ｇ）を参照しながら説明する。
　まず、図９（ａ）に示すように、例えば、ＭＢＥ法又はＭＯＣＶＤ法により、Ｓｉからなる基板１０１の上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１０２と、厚さが２μｍのアンドープのＧａＮからなるチャネル層１０３と、厚さが５０ｎｍのアンドープのＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０４とを順次エピタキシャル成長して形成する。
　次に、リソグラフィ法により、バリア層１０４の上に、凹部１０４ａの形成領域を開口する開口パターンを有するレジスト膜（図示せず）を形成する。形成したレジスト膜をマスクとして、バリア層１０４に対してフッ素系又は塩素系のガスを用いたドライエッチングを行って、図９（ｂ）に示す状態を得る。
　次に、図９（ｃ）に示すように、再度、ＭＢＥ法又はＭＯＣＶＤ法により、バリア層１０４の上に、少なくとも凹部１０４ａが埋まるように厚さが１００ｎｍのｐ型ＧａＮ層１０５と、厚さが５ｎｍの高濃度のｐ型ＧａＮ層１０６とを順次エピタキシャル成長して形成する。
　次に、リソグラフィ法により、ｐ型ＧａＮ層１０６の上に、ゲート電極形成領域を開口する開口パターンを有する２層構造のレジスト膜（図示せず）を形成する。続いて、スパッタ法又は真空蒸着法等により、レジスト膜の上に全面にわたって、例えば、それぞれの厚さが１００ｎｍのＩＴＯ膜とＡｕ膜とを積層する。その後、リフトオフ法により、レジスト膜及び該レジスト膜上に堆積した金属膜を除去する。これにより、図９（ｄ）に示すように、ＩＴＯ膜からゲート電極１１１が形成され、該ゲート電極１１１の上にＡｕ膜からＡｕ電極１１２が形成される。
　次に、図９（ｅ）に示すように、Ａｕ電極１１２及びゲート電極１１１をマスクとし、ｐ型ＧａＮ層１０５、１０６に対してフッ素系又は塩素系のガスを用いたドライエッチングを行う。これにより、ｐ型ＧａＮ層１０５、１０６におけるゲート電極１１１の下側部分を除く領域が除去される。
　次に、図９（ｆ）に示すように、Ａｕ電極１１２、ゲート電極１１１及びパターニングされたｐ型ＧａＮ層１０５、１０６を有する基板１０１に対して、例えば、窒素（Ｎ２）雰囲気で、温度が８００℃、２０分間の高温アニールを行う。ＡｌＧａＮからなるバリア層１０４のエッチングによるダメージ回復の観点からは、アニール温度は６５０℃以上が好ましい。また、ＡｌＧａＮからの窒素の脱離を抑えるために、アニールは窒素雰囲気で行うことが好ましい。なお、１１００℃以上の高温下では、ＧａＮ又はＡｌＧａＮからの窒素の脱離が激しくなって、デバイス特性の劣化が生じるため、アニールは１１００℃以下で行うことが好ましい。また、ゲート電極１１１の上にＡｕ電極１１２を設ける場合は、Ａｕの融点が１０６４℃であることから、１０５０℃以下でアニールを行うことが好ましい。
　次に、リソグラフィ法により、バリア層１０４の上に、少なくともＡｕ電極１１２を覆うと共に、ソース電極及びドレイン電極の各形成領域を開口する開口パターンを有する２層構造のレジスト膜（図示せず）を形成する。続いて、スパッタ法又は真空蒸着法等により、レジスト膜の上に全面にわたって、例えば、Ｔｉ／Ａｌからなる積層膜を堆積する。その後、リフトオフ法により、レジスト膜及び該レジスト膜上に堆積した積層膜を除去する。これにより、図９（ｇ）に示すように、それぞれＴｉ／Ａｌ膜からソース電極１０８及びドレイン電極１０９が形成される。続いて、赤外線アロイ炉又はヒータアロイ炉を用いて、ゲート電極１１１、ソース電極１０８及びドレイン電極１０９を構成する金属と窒化物半導体層との合金化を行う。このようにして、第２の実施形態に係る電界効果トランジスタを作製することができる。
　第２の実施形態に係る電界トランジスタの製造方法における第１の特徴は、Ａｕ電極１１２を含めゲート電極１１１をマスクとして、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去することにある。これにより、あらかじめ形成されたｐ型ＧａＮ層１０５、１０６のゲート形成領域の上にゲート電極１１１をリフトオフ法により形成する場合と比べて、ｐ型ＧａＮ層１０５、１０６のゲート長方向の幅とゲート電極１１１のゲート長方向の幅との差を小さくすることができる。その結果、ゲート電極１１１とソース電極１０８又はドレイン電極１０９との距離を小さくすることが可能となる。なお、ゲート電極１１１におけるゲート長方向の幅とｐ型ＧａＮ層１０５、１０６におけるゲート長方向の幅との差は、０．２μｍ以下となる。ゲート電極１１１の構成材料にもよるが、ゲート電極１１１をマスクとして、ｐ型ＧａＮ層１０５、１０６を自己整合的にエッチングする場合には、ゲート電極１１１とｐ型ＧａＮ層１０５、１０６とのゲート長方向の幅の差が０．２μｍを超えることはほぼない。
　第２の実施形態に係る電界トランジスタの製造方法における第２の特徴は、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去した後に、高温のアニールを行うことにある。これにより、ドライエッチングにより生じたＡｌＧａＮからなるバリア層１０４の表面及びその近傍に生じた結晶欠陥等のダメージを回復することができる。
　第２の実施形態に係る電界効果トランジスタの製造方法における第３の特徴は、バリア層１０４におけるゲート電極１１１の下方の領域にｐ型ＧａＮ層１０５の下部を埋め込む凹部１０４ａを設けることにより、ゲート電極１１１のドレイン電極１０９側の端部、又はｐ型ＧａＮ層１０５のドレイン電極１０９側の端部に集中する電界を緩和することができることにある。これにより、バリア層１０４における凹部１０４ａのドレイン電極１０９側の端部に生じる電界集中による電流コラプスを抑制したり、デバイスの破壊を防いだりすることができる。
　従って、本実施形態に係る半導体装置の製造方法を用いると、デバイスの微細化を可能とし、且つ電流コラプスを抑制することができる。
　なお、第２の実施形態においても、ゲート電極１１１にＩＴＯを用いたが　ＩＴＯに限られない。例えば、ＩＴＯに代えて、珪化タングステン（ＷｘＳｉ１－ｘ）、珪化レニウム（ＲｅｘＳｉ１－ｘ）、珪化タンタル（ＴａｘＳｉ１－ｘ）、珪化オスミウム（ＯｓｘＳｉ１－ｘ）、及び珪化モリブデン（ＭｏｘＳｉ１－ｘ）（但し、ｘは０＜ｘ＜１）のうちから選択された少なくとも１つの材料を用いることができる。これらの材料は、ＩＴＯと同様に密着性が高い材料であるため、ゲート電極１１１をｐ型ＧａＮ層１０６から一層剥がれにくくすることができる。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体装置である、例えば電界効果トランジスタについて図１０を参照しながら説明する。図１０において、図１に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
　第３の実施形態に係る電界効果トランジスタは、ｐ型ＧａＮ層１０５、１０６の上に形成されるゲート電極１１３の構成材料として、特に融点が高い高融点材料であるタングステン（Ｗ）を用いている。
　第３の実施形態に係る電界効果トランジスタは、ゲート電極１１３とバリア層１０４との間に、ｐ型ＧａＮ層１０５、１０６を設けている。このため、ゲート電圧における閾値電圧の値を正側に大きくすることができる。具体的には、ｐ型ＧａＮ層１０５中のキャリア密度と、バリア層１０４におけるＡｌ組成及び厚さ寸法とを調整し、チャネル層１０３におけるゲート電極１１３の下方の２次元電子ガス濃度を調節することにより、ノーマリオフ型のトランジスタを実現することができる。
　第３の実施形態に係る電界効果トランジスタの第１の特徴は、図１２に示した第１の従来例と比較して、ゲート電極１１３とｐ型ＧａＮ層１０５との幅の差が小さいため、その分だけゲート電極１１３とソース電極１０８又はドレイン電極１０９とを互いに近づけることができることにある。この構成により、チャネル長を短くできるため、チャネル抵抗（ソース抵抗）が低減して、相互コンダクタンスの増大を図ることができる。加えて、デバイス寸法が小さくなることにより、面積当たりの取得デバイス数を増加することが可能となる。
　第３の実施形態に係る電界効果トランジスタの第２の特徴は、ゲート電極１１３の構成材料が高耐熱であることにある。後述するように、ゲート電極１１３をマスクとしたドライエッチングによってｐ型ＧａＮ層１０５、１０６をパターニングした後であっても、ゲート電極１１３はアニールによる劣化が生じないことから、ドライエッチングによるバリア層１０４のダメージを高温アニールにより回復することができる。
　なお、第１の実施形態と同様に、ｐ型ＧａＮ層１０６とゲート電極１１３とは必ずしもオーミック接触する必要はない。但し、ｐ型ＧａＮ層１０６とゲート電極１１３とがオーミック接触すれば、トランジスタ動作をコントロールするゲート電圧を小さくできるため、ｐ型ＧａＮ層１０６とゲート電極１１３とはオーミック接触することが好ましい。
　－製造方法－
　以下、前記のように構成された電界効果トランジスタの製造方法について図１１（ａ）～図１１（ｆ）を参照しながら説明する。
　まず、図１１（ａ）に示すように、例えば、ＭＢＥ法又はＭＯＣＶＤ法により、Ｓｉからなる基板１０１の上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１０２と、厚さが２μｍのアンドープのＧａＮからなるチャネル層１０３と、厚さが２０ｎｍのアンドープのＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０４と、厚さが１００ｎｍのｐ型ＧａＮ層１０５と、厚さが５ｎｍの高濃度のｐ型ＧａＮ層１０６とを順次エピタキシャル成長して形成する。
　次に、図１１（ｂ）に示すように、スパッタ法により、ｐ型ＧａＮ層１０６の上に、厚さが１００ｎｍのタングステン（Ｗ）膜１１３Ａを成膜する。
　次に、リソグラフィ法により、Ｗ膜１１３Ａの上に、ゲート電極形成領域をマスクするレジスト膜（図示せず）を形成する。続いて、形成したレジスト膜をマスクとして、Ｗ膜１１３Ａに対してフッ素系又は塩素系のガスを用いたドライエッチングを行う。これにより、図１１（ｃ）に示すように、Ｗ膜１１３Ａからゲート電極１１３が形成される。なお、ゲート電極形成用マスクとして、レジスト膜に代えて、フッ素系及び塩素のガスによりエッチングされにくい電極材料、例えば膜厚が１００ｎｍの金（Ａｕ）電極をリフトオフ法により形成してもよい。この場合は、図１の電界効果トランジスタと同様に、ゲート電極１１３の上に、Ａｕ電極が形成される構成となる。
　次に、図１１（ｄ）に示すように、ゲート電極１１３をマスクとし、ｐ型ＧａＮ層１０５、１０６に対してフッ素系又は塩素系のガスを用いたドライエッチングを行う。これにより、ｐ型ＧａＮ層１０５、１０６におけるゲート電極１１３の下側部分を除く領域が除去される。
　次に、図１１（ｅ）に示すように、ゲート電極１１３及びパターニングされたｐ型ＧａＮ層１０５、１０６を有する基板１０１に対して、例えば、窒素雰囲気で、温度が８００℃、２０分間の高温アニールを行う。ここでは、ＡｌＧａＮからなるバリア層１０４のエッチングによるダメージ回復の観点から、アニール温度は６５０℃以上が好ましい。また、ＡｌＧａＮからの窒素の脱離を抑えるために、アニールは窒素雰囲気で行うことが好ましい。なお、１１００℃以上の高温下では、ＧａＮ又はＡｌＧａＮからの窒素の脱離が激しくなって、デバイス特性の劣化が生じるため、アニールは１１００℃以下で行うことが好ましい。また、ゲート電極１１１の上にＡｕ電極を設ける場合は、１０５０℃以下でアニールを行うことが好ましい。
　次に、リソグラフィ法により、バリア層１０４の上に、少なくともゲート電極１１３を覆うと共に、ソース電極及びドレイン電極の各形成領域を開口する開口パターンを有する２層構造のレジスト膜（図示せず）を形成する。続いて、スパッタ法又は真空蒸着法等により、レジスト膜の上に全面にわたって、例えば、Ｔｉ／Ａｌからなる積層膜を堆積する。その後、リフトオフ法により、レジスト膜及び該レジスト膜上に堆積した積層膜を除去する。これにより、図１１（ｆ）に示すように、それぞれＴｉ／Ａｌ膜からソース電極１０８及びドレイン電極１０９が形成される。続いて、赤外線アロイ炉又はヒータアロイ炉を用いて、ゲート電極１１１、ソース電極１０８及びドレイン電極１０９を構成する金属と窒化物半導体層との合金化を行う。このようにして、第３の実施形態に係る電界効果トランジスタを作製することができる。
　第３の実施形態に係る電界トランジスタの製造方法における第１の特徴は、ゲート電極１１３をマスクとして、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去することにある。これにより、あらかじめ形成されたｐ型ＧａＮ層１０５、１０６のゲート形成領域の上にゲート電極１１１をリフトオフ法により形成する場合と比べて、ｐ型ＧａＮ層１０５、１０６のゲート長方向の幅とゲート電極１１１のゲート長方向の幅との差を小さくすることができる。その結果、ゲート電極１１１とソース電極１０８又はドレイン電極１０９との距離を小さくすることが可能となる。なお、ゲート電極１１３におけるゲート長方向の幅とｐ型ＧａＮ層１０５、１０６におけるゲート長方向の幅との差は、０．２μｍ以下となる。ゲート電極１１３の構成材料にもよるが、ゲート電極１１３をマスクとして、ｐ型ＧａＮ層１０５、１０６を自己整合的にエッチングする場合には、ゲート電極１１３とｐ型ＧａＮ層１０５、１０６とのゲート長方向の幅の差が０．２μｍを超えることはほぼない。
　第３の実施形態に係る電界トランジスタの製造方法における第２の特徴は、ｐ型ＧａＮ層１０５、１０６におけるゲート形成領域を除く領域を除去した後に、高温のアニールを行うことにある。これにより、ドライエッチングにより生じたＡｌＧａＮからなるバリア層１０４の表面及びその近傍に生じた結晶欠陥等のダメージを回復することができる。
　従って、本実施形態に係る半導体装置の製造方法を用いると、デバイスの微細化を可能とし、且つ電流コラプスを抑制することができる。
　なお、第３の実施形態においては、ゲート電極１１３にタングステン（Ｗ）を用いたが、Ｗに限られない。例えば、Ｗに代えて、レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）及びモリブデン（Ｍｏ）のうちから選択された少なくとも１つの材料を用いることができる。
　また、第１の実施形態の一変形例及び第３の実施形態においても、ｐ型ＧａＮ層１０５の下部がバリア層１０４の凹部１０４ａに埋め込まれる構成としてもよい。
１０１ 　基板
１０２ 　バッファ層（ＡｌＮ）
１０３ 　チャネル層（ＧａＮ）
１０４ 　バリア層（ＡｌＧａＮ）
１０４ａ　凹部
１０５　　ｐ型ＧａＮ層
１０６ 　高濃度のｐ型ＧａＮ層
１０７ 　ゲート電極（Ｐｄ）
１０８ 　ソース電極
１０９ 　ドレイン電極
１１１ 　ゲート電極（ＩＴＯ）
１１２ 　Ａｕ電極
１１３　　ゲート電極（Ｗ）
１１３Ａ　タングステン（Ｗ）膜

Claims (16)

  1. 　チャネル領域を含む第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上に選択的に形成され、ｐ型の導電性を有する第３の窒化物半導体層と、
    　前記第３の窒化物半導体層の上に形成された高融点材料からなるゲート電極と、
    　前記第２の窒化物半導体層の上における前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、
    　前記ゲート電極におけるゲート長方向の幅は、前記第３の窒化物半導体層におけるゲート長方向の幅以下であり、
    　前記ゲート電極におけるゲート長方向の幅と前記第３の窒化物半導体層におけるゲート長方向の幅との差は、０．２μｍ以下である半導体装置。
  2. 　請求項１において、
    　前記ゲート電極は、珪化タングステン、珪化レニウム、珪化タンタル、珪化オスミウム、珪化モリブデン及び酸化インジウム錫（ＩＴＯ）のうちから選択された少なくとも１つの材料からなる半導体装置。
  3. 　請求項１において、
    　前記ゲート電極は、タングステン、レニウム、タンタル、オスミウム及びモリブデンのうちから選択された少なくとも１つの金属からなる半導体装置。
  4. 　請求項１～３のいずれか１項において、
    　前記ゲート電極は、その上部に金又は金を含む合金からなる金属層を有している半導体装置。
  5. 　請求項１において、
    　前記ゲート電極は、前記第３の窒化物半導体層と接する下層に、厚さが２０ｎｍ以下のパラジウム又はパラジウムを含む合金からなる第１の金属層を有している半導体装置。
  6. 　請求項５において、
    　前記ゲート電極は、その上部に金又は金を含む合金からなる第２の金属層を有している半導体装置。
  7. 　請求項１～６のいずれか１項において、
    　前記第２の窒化物半導体層には、前記第３の窒化物半導体層の形成領域に凹部が形成されており、
    　前記第３の窒化物半導体層は、その少なくとも下部が前記第２の窒化物半導体層の前記凹部に形成されている半導体装置。
  8. 　基板の上に、第１の窒化物半導体層、第２の窒化物半導体層及びｐ型の導電性を有する第３の窒化物半導体層を順次形成する工程と、
    　前記第３の窒化物半導体層の上にゲート電極を選択的に形成する工程と、
    　形成されたゲート電極をマスクとして、前記第３の窒化物半導体層を自己整合的に除去することにより、前記第３の窒化物半導体層を前記ゲート電極の下側部分に残存する工程と、
    　前記第２の窒化物半導体層及び残存した前記第３の窒化物半導体層に対して窒素雰囲気でアニールを行う工程と、
    　前記第２の窒化物半導体層の上における前記ゲート電極の両側方の領域に、それぞれソース電極及びドレイン電極を形成する工程とを備えている半導体装置の製造方法。
  9. 　基板の上に、第１の窒化物半導体層及び第２の窒化物半導体層を順次形成する工程と、
    　前記第２の窒化物半導体層の上面におけるゲート電極形成領域に凹部を選択的に形成する工程と、
    　前記第２の窒化物半導体層の上に、少なくとも前記凹部が埋まるようにｐ型の第３の窒化物半導体層を形成する工程と、
    　前記第３の窒化物半導体層の上における前記凹部を覆う領域に、ゲート電極を選択的に形成する工程と、
    　形成されたゲート電極をマスクとして、前記第３の窒化物半導体層を自己整合的に除去することにより、前記第３の窒化物半導体層を前記ゲート電極の下側部分に残存する工程と、
    　前記第２の窒化物半導体層及び残存した前記第３の窒化物半導体層に対して窒素雰囲気でアニールを行う工程と、
    　前記第２の窒化物半導体層の上における前記ゲート電極の両側方の領域に、それぞれソース電極及びドレイン電極を形成する工程とを備えている半導体装置の製造方法。
  10. 　請求項８又は９において、
    　前記ゲート電極は、珪化タングステン、珪化レニウム、珪化タンタル、珪化オスミウム、珪化モリブデン及び酸化インジウム錫（ＩＴＯ）のうちから選択された少なくとも１つの材料により形成する半導体装置の製造方法。
  11. 　請求項８又は９において、
    　前記ゲート電極は、タングステン、レニウム、タンタル、オスミウム及びモリブデンのうちから選択された少なくとも１つの金属により形成する半導体装置の製造方法。
  12. 　請求項８～１１のいずれか１項において、
    　前記ゲート電極を形成する工程は、前記ゲート電極の上部に金又は金を含む合金からなる金属層を形成する工程を含む半導体装置の製造方法。
  13. 　請求項８～１１のいずれか１項において、
    　前記ゲート電極を形成する工程は、前記第３の窒化物半導体層の上面に、厚さが２０ｎｍ以下のパラジウム又はパラジウムを含む合金からなる第１の金属層を形成する工程を含む半導体装置の製造方法。
  14. 　請求項１３において、
    　前記ゲート電極を形成する工程は、前記ゲート電極の上部に金又は金を含む合金からなる第２の金属層を形成する工程を含む半導体装置の製造方法。
  15. 　請求項８～１４のいずれか１項において、
    　前記窒素雰囲気でアニールを行う工程におけるアニール温度は、６５０℃以上且つ１１００℃以下とする半導体装置の製造方法。
  16. 　請求項８～１４のいずれか１項において、
    　前記窒素雰囲気でアニールを行う工程におけるアニール温度は、６５０℃以上且つ９５０℃以下とする半導体装置の製造方法。
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