JP3106747B2 - 化合物半導体ｆｅｔの製造方法 - Google Patents
化合物半導体ｆｅｔの製造方法Info
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- JP3106747B2 JP3106747B2 JP04323880A JP32388092A JP3106747B2 JP 3106747 B2 JP3106747 B2 JP 3106747B2 JP 04323880 A JP04323880 A JP 04323880A JP 32388092 A JP32388092 A JP 32388092A JP 3106747 B2 JP3106747 B2 JP 3106747B2
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ＦＥＴ及
びその製造方法に関し、特にリセス構造を有する化合物
半導体ＦＥＴ及びその製造方法に関する。
びその製造方法に関し、特にリセス構造を有する化合物
半導体ＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】化合物半導体ＦＥＴは、シリコンに比べ
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。ＧａＡｓＦＥＴでは、（１）高耐圧化が可
能である。（２）エピタキシャル基板を用いた際に高キ
ャリア濃度を有するキャップ層を選択的に除去できる、
等の理由で図４に示す様なリセス構造が広く採用されて
おり、その構造はゲート電極の左右で対称でありゲート
金属のドレイン側とソース側でリセス深さは等しくなっ
ている。リセス深さＷとゲート耐圧 (BreakdownVoltag
e;gate-drain,BVgd)の間には活性層厚さをＡ、キャップ
層厚さをＢとした時、ＢＶｇｄは（Ａ＋Ｂ−Ｗ）に反比
例するという関係がありＢＶｇｄを向上させる為にはリ
セス深さＷを大きくしなくてはならない。
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。ＧａＡｓＦＥＴでは、（１）高耐圧化が可
能である。（２）エピタキシャル基板を用いた際に高キ
ャリア濃度を有するキャップ層を選択的に除去できる、
等の理由で図４に示す様なリセス構造が広く採用されて
おり、その構造はゲート電極の左右で対称でありゲート
金属のドレイン側とソース側でリセス深さは等しくなっ
ている。リセス深さＷとゲート耐圧 (BreakdownVoltag
e;gate-drain,BVgd)の間には活性層厚さをＡ、キャップ
層厚さをＢとした時、ＢＶｇｄは（Ａ＋Ｂ−Ｗ）に反比
例するという関係がありＢＶｇｄを向上させる為にはリ
セス深さＷを大きくしなくてはならない。
【０００３】
【発明が解決しようとする課題】この従来の構造ではリ
セス深さを大きくして素子の高耐圧化を行った場合、ソ
ース側のリセス深さも同時に増大してその結果ソース抵
抗が増大してしまうという問題点があった。
セス深さを大きくして素子の高耐圧化を行った場合、ソ
ース側のリセス深さも同時に増大してその結果ソース抵
抗が増大してしまうという問題点があった。
【０００４】ソース抵抗が増大すると素子の特性を決め
る重要なパラメーターである相互コンダクタンス（Ｇ
ｍ）が低下し所望のマイク波特性を得ることが出来な
い。
る重要なパラメーターである相互コンダクタンス（Ｇ
ｍ）が低下し所望のマイク波特性を得ることが出来な
い。
【０００５】本発明の目的は、従来の問題点を除去し、
高耐圧を維持したままで高い相互コンダクタンス（Ｇ
ｍ）を有する化合物半導体ＦＥＴ及びその製造方法を提
供することにある。
高耐圧を維持したままで高い相互コンダクタンス（Ｇ
ｍ）を有する化合物半導体ＦＥＴ及びその製造方法を提
供することにある。
【０００６】
【０００７】
【課題を解決するための手段】 又、本発明の化合物半導
体の製造方法は、高濃度キャリアキャップ層の下に活性
層を設けたＭＢＥエピタキシャル基板を準備する工程
と、リセス形成予定域のキャップ層をフォトエッチング
技術により除去する工程と、基板表面を酸化膜で覆う工
程と、ゲート電極形成予定域の酸化膜に開口し、ＦＥＴ
が完成したとき所望のソース・ドレイン間電流が得られ
るよう活性層をエッチングする工程と、金属を被着しゲ
ート電極を形成する工程と、ドレイン側にのみリセスを
形成できるようその他の部分をフォトレジストで覆い酸
化膜をエッチング除去する工程と、所望の耐圧が得られ
る深さまで酸化膜が除かれた領域の活性層をエッチング
除去する工程と、ソース電極、ドレイン電極を形成する
工程とを含んで構成される。
体の製造方法は、高濃度キャリアキャップ層の下に活性
層を設けたＭＢＥエピタキシャル基板を準備する工程
と、リセス形成予定域のキャップ層をフォトエッチング
技術により除去する工程と、基板表面を酸化膜で覆う工
程と、ゲート電極形成予定域の酸化膜に開口し、ＦＥＴ
が完成したとき所望のソース・ドレイン間電流が得られ
るよう活性層をエッチングする工程と、金属を被着しゲ
ート電極を形成する工程と、ドレイン側にのみリセスを
形成できるようその他の部分をフォトレジストで覆い酸
化膜をエッチング除去する工程と、所望の耐圧が得られ
る深さまで酸化膜が除かれた領域の活性層をエッチング
除去する工程と、ソース電極、ドレイン電極を形成する
工程とを含んで構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の製造方法の実施例により得られるＦ
ＥＴの断面図である。このＦＥＴの製造に当たっては図
３に示す様な手順で行った。先ず高濃度キャリアキャッ
プ層（Ｓｉ−Ｄｏｐｅｄ ＧａＡｓ）３４の下に活性層
（Ｓｉ−Ｄｏｐｅｄ ＧａＡｓ）３５を設けたＭＢＥエ
ピタキシャル基板を準備し、フォトレジストを用いてリ
セス形成予定域のキャップ層を湿式エッチングにより除
去する（図３（Ａ））。次に素子間分離のためのホウ素
又は酸素イオン注入を行い、後にウエハー全面を酸化膜
３８で被覆する。その後ゲート電極予定域の酸化膜をフ
ォトレジストとドライエッチング手法を用いて開口し、
ＦＥＴが完成した時に所望のソース・ドレイン間電流が
得られる様に開口部のＧａＡｓを湿式エッチングした
後、ゲート電極３１を形成する（図３（Ｂ））。その後
ドレイン側にのみリセスが形成できるようにその他の部
分をフォトレジストで覆い、酸化膜３８を湿式エッチン
グにより除去する（図３（Ｃ））。次に所望の耐圧（Ｂ
Ｖｇｄ）が得られる深さまで酸化膜が除かれた領域のＧ
ａＡｓを湿式エッチングする（図３（Ｄ））。この後に
ソース電極、ドレイン電極を形成し酸化膜または窒化膜
で保護膜を形成してＦＥＴの作製を完了する。作製した
ＦＥＴの耐圧（ＢＶｇｄ）と相互コンダクタンス（Ｇ
ｍ）との関係を図５に示す。従来法ではリセス深さを増
大させて高耐圧化を図るに従ってＧｍが低下するが、本
発明の方法によればソース側にはリセスを形成せず、ド
レイン側にのみ独自にリセスを形成し、リセス長及び深
さを独立に変化させることが出来るのでＧｍ値を大きく
保ったままで素子の高耐圧化が図れる。
る。図１は本発明の製造方法の実施例により得られるＦ
ＥＴの断面図である。このＦＥＴの製造に当たっては図
３に示す様な手順で行った。先ず高濃度キャリアキャッ
プ層（Ｓｉ−Ｄｏｐｅｄ ＧａＡｓ）３４の下に活性層
（Ｓｉ−Ｄｏｐｅｄ ＧａＡｓ）３５を設けたＭＢＥエ
ピタキシャル基板を準備し、フォトレジストを用いてリ
セス形成予定域のキャップ層を湿式エッチングにより除
去する（図３（Ａ））。次に素子間分離のためのホウ素
又は酸素イオン注入を行い、後にウエハー全面を酸化膜
３８で被覆する。その後ゲート電極予定域の酸化膜をフ
ォトレジストとドライエッチング手法を用いて開口し、
ＦＥＴが完成した時に所望のソース・ドレイン間電流が
得られる様に開口部のＧａＡｓを湿式エッチングした
後、ゲート電極３１を形成する（図３（Ｂ））。その後
ドレイン側にのみリセスが形成できるようにその他の部
分をフォトレジストで覆い、酸化膜３８を湿式エッチン
グにより除去する（図３（Ｃ））。次に所望の耐圧（Ｂ
Ｖｇｄ）が得られる深さまで酸化膜が除かれた領域のＧ
ａＡｓを湿式エッチングする（図３（Ｄ））。この後に
ソース電極、ドレイン電極を形成し酸化膜または窒化膜
で保護膜を形成してＦＥＴの作製を完了する。作製した
ＦＥＴの耐圧（ＢＶｇｄ）と相互コンダクタンス（Ｇ
ｍ）との関係を図５に示す。従来法ではリセス深さを増
大させて高耐圧化を図るに従ってＧｍが低下するが、本
発明の方法によればソース側にはリセスを形成せず、ド
レイン側にのみ独自にリセスを形成し、リセス長及び深
さを独立に変化させることが出来るのでＧｍ値を大きく
保ったままで素子の高耐圧化が図れる。
【０００９】本実施例により得られるＦＥＴではゲート
下の活性層厚とドレイン側リセス域の活性層厚は同程度
であったが、これは必ずしも同じである必要は無い。
下の活性層厚とドレイン側リセス域の活性層厚は同程度
であったが、これは必ずしも同じである必要は無い。
【００１０】次に、本発明の化合物半導体ＦＥＴの製造
方法を適用して、更に他のＦＥＴ構造を実現する例を図
面を参照して説明する。図２は本発明の製造方法を適用
して得られた他のＦＥＴ構造の断面図である。このＦＥ
Ｔ構造では高濃度キャリアキャップ層（Ｓｉ−Ｄｏｐｅ
ｄ ＧａＡｓ）２４の下に電子供給層（Ｓｉ−Ｄｏｐｅ
ｄ ＡｌＧａＡｓ）を設けた、２次元電子をＦＥＴのキ
ャリアとして用いるタイプのＭＢＥエピタキシャル基板
を用いた。このＦＥＴの製造に当たっても図３に示す様
な手順で行っている。先ず、フォトレジストを用いてリ
セス形成域のキャップ層をＡｌＧａＡｓ／ＧａＡｓ選択
エッチングにより除去した（図３（Ａ））。その後のＦ
ＥＴの製造手順については図３に示したと同様である。
方法を適用して、更に他のＦＥＴ構造を実現する例を図
面を参照して説明する。図２は本発明の製造方法を適用
して得られた他のＦＥＴ構造の断面図である。このＦＥ
Ｔ構造では高濃度キャリアキャップ層（Ｓｉ−Ｄｏｐｅ
ｄ ＧａＡｓ）２４の下に電子供給層（Ｓｉ−Ｄｏｐｅ
ｄ ＡｌＧａＡｓ）を設けた、２次元電子をＦＥＴのキ
ャリアとして用いるタイプのＭＢＥエピタキシャル基板
を用いた。このＦＥＴの製造に当たっても図３に示す様
な手順で行っている。先ず、フォトレジストを用いてリ
セス形成域のキャップ層をＡｌＧａＡｓ／ＧａＡｓ選択
エッチングにより除去した（図３（Ａ））。その後のＦ
ＥＴの製造手順については図３に示したと同様である。
【００１１】
【発明の効果】以上説明した様に本発明の化合物半導体
ＦＥＴの製造方法によれば、ドレイン側のリセス長及び
深さを独立に変化させることができ、ソース側にはリセ
スを形成しないために素子の高耐圧化を維持したままで
ソース抵抗を低減出来る効果がある。これによりマイク
ロ波特性に優れたＦＥＴを得ることが出来る。
ＦＥＴの製造方法によれば、ドレイン側のリセス長及び
深さを独立に変化させることができ、ソース側にはリセ
スを形成しないために素子の高耐圧化を維持したままで
ソース抵抗を低減出来る効果がある。これによりマイク
ロ波特性に優れたＦＥＴを得ることが出来る。
【図１】本発明の一実施例の化合物半導体ＦＥＴのゲー
ト周りの断面構造図である。
ト周りの断面構造図である。
【図２】本発明の他の実施例の化合物半導体ＦＥＴのゲ
ート周りの断面構造図である。
ート周りの断面構造図である。
【図３】本発明の一実施例化合物半導体ＦＥＴの製造方
法を説明するための工程順断面図である。
法を説明するための工程順断面図である。
【図４】従来の化合物半導体ＦＥＴのゲート周りの断面
構造図である。
構造図である。
【図５】耐圧と相互コンダクタンスの関係を示す図であ
る。
る。
１１、２１、３１、４１ ゲート電極 １２、２２ ソース側活性層表面 １３、２３、４３ ドレイン側リセス １４、２４、４４ 高濃度キャップ １５、３５、４５ 活性層 １６、３６、４６ バッファ層 １７、２７、４７ ＧａＡｓ基板 ２５ 電子供給層 ２６ Ｕｎｄｏｐｅｄ ＧａＡｓ層 ３８ 酸化膜 ３９ フォトレジスト
Claims (1)
- 【請求項１】 高濃度キャリアキャップ層の下に活性層
を設けたＭＢＥエピタキシャル基板を準備する工程と、
リセス形成予定域のキャップ層をフォトエッチング技術
により除去する工程と、基板表面を酸化膜で覆う工程
と、ゲート電極形成予定域の酸化膜に開口し、ＦＥＴが
完成したとき所望のソース・ドレイン間電流が得られる
よう活性層をエッチングする工程と、金属を被着しゲー
ト電極を形成する工程と、ドレイン側にのみリセスを形
成できるようその他の部分をフォトレジストで覆い酸化
膜をエッチング除去する工程と、所望の耐圧が得られる
深さまで酸化膜が除かれた領域の活性層をエッチング除
去する工程と、ソース電極、ドレイン電極を形成する工
程とを含むことを特徴とする化合物半導体ＦＥＴの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04323880A JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04323880A JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177162A JPH06177162A (ja) | 1994-06-24 |
| JP3106747B2 true JP3106747B2 (ja) | 2000-11-06 |
Family
ID=18159636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04323880A Expired - Fee Related JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106747B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685026B2 (ja) * | 1995-05-31 | 1997-12-03 | 日本電気株式会社 | 電界効果トランジスタおよび製造方法 |
-
1992
- 1992-12-03 JP JP04323880A patent/JP3106747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177162A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000808 |
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