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JPH0645504A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0645504A
JPH0645504A JP4193790A JP19379092A JPH0645504A JP H0645504 A JPH0645504 A JP H0645504A JP 4193790 A JP4193790 A JP 4193790A JP 19379092 A JP19379092 A JP 19379092A JP H0645504 A JPH0645504 A JP H0645504A
Authority
JP
Japan
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leads
lead
semiconductor device
metal flat
integrated circuit
Prior art date
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Pending
Application number
JP4193790A
Other languages
English (en)
Inventor
Makoto Terui
誠 照井
Isao Kurita
勲 栗田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyazaki Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体装置のリード長の増加とリード間隔の
狭ピッチ化によって発生するクロストークノイズを低減
する。 【構成】 集積回路搭載部位の周囲に配設されたリード
5の上下に絶縁層12を介して導電層11,13を設け
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は複数の電極を有する集積
回路を収納する半導体装置であり、特に多リードに接続
する集積回路を収納する構造に関する。
【0002】
【従来の技術】従来の技術として、例えば特開昭63−
246851号公報、特願平3−094168号公報に
記載されたものがあるが、以下、図5、図6および図7
を参照して従来の技術を説明する。図5は樹脂封止型の
半導体装置の従来例を示す断面図である。図6は樹脂封
止型の半導体装置の従来例を示す平面図である。図7は
ガラス封止型の半導体装置の従来例を示す断面図であ
る。
【0003】図5、図6において1はダイパット部であ
る。ダイパット部1上には、銀−エポキシ系接着剤等の
マウント剤2を介して半導体チップ3がマウントされて
いる。ダイパット1の大きさは半導体チップ3を搭載で
きる寸法であり、その形状は搭載する半導体チップ3に
よって決定される。
【0004】この半導体チップ3の表面に形成された内
部端子(図示せず)は、ボンディングワイヤ4を介して
ダイパット部1の周囲に配設されたリード5に接続され
ている。そしてダイパット部1、半導体チップ3、ボン
ディングワイヤ4およびリード5の一部は、エポキシ樹
脂等の樹脂モールド層6で封止されている。さらにリー
ド5は、樹脂モールド層6の側壁から外部に延出され下
方に折り曲げられている。
【0005】一方、ガラス封止型半導体装置は図7に示
すような構造を有している。基材となるアルミナや窒化
アルミニウム等のセラミック材に凹部を設けて凹型セラ
ミック基材7とする。凹型セラミック基材7の凹部には
Auペースト等が印刷されキャビティー部8が形成され
る。キャビティー部8上には、銀−エポキシ系接着剤等
のマウント剤2を介して半導体チップ3がマウントされ
ている。キャビティー部8の寸法および形状は搭載する
半導体チップ3によって決定される。
【0006】このキャビティー部8の周囲のセラミック
基材上には低融点ガラス層9を介してリード5が配設さ
れている。そして半導体チップ3の表面に形成された内
部端子(図示せず)は、ボンディングワイヤ4を介して
リード5に接続されている。さらに、これらの上に凹型
のセラミック蓋材10を低融点ガラス層9を介して設置
し、400〜450℃の雰囲気中で低融点ガラスを溶解
させることにより気密封止される。その際リード5は、
気密封止されたガラス層9の間より外部に延出され下方
に折り曲げられている。
【0007】
【発明が解決しようとする課題】しかしながら、現在に
おいては半導体チップの高速化、高集積化が望まれてお
り、それに伴う多ピン化、ファインピッチ化の要請によ
りリード長が長く、またリード間隔が狭くなるという現
状がある。この現状に対して上記構成の半導体装置で
は、リード間のキャパシタンスが増大すことにより誘発
されるクロストークノイズに対処できないという問題点
があった。さらにこのクロストークノイズが半導体チッ
プのノイズマージンを越えると半導体チップの誤動作に
つながるという懸念も生じた。
【0008】本発明は、以上述べたリード長の増加とリ
ード間隔の狭ピッチ化によって発生するクロストークノ
イズを低減することを目的とする。
【0009】
【課題を解決するための手段】本発明は、集積回路搭載
部位の周囲に配設されたリードの上下に絶縁層を介して
導電層を設けたものである。
【0010】つまり本発明は、集積回路が上部に配置さ
れる導電体と、その上部周囲に配設されたリードとが間
に絶縁体を介して積層されている。またリード上部にお
いても、集積回路を搭載するための開口部を有する導電
体が、リードとの間に絶縁体を介して積層されている。
【0011】また本発明は、集積回路を搭載する凹型基
材および凹型蓋材の周囲表面上に導電体層が設けられて
いる。さらに、導電体層上部に封止材を兼用した絶縁体
層が設けられ、リードを介して凹型基材および凹型蓋材
が接合されている。
【0012】
【作用】樹脂封止型半導体装置においては、集積回路が
上部中央に配置される金属板と、その上部周囲に配設さ
れた同素材のリードとが間に接着剤を被覆した絶縁テー
プを介して積層されている。またリード上部にも、集積
回路を搭載するための開口部を有する金属板を配し、接
着剤を被覆した絶縁テープを介してリード上部に積層さ
れている。
【0013】また、ガラス封止型半導体装置において
は、集積回路を搭載する凹型基材および凹型蓋材の周囲
表面上に導電性ペーストがあらかじめ設けられている。
さらに、その導電性ペースト上には封止作用を有したガ
ラスが設けられ、リードを介して凹型基材および凹型蓋
材が接合されている。
【0014】上述のとおり、樹脂封止型半導体装置にお
いてもガラス封止型半導体装置においても、リードの上
下には絶縁体層を介して金属板又は導電性ペーストによ
る導電体層が設けられている。つまり、リードは絶縁体
層を介して上下の導電体層により挟み込まれている。し
たがって隣接リード間の結合はリード線間のみならず上
下の導電体層へも分散される。
【0015】
【実施例】以下、添付図面を参照して本発明による半導
体装置の実施例を詳細に説明する。図1は本発明の樹脂
封止型半導体装置の一実施例を示す断面図、図2は本発
明の樹脂封止型半導体装置の一実施例を示す平面図であ
る。また図3は本発明のガラス封止型半導体装置の一実
施例を示す断面図である。
【0016】樹脂封止型半導体装置の場合は図1よりわ
かるように、全体としては金属の三層構造となってい
る。最下層は、銅やニッケル合金等の金属平板11であ
る。ここで金属平板11は、接着剤付きのポリイミド等
の高耐熱性を有する絶縁テープ12(厚さ50〜100
μm程度)を介してその上部にリード5が積層されてい
る。さらにリード5の上部にも絶縁テープ12を介して
金属平板13が積層されている。金属平板11、リード
5および金属平板13は同素材であり前出した金属素材
等が用いられる。また金属平板13は半導体チップ3を
搭載するための開口部が設けられている。
【0017】金属平板11はダイパットの役割もしてお
り、この金属平板11上に絶縁性接着剤14を介して半
導体チップ3がマウントされている。半導体チップ3の
表面に形成された内部端子(図示せず)は、ボンディン
グワイヤ4を介して周囲に配設されたリード5に接続さ
れている。そして全体をエポキシ樹脂等の樹脂モールド
層6で封止し、リード5の一部が樹脂モールド層6の側
壁から外部に延出され下方に折り曲げられている。ここ
で金属平板13に設けられる開口部は、搭載する半導体
チップ3の寸法と形状、およびリード5にボンディング
ワイヤ4を接続するための空間を考慮して決定される
が、金属平板13の面積は樹脂モールド層6の範囲内で
できるだけ大きい方が好ましい。
【0018】次に、図3に示されたガラス封止型半導体
装置の実施例について説明する。ガラス封止型半導体装
置の場合には、ベースとなる凹型セラミック基材7と凹
型セラミック蓋材10の周囲表面にあらかじめAuペー
スト等の導電性ペースト15が印刷されており、その上
に低融点ガラス層9が設けられている。
【0019】また凹型セラミック基材7の凹部には、導
電性ペースト15があらかじめ印刷されたキャビティー
部8が設けられている。さらにキャビティー部8上に
は、絶縁性接着剤14又は銀−エポキシ系接着剤等の導
電性のマウント剤2を介して半導体チップ3がマウント
されている。半導体チップ3の表面に形成された内部端
子(図示せず)は、ボンディングワイヤ4を介してキャ
ビティー部8の周囲に配設されたリード5に接続されて
いる。そしてこれらの上に導電性ペースト、つづいて低
融点ガラス層9が周囲表面に付着している凹型セラミッ
ク蓋材10をかぶせ、400〜450℃の雰囲気で低融
点ガラス層9を溶解させることにより凹部セラミック基
材7と凹部セラミック蓋材10とが気密封止される。こ
れにより本発明のガラス封止型半導体装置は、リード5
が低融点ガラス層9を介して、導電性ペースト15のベ
タ面で上下からサンドイッチ状に挟まれた構造となって
いる。
【0020】ここで凹型セラミック基材7におけるキャ
ビティー部8の寸法および形状は、搭載する半導体チッ
プ3の寸法および形状により決定される。また凹型セラ
ミック蓋材10の凹部分の寸法および形状も、搭載する
半導体チップ3の寸法および形状、さらにリード5にボ
ンディングワイヤ4を接続するための空間を考慮して決
定される。
【0021】以上述べたように、リードを金属平板又は
導電性ペーストのベタ面でサンドイッチ構造とすること
により起こる作用を図4を参照して説明する。図4
(a)は従来の半導体装置のリード間に起こる電界分布
図である。図4(b)は本発明の半導体装置のリード間
に起こる電界分布図である。
【0022】図4(a)に示されているように、従来の
半導体装置においては、隣接するリード5間の結合20
が強い電界分布となっている。しかし図4(b)に示さ
れているように、本発明の半導体装置においては、上下
の導電体(樹脂封止型半導体装置においては金属板13
および金属板11、ガラス封止型半導体装置においては
導電性ペースト15)への結合21分が加わり、隣接す
るリード5間の結合22が低減された電界分布となり、
隣接するリード5間のキャパシタンスが小さくなってい
る。
【0023】
【発明の効果】以上、詳細に説明したように、本発明は
リードを薄い絶縁層を介して金属平板又は導電性ペース
トのベタ面でサンドイッチした構造となっている。した
がって隣接するリード間キャパシタンスが小さくなり、
隣接線間に発生するクロストークノイズが低減されると
いう効果を奏する。
【図面の簡単な説明】
【図1】本発明の樹脂封止型半導体装置の一実施例を示
す断面図である。
【図2】本発明の樹脂封止型半導体装置の一実施例を示
す平面図である。
【図3】本発明のガラス封止型半導体装置の一実施例を
示す断面図である。
【図4】半導体装置のリード間に起こる電界分布図であ
る。
【図5】樹脂封止型半導体装置の従来例を示す断面図で
ある。
【図6】樹脂封止型半導体装置の従来例を示す平面図で
ある。
【図7】ガラス封止型半導体装置の従来例を示す断面図
である。
【符号の説明】
3 半導体チップ 4 ボンディングワイヤ 5 リード 6 樹脂モールド層 7 凹型セラミック基材 8 キャビティー部 9 低融点ガラス層 10 凹型セラミック蓋材 11 金属平板 12 絶縁テープ 13 金属平板 14 絶縁接着剤 15 導電性ペースト

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数の電極を有する集積回路を搭載し、
    かつ複数のリードを有する半導体装置において、 集積回路が上部中央に配置される第一の導電体と、 前記第一の導電体上の周囲端部に設けられた第一の絶縁
    体と、 前記第一の導電体上の周囲端部に前記第一の絶縁体を介
    して配設されたリードと、 前記リード上部に設けられた第二の絶縁体と、 前記リード上部に前記第二の絶縁体を介して配設され、
    前記集積回路を搭載するための開口部を設けた第二の導
    電体とを有することを特徴とする半導体装置。
  2. 【請求項2】 複数の電極を有する集積回路を搭載し、
    かつ複数のリードを有する半導体装置において、 集積回路が凹部分に収納される凹型基材と、 前記凹型基材の周囲表面上に設けられた第一の導電体
    と、 前記第一の導電体上部に設けられた第一の絶縁体と、 前記集積回路が凹部分に収納される凹型蓋材と、 前記凹型蓋材の周囲表面上に設けられた第二の導電体
    と、 前記第二の導電体上部に設けられた第二の絶縁体と、 前記第一、第二の導電体間の周囲に前記第一、第二の絶
    縁体を介して配設されたリードとを有することを特徴と
    する半導体装置。
JP4193790A 1992-07-21 1992-07-21 半導体装置 Pending JPH0645504A (ja)

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