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JP2819285B2 - 積層型ボトムリード半導体パッケージ - Google Patents

積層型ボトムリード半導体パッケージ

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JP2819285B2
JP2819285B2 JP9119047A JP11904797A JP2819285B2 JP 2819285 B2 JP2819285 B2 JP 2819285B2 JP 9119047 A JP9119047 A JP 9119047A JP 11904797 A JP11904797 A JP 11904797A JP 2819285 B2 JP2819285 B2 JP 2819285B2
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semiconductor
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エルジー セミコン カンパニー リミテッド
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は積層型ボトムリード
半導体パッケージに係るもので、詳しくは、2つの半導
体チップを1つのパッケージに搭載して、複数のパッケ
ージを積層し得る小型の積層型ボトムリード半導体パッ
ケージに関するものである。
【0002】
【従来の技術】多様な半導体パッケージ中で、最も一般
的なSOJ半導体パッケージにおいては、半導体チップ
をリードフレームのパドルに絶縁性テープ又はペースト
(paste)を用いて接着し、半導体チップのパットと内部
リードとを導電線により電気的に接続した後、全体をモ
ールディング樹脂により封止成形して、半導体パッケー
ジ本体が形成されている。外部リードは、半導体パッケ
ージ本体の外側に延長形成され、J字形に屈曲形成され
ている。
【0003】そして、このように構成された従来のSO
J半導体パッケージは、各種のセットを有した印刷回路
基板(図示せず)に実装して、電気的特性試験を行った
後に使用されている。しかし、このように形成された通
常のSOJ半導体パッケージは、パッケージ本体の外側
に突出した外部リードのため、印刷回路基板上での占有
面積比が大きくなるという問題点があった。且つ、運搬
及び実装作業時に、突出した外部リードに撓みが発生す
るという問題点があった。
【0004】そこで、本発明者等はボトムリード半導体
パッケージ (Bottom Lead Semiconducror Package ; BL
P)を発明し、現在量産中である(米国特許第5,428,248
号公報参照)。図3は、このボトムリード半導体パッケ
ージの縦断面図である。半導体チップ1の下面は、左右
に対向させて設けた複数のリード2の一端部である基板
連結リード2aの上面に、絶縁性の接着剤3を介して接
着してある。リード2の他端部であるチップ接続リード
2bは、連結リード2aの斜め上方に段状に屈曲形成さ
れて、半導体チップ1の上面に形成されたチップパット
1aと、導線(金属ワイヤ)4を介して接続されてい
る。
【0005】そして、半導体チップ1、リード2および
導線4は、全体がモールディング樹脂5で封止されてお
り、基板連結リード2aの下面のみが外部に露出され
て、図示しない印刷回路基板に接続可能にしてある。
【0006】
【発明が解決しようとする課題】然るに、このように構
成された従来のボトムリード半導体パッケージにおいて
は、実装の際、印刷回路基板上での占有面積が減少する
と共に、外部リードの損傷を防止できるという長所はあ
るが、チップパット1aとチップ接続リード2bとを導
線4を用いて電気的に接続するため、導線の高さに応じ
てパッケージの高さが高くなり、半導体パッケージの小
型化に限界があった。
【0007】且つ、1つのパッケージ内に1つの半導体
チップのみを搭載するようになっており、半導体パッケ
ージを積層することもできないため、さらに高集積化す
るのが不可能であった。また、実装後にはリードの接続
状態を検査することが困難であった。本発明は、このよ
うな点に鑑み、基板に実装した後にパッケージのリード
の接続状態を容易に検査し得る、小型化及び高集積化さ
れた積層型ボトムリード半導体パッケージを提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】このため、本発明の請求
項1に係る積層型ボトムリード半導体パッケージにおい
ては、一面に突起が形成された第1リードを一端部に有
し、該第1リードの一面側斜め上方に段状に屈曲形成さ
れた第2リードを他端部に有する複数のリードと、表面
に設けたチップパットがソルダーを介して前記第1リー
ドの突起に接続された半導体チップと、を備えた第1組
立体と、該第1組立体と同じ構造を有し、前記第1組立
体と前記半導体チップが接続された面を対向させて面対
称に配置され、互いに対応する前記第2リードが接着部
剤を介して接続された第2組立体と、前記第1リードの
他面と前記第2リードの先端部とを外部に露出させて、
前記第1組立体と第2組立体とをモールディングした成
形部と、を含んで構成される。
【0009】このような構成とすることにより、1つの
パッケージに2つの半導体チップを搭載し、さらに、複
数のパッケージを積層して実装できるようにする。ま
た、前記接着部材は、請求項2に係る発明のように、導
電性接着部剤を用いれば、パッケージ内の2つのチップ
を1つのチップと同様に動作させることができる。
【0010】一方、請求項3に係る発明のように、前記
接着部材として、絶縁性接着部剤を用いることもでき、
この場合、パッケージ内の2つのチップをそれぞれ独立
させて作動させることができる。また、請求項4に係る
発明では、前記第1リードの他面および第2リードの先
端部表面に、導電性鍍金膜を夫々形成して、印刷回路基
板や他のパッケージとの接続を容易にする。この鍍金膜
は、請求項5に係る発明のように、ソルダーで形成する
のが簡便である。
【0011】また、請求項6に係る発明では、前記半導
体チップは、前記チップパットを有する面の、前記チッ
プパットを除いた全面に、ポリイミド層を設ける。
【0012】
【発明の実施の形態】以下、本発明に係る積層型ボトム
リード半導体ディパッケージの、実施の形態の一例を説
明する。図1〜図4は、本発明の積層型ボトムリード半
導体パッケージの製造工程及び構造を示した縦断面図で
ある。
【0013】第1組立体20は、図1(A)に示すよう
に、複数のリード10と半導体チップ13とから形成さ
れる。リード10は、図1(B)に示すように、第1リ
ード10aを一端部に有し、第1リード10aの一面側
斜め上方に段状に屈曲形成された第2リード10bを他
端部に有するものであり、複数のリード10が、第1リ
ード10a側を対向させて左右に配置してある。また、
第1リード10aの一面には突起11が形成されてお
り、突起11の表面にはソルダー12が鍍金してある。
【0014】一方、半導体チップ13は、その一面に複
数のチップパット13aが設けてあり、この面のチップ
パット13aを除いた全面がポリイミド(polyimide )
層14で覆われている。そして、チップパット13a
は、各第1リード10aの突起11にソルダー12を介
して接続されており、各チップパット13aの電気的信
号が第1リード10aに伝達される。このチップパット
13aと突起11との接続は、ソルダー12が鍍金され
た突起11をチップパッド13に当接させて加熱し、ソ
ルダー12が溶融した後に冷却して硬化させることによ
り、容易に形成することができる。
【0015】次に、図2に示すように、第1組立体20
と、第1組立体20と同様の構造を有する第2組立体2
0′とを、半導体チップ13(13′)が接続された面
を対向させて面対称に配置し、互いに対応する第1組立
体の第2リード10bと第2組立体の第2リード10
b′とを、接着部剤30を介して接続する。このとき、
接着部材30としては、絶縁性接着剤又は電導性接着剤
を用いることができる。すなわち、半導体チップ13お
よび半導体チップ13′を1つのチップとして機能する
ように作動させる場合には、電導性接着剤を用いて第1
組立体20の第2リード10bと第2組立体20′の第
2リード10b′とを電気的に接続する。一方、半導体
チップ13および半導体チップ13′を、それぞれが独
立したチップとして機能するように作動させる場合に
は、絶縁性接着剤を用いて第1組立体20の第2リード
10bと第2組立体20′の第2リード10b′とを電
気的に絶縁する。
【0016】続いて、図3に示すように、第1リード1
0a(10a′)の他面と第2リード10b(10
b′)の先端部とを外部に露出させて、第1組立体20
と第2組立体20′とを樹脂でモールディングして成形
部40を形成する。このとき、モールディング樹脂は、
安価で入手し易いエポキシ樹脂(epoxy resin) を用いる
ことが望ましい。
【0017】そして、図4に示したように、成形部40
の外部に露出した第1リード10a(10a′)の他面
及び第2リード10b(10b′)の表面に、夫々ソル
ダーにより鍍金膜50を形成し、第2リード10b(1
0b′)を所定長さに切断して、本発明に係る積層型ボ
トムリード半導体パッケージを構成する。成形部40の
外部に露出された、第1リード10a(10a′)の他
面および第2リード10b(10b′)の先端部は、こ
れを介して信号の入出力を行なうために、印刷回路基板
(図示せず)に接続されるなどして用いられる。特に、
第1リード10a(10a′)の他面を印刷回路基板等
に接続して半導体パッケージを実装した後は、目視等に
よる外観検査ではその接続状態を確認することはできな
いが、第2リード10b(10b′)の先端部を用いて
導通を確認することにより、第1リード10a、10
a′の印刷回路基板等への接続状態を電気的に容易に検
査することができる。
【0018】上述した本発明の積層型ボトムリード半導
体パッケージは、図5に示したように、複数個を積層し
て用いることができる。図5には符号100および10
1で示した2個の積層型ボトムリード半導体パッケージ
を縦に積層した形態が表示されているが、積層する個数
は2つに限らず、必要に応じた数だけ積層して使用する
こともできる。
【0019】このように、複数の積層型ボトムリード半
導体パッケージを積層するときには、下側の半導体パッ
ケージ100の第1リード10aと、上側の半導体パッ
ケージ101の第1リード10a′との位置を合わせて
重ね、表面に形成されたソルダー鍍金膜50を加熱溶融
した後に冷却して硬化させることにより、容易に接続す
ることができる。
【0020】または、両者をソルダークリームを用いて
接着するか、若しくは、ポリイミドのような他の接着剤
を用いて接着することもできる。
【0021】
【発明の効果】以上説明したように、本発明の請求項1
に係る積層型ボトムリード半導体パッケージにおいて
は、半導体パッケージの小型化及び高集積化を具現する
ことができるし、基板に実装した後リードの接続状態を
容易に検査し得るという効果がある。
【0022】また、請求項2に係る発明によれば、第1
組立体の半導体チップと第2組立体の半導体チップとが
電気的に接続されており、複数の半導体チップを連動さ
せて動作させることができるという効果がある。また、
請求項3に係る発明によれば、第1組立体の半導体チッ
プと第2組立体の半導体チップとが電気的に隔離して、
1つのパッケージ内のチップをそれぞれ独立させて動作
させることができるという効果がある。
【0023】また、請求項4に係る発明によれば、各リ
ードの先端に導電性鍍金膜を形成することにより、電導
度を向上させると共に、腐食を防止できるという効果が
ある。また、請求項5に係る発明によれば、各リード先
端の導電性鍍金膜をソルダーで形成することにより、極
めて容易にリードを基板に接合できるという効果があ
る。
【0024】また、請求項6に係る発明によれば、ポリ
イミド層を設けることにより、各半導体チップの表面を
保護することができるという効果がある。
【図面の簡単な説明】
【図1】 第1組立体の構造を示す図
【図2】 第1組立体および第2組立体の構造を示す縦
断面図
【図3】 成形部の構造を示す縦断面図
【図4】 本発明の積層型ボトムリード半導体パッケー
ジの構造を示す縦断面図
【図5】 本発明の積層型ボトムリード半導体パッケー
ジを複数積層した場合の構造を示す縦断面図
【図6】 従来のボトムリード半導体パッケージの構造
を示した縦断面図
【符号の説明】
10a、10a′ 第1リード 10b、10b′ 第2リード 10、10′ リードフレーム 11、11′ 突起 12、12′ ソルダー 13、13′ 半導体チップ 13a、13a′ チップパット 14、14′ ポリイミド層 20 第1組立体 20′ 第2組立体 30 接着部材 40 成形部 50 鍍金膜

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】一面に突起(11)が形成された第1リー
    ド(10a)を一端部に有し、該第1リード(10a)
    の一面側斜め上方に段状に屈曲形成された第2リード
    (10b)を他端部に有する複数のリード(10)と、
    表面に設けたチップパットがソルダー(12)を介して
    前記第1リード(10a)の突起(11)に接続された
    半導体チップ(13)と、を備えた第1組立体(20)
    と、 該第1組立体(20)と同じ構造を有し、前記第1組立
    体(20)と前記半導体チップ(11、11′)が接続
    された面を対向させて面対称に配置され、互いに対応す
    る前記第2リード(10b、10b′)が接着部剤(3
    0)を介して接続された第2組立体(20′)と、 前記第1リード(10a)の他面と前記第2リード(1
    0b)の先端部とを外部に露出させて、前記第1組立体
    (20)と第2組立体(20′)とをモールディングし
    た成形部(40)と、 を含んで構成される積層型ボトムリード半導体パッケー
    ジ。
  2. 【請求項2】前記接着部材(30)は、導電性接着部剤
    である請求項1記載の積層型ボトムリード半導体パッケ
    ージ。
  3. 【請求項3】前記接着部材(30)は、絶縁性接着部剤
    である請求項1記載の積層型ボトムリード半導体パッケ
    ージ。
  4. 【請求項4】前記第1リード(10a、10a′)の他
    面および第2リード(10b、10b′)の先端部表面
    には、導電性鍍金膜(50)が夫々形成される請求項1
    〜請求項3のいずれか1つに記載の積層型ボトムリード
    半導体パッケージ。
  5. 【請求項5】前記鍍金膜(50)は、ソルダーである請
    求項4に記載の積層型ボトムリード半導体パッケージ。
  6. 【請求項6】前記半導体チップ(13、13′)は、前
    記チップパット(13a、13a′)を有する面の、前
    記チップパット(13a、13a′)を除いた全面に、
    ポリイミド層(14)を有する請求項1〜請求項5のい
    ずれか1つに記載の積層型ボトムリード半導体パッケー
    ジ。
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
TW434756B (en) * 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
US6063648A (en) * 1998-10-29 2000-05-16 Tessera, Inc. Lead formation usings grids
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6762067B1 (en) * 2000-01-18 2004-07-13 Fairchild Semiconductor Corporation Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6197618B1 (en) * 2000-05-04 2001-03-06 General Semiconductor Ireland Semiconductor device fabrication using adhesives
KR100379600B1 (ko) * 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
KR100646971B1 (ko) * 2000-12-07 2006-11-17 주식회사 하이닉스반도체 스택 패키지 제조용 스텐실의 구조
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR20030018642A (ko) 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
US7148564B2 (en) * 2004-02-17 2006-12-12 Delphi Technologies, Inc. Dual-sided substrate integrated circuit package including a leadframe having leads with increased thickness
JP2005277114A (ja) * 2004-03-25 2005-10-06 Sanyo Electric Co Ltd 半導体装置
US6972372B1 (en) * 2004-05-28 2005-12-06 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using outer lead portions and exposed inner lead portions to provide interconnection
US7202105B2 (en) * 2004-06-28 2007-04-10 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assembly method
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
US7408244B2 (en) * 2005-03-16 2008-08-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and stack arrangement thereof
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
US7098073B1 (en) 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20070029648A1 (en) * 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US7361531B2 (en) * 2005-11-01 2008-04-22 Allegro Microsystems, Inc. Methods and apparatus for Flip-Chip-On-Lead semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
JPWO2007125633A1 (ja) * 2006-04-28 2009-09-10 株式会社東芝 高周波用半導体装置
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
KR100910223B1 (ko) 2006-09-29 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US8847413B2 (en) * 2007-01-15 2014-09-30 Stats Chippac Ltd. Integrated circuit package system with leads having multiple sides exposed
JP5147295B2 (ja) * 2007-05-31 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US7882482B2 (en) * 2007-10-12 2011-02-01 Monolithic Power Systems, Inc. Layout schemes and apparatus for high performance DC-DC output stage
US20090127676A1 (en) * 2007-11-16 2009-05-21 Gomez Jocel P Back to Back Die Assembly For Semiconductor Devices
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8372692B2 (en) * 2010-01-27 2013-02-12 Marvell World Trade Ltd. Method of stacking flip-chip on wire-bonded chip
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
CN102569099B (zh) * 2010-12-28 2014-12-10 万国半导体(开曼)股份有限公司 一种倒装芯片的封装方法
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8629539B2 (en) 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9041188B2 (en) * 2012-11-10 2015-05-26 Vishay General Semiconductor Llc Axial semiconductor package
CN103745964A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 封装结构
CN103730444B (zh) * 2014-01-20 2017-06-27 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
JP6162643B2 (ja) 2014-05-21 2017-07-12 三菱電機株式会社 半導体装置
US9564387B2 (en) * 2014-08-28 2017-02-07 UTAC Headquarters Pte. Ltd. Semiconductor package having routing traces therein
KR20180118718A (ko) * 2016-03-10 2018-10-31 각코호진 와세다다이가쿠 전극 접속 구조, 리드 프레임 및 전극 접속 구조의 형성 방법
CN110190035A (zh) * 2019-04-26 2019-08-30 江苏长电科技股份有限公司 一种基板和框架混合的三维系统级封装结构及其工艺方法
US10991644B2 (en) 2019-08-22 2021-04-27 Allegro Microsystems, Llc Integrated circuit package having a low profile
CN114300369A (zh) * 2022-03-10 2022-04-08 绍兴中芯集成电路制造股份有限公司 半导体封装结构的制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3978516A (en) * 1974-01-02 1976-08-31 Texas Instruments Incorporated Lead frame assembly for a packaged semiconductor microcircuit
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
KR960005042B1 (ko) * 1992-11-07 1996-04-18 금성일렉트론주식회사 반도체 펙케지
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly

Also Published As

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