JPH06252359A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06252359A JPH06252359A JP5039948A JP3994893A JPH06252359A JP H06252359 A JPH06252359 A JP H06252359A JP 5039948 A JP5039948 A JP 5039948A JP 3994893 A JP3994893 A JP 3994893A JP H06252359 A JPH06252359 A JP H06252359A
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- 239000004065 semiconductor Substances 0.000 title claims description 143
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 50
- 239000004020 conductor Substances 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000000407 epitaxy Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】レジストパタ−ンの合せずれによるパンチスル
−を防止する。 【構成】窒化シリコン膜８をエッチングし、メモリセル
のＭＯＳＦＥＴが形成される活性領域Ａとなる基板１、
及び、溝４の周囲の一部分Ｂを同時に露出させている。
従って、レジストパタ−ンの合せずれが生じても、隣接
するメモリセルの間隔Ｗは変わることがなく、常に、当
該レジストパタ−ンの合せずれが生じない場合の隣接す
るメモリセルの間隔と同じである。つまり、溝４に隣接
する位置に形成されるメモリセルのＮ型不純物拡散層の
みが、独立して当該メモリセルに隣接するメモリセルの
ソ−ス／ドレイン領域に近づくことがない。
−を防止する。 【構成】窒化シリコン膜８をエッチングし、メモリセル
のＭＯＳＦＥＴが形成される活性領域Ａとなる基板１、
及び、溝４の周囲の一部分Ｂを同時に露出させている。
従って、レジストパタ−ンの合せずれが生じても、隣接
するメモリセルの間隔Ｗは変わることがなく、常に、当
該レジストパタ−ンの合せずれが生じない場合の隣接す
るメモリセルの間隔と同じである。つまり、溝４に隣接
する位置に形成されるメモリセルのＮ型不純物拡散層の
みが、独立して当該メモリセルに隣接するメモリセルの
ソ−ス／ドレイン領域に近づくことがない。
Description
【０００１】
【産業上の利用分野】本発明は、特に、高集積、大容量
のＤＲＡＭの製造方法の改良に関する。
のＤＲＡＭの製造方法の改良に関する。
【０００２】
【従来の技術】従来のＤＲＡＭの製造方法について、特
公平３−６９１８５（以下、文献という。）に開示され
る半導体装置を例に説明する。なお、図２２は、当該文
献に記載される図の一部を取り出して示すものである。
また、図２３及び図２４は、図２２を平面から見た場合
の一例を示す図である。
公平３−６９１８５（以下、文献という。）に開示され
る半導体装置を例に説明する。なお、図２２は、当該文
献に記載される図の一部を取り出して示すものである。
また、図２３及び図２４は、図２２を平面から見た場合
の一例を示す図である。
【０００３】図２２は、ＤＲＡＭのキャパシタ部分を示
している。まず、半導体基板１００の一方の主面に、シ
リコン酸化膜１０１、及び、当該半導体基板１００に対
して耐エッチング性を有する窒化シリコン膜１０２をそ
れぞれ形成する。また、シリコン酸化膜１０１及び窒化
シリコン膜１０２をパタ−ニングした後、当該窒化シリ
コン膜１０２をマスクにして半導体基板１００に溝１０
３を形成する。
している。まず、半導体基板１００の一方の主面に、シ
リコン酸化膜１０１、及び、当該半導体基板１００に対
して耐エッチング性を有する窒化シリコン膜１０２をそ
れぞれ形成する。また、シリコン酸化膜１０１及び窒化
シリコン膜１０２をパタ−ニングした後、当該窒化シリ
コン膜１０２をマスクにして半導体基板１００に溝１０
３を形成する。
【０００４】次に、当該溝１０３の内面及び底面に容量
絶縁膜１０４を形成する。この後、溝１０３内にポリシ
リコン１０５を埋め込む。全面に、当該ポリシリコン１
０５に対して耐エッチング性を有するレジスト膜１０６
を形成する。レジスト膜１０６を露光、現像し、溝１０
３の周囲の一部に開口部１０７を形成する。この後、開
口部を有する当該レジスト膜１０６をマスクにしてポリ
シリコン１０５の一部をエッチングし、トランジスタの
接続部を形成する。
絶縁膜１０４を形成する。この後、溝１０３内にポリシ
リコン１０５を埋め込む。全面に、当該ポリシリコン１
０５に対して耐エッチング性を有するレジスト膜１０６
を形成する。レジスト膜１０６を露光、現像し、溝１０
３の周囲の一部に開口部１０７を形成する。この後、開
口部を有する当該レジスト膜１０６をマスクにしてポリ
シリコン１０５の一部をエッチングし、トランジスタの
接続部を形成する。
【０００５】しかしながら、上述の製造方法には、以下
の欠点がある。即ち、例えば図２３に示すように、隣接
するメモリセルの間隔は、ある一定の距離Ｗに設定され
ている。ここで、レジスト膜１０６を露光、現像し、溝
１０３の周囲の一部に開口部１０７を形成する際、図２
４に示すように、レジストパタ−ンの合せずれが生じる
と、隣接するメモリセルのソ−ス／ドレイン拡散層１０
８の間隔は、予め設定された隣接するメモリセルの間隔
Ｗよりも狭いＷ´となる。このため、隣接するメモリセ
ルの間でパンチスル−が生じるという欠点がある。
の欠点がある。即ち、例えば図２３に示すように、隣接
するメモリセルの間隔は、ある一定の距離Ｗに設定され
ている。ここで、レジスト膜１０６を露光、現像し、溝
１０３の周囲の一部に開口部１０７を形成する際、図２
４に示すように、レジストパタ−ンの合せずれが生じる
と、隣接するメモリセルのソ−ス／ドレイン拡散層１０
８の間隔は、予め設定された隣接するメモリセルの間隔
Ｗよりも狭いＷ´となる。このため、隣接するメモリセ
ルの間でパンチスル−が生じるという欠点がある。
【０００６】
【発明が解決しようとする課題】このように、従来は、
溝の周囲の一部に開口部を形成する際、レジストパタ−
ンの合せずれが生じると、隣接するメモリセルのソ−ス
／ドレイン拡散層の間隔が、予め設定された隣接するメ
モリセルの間隔よりも狭くなり、隣接するメモリセルの
間でパンチスル−が生じるという欠点がある。
溝の周囲の一部に開口部を形成する際、レジストパタ−
ンの合せずれが生じると、隣接するメモリセルのソ−ス
／ドレイン拡散層の間隔が、予め設定された隣接するメ
モリセルの間隔よりも狭くなり、隣接するメモリセルの
間でパンチスル−が生じるという欠点がある。
【０００７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、溝の周囲の一部に開口部を形成す
る際、レジストパタ−ンの合せずれが生じても、隣接す
るメモリセルの間でパンチスル−が生じることのない半
導体装置の製造方法を提供することである。
もので、その目的は、溝の周囲の一部に開口部を形成す
る際、レジストパタ−ンの合せずれが生じても、隣接す
るメモリセルの間でパンチスル−が生じることのない半
導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本願第１の発明に係わる一つのトランジスタと一つ
のキャパシタからなるメモリセルを有する半導体装置の
製造方法は、まず、半導体基板に当該メモリセルのキャ
パシタが形成される溝を形成し、前記溝の内面に第１の
絶縁膜を形成する。前記溝内に不純物を含む導電体を埋
め込み、前記溝上に第２の絶縁膜を形成し、溝内の導電
体を前記第１及び第２の絶縁膜で取り囲む。次に、全面
に第３の絶縁膜を形成した後、この第３の絶縁膜をエッ
チングし、当該メモリセルのトランジスタが形成される
活性領域上、及び前記溝上の一部分に、同時に開口部を
形成する。次に、当該開口部を有する前記第３の絶縁膜
をマスクにしてエッチングを行い、当該活性領域におい
て前記半導体基板を露出させる。次に、当該活性領域に
トランジスタを形成する。さらに、当該開口部を有する
前記第３の絶縁膜をマスクにしてエッチングを行い、前
記溝上の一部分において前記導電体を露出させ、少なく
とも露出した前記導電体上に半導体を形成する。最後
に、前記半導体の一部又は全部を導電化し、前記導電体
と当該メモリセルのトランジスタの拡散層とを電気的に
接続する。
め、本願第１の発明に係わる一つのトランジスタと一つ
のキャパシタからなるメモリセルを有する半導体装置の
製造方法は、まず、半導体基板に当該メモリセルのキャ
パシタが形成される溝を形成し、前記溝の内面に第１の
絶縁膜を形成する。前記溝内に不純物を含む導電体を埋
め込み、前記溝上に第２の絶縁膜を形成し、溝内の導電
体を前記第１及び第２の絶縁膜で取り囲む。次に、全面
に第３の絶縁膜を形成した後、この第３の絶縁膜をエッ
チングし、当該メモリセルのトランジスタが形成される
活性領域上、及び前記溝上の一部分に、同時に開口部を
形成する。次に、当該開口部を有する前記第３の絶縁膜
をマスクにしてエッチングを行い、当該活性領域におい
て前記半導体基板を露出させる。次に、当該活性領域に
トランジスタを形成する。さらに、当該開口部を有する
前記第３の絶縁膜をマスクにしてエッチングを行い、前
記溝上の一部分において前記導電体を露出させ、少なく
とも露出した前記導電体上に半導体を形成する。最後
に、前記半導体の一部又は全部を導電化し、前記導電体
と当該メモリセルのトランジスタの拡散層とを電気的に
接続する。
【０００９】また、前記溝上の一部分において前記導電
体を露出させる工程において、同時に、当該メモリセル
のトランジスタの拡散層部分の半導体基板も露出させ、
かつ、前記導電体上に半導体を形成する工程において、
前記半導体は、選択エピタキシ−成長法によって、前記
拡散層部分の半導体基板を核にして成長されるものと前
記導電体を核にして成長されるものとを合体させたもの
である。
体を露出させる工程において、同時に、当該メモリセル
のトランジスタの拡散層部分の半導体基板も露出させ、
かつ、前記導電体上に半導体を形成する工程において、
前記半導体は、選択エピタキシ−成長法によって、前記
拡散層部分の半導体基板を核にして成長されるものと前
記導電体を核にして成長されるものとを合体させたもの
である。
【００１０】本願第２の発明に係わる半導体装置の製造
方法は、まず、絶縁膜を介して互いに絶縁されている第
１導電型の第１の半導体及び第２導電型の第２の半導体
をそれぞれ形成する。この後、選択エピタキシ−成長法
によって、前記第１の半導体を核にして第３の半導体を
成長させると共に前記第２の半導体を核にして第４の半
導体を成長させ、前記第３の半導体と前記第４の半導体
を互いに合体させることにより、前記第１の半導体と前
記第２の半導体の電気的接続を行うというものである。
方法は、まず、絶縁膜を介して互いに絶縁されている第
１導電型の第１の半導体及び第２導電型の第２の半導体
をそれぞれ形成する。この後、選択エピタキシ−成長法
によって、前記第１の半導体を核にして第３の半導体を
成長させると共に前記第２の半導体を核にして第４の半
導体を成長させ、前記第３の半導体と前記第４の半導体
を互いに合体させることにより、前記第１の半導体と前
記第２の半導体の電気的接続を行うというものである。
【００１１】本願第３の発明に係わる一つのトランジス
タと一つのキャパシタからなるメモリセルを有する半導
体装置の製造方法は、まず、半導体基板に当該メモリセ
ルのキャパシタが形成される溝を形成し、前記溝の内面
に第１の絶縁膜を形成する。前記溝内に不純物を含む導
電体を埋め込み、前記溝上に第２の絶縁膜を形成し、溝
内の導電体を前記第１及び第２の絶縁膜で取り囲む。次
に、全面に第３の絶縁膜を形成した後、この第３の絶縁
膜をエッチングし、当該メモリセルのトランジスタが形
成される活性領域上、及び前記溝上の一部分に、同時に
開口部を形成する。次に、当該開口部を有する前記第３
の絶縁膜をマスクにしてエッチングを行い、当該活性領
域において前記半導体基板を露出させると共に、前記溝
上の一部分において前記導電体を露出させる。さらに、
少なくとも露出した前記導電体上に半導体を形成し、前
記半導体の一部又は全部を導電化する。最後に、当該活
性領域に、拡散層が前記導電化された半導体を介して前
記導電体に電気的に接続されている当該メモリセルのト
ランジスタを形成する。
タと一つのキャパシタからなるメモリセルを有する半導
体装置の製造方法は、まず、半導体基板に当該メモリセ
ルのキャパシタが形成される溝を形成し、前記溝の内面
に第１の絶縁膜を形成する。前記溝内に不純物を含む導
電体を埋め込み、前記溝上に第２の絶縁膜を形成し、溝
内の導電体を前記第１及び第２の絶縁膜で取り囲む。次
に、全面に第３の絶縁膜を形成した後、この第３の絶縁
膜をエッチングし、当該メモリセルのトランジスタが形
成される活性領域上、及び前記溝上の一部分に、同時に
開口部を形成する。次に、当該開口部を有する前記第３
の絶縁膜をマスクにしてエッチングを行い、当該活性領
域において前記半導体基板を露出させると共に、前記溝
上の一部分において前記導電体を露出させる。さらに、
少なくとも露出した前記導電体上に半導体を形成し、前
記半導体の一部又は全部を導電化する。最後に、当該活
性領域に、拡散層が前記導電化された半導体を介して前
記導電体に電気的に接続されている当該メモリセルのト
ランジスタを形成する。
【００１２】また、前記導電体上に半導体を形成する工
程において、前記半導体は、選択エピタキシ−成長法に
よって、少なくとも前記導電体を核にして成長させたも
のである。
程において、前記半導体は、選択エピタキシ−成長法に
よって、少なくとも前記導電体を核にして成長させたも
のである。
【００１３】また、前記導電体上に半導体を形成する工
程において、前記半導体は、選択エピタキシ−成長法に
よって、前記半導体基板を核にして成長されるものと前
記導電体を核にして成長されるものとを合体させたもの
であり、かつ、当該メモリセルのトランジスタを形成す
る工程において、当該トランジスタは、前記半導体中に
形成される。
程において、前記半導体は、選択エピタキシ−成長法に
よって、前記半導体基板を核にして成長されるものと前
記導電体を核にして成長されるものとを合体させたもの
であり、かつ、当該メモリセルのトランジスタを形成す
る工程において、当該トランジスタは、前記半導体中に
形成される。
【００１４】また、前記半導体の一部又は全部を導電化
する工程において、前記半導体の一部又は全部は、熱処
理を施し、前記導電体から不純物を拡散させることによ
り導電化される。
する工程において、前記半導体の一部又は全部は、熱処
理を施し、前記導電体から不純物を拡散させることによ
り導電化される。
【００１５】
【作用】上記構成によれば、本願第１及び第３の発明で
は、当該メモリセルのトランジスタが形成される活性領
域上、及び前記溝上の一部分に、同時に開口部が形成さ
れる。また、第１の発明では、当該開口部の活性領域に
トランジスタを形成した後、当該開口部における導電体
を露出させ、その導電体上に半導体を形成している。ま
た、第３の発明では、当該開口部における導電体を露出
させ、その導電体上に半導体を形成した後、当該開口部
の活性領域にトランジスタを形成している。従って、当
該開口部を形成する際にレジストパタ−ンの合せずれが
生じても、隣接するメモリセルの間でパンチスル−が生
じることがない。
は、当該メモリセルのトランジスタが形成される活性領
域上、及び前記溝上の一部分に、同時に開口部が形成さ
れる。また、第１の発明では、当該開口部の活性領域に
トランジスタを形成した後、当該開口部における導電体
を露出させ、その導電体上に半導体を形成している。ま
た、第３の発明では、当該開口部における導電体を露出
させ、その導電体上に半導体を形成した後、当該開口部
の活性領域にトランジスタを形成している。従って、当
該開口部を形成する際にレジストパタ−ンの合せずれが
生じても、隣接するメモリセルの間でパンチスル−が生
じることがない。
【００１６】また、本願第２の発明では、選択エピタキ
シ−成長法によって、前記第１の半導体を核にして第３
の半導体を成長させると共に前記第２の半導体を核にし
て第４の半導体を成長させ、前記第３の半導体と前記第
４の半導体を互いに合体させている。従って、前記第１
の半導体と前記第２の半導体の電気的接続を容易に行う
ことができる。
シ−成長法によって、前記第１の半導体を核にして第３
の半導体を成長させると共に前記第２の半導体を核にし
て第４の半導体を成長させ、前記第３の半導体と前記第
４の半導体を互いに合体させている。従って、前記第１
の半導体と前記第２の半導体の電気的接続を容易に行う
ことができる。
【００１７】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１〜図１１は、本願の第
１の発明の第１の実施例に係わる基板プレ−ト型のＤＲ
ＡＭの製造方法を示している。
例について詳細に説明する。図１〜図１１は、本願の第
１の発明の第１の実施例に係わる基板プレ−ト型のＤＲ
ＡＭの製造方法を示している。
【００１８】まず、図１に示すように、Ｐ型半導体基板
１上に酸化シリコン膜（ＳｉＯ2 膜）２及び窒化シリコ
ン膜（ＳｉＮ）３をそれぞれ形成する。これら酸化シリ
コン膜２及び窒化シリコン膜３をパタ−ニングした後、
パタ−ニングされた窒化シリコン膜３をマスクにして基
板１に溝４を形成する。溝４の内壁面及び底面にそれぞ
れ酸化シリコン膜５を形成する。
１上に酸化シリコン膜（ＳｉＯ2 膜）２及び窒化シリコ
ン膜（ＳｉＮ）３をそれぞれ形成する。これら酸化シリ
コン膜２及び窒化シリコン膜３をパタ−ニングした後、
パタ−ニングされた窒化シリコン膜３をマスクにして基
板１に溝４を形成する。溝４の内壁面及び底面にそれぞ
れ酸化シリコン膜５を形成する。
【００１９】次に、図２に示すように、溝４内に、Ｎ型
にド−プされたポリシリコン膜６を埋め込む。次に、図
３に示すように、パタ−ニングされた窒化シリコン膜３
をマスクにしてポリシリコン膜６の表面を酸化し、酸化
シリコン膜７を形成する。次に、図４に示すように、窒
化シリコン膜３を除去した後、全面に、新たに窒化シリ
コン膜８を形成する。
にド−プされたポリシリコン膜６を埋め込む。次に、図
３に示すように、パタ−ニングされた窒化シリコン膜３
をマスクにしてポリシリコン膜６の表面を酸化し、酸化
シリコン膜７を形成する。次に、図４に示すように、窒
化シリコン膜３を除去した後、全面に、新たに窒化シリ
コン膜８を形成する。
【００２０】次に、図５及び図６に示すように、窒化シ
リコン膜８をエッチングし、メモリセルのＭＯＳＦＥＴ
が形成される活性領域Ａとなる基板１、及び、溝４の周
囲の一部分Ｂを同時に露出させる。従って、レジストパ
タ−ンの合せずれが生じても、隣接するメモリセルの間
隔Ｗは変わることがなく（図７参照）、常に、当該レジ
ストパタ−ンの合せずれが生じない場合の隣接するメモ
リセルの間隔Ｗと同じである。
リコン膜８をエッチングし、メモリセルのＭＯＳＦＥＴ
が形成される活性領域Ａとなる基板１、及び、溝４の周
囲の一部分Ｂを同時に露出させる。従って、レジストパ
タ−ンの合せずれが生じても、隣接するメモリセルの間
隔Ｗは変わることがなく（図７参照）、常に、当該レジ
ストパタ−ンの合せずれが生じない場合の隣接するメモ
リセルの間隔Ｗと同じである。
【００２１】次に、図８に示すように、活性領域Ａ上の
酸化シリコン膜２を除去する。次に、図９に示すよう
に、当該活性領域Ａに、ゲ−ト絶縁膜（酸化シリコン
膜）９、ゲ−ト電極１０及びソ−ス／ドレイン領域１１
をそれぞれ形成し、メモリセルのＭＯＳＦＥＴを完成す
る。なお、ゲ−ト電極１０の側壁には、スペ−サ（例え
ば窒化シリコン膜）１２が、また、ゲ−ト電極１０上に
は、窒化シリコン膜１３がそれぞれ形成される。
酸化シリコン膜２を除去する。次に、図９に示すよう
に、当該活性領域Ａに、ゲ−ト絶縁膜（酸化シリコン
膜）９、ゲ−ト電極１０及びソ−ス／ドレイン領域１１
をそれぞれ形成し、メモリセルのＭＯＳＦＥＴを完成す
る。なお、ゲ−ト電極１０の側壁には、スペ−サ（例え
ば窒化シリコン膜）１２が、また、ゲ−ト電極１０上に
は、窒化シリコン膜１３がそれぞれ形成される。
【００２２】次に、図１０に示すように、スペ−サ１２
及び窒化シリコン膜８，１３をマスクにして、酸化シリ
コン膜（ゲ−ト絶縁膜となる部分を除く）９及び溝４の
側壁面の一部の酸化シリコン膜５をそれぞれエッチング
除去し、キャパシタとＭＯＳＦＥＴの接続部分を形成す
る。
及び窒化シリコン膜８，１３をマスクにして、酸化シリ
コン膜（ゲ−ト絶縁膜となる部分を除く）９及び溝４の
側壁面の一部の酸化シリコン膜５をそれぞれエッチング
除去し、キャパシタとＭＯＳＦＥＴの接続部分を形成す
る。
【００２３】なお、このエッチングでは、スペ−サ１２
及び窒化シリコン膜８，１３がマスクとなっているた
め、キャパシタとＭＯＳＦＥＴの接続部分は、素子分離
領域や活性領域に対して自己整合的に形成される。
及び窒化シリコン膜８，１３がマスクとなっているた
め、キャパシタとＭＯＳＦＥＴの接続部分は、素子分離
領域や活性領域に対して自己整合的に形成される。
【００２４】次に、図１１に示すように、ＣＶＤ法を用
いて、ソ−ス／ドレイン領域１１上及びキャパシタとＭ
ＯＳＦＥＴの接続部分にそれぞれポリシリコン膜１４を
成長させる。また、ポリシリコン膜１４をエッチバック
することにより、接続部分のみに当該ポリシリコン膜１
４を残存させる。そして、溝側壁の一部（エッチングさ
れた部分）及びこれに隣接する基板１内にＮ型不純物拡
散層１５を形成する。その結果、基板（電極）１、酸化
シリコン膜５及びポリシリコン膜６により形成されたキ
ャパシタとＭＯＳＦＥＴが互いに接続される。
いて、ソ−ス／ドレイン領域１１上及びキャパシタとＭ
ＯＳＦＥＴの接続部分にそれぞれポリシリコン膜１４を
成長させる。また、ポリシリコン膜１４をエッチバック
することにより、接続部分のみに当該ポリシリコン膜１
４を残存させる。そして、溝側壁の一部（エッチングさ
れた部分）及びこれに隣接する基板１内にＮ型不純物拡
散層１５を形成する。その結果、基板（電極）１、酸化
シリコン膜５及びポリシリコン膜６により形成されたキ
ャパシタとＭＯＳＦＥＴが互いに接続される。
【００２５】最後に、図示しないが、ＭＯＳＦＥＴのゲ
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。
【００２６】上記製造方法によれば、窒化シリコン膜８
のエッチングに際して、メモリセルのＭＯＳＦＥＴが形
成される活性領域Ａとなる基板１と、溝４の周囲の一部
分Ｂとを同時に露出させている。従って、レジストパタ
−ンの合せずれが生じても、隣接するメモリセルの間隔
Ｗは変わることがなく、常に、当該レジストパタ−ンの
合せずれが生じない場合の隣接するメモリセルの間隔Ｗ
と同じである。つまり、あるメモリセルのＮ型不純物拡
散層１５と、当該メモリセルに隣接するメモリセルのソ
−ス／ドレイン領域との間隔が、レジストパタ−ンの合
せずれによって狭まるという事態がなくなる。
のエッチングに際して、メモリセルのＭＯＳＦＥＴが形
成される活性領域Ａとなる基板１と、溝４の周囲の一部
分Ｂとを同時に露出させている。従って、レジストパタ
−ンの合せずれが生じても、隣接するメモリセルの間隔
Ｗは変わることがなく、常に、当該レジストパタ−ンの
合せずれが生じない場合の隣接するメモリセルの間隔Ｗ
と同じである。つまり、あるメモリセルのＮ型不純物拡
散層１５と、当該メモリセルに隣接するメモリセルのソ
−ス／ドレイン領域との間隔が、レジストパタ−ンの合
せずれによって狭まるという事態がなくなる。
【００２７】図１２は、本願の第２の発明の第１の実施
例に係わる半導体装置の製造方法を示している。本発明
は、半導体と半導体の結合方法に関する。
例に係わる半導体装置の製造方法を示している。本発明
は、半導体と半導体の結合方法に関する。
【００２８】まず、Ｐ型基板２１上に絶縁膜２２を形成
し、当該絶縁膜２２の一部を開口する。この後、選択エ
ピタキシ−成長法（Selective epitaxy growth，以下Ｓ
ＥＧ法という。）を用いて、ある一つの開口部から半導
体２３Ａを成長させ、また、他の一つの開口部からも半
導体２３Ｂを成長させる。そして、当該一つの開口部か
らＰ型基板１を核として成長した半導体２３Ａと、他の
一つの開口部からＰ型基板１を核として成長した半導体
２３Ｂを合体させる。
し、当該絶縁膜２２の一部を開口する。この後、選択エ
ピタキシ−成長法（Selective epitaxy growth，以下Ｓ
ＥＧ法という。）を用いて、ある一つの開口部から半導
体２３Ａを成長させ、また、他の一つの開口部からも半
導体２３Ｂを成長させる。そして、当該一つの開口部か
らＰ型基板１を核として成長した半導体２３Ａと、他の
一つの開口部からＰ型基板１を核として成長した半導体
２３Ｂを合体させる。
【００２９】上記製造方法によれば、容易に、半導体と
半導体との接続ができることになる。なお、上記実施例
では、Ｐ型の半導体基板２１を用いたが、Ｎ型の半導体
基板であってもよい。図１３は、本願の第２の発明の第
２の実施例に係わる半導体装置の製造方法を示してい
る。
半導体との接続ができることになる。なお、上記実施例
では、Ｐ型の半導体基板２１を用いたが、Ｎ型の半導体
基板であってもよい。図１３は、本願の第２の発明の第
２の実施例に係わる半導体装置の製造方法を示してい
る。
【００３０】まず、Ｐ型基板３１上に溝３２を形成し、
当該溝３２の内壁面と底面にそれぞれ絶縁膜３３を形成
する。また、溝３２内にＮ型のポリシリコン膜３４を埋
め込む。この後、ＳＥＧ法を用いて、Ｐ型基板３１から
半導体３５Ａを成長させ、また、Ｎ型のポリシリコン膜
３４からも半導体３５Ｂを成長させる。そして、Ｐ型基
板１を核として成長した半導体３５Ａと、Ｎ型のポリシ
リコン膜３４を核として成長した半導体３５Ｂを合体さ
せる。上記製造方法によれば、第１導電型の半導体と、
これと逆の第２導電型の半導体との接続を容易に行うこ
とができる。
当該溝３２の内壁面と底面にそれぞれ絶縁膜３３を形成
する。また、溝３２内にＮ型のポリシリコン膜３４を埋
め込む。この後、ＳＥＧ法を用いて、Ｐ型基板３１から
半導体３５Ａを成長させ、また、Ｎ型のポリシリコン膜
３４からも半導体３５Ｂを成長させる。そして、Ｐ型基
板１を核として成長した半導体３５Ａと、Ｎ型のポリシ
リコン膜３４を核として成長した半導体３５Ｂを合体さ
せる。上記製造方法によれば、第１導電型の半導体と、
これと逆の第２導電型の半導体との接続を容易に行うこ
とができる。
【００３１】ところで、本願の第２の発明は、本願の第
１の発明に適用することができる。つまり、例えば本願
の第１の発明の第１の実施例において、ソ−ス／ドレイ
ン領域１１とキャパシタとＭＯＳＦＥＴを接続する際
に、このＳＥＧ法を利用することが可能である。図１４
〜図１５は、本願の第１の発明の第２の実施例に係わる
基板プレ−ト型のＤＲＡＭの製造方法を示している。
１の発明に適用することができる。つまり、例えば本願
の第１の発明の第１の実施例において、ソ−ス／ドレイ
ン領域１１とキャパシタとＭＯＳＦＥＴを接続する際
に、このＳＥＧ法を利用することが可能である。図１４
〜図１５は、本願の第１の発明の第２の実施例に係わる
基板プレ−ト型のＤＲＡＭの製造方法を示している。
【００３２】まず、本願の第１の発明の第１の実施例と
同様の方法により、活性領域Ａに、ゲ−ト絶縁膜９、ゲ
−ト電極１０及びソ−ス／ドレイン領域１１からなるメ
モリセルのＭＯＳＦＥＴを形成し、かつ、ゲ−ト電極１
０の側壁にスペ−サ１２、そのゲ−ト電極１０上に窒化
シリコン膜１３を形成するまでを実行する（図１〜図９
参照）。
同様の方法により、活性領域Ａに、ゲ−ト絶縁膜９、ゲ
−ト電極１０及びソ−ス／ドレイン領域１１からなるメ
モリセルのＭＯＳＦＥＴを形成し、かつ、ゲ−ト電極１
０の側壁にスペ−サ１２、そのゲ−ト電極１０上に窒化
シリコン膜１３を形成するまでを実行する（図１〜図９
参照）。
【００３３】次に、図１４に示すように、スペ−サ１２
及び窒化シリコン膜８，１３をマスクにして、酸化シリ
コン膜（ゲ−ト絶縁膜となる部分を除く）９及び溝４上
の酸化シリコン膜５，７の一部をそれぞれエッチング除
去し、キャパシタとＭＯＳＦＥＴの接続部分を形成す
る。つまり、本願第１の発明の第１の実施例と異なる点
は、溝４の側壁面の酸化シリコン膜５をエッチングしな
い点にある。
及び窒化シリコン膜８，１３をマスクにして、酸化シリ
コン膜（ゲ−ト絶縁膜となる部分を除く）９及び溝４上
の酸化シリコン膜５，７の一部をそれぞれエッチング除
去し、キャパシタとＭＯＳＦＥＴの接続部分を形成す
る。つまり、本願第１の発明の第１の実施例と異なる点
は、溝４の側壁面の酸化シリコン膜５をエッチングしな
い点にある。
【００３４】なお、このエッチングでは、スペ−サ１２
及び窒化シリコン膜８，１３がマスクとなっているた
め、キャパシタとＭＯＳＦＥＴの接続部分は、素子分離
領域や活性領域に対して自己整合的に形成される。
及び窒化シリコン膜８，１３がマスクとなっているた
め、キャパシタとＭＯＳＦＥＴの接続部分は、素子分離
領域や活性領域に対して自己整合的に形成される。
【００３５】次に、図１５に示すように、ＳＥＧ法を用
いて、ソ−ス／ドレイン領域１１上及びキャパシタとＭ
ＯＳＦＥＴの接続部分にそれぞれ半導体膜１４を成長さ
せる。その結果、基板（電極）１、酸化シリコン膜５及
びポリシリコン膜６により形成されるキャパシタとＭＯ
ＳＦＥＴが互いに接続される。
いて、ソ−ス／ドレイン領域１１上及びキャパシタとＭ
ＯＳＦＥＴの接続部分にそれぞれ半導体膜１４を成長さ
せる。その結果、基板（電極）１、酸化シリコン膜５及
びポリシリコン膜６により形成されるキャパシタとＭＯ
ＳＦＥＴが互いに接続される。
【００３６】最後に、図示しないが、ＭＯＳＦＥＴのゲ
−ト電極１０をワ−ド線に接続し、かつ、周知の方法
で、ビット線及び金属配線をそれぞれ形成することによ
り、ＤＲＡＭを完成する。上記製造方法においても、本
願第１の発明の第１の実施例と同様の効果を得ることが
できる。図１６〜図１８は、本願の第３の発明の第１の
実施例に係わる基板プレ−ト型のＤＲＡＭの製造方法を
示している。
−ト電極１０をワ−ド線に接続し、かつ、周知の方法
で、ビット線及び金属配線をそれぞれ形成することによ
り、ＤＲＡＭを完成する。上記製造方法においても、本
願第１の発明の第１の実施例と同様の効果を得ることが
できる。図１６〜図１８は、本願の第３の発明の第１の
実施例に係わる基板プレ−ト型のＤＲＡＭの製造方法を
示している。
【００３７】まず、本願の第１の発明の第１の実施例と
同様の方法により、窒化シリコン膜８をエッチングし、
メモリセルのＭＯＳＦＥＴが形成される活性領域Ａとな
る基板１、及び、溝４の周囲の一部分Ｂを同時に露出さ
せるまでを実行する（図１〜図７参照）。
同様の方法により、窒化シリコン膜８をエッチングし、
メモリセルのＭＯＳＦＥＴが形成される活性領域Ａとな
る基板１、及び、溝４の周囲の一部分Ｂを同時に露出さ
せるまでを実行する（図１〜図７参照）。
【００３８】なお、活性領域Ａ及び溝４の周囲の一部分
の開口に際しては、第１の実施例と同様に、パタ−ンの
合せずれが生じても、隣接するメモリセルの間隔Ｗは変
わることがなく、常に、当該レジストパタ−ンの合せず
れが生じない場合の隣接するメモリセルの間隔Ｗと同じ
である、という効果が得られる。
の開口に際しては、第１の実施例と同様に、パタ−ンの
合せずれが生じても、隣接するメモリセルの間隔Ｗは変
わることがなく、常に、当該レジストパタ−ンの合せず
れが生じない場合の隣接するメモリセルの間隔Ｗと同じ
である、という効果が得られる。
【００３９】次に、図１６に示すように、窒化シリコン
膜８をマスクにして、活性領域Ａ上の酸化シリコン膜
２、溝上の酸化シリコン膜７の一部、及び、溝側壁面の
酸化シリコン膜５の一部をそれぞれエッチング除去す
る。
膜８をマスクにして、活性領域Ａ上の酸化シリコン膜
２、溝上の酸化シリコン膜７の一部、及び、溝側壁面の
酸化シリコン膜５の一部をそれぞれエッチング除去す
る。
【００４０】次に、図１７に示すように、ＳＥＧ法を用
いて、基板（活性領域）１上には、単結晶シリコン膜１
４Ａを成長させ、溝（キャパシタとＭＯＳＦＥＴの接続
部分）上には、ポリシリコン膜１４Ｂを成長させる。そ
して、単結晶シリコン膜１４Ａとポリシリコン膜１４Ｂ
を合体させる。
いて、基板（活性領域）１上には、単結晶シリコン膜１
４Ａを成長させ、溝（キャパシタとＭＯＳＦＥＴの接続
部分）上には、ポリシリコン膜１４Ｂを成長させる。そ
して、単結晶シリコン膜１４Ａとポリシリコン膜１４Ｂ
を合体させる。
【００４１】この後、熱処理を施して、溝内のポリシリ
コン膜６に含まれているＮ型不純物を、当該溝周辺の基
板１又はシリコン膜１４Ａ．１４Ｂへ拡散させる。その
結果、溝周辺（エッチングされた部分）のシリコン膜１
４Ａ，１４Ｂ及びこれに隣接する基板１内にＮ型不純物
拡散層１５が形成される。そして、基板１、酸化シリコ
ン膜５及びポリシリコン膜６によりキャパシタが形成さ
れる。
コン膜６に含まれているＮ型不純物を、当該溝周辺の基
板１又はシリコン膜１４Ａ．１４Ｂへ拡散させる。その
結果、溝周辺（エッチングされた部分）のシリコン膜１
４Ａ，１４Ｂ及びこれに隣接する基板１内にＮ型不純物
拡散層１５が形成される。そして、基板１、酸化シリコ
ン膜５及びポリシリコン膜６によりキャパシタが形成さ
れる。
【００４２】次に、図１８に示すように、単結晶シリコ
ン膜１４Ａ上に、ゲ−ト絶縁膜（酸化シリコン膜）９、
ゲ−ト電極１０及びソ−ス／ドレイン領域１１をそれぞ
れ形成し、メモリセルのＭＯＳＦＥＴを完成する。な
お、ゲ−ト電極１０の側壁には、スペ−サ（例えば窒化
シリコン膜）１２が、また、ゲ−ト電極１０上には、窒
化シリコン膜１３がそれぞれ形成される。
ン膜１４Ａ上に、ゲ−ト絶縁膜（酸化シリコン膜）９、
ゲ−ト電極１０及びソ−ス／ドレイン領域１１をそれぞ
れ形成し、メモリセルのＭＯＳＦＥＴを完成する。な
お、ゲ−ト電極１０の側壁には、スペ−サ（例えば窒化
シリコン膜）１２が、また、ゲ−ト電極１０上には、窒
化シリコン膜１３がそれぞれ形成される。
【００４３】最後に、図示しないが、ＭＯＳＦＥＴのゲ
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。
【００４４】上記製造方法においても、窒化シリコン膜
８のエッチングに際して、メモリセルのＭＯＳＦＥＴが
形成される活性領域Ａとなる基板１と、溝４の周囲の一
部分Ｂとを同時に露出させている。従って、レジストパ
タ−ンの合せずれが生じても、隣接するメモリセルの間
隔Ｗは変わることがなく、常に、当該レジストパタ−ン
の合せずれが生じない場合の隣接するメモリセルの間隔
Ｗと同じである。つまり、あるメモリセルのＮ型不純物
拡散層１５と、当該メモリセルに隣接するメモリセルの
ソ−ス／ドレイン領域との間隔が、レジストパタ−ンの
合せずれによって狭まるという事態がなくなる。
８のエッチングに際して、メモリセルのＭＯＳＦＥＴが
形成される活性領域Ａとなる基板１と、溝４の周囲の一
部分Ｂとを同時に露出させている。従って、レジストパ
タ−ンの合せずれが生じても、隣接するメモリセルの間
隔Ｗは変わることがなく、常に、当該レジストパタ−ン
の合せずれが生じない場合の隣接するメモリセルの間隔
Ｗと同じである。つまり、あるメモリセルのＮ型不純物
拡散層１５と、当該メモリセルに隣接するメモリセルの
ソ−ス／ドレイン領域との間隔が、レジストパタ−ンの
合せずれによって狭まるという事態がなくなる。
【００４５】また、本実施例では、ＳＥＧ法により、基
板（活性領域）１上には、単結晶シリコン膜１４Ａを成
長させ、溝（キャパシタとＭＯＳＦＥＴの接続部分）上
には、ポリシリコン膜１４Ｂを成長させ、この単結晶シ
リコン膜１４Ａとポリシリコン膜１４Ｂを合体させてい
る。従って、容易にＭＯＳＦＥＴとキャパシタの接続を
行うことができる。図１９〜図２１は、本願の第３の発
明の第２の実施例に係わる基板プレ−ト型のＤＲＡＭの
製造方法を示している。
板（活性領域）１上には、単結晶シリコン膜１４Ａを成
長させ、溝（キャパシタとＭＯＳＦＥＴの接続部分）上
には、ポリシリコン膜１４Ｂを成長させ、この単結晶シ
リコン膜１４Ａとポリシリコン膜１４Ｂを合体させてい
る。従って、容易にＭＯＳＦＥＴとキャパシタの接続を
行うことができる。図１９〜図２１は、本願の第３の発
明の第２の実施例に係わる基板プレ−ト型のＤＲＡＭの
製造方法を示している。
【００４６】まず、本願の第１の発明の第１の実施例と
同様の方法により、窒化シリコン膜８をエッチングし、
メモリセルのＭＯＳＦＥＴが形成される活性領域Ａとな
る基板１、及び、溝４の周囲の一部分Ｂを同時に露出さ
せるまでを実行する（図１〜図７参照）。
同様の方法により、窒化シリコン膜８をエッチングし、
メモリセルのＭＯＳＦＥＴが形成される活性領域Ａとな
る基板１、及び、溝４の周囲の一部分Ｂを同時に露出さ
せるまでを実行する（図１〜図７参照）。
【００４７】なお、活性領域Ａ及び溝４の周囲の一部分
の開口に際しては、第１の実施例と同様に、パタ−ンの
合せずれが生じても、隣接するメモリセルの間隔Ｗは変
わることがなく、常に、当該レジストパタ−ンの合せず
れが生じない場合の隣接するメモリセルの間隔Ｗと同じ
である、という効果が得られる。
の開口に際しては、第１の実施例と同様に、パタ−ンの
合せずれが生じても、隣接するメモリセルの間隔Ｗは変
わることがなく、常に、当該レジストパタ−ンの合せず
れが生じない場合の隣接するメモリセルの間隔Ｗと同じ
である、という効果が得られる。
【００４８】次に、図１９に示すように、窒化シリコン
膜８をマスクにして、活性領域Ａ上の酸化シリコン膜
２、溝上の酸化シリコン膜７の一部をそれぞれエッチン
グ除去する。なお、本願の第３の発明の第１の実施例と
異なる点は、溝側壁面の酸化シリコン膜５をエッチング
除去しない点にある。
膜８をマスクにして、活性領域Ａ上の酸化シリコン膜
２、溝上の酸化シリコン膜７の一部をそれぞれエッチン
グ除去する。なお、本願の第３の発明の第１の実施例と
異なる点は、溝側壁面の酸化シリコン膜５をエッチング
除去しない点にある。
【００４９】次に、図２０に示すように、ＳＥＧ法を用
いて、基板（活性領域）１上には、単結晶シリコン膜１
４Ａを成長させ、溝（キャパシタとＭＯＳＦＥＴの接続
部分）上には、ポリシリコン膜１４Ｂを成長させる。そ
して、単結晶シリコン膜１４Ａとポリシリコン膜１４Ｂ
を合体させる。
いて、基板（活性領域）１上には、単結晶シリコン膜１
４Ａを成長させ、溝（キャパシタとＭＯＳＦＥＴの接続
部分）上には、ポリシリコン膜１４Ｂを成長させる。そ
して、単結晶シリコン膜１４Ａとポリシリコン膜１４Ｂ
を合体させる。
【００５０】この後、熱処理を施して、溝内のポリシリ
コン膜５に含まれているＮ型不純物を、当該溝上のシリ
コン膜１４Ａ．１４Ｂへ拡散させる。その結果、溝上の
シリコン膜１４Ａ．１４Ｂ内にＮ型不純物拡散層１５が
形成される。そして、基板１、酸化シリコン膜５及びポ
リシリコン膜６によりキャパシタが形成される。
コン膜５に含まれているＮ型不純物を、当該溝上のシリ
コン膜１４Ａ．１４Ｂへ拡散させる。その結果、溝上の
シリコン膜１４Ａ．１４Ｂ内にＮ型不純物拡散層１５が
形成される。そして、基板１、酸化シリコン膜５及びポ
リシリコン膜６によりキャパシタが形成される。
【００５１】次に、図２１に示すように、単結晶シリコ
ン膜１４Ａ上に、ゲ−ト絶縁膜（酸化シリコン膜）９、
ゲ−ト電極１０及びソ−ス／ドレイン領域１１をそれぞ
れ形成し、メモリセルのＭＯＳＦＥＴを完成する。な
お、ゲ−ト電極１０の側壁には、スペ−サ（例えば窒化
シリコン膜）１２が、また、ゲ−ト電極１０上には、窒
化シリコン膜１３がそれぞれ形成される。
ン膜１４Ａ上に、ゲ−ト絶縁膜（酸化シリコン膜）９、
ゲ−ト電極１０及びソ−ス／ドレイン領域１１をそれぞ
れ形成し、メモリセルのＭＯＳＦＥＴを完成する。な
お、ゲ−ト電極１０の側壁には、スペ−サ（例えば窒化
シリコン膜）１２が、また、ゲ−ト電極１０上には、窒
化シリコン膜１３がそれぞれ形成される。
【００５２】最後に、図示しないが、ＭＯＳＦＥＴのゲ
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。上記製造方法においても、
本願の第３の発明の第１の実施例と同様の効果を得るこ
とが可能である。
−ト電極１０をワ−ド線に接続し、かつ、周知の方法に
より、ビット線及び金属配線をそれぞれ形成することに
より、ＤＲＡＭを完成する。上記製造方法においても、
本願の第３の発明の第１の実施例と同様の効果を得るこ
とが可能である。
【００５３】なお、本願の第１の発明及び第３の発明に
おいては、基板プレ−ト型のＤＲＡＭについて説明して
きたが、これに限られない。例えば、スタックトレンチ
型のＤＲＡＭやシ−スプレ−ト型のＤＲＡＭなどのよう
に、キャパシタが形成される溝の側壁部に、ＭＯＳＦＥ
Ｔの接続のための開口部を形成する半導体装置であれ
ば、本発明の適用は可能である。
おいては、基板プレ−ト型のＤＲＡＭについて説明して
きたが、これに限られない。例えば、スタックトレンチ
型のＤＲＡＭやシ−スプレ−ト型のＤＲＡＭなどのよう
に、キャパシタが形成される溝の側壁部に、ＭＯＳＦＥ
Ｔの接続のための開口部を形成する半導体装置であれ
ば、本発明の適用は可能である。
【００５４】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。キャパシタが
形成される溝の側壁部にＭＯＳＦＥＴとの接続のための
開口を形成する際に、当該ＭＯＳＦＥＴが形成される活
性領域の開口も同時に行っている。このため、レジスト
パタ−ンの合せずれが生じても、隣接するメモリセルの
間隔は変わることがなく、常に、当該レジストパタ−ン
の合せずれが生じない場合の隣接するメモリセルの間隔
と同じとなる。よって、レジストパタ−ンの合せずれが
生じても、隣接するメモリセルの間でパンチスル−が生
じることがない。
装置によれば、次のような効果を奏する。キャパシタが
形成される溝の側壁部にＭＯＳＦＥＴとの接続のための
開口を形成する際に、当該ＭＯＳＦＥＴが形成される活
性領域の開口も同時に行っている。このため、レジスト
パタ−ンの合せずれが生じても、隣接するメモリセルの
間隔は変わることがなく、常に、当該レジストパタ−ン
の合せずれが生じない場合の隣接するメモリセルの間隔
と同じとなる。よって、レジストパタ−ンの合せずれが
生じても、隣接するメモリセルの間でパンチスル−が生
じることがない。
【００５５】また、ＳＥＧ法により、基板（活性領域）
１上には、単結晶シリコン膜を成長させ、溝（キャパシ
タとＭＯＳＦＥＴの接続部分）上には、ポリシリコン膜
を成長させて、この単結晶シリコン膜とポリシリコン膜
を合体させている。従って、容易にＭＯＳＦＥＴとキャ
パシタの接続を行うことができる。
１上には、単結晶シリコン膜を成長させ、溝（キャパシ
タとＭＯＳＦＥＴの接続部分）上には、ポリシリコン膜
を成長させて、この単結晶シリコン膜とポリシリコン膜
を合体させている。従って、容易にＭＯＳＦＥＴとキャ
パシタの接続を行うことができる。
【図１】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図２】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図３】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図４】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図５】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図６】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図７】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図８】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図９】本願第１の発明の第１の実施例に係わる半導体
装置の製造方法を示す図。
装置の製造方法を示す図。
【図１０】本願第１の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１１】本願第１の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１２】本願第２の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１３】本願第２の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１４】本願第１の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１５】本願第１の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１６】本願第３の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１７】本願第３の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１８】本願第３の発明の第１の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図１９】本願第３の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図２０】本願第３の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図２１】本願第３の発明の第２の実施例に係わる半導
体装置の製造方法を示す図。
体装置の製造方法を示す図。
【図２２】従来の半導体装置の製造方法を示す図。
【図２３】従来の半導体装置の製造方法を示す図。
【図２４】従来の半導体装置の製造方法の欠点を示す
図。
図。
１，２１，３１ …Ｐ型半導体基板、 ２，５，７ …酸化シリコン膜、 ３，８，１３ …窒化シリコン膜、 ４ …溝、 ６，１４ …ポリシリコン膜、 ９ …ゲ−ト絶縁膜、 １０ …ゲ−ト電極、 １１ …ソ−ス／ドレイン領域、 １２ …スペ−サ、 １４Ａ …単結晶シリコン膜、 １４Ｂ …ポリシリコン膜 １５ …Ｎ型不純物拡散層、 ２２，３３ …絶縁膜、 ２３Ａ，２３Ｂ …半導体、 ３４ …ポリシリコン膜、 ３５Ａ …単結晶シリコン膜、 ３５Ｂ …ポリシリコン膜。
Claims (7)
- 【請求項１】 一つのトランジスタと一つのキャパシタ
からなるメモリセルを有する半導体装置の製造方法にお
いて、 半導体基板に当該メモリセルのキャパシタが形成される
溝を形成する工程と、前記溝の内面に第１の絶縁膜を形
成する工程と、前記溝内に不純物を含む導電体を埋め込
む工程と、全面に第３の絶縁膜を形成する工程と、前記
第３の絶縁膜をエッチングし、当該メモリセルのトラン
ジスタが形成される活性領域上、及び前記溝上の一部分
に、同時に開口部を形成する工程と、当該開口部を有す
る前記第３の絶縁膜をマスクにしてエッチングを行い、
当該活性領域において前記半導体基板を露出させる工程
と、当該活性領域にトランジスタを形成する工程と、当
該開口部を有する前記第３の絶縁膜をマスクにしてエッ
チングを行い、前記溝上の一部分において前記導電体を
露出させる工程と、少なくとも露出した前記導電体上に
半導体を形成する工程と、前記半導体の一部又は全部を
導電化し、前記導電体と当該メモリセルのトランジスタ
の拡散層とを電気的に接続する工程とを具備する半導体
装置の製造方法。 - 【請求項２】 一つのトランジスタと一つのキャパシタ
からなるメモリセルを有する半導体装置の製造方法にお
いて、 半導体基板に当該メモリセルのキャパシタが形成される
溝を形成する工程と、前記溝の内面に第１の絶縁膜を形
成する工程と、前記溝内に不純物を含む導電体を埋め込
む工程と、全面に第３の絶縁膜を形成する工程と、前記
第３の絶縁膜をエッチングし、当該メモリセルのトラン
ジスタが形成される活性領域上、及び前記溝上の一部分
に、同時に開口部を形成する工程と、当該開口部を有す
る前記第３の絶縁膜をマスクにしてエッチングを行い、
当該活性領域において前記半導体基板を露出させると共
に、前記溝上の一部分において前記導電体を露出させる
工程と、少なくとも露出した前記導電体上に半導体を形
成する工程と、前記半導体の一部又は全部を導電化する
工程と、当該活性領域に、拡散層が前記導電化された半
導体を介して前記導電体に電気的に接続されている当該
メモリセルのトランジスタを形成する工程とを具備する
半導体装置の製造方法。 - 【請求項３】 前記導電体上に半導体を形成する工程に
おいて、前記半導体は、選択エピタキシ−成長法によっ
て、少なくとも前記導電体を核にして成長させたもので
あることを特徴とする請求項１又は２に記載の半導体装
置の製造方法。 - 【請求項４】 前記溝上の一部分において前記導電体を
露出させる工程において、同時に、当該メモリセルのト
ランジスタの拡散層部分の半導体基板も露出させ、か
つ、前記導電体上に半導体を形成する工程において、前
記半導体は、選択エピタキシ−成長法によって、前記拡
散層部分の半導体基板を核にして成長されるものと前記
導電体を核にして成長されるものとを合体させたもので
あることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項５】 前記導電体上に半導体を形成する工程に
おいて、前記半導体は、選択エピタキシ−成長法によっ
て、前記半導体基板を核にして成長されるものと前記導
電体を核にして成長されるものとを合体させたものであ
り、かつ、当該メモリセルのトランジスタを形成する工
程において、当該トランジスタは、前記半導体中に形成
されることを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項６】 前記半導体の一部又は全部を導電化する
工程において、前記半導体の一部又は全部は、熱処理を
施し、前記導電体から不純物を拡散させることにより導
電化されることを特徴とする請求項１又は２に記載の半
導体装置の製造方法。 - 【請求項７】 絶縁膜を介して互いに絶縁されている第
１導電型の第１の半導体及び第２導電型の第２の半導体
をそれぞれ形成する工程と、選択エピタキシ−成長法に
よって、前記第１の半導体を核にして第３の半導体を成
長させると共に前記第２の半導体を核にして第４の半導
体を成長させ、前記第３の半導体と前記第４の半導体を
互いに合体させることにより、前記第１の半導体と前記
第２の半導体の電気的接続を行う工程とを具備する半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039948A JP2791260B2 (ja) | 1993-03-01 | 1993-03-01 | 半導体装置の製造方法 |
| KR1019940003649A KR100221115B1 (ko) | 1993-03-01 | 1994-02-26 | 반도체 장치의 제조 방법 |
| US08/203,944 US5372966A (en) | 1993-03-01 | 1994-03-01 | Method of making semiconductor device |
| US08/328,814 US5563085A (en) | 1993-03-01 | 1994-10-25 | Method of manufacturing a semiconductor device |
| KR1019990000337A KR100221433B1 (ko) | 1993-03-01 | 1999-01-09 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039948A JP2791260B2 (ja) | 1993-03-01 | 1993-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252359A true JPH06252359A (ja) | 1994-09-09 |
| JP2791260B2 JP2791260B2 (ja) | 1998-08-27 |
Family
ID=12567188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039948A Expired - Fee Related JP2791260B2 (ja) | 1993-03-01 | 1993-03-01 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5372966A (ja) |
| JP (1) | JP2791260B2 (ja) |
| KR (1) | KR100221115B1 (ja) |
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| JP3466851B2 (ja) | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
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|---|---|
| US5372966A (en) | 1994-12-13 |
| US5563085A (en) | 1996-10-08 |
| KR100221115B1 (ko) | 1999-09-15 |
| JP2791260B2 (ja) | 1998-08-27 |
| KR940022866A (ko) | 1994-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110612 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
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