JP3300474B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、自己整合型製造方法
による半導体装置の微細化に関するものである。

【０００２】

【従来の技術】半導体装置、特にシリコン単結晶から成
る半導体基板（以下、基板と称す）を用いた半導体集積
回路装置においては、素子間の分離、素子形成領域以外
の半導体基板表面の保護、および配線容量の低減のた
め、基板表面に厚いフィ−ルド絶縁膜が形成されてい
る。従来の半導体装置では、その製造工程において、フ
ィ−ルド絶縁膜の形成の後に素子形成を行う方法が一般
的であった。図２４は従来の半導体装置の構造をＮＰＮ
型バイポ−ラトランジスタについて示したものである。

【０００３】図において、１はＮ型のシリコン単結晶か
ら成る基板で、バイポ−ラトランジスタのコレクタとな
る。２は基板１の素子形成領域以外に形成されたフィ−
ルド絶縁膜、３は基板１下層に形成されたコレクタ電
極、４はフィ−ルド絶縁膜２に挟まれた素子形成領域の
中央部の基板１に形成されたＮ^＋型のエミッタ領域であ
る。５はエミッタ領域４下層に形成されたＰ型の真性ベ
−ス領域、６はＰ⁻型拡散領域、７はＰ^＋型のベ−ス引
き出し領域で、これら３つのＰ型、Ｐ⁻型およびＰ^＋型
の拡散領域５、６、７でバイポ−ラトランジスタのベ−
スを構成する。８はベ−ス引き出し領域７上からフィ−
ルド絶縁膜２上にわたって形成された多結晶シリコン膜
から成るベ−ス電極、９はベ−ス電極８のパタ−ンによ
って形成されたベ−ス開口部、１０はエミッタ領域４に
接続形成されたエミッタ電極である。

【０００４】１１、１２および１３はエミッタ、ベ−ス
間の絶縁膜で、１１はベ−ス電極８上からフィ−ルド絶
縁膜２上にわたって形成された絶縁膜、１２はベ−ス開
口部９内に形成された絶縁膜、１３はベ−ス開口部９内
に形成されたサイドウォ−ルである。１４は層間絶縁
膜、１５はベ−ス電極８、エミッタ電極１０にそれぞれ
接続形成された金属配線層である。

【０００５】このように構成される半導体装置の製造方
法を図２５〜図２８に基づいて以下に示す。まず、基板
１に、ＬＯＣＯＳ法によりシリコン酸化膜から成るフィ
−ルド絶縁膜２を、例えば０．５μｍの厚さに形成する
（図２５）。次に、基板１上の全面に、ベ−ス電極とな
る多結晶シリコン膜８を例えば０．２μｍの膜厚に堆積
し、これを写真製版技術およびエッチング技術によって
パタ−ニングする。その後、基板１上から、例えば硼素
（Ｂ）等のＰ型不純物を、例えばイオン注入法により注
入し、多結晶シリコン膜８にＰ型不純物１６を導入す
る。この時イオン注入はマスクパタ−ンを用いず基板１
上の全面に行われるため、多結晶シリコン膜８形成領域
以外の領域ではＰ型不純物１６はフィ−ルド絶縁膜２中
に注入されるが、他に影響を及ぼさないものである（図
２６）。

【０００６】次に、基板１上の全面にＣＶＤ酸化膜等の
絶縁膜１１を、例えば０．３μｍの膜厚に堆積し、フィ
−ルド絶縁膜２の内央部の絶縁膜１１および他結晶シリ
コン膜８を写真製版技術およびエッチング技術により選
択的に除去してベ−ス開口部９を形成する。その後、基
板１表面に熱酸化法等により例えば０．０１μｍのシリ
コン酸化膜を形成して、ベ−ス開口部９内壁上に絶縁膜
１２を形成する。続いて、基板１上から硼素等のＰ型不
純物を例えばイオン注入法により注入すると、ベ−ス開
口部９下層の基板１に自己整合的にＰ型不純物１７が導
入される。この場合もベ−ス開口部９以外の領域では、
Ｐ型不純物１７は絶縁膜１１中に注入されるが他に影響
を及ぼさない（図２７）。

【０００７】次に基板１上の全面に、ＣＶＤ酸化膜等の
絶縁膜を、例えば０．２μｍの膜厚に堆積し、全面エッ
チバック（以下、エッチバックと称す）によってベ−ス
開口部９内の側壁にのみ絶縁膜を残存させて、サイドウ
ォ−ル１３を形成する。その後、基板１上の全面にサイ
ドウォ−ル１３が形成されたベ−ス開口部９を埋めるよ
うに多結晶シリコン膜を例えば０．２μｍの膜厚に堆積
し、これを写真製版技術およびエッチング技術によって
パタ−ニングしてエミッタ電極１０を形成する。このと
き、ベ−ス開口部９下層の基板１に導入されていたＰ型
不純物１７が拡散されてＰ⁻型拡散領域６が形成される
（図２８）。

【０００８】次に、基板１上から例えばイオン注入法に
よりＰ型不純物を注入してエミッタ電極１０にＰ型不純
物を導入し、続いて基板１に熱処理を施してＰ型不純物
をエミッタ電極１０下層の基板１に拡散させてＰ型の真
性ベ−ス領域５を形成し、更に、基板１上から例えばイ
オン注入法により、例えば砒素（ＡＳ）等のＮ型不純物
を注入してその後熱処理することにより、エミッタ電極
１０にＮ型不純物を導入し、下層の基板１に拡散させて
Ｎ^＋型のエミッタ領域４を形成する。このとき、これら
の熱処理によって、既に導入されていた、多結晶シリコ
ン膜８内のＰ型不純物１６が基板１のシリコン中へ拡散
されてＰ^＋型のベ−ス引き出し領域７が形成される。次
に、基板１上の全面に層間絶縁膜１４を形成し、コンタ
クト孔を設けた後、金属配線層１５およびコレクタ電極
３を形成する（図２４参照）。この後、所定の処理を施
してＮＰＮ型バイポ−ラトランジスタを完成する。

【０００９】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ベ−ス引き出し領域７
上からフィ−ルド絶縁膜２上にわたって形成されたベ−
ス電極８と基板１のシリコン部分との領域の横方向の寸
法は、フィ−ルド絶縁膜２とベ−ス開口部９との距離に
よって決定される。ところが、従来の半導体装置では、
その製造工程において、フィ−ルド絶縁膜２を形成後に
写真製版技術とエッチング技術とを用いてベ−ス開口部
９を形成するため、フィ−ルド絶縁膜２とベ−ス開口部
９との距離は、ベ−ス開口部９形成のための写真製版用
マスクのマスク合わせのための余裕を考慮して設定され
るものであった。ベ−ス電極８と基板１のシリコン部分
との接触領域に形成されるベ−ス引き出し領域７は、バ
イポ−ラトランジスタのベ−スの寄生接合容量を形成す
る。このため、上記接触領域の寸法がマスク合わせ余裕
を含む必要があることは、微細化を進める上で困難とな
ると同時に、素子の寄生容量を小さくできないという問
題点を持つものであった。

【００１０】この発明は、上記のような問題点を解消す
るためになされたものであって、フィ−ルド絶縁膜とベ
−ス開口部との距離が、マスク合わせ余裕の必要のない
自己整合で決定でき、寄生容量の小さい微細な半導体装
置を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板上の素子形成領
域内の所定領域に第１の膜を選択的に形成する第１の工
程と、上記第１の膜の側壁に第１のサイドウォ−ルを形
成する第２の工程と、上記第１の膜および上記第１のサ
イドウォ−ルをマスクとして、自己整合的にフィ−ルド
絶縁膜を形成する第３の工程と、上記第１のサイドウォ
−ルを除去した後、上記第１の膜の側壁に、上記第１の
サイドウォ−ルよりも薄い第２のサイドウォ−ルを形成
する第４の工程と、上記第１の膜および上記第２のサイ
ドウォ−ルの形成領域以外の少なくとも上記素子形成領
域上に、上記第２のサイドウォ−ルに隣接させて半導体
材料から成る第１の導電膜を形成し、その後、上記第２
のサイドウォ−ルを除去して上記第１の導電膜の開口部
を自己整合的に形成する第５の工程と、上記第１の導電
膜からの不純物の拡散によって、上記半導体基板に拡散
層を形成する第６の工程と、上記第１の導電膜と上記第
１の膜とを絶縁する第１の絶縁膜を、上記第１の膜を露
出させて形成する第７の工程と、その後、上記第１の膜
形成領域に第２の導電膜を形成する第８の工程とを有す
るものである。

【００１２】また、この発明の請求項２に係る半導体装
置の製造方法は、第１の工程にて、下層部が半導体材料
から成る第１の膜を形成し、その後第７の工程にて、半
導体材料から成る第１の導電膜、半導体基板および上記
第１の膜下層部の露出面上に熱酸化膜を形成し、続いて
上記半導体基板上の全面に第２の絶縁膜を形成してエッ
チバックすることにより上記熱酸化膜と上記第２の絶縁
膜とで構成される第１の絶縁膜を、上記第１の膜下層部
の半導体材料表面を露出させて形成し、第８の工程に
て、上記第１の膜下層部に接続するように第３の導電膜
を形成して、これら第３の導電膜および上記第１の膜下
層部（第４の導電膜）から成る第２の導電膜を形成する
ものである。

【００１３】さらに、この発明の請求項３に係る半導体
装置は、半導体基板上に、素子形成領域の外側に形成さ
れたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜に隣接
するように上記半導体基板に形成された拡散層と、上記
素子形成領域内に開口部を持ち、上記拡散層上に形成さ
れた第１の導電膜と、上記第１の導電膜の開口部の中央
部に形成された第２の導電膜とを有する半導体装置にお
いて、上記第２の導電膜が、上記半導体基板に対し水平
方向のパタ−ンである第３の導電膜と、該第３の導電膜
下層に配設され垂直方向の柱状パタ−ンである第４の導
電膜とを組み合わせたＴ字型で構成され、上記第１の導
電膜の開口部内に、上記第４の導電膜側壁から該開口部
内壁に渡って形成された熱酸化膜を介して絶縁膜が形成
されたものである。

【００１４】また、この発明の請求項４に係る半導体装
置の製造方法は、半導体基板上の素子形成領域内のゲー
ト電極形成予定領域に第１の膜を選択的に形成する第１
の工程と、上記第１の膜の側壁に第１のサイドウォ−ル
を形成する第２の工程と、上記第１の膜および上記第１
のサイドウォ−ルをマスクとして、自己整合的にフィ−
ルド絶縁膜を形成する第３の工程と、上記第１のサイド
ウォ−ルを除去した後、上記第１の膜の側壁に、上記第
１のサイドウォ−ルよりも薄い第２のサイドウォ−ルを
形成する第４の工程と、上記第１の膜および上記第２の
サイドウォ−ルの形成領域以外の少なくとも上記素子形
成領域上に、上記第２のサイドウォ−ルに隣接させて半
導体材料から成る第１の導電膜を形成し、その後、上記
第２のサイドウォ−ルを除去する第５の工程と、上記第
１の導電膜からの不純物の拡散によって、上記半導体基
板にソース・ドレイン領域を形成する第６の工程と、上
記 第１の導電膜と上記第１の膜とを絶縁する第１の絶縁
膜を、上記第１の膜を露出させて形成する第７の工程
と、その後、上記第１の膜形成領域にゲート電極を形成
する第８の工程とを有するものである。

【００１５】また、この発明の請求項５に係る半導体装
置は、半導体基板上に、素子形成領域の外側に形成され
たフィ−ルド絶縁膜と、このフィ−ルド絶縁膜の内央部
に配設されたゲート電極と、該ゲート電極の両側で上記
フィ−ルド絶縁膜に隣接するように上記半導体基板に形
成された拡散層としてのソース・ドレイン領域と、上記
ゲート電極の両側で該ゲート電極と所定の寸法離間させ
て上記ソース・ドレイン領域上にそれぞれ形成された第
１の導電膜とを備え、上記ゲート電極が、上記半導体基
板に対し水平方向のパタ−ンである導電膜と、該導電膜
下層に配設され垂直方向の柱状パタ−ンである導電膜と
を組み合わせたＴ字型で構成され、上記第１の導電膜と
上記ゲート電極とで挟まれる開口部内に、上記ゲート電
極の柱状パタ−ンである導電膜側壁から該開口部内壁に
渡って形成された熱酸化膜を介して絶縁膜が形成された
ものである。

【００１６】

【作用】この発明による半導体装置の製造方法は、後工
程で第２の導電膜を形成する領域にまず第１の膜を形成
し、この第１の膜に第１のサイドウォ−ルを形成してフ
ィ−ルド絶縁膜の形成領域を決定し、さらに再び第１の
膜に、第１のサイドウォ−ルよりも薄い第２のサイドウ
ォ−ルを形成して第１の導電膜の開口部の領域を決定す
る。すなわち第２の導電膜形成領域を基準として自己整
合的にフィ−ルド絶縁膜および第１の導電膜の開口部の
領域を決定する。これにより第１の導電膜の開口部から
フィ−ルド絶縁膜までの距離も、マスク合わせ余裕の必
要のない自己整合的に決定された微細なものとできる。
この第１の導電膜の開口部からフィ−ルド絶縁膜までの
領域は、第１の導電膜と半導体基板のシリコン部分との
接触領域であり、半導体材料から成る第１の導電膜から
の不純物の拡散によって形成される拡散層は、上記接触
領域に形成される。このため上記接触領域および拡散層
の寸法が縮小されて微細化が促進できるとともに、寄生
容量も低減できる。

【００１７】また、第１の膜下層部を半導体材料で構成
し、その部分を後工程で第２の導電膜に利用することに
よって、第２の導電膜の形成が容易にできる。このとき
第１の膜下層部から成る第４の導電膜に接続するよう
に、その上に第３の導電膜を形成して第２の導電膜を構
成するため、表面が極めて平坦なＴ字型の第２の導電膜
が容易に形成できる。

【００１８】さらに、この発明による半導体装置は、第
２の導電膜が、半導体基板と水平方向のパタ−ンである
第３の導電膜と、垂直方向のパタ−ンである第４の導電
膜とを組み合わせたＴ字型で形成されているため、第２
の導電膜表面が段差のない極めて平坦な形状となり、半
導体装置の信頼性が向上する。

【００１９】この発明による半導体装置の製造方法は、
後工程でゲート電極を形成する領域にまず第１の膜を形
成し、この第１の膜に第１のサイドウォ−ルを形成して
フィ−ルド絶縁膜の形成領域を決定し、さらに再び第１
の膜に、第１のサイドウォ−ルよりも薄い第２のサイド
ウォ−ルを形成して第１の導電膜とゲート電極との離間
寸法を決定する。すなわちゲート電極形成領域を基準と
して自己整合的にフィ−ルド絶縁膜および第１の導電膜
の領域を決定する。これにより第１の導電膜端部からフ
ィ−ルド絶縁膜までの距離も、マスク合わせ余裕の必要
のない自己整合的に決定された微細なものとできる。こ
の第１の導電膜端部からフィ−ルド絶縁膜までの領域
は、第１の導電膜と半導体基板のシリコン部分との接触
領域であり、半導体材料から成る第１の導電膜からの不
純物の拡散によって形成されるソース・ドレイン領域
は、上記接触領域に形成される。このため上記接触領域
およびソース・ドレイン領域の寸法が縮小されて微細化
が促進できるとともに、寄生容量も低減できる。

【００２０】さらに、この発明による半導体装置は、ゲ
ート電極が、半導体基板と水平方向のパタ−ンである導
電膜と、垂直方向のパタ−ンである導電膜とを組み合わ
せたＴ字型で形成されているため、ゲート電極表面が段
差のない極めて平坦な形状と なり、半導体装置の信頼性
が向上する。

【００２１】

【実施例】実施例１． 以下この発明の一実施例を図を用いて詳細に説明する。
なお従来の技術と重複する箇所は適宜その説明を省略す
る。図１はこの発明の実施例１による半導体装置の構造
をＮＰＮ型バイポ−ラトランジスタについて示した断面
図である。図において、１、３〜６、１４、１５は従来
のものと同じもの、１８は基板１の素子形成領域、１９
は素子形成領域１８の外側に形成されたフィ−ルド絶縁
膜、２０はフィ−ルド絶縁膜１９に隣接するように基板
１に形成された拡散層としてのベ−ス引き出し領域、２
１はベ−ス引き出し領域２０上からフィ−ルド絶縁膜１
９上にわたって形成された第１の導電膜としての多結晶
シリコン膜から成るベ−ス電極である。

【００２２】２２はベ−ス電極２１の開口部としてのベ
−ス開口部、２３はベ−ス開口部２２の中央部に、エミ
ッタ領域４に接続してＴ字型に形成された第２の導電膜
としてのエミッタ電極、２４はエミッタ電極２３の上層
部を構成する基板１と水平方向のパタ−ンである第３の
導電膜、２５はエミッタ電極２３の下層部を構成する基
板１と垂直方向の柱状パタ−ンである第４の導電膜であ
る。２６はベ−ス電極２１とエミッタ電極２３を絶縁す
る第１の絶縁膜で、ベ−ス電極２１表面、第４の導電膜
２５の側壁表面およびベ−ス開口部２２内の基板１の露
出面に形成された熱酸化膜２７と、それを覆って形成さ
れた第２の絶縁膜２８とで構成される。

【００２３】以下、製造方法を図２〜図８に基づいて説
明する。まず、基板１上の全面に第１の膜下層部として
の多結晶シリコン膜２５ａ，シリコン酸化膜２９，およ
びシリコン窒化膜３０を順次堆積し、写真製版技術およ
びエッチング技術によりパタ−ニングして、例えば０．
３μｍの幅で第１の膜３１を形成する。その後、基板１
上の全面にシリコン窒化膜を堆積して全面エッチバック
することにより、第１の膜３１側壁にシリコン窒化膜か
ら成る第１のサイドウォ−ル３２を例えば０．５μｍの
幅で形成する（図２）。次に、第１の膜３１上層部のシ
リコン窒化膜３０と第１のサイドウォ−ル３２とを耐酸
化マスクとして、基板１にフィ−ルド絶縁膜１９を形成
し、その後シリコン窒化膜３０および第１のサイドウォ
−ル３２を除去する（図３）。

【００２４】次に、基板１上の全面に、再びシリコン窒
化膜を堆積して全面エッチバックすることにより、第１
の膜３１側壁にシリコン窒化膜から成る第２のサイドウ
ォ−ル３３を、既に除去された第１のサイドウォ−ル３
２よりも薄い、例えば０．１μｍの幅に形成する。その
後基板１上の全面に、ベ−ス電極となる多結晶シリコン
膜２１を堆積し、さらにその上に感光性レジスト等の平
坦材３４を堆積して平坦化する（図４）。

【００２５】次に、平坦材３４および多結晶シリコン膜
２１をエッチングして、第１の膜３１と第２のサイドウ
ォ−ル３３との形成領域上以外の多結晶シリコン膜２１
のみを残存させる。その後、写真製版技術およびエッチ
ング技術により多結晶シリコン膜２１をパタ−ニング
し、さらに、基板１上からイオン注入法によりＰ型不純
物を注入して、多結晶シリコン膜２１にＰ型不純物を導
入する（図５）。

【００２６】次に、第２のサイドウォ−ル３３を除去す
ると、多結晶シリコン膜２１のベ−ス開口部２２が露出
される。その後、基板１を熱酸化法により酸化して、多
結晶シリコン膜２１、ベ−ス開口部２２内の基板１およ
び第１の膜３１下層部の多結晶シリコン膜２５ａの露出
面に約０．０１μｍの膜厚で熱酸化膜２７を形成する。
次に、基板１上からイオン注入法により全面にＰ型不純
物を注入して、第１の膜３１形成領域以外のベ−ス開口
部２２内の基板１に自己整合的にＰ型不純物を導入し、
その後基板１上の全面に例えばＣＶＤ酸化膜などの第２
の絶縁膜２８を堆積し、さらにその上に平坦材３５を堆
積して平坦化する。このとき、既に基板１に導入されて
いたＰ型不純物が拡散されてＰ⁻型拡散領域６が形成さ
れる（図６）。

【００２７】次に、平坦材３５を除去して第１の膜３１
下層部の多結晶シリコン膜２５ａ表面が露出するまで、
平坦材３５、第２の絶縁膜２８、およびシリコン酸化膜
２９をエッチングする（図７）。次に、基板１上の全面
に多結晶シリコン膜２４ａを堆積し、これを写真製版技
術およびエッチング技術によりパタ−ニングして多結晶
シリコン膜２５ａを覆うように形成し、その後基板１上
からイオン注入法により、全面にＰ型不純物を注入して
多結晶シリコン膜２４ａ，２５ａにＰ型不純物を導入し
た後、熱処理を施し、更に同様に、イオン注入法により
Ｎ型不純物を多結晶シリコン膜２４ａ，２５ａに導入し
た後、熱処理を施す。これにより多結晶シリコン膜２４
ａ，２５ａは導電性を持つ第３の導電膜２４と第４の導
電膜２５とから成るＴ字型のエミッタ電極２３となり、
基板１中に拡散されたＰ型およびＮ型の不純物により、
真性ベ−ス領域５およびエミッタ領域４がそれぞれ形成
される。同時に、既に導入されていた多結晶シリコン膜
２１中のＰ型不純物が熱処理によって基板１中に拡散
し、Ｐ^＋型のベ−ス引き出し領域２０が形成される（図
８）。

【００２８】次に、従来のものと同様に、層間絶縁膜１
４を形成し、コンタクト孔を設けた後、金属配線層１５
およびコレクタ電極３を形成する（図１参照）。この
後、所定の処理を施して、ＮＰＮ型バイポ−ラトランジ
スタを完成する。

【００２９】上記実施例では、まず第１の膜３１を形成
し、この第１の膜３１に第１のサイドウォ−ル３２を形
成し、第１の膜３１と第１のサイドウォ−ル３２を耐酸
化マスクにしてフィ−ルド絶縁膜１９を形成する。この
第１の膜３１の下層部の多結晶シリコン膜２５ａは、後
工程でＴ字型エミッタ電極２３の下層部の第４の導電膜
２５となるものであるため、まず基板１上でエミッタ電
極２３形成領域を決定し、それを基準にしてフィ−ルド
絶縁膜１９形成領域を自己整合的に決定するものであ
る。次に、第１のサイドウォ−ル３２を除去後、再び第
１の膜３１に第１のサイドウォ−ル３２よりも薄い第２
のサイドウォ−ル３３を形成して、この第２のサイドウ
ォ−ル３３の外側に多結晶シリコン膜から成るベ−ス電
極３１を形成する。すなわち、エミッタ電極２３形成領
域を基準にして、ベ−ス開口部２２の領域も自己整合的
に決定する。

【００３０】これにより、ベ−ス開口部２２とフィ−ル
ド絶縁膜１９との距離、すなわち、ベ−ス電極２１と基
板１のシリコン部分との接触領域の寸法も、自己整合的
に決定され、従来のようにマスク合わせ余裕の必要がな
く微細化が促進できる。また、ベ−ス電極２１と基板１
との接触領域の縮小に伴って、ベ−ス電極２１からの不
純物拡散によって基板１に形成されるベ−ス引き出し領
域２０も縮小されるので、バイポ−ラトランジスタのベ
−スの寄生接合容量を小さくすることができる。

【００３１】また、第１の膜３１下層部の多結晶シリコ
ン膜２５ａを、後工程でエミッタ電極２３に用いるた
め、エミッタ電極２３の形成が容易になるとともに、多
結晶シリコン膜２５ａに接続するようにその上に第３の
導電膜２４を形成してエミッタ電極２３をＴ字型に形成
するため、表面が極めて平坦なエミッタ電極が容易に形
成できる。

【００３２】なお、上記実施例１では、第１のサイドウ
ォ−ル３２の形成材料にシリコン窒化膜を用いている
が、フィ−ルド絶縁膜１９形成のための基板１の酸化工
程において、耐酸化性を有するものであれば良い。

【００３３】また、上記実施例１では、第２のサイドウ
ォ−ル３３の形成材料にシリコン窒化膜を用いている
が、第２のサイドウォ−ル３３形成のためのエッチバッ
ク工程において、シリコン酸化膜から成るフィ−ルド絶
縁膜１９やシリコン基板１とのエッチングの選択性を有
するものであれば良い。

【００３４】また、上記実施例１では、ベ−ス電極２１
の形成を、基板１上の全面に多結晶シリコン膜２１を堆
積してエッチバックした後、写真製版技術とエッチング
技術によってパタ−ニングしているが、基板１の露出し
たシリコン表面から多結晶シリコンを選択成長させるこ
とにより形成しても良く、その場合、エッチバック工程
や写真製版工程等を省略できる。

【００３５】また、上記実施例１では、第１の膜３１下
層部の多結晶シリコン膜２５ａを、後工程でエミッタ電
極２３に用いているが、多結晶シリコン膜２５ａ表面を
露出させて第２の絶縁膜２８を形成した後に、多結晶シ
リコン膜２５ａを除去して開口部を形成し、その開口部
を埋めるようにエミッタ電極２３を新たに形成しても良
い。その場合第１の膜３１下層部の材料は多結晶シリコ
ン膜に限るものではなく、またエミッタ電極２３の構造
も表面が平坦なＴ字型とはならないが、その他の効果は
全く同様である。

【００３６】また、上記実施例１では、ＮＰＮ型バイポ
−ラトランジスタの例を示したが、Ｎ型とＰ型とを入れ
替えたＰＮＰ型バイポ−ラトランジスタでも同様である
ことは言うまでもない。

【００３７】実施例２． 次に、この発明の実施例２による半導体装置について説
明する。図９はこの発明の実施例２による半導体装置の
構造を、ＮＰＮ型バイポ−ラトランジスタについて示し
た断面図である。図９に示すように、ベ−ス開口部２２
内の第１の絶縁膜２６が基板１のシリコン面よりも深く
形成されている。このためエミッタ領域４の側面が熱酸
化膜２７で覆われる。

【００３８】以下、製造方法を図１０に基づいて説明す
る。まず、上記実施例１と同様にベ−ス電極となる多結
晶シリコン膜２１のパタ−ン形成までを行い、イオン注
入によってＰ型不純物を多結晶シリコン膜２１に導入す
る（図２〜図５参照）。次に、第２のサイドウォ−ル３
３を除去してその領域の基板１のシリコン表面を露出さ
せる。その後、基板１をエッチングして、露出した基板
１のシリコン面を他のシリコン面よりも低く形成する。
次に上記実施例１と同様に熱酸化膜２７を形成した後、
Ｐ⁻型拡散領域６形成のためのイオン注入を行い、さら
に第２の絶縁膜２８を堆積し、その上に平坦材３５を堆
積して平坦化する（図１０）。この後、上記実施例１と
同様にして図９に示すＮＰＮ型バイポ−ラトランジスタ
を完成する（図７、図８参照）。

【００３９】上記実施例２では、エミッタ領域４はその
側面が、熱酸化膜２７と第２の絶縁膜２８とから成る第
１の絶縁膜２６で覆われているため、下層の真性ベ−ス
領域５と接合を形成する面積が小さくなる。このため、
エミッタ、ベ−ス接合容量が低減できると同時に、エミ
ッタ、ベ−ス間の接合耐圧が向上するという効果があ
る。

【００４０】実施例３． 次に、この発明の実施例３による半導体装置について説
明する。図１１はこの発明の実施例３による半導体装置
の構造を、Ｐチャネル型ＭＯＳトランジスタについて示
した断面図である。図において、１、１４、１５、１
８、１９、２４〜２８は上記実施例１と同じもの、３６
はフィ−ルド絶縁膜１９に隣接するように基板に形成さ
れた拡散層としてのＰ^＋型ソ−ス・ドレイン領域、３７
はソ−ス・ドレイン領域３６上からフィ−ルド絶縁膜１
９上にわたって形成された、第１の導電膜としての多結
晶シリコン膜から成るソ−ス・ドレイン電極、３８はソ
−ス・ドレイン電極３７と後述するゲート電極３９とで
挟まれた領域である開口部、３９は第３の導電膜２４と
第４の導電膜２５とで構成される第２の導電膜としての
ゲ−ト電極、４０はゲ−ト絶縁膜、４１は基板１下層に
形成された基板１電位を取るための基板電極である。

【００４１】以下、製造方法を図１２〜図１８に基づい
て説明する。まず、基板１上の全面に、シリコン酸化膜
を例えば０．０１μｍの膜厚で形成し、その上に上記実
施例１と同様の方法で、多結晶シリコン膜２５ａ、シリ
コン酸化膜２９およびシリコン窒化膜３０から成る第１
の膜３１と第１のサイドウォ−ル３２とを形成する。こ
のとき第１のサイドウォ−ル３２形成のためのシリコン
窒化膜のエッチングに続いて上記シリコン酸化膜をエッ
チングし、第１の膜３１および第１のサイドウォ−ル３
２の真下に形成されたシリコン酸化膜のみを残存させて
ゲ−ト絶縁膜４０を形成する（図１２）。次に、上記実
施例１と同様に、フィ−ルド絶縁膜１９を形成し、シリ
コン窒化膜３０および第１のサイドウォ−ル３２を除去
する（図１３）。

【００４２】次に、上記実施例１と同様に、第１の膜３
１側壁に第２のサイドウォ−ル３３を形成し、基板１上
の全面にソ−ス・ドレイン電極となる多結晶シリコン膜
３７を堆積し、その上に平坦材３４を堆積して平坦化す
る（図１４）。次に、上記実施例１のベ−ス電極２１の
形成と同様の方法で、ソ−ス・ドレイン電極となる多結
晶シリコン膜３７の領域を決定し、多結晶シリコン膜３
７にＰ型不純物を導入する（図１５）。

【００４３】次に、第２のサイドウォ−ル３３を除去し
てソ−ス・ドレイン電極３７と多結晶シリコン膜２５ａ
との間に開口部３８を露出させた後、基板１を熱酸化法
により酸化して熱酸化膜２７を約０．０１μｍの膜厚で
形成し、さらに基板１上の全面に例えばＣＶＤ酸化膜な
どの第２の絶縁膜２８を堆積し、その上に平坦材３５を
堆積して平坦化する（図１６）。次に、上記実施例１と
同様に、多結晶シリコン膜２５ａ表面が露出するまで平
坦材３５、第２の絶縁膜２８およびシリコン酸化膜２９
をエッチングする（図１７）。

【００４４】次に、上記実施例１と同様に、多結晶シリ
コン膜２５ａを覆うように多結晶シリコン膜２４ａを形
成し、その後基板１上からイオン注入法により全面にＰ
型不純物を注入して多結晶シリコン膜２４ａ，２５ａに
Ｐ型不純物を導入した後、熱処理を施す。これにより、
多結晶シリコン膜２４ａ，２５ａは導電性を持つ第３の
導電膜２４と第４の導電膜２５とから成るＴ字型のゲ−
ト電極３９となる。同時に、既に導入されていた多結晶
シリコン膜３７中のＰ型不純物が、熱処理によって基板
１中に拡散し、Ｐ^＋型のソ−ス・ドレイン領域３６が形
成される（図１８）。次に、上記実施例１と同様に、層
間絶縁膜１４、金属配線層１５および基板電極４１を形
成し（図１１参照）、この後、所定の処理を施してＰチ
ャネル型ＭＯＳトランジスタを完成する。

【００４５】上記実施例３では、Ｐチャネル型ＭＯＳト
ランジスタについて示したが、Ｎ型とＰ型を入れ替える
ことによりＮチャネル型ＭＯＳトランジスタも同様に形
成でき、従って相補型トランジスタも形成できる。ま
た、上記実施例１で示したバイポ−ラトランジスタと同
時に形成してＢｉＣＭＯＳ装置を形成することもでき
る。

【００４６】実施例４． 次に、この発明の実施例４による半導体装置について説
明する。図１９はこの発明の実施例４による半導体装置
の構造を示すＮＰＮ型バイポ−ラトランジスタについて
示した断面図である。図において、１、３〜６、１４、
１５、１８、２０〜２８は上記実施例１と同じもの、４
２は素子形成領域１８の外側に厚く形成されたフィ−ル
ド絶縁膜、４３はフィ−ルド絶縁膜４２と基板１のシリ
コン部分との接触面に形成されたシリコン酸化膜、４４
はフィ−ルド絶縁膜４２の側壁でベ−ス電極２１に接触
する部分に形成された第３のサイドウォ−ルである。

【００４７】以下、製造方法を図２０〜図２３に基づい
て説明する。まず、上記実施例１と同様に第１の膜３１
と第１のサイドウォ−ル３２を形成し、その後、シリコ
ン窒化膜３０および第１のサイドウォ−ル３２をマスク
として基板１をエッチングした後、基板１表面を熱酸化
法により酸化して、シリコン酸化膜４３を例えば０．０
３μｍの膜厚で形成する（図２０）。次に、例えばＣＶ
Ｄ酸化膜などの絶縁膜を全面に堆積した後、その上に平
坦材（図示せず）を堆積してエッチバックすることによ
り、フィ−ルド絶縁膜４２を形成する（図２１）。

【００４８】次に、シリコン窒化膜３０および第１のサ
イドウォ−ル３２を除去した後、基板１上の全面に再び
シリコン窒化膜を堆積して全面エッチバックすることに
より、第１の膜３１側壁に第２のサイドウォ−ル３３
を、露出したフィ−ルド絶縁膜４２の側壁に第３のサイ
ドウォ−ル４４を形成する。この第２のサイドウォ−ル
３３と第３のサイドウォ−ル４４とは、素子形成領域１
８における基板１の露出面が残存するように薄く形成す
る。その後、基板１上の全面にベ−ス電極（第１の導電
膜）となる多結晶シリコン膜２１を堆積し、さらにその
上に平坦材３４を堆積して平坦化する（図２２）。

【００４９】次に、上記実施例１と同様に、多結晶シリ
コン膜２１の領域を決定し、多結晶シリコン膜にＰ型不
純物を導入する（図２３）。この後、上位実施例１と同
様の製造工程を行うことにより、図１９に示したＮＰＮ
型バイポ−ラトランジスタを完成する。

【００５０】上記実施例４では、基板１をエッチングし
てからＣＶＤ法等によりフィ−ルド絶縁膜４２を形成す
るため、フィ−ルド絶縁膜４２の膜厚を基板１をエッチ
ングした深さ分厚くすることができる。このためフィ−
ルド絶縁膜４２の領域において、配線等の基板に対する
寄生容量を低減できる。

【００５１】なお、上記実施例４では、第１のサイドウ
ォ−ル３２の材料は、上記実施例１〜３で用いたような
耐酸化性材料である必要はなく、基板１のエッチング時
に耐エッチング性（選択比）を持つ材料であれば良い。

【００５２】また、上記実施例４で示した、基板１のエ
ッチングおよびフィ−ルド絶縁膜４２の形成方法は、上
記実施例３で示したＭＯＳトランジスタの形成において
も適用でき、同様の効果を奏する。

【００５３】

【発明の効果】以上のように、この発明によれば、後工
程で第２の導電膜を形成する領域にまず第１の膜を形成
し、この第１の膜に第１および第２のサイドウォ−ルを
形成することによって、フィ−ルド絶縁膜と第１の導電
膜の開口部との形成領域をそれぞれ自己整合的に決定す
る。従って、第１の導電膜の開口部からフイ−ルド絶縁
膜までの距離も、マスク合わせ余裕の必要のない自己整
合的に決定された微細なものとなり、それに伴って第１
の導電膜に接続する拡散層の領域も縮小されて、集積度
が向上し、かつ素子の寄生容量が低減された半導体装置
が得られる。

【００５４】また、第１の膜下層部を第２の導電膜に利
用することによって、第２の導電膜の形成が容易にでき
る。このとき第１の膜下層部から成る第４の導電膜とそ
れに接続した第３の導電膜とで第２の導電膜を形成する
ため、表面が極めて平坦なＴ字型の第２の導電膜が容易
に形成できる。

【００５５】また、第２の導電膜がＴ字型に形成されて
いるため、表面が段差のない極めて平坦な形状となり、
半導体装置の信頼性が向上する。

【００５６】また、この発明によれば、後工程でゲート
電極を形成する領域にまず第１の膜を形成し、この第１
の膜に第１および第２のサイドウォ−ルを形成すること
によって、フィ−ルド絶縁膜および第１の導電膜の形成
領域をそれぞれ自己整合的に決定する。従って、第１の
導電膜端部からフイ−ルド絶縁膜までの距離も、マスク
合わせ余裕の必要のない自己整合的に決定された微細な
ものとなり、それに伴って第１の導電膜に接続するソ−
ス・ドレイン領域も縮小されて、集積度が向上し、かつ
素子の寄生容量が低減された半導体装置が得られる。

【００５７】また、ゲート電極がＴ字型に形成されてい
るため、表面が段差のない極めて平坦な形状となり、半
導体装置の信頼性が向上する。

【図面の簡単な説明】

【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。

【図２】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図３】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図４】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図５】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図６】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図７】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図８】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。

【図９】 この発明の実施例２による半導体装置の構造
を示す断面図である。

【図１０】 この発明の実施例２による半導体装置の製
造方法を示す断面図である。

【図１１】 この発明の実施例３による半導体装置の構
造を示す断面図である。

【図１２】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１３】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１４】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１５】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１６】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１７】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１８】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。

【図１９】 この発明の実施例４による半導体装置の構
造を示す断面図である。

【図２０】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。

【図２１】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。

【図２２】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。

【図２３】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。

【図２４】 従来の半導体装置の構造を示す断面図であ
る。

【図２５】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２６】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２７】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２８】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【符号の説明】

１ 半導体基板、１８ 素子形成領域、１９ フィ−ル
ド絶縁膜、２０ 拡散層としてのベ−ス引き出し領域、
２１ 第１の導電膜としての多結晶シリコン膜から成る
ベ−ス電極、２２ 第１の導電膜の開口部としてのベ−
ス開口部、２３ 第２の導電膜としてのエミッタ電極、
２４ 第３の導電膜、２５ 第４の導電膜、２５ａ 第
１の膜下層部としての多結晶シリコン膜、２６ 第１の
絶縁膜、２７ 熱酸化膜、２８ 第２の絶縁膜、３１
第１の膜、３２ 第１のサイドウォ−ル、３３ 第２の
サイドウォ−ル、３６ 拡散層としてのソ−ス・ドレイ
ン領域、３７ 第１の導電膜としての多結晶シリコン膜
から成るソ−ス・ドレイン電極、３８ 第１の導電膜の
開口部としてのソ−ス・ドレイン電極の開口部、３９
第２の導電膜としてのゲ−ト電極、４２ フィ−ルド絶
縁膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/265 H01L 21/316 H01L 21/336 H01L 29/732 H01L 29/78

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上の素子形成領域内の所定領
   域に第１の膜を選択的に形成する第１の工程と、上記第
   １の膜の側壁に第１のサイドウォ−ルを形成する第２の
   工程と、上記第１の膜および上記第１のサイドウォ−ル
   をマスクとして、自己整合的にフィ−ルド絶縁膜を形成
   する第３の工程と、上記第１のサイドウォ−ルを除去し
   た後、上記第１の膜の側壁に、上記第１のサイドウォ−
   ルよりも薄い第２のサイドウォ−ルを形成する第４の工
   程と、上記第１の膜および上記第２のサイドウォ−ルの
   形成領域以外の少なくとも上記素子形成領域上に、上記
   第２のサイドウォ−ルに隣接させて半導体材料から成る
   第１の導電膜を形成し、その後、上記第２のサイドウォ
   −ルを除去して上記第１の導電膜の開口部を自己整合的
   に形成する第５の工程と、上記第１の導電膜からの不純
   物の拡散によって、上記半導体基板に拡散層を形成する
   第６の工程と、上記第１の導電膜と上記第１の膜とを絶
   縁する第１の絶縁膜を、上記第１の膜を露出させて形成
   する第７の工程と、その後、上記第１の膜形成領域に第
   ２の導電膜を形成する第８の工程とを有することを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 第１の工程にて、下層部が半導体材料か
   ら成る第１の膜を形成し、その後第７の工程にて、半導
   体材料から成る第１の導電膜、半導体基板および上記第
   １の膜下層部の露出面上に熱酸化膜を形成し、続いて上
   記半導体基板上の全面に第２の絶縁膜を形成してエッチ
   バックすることにより上記熱酸化膜と上記第２の絶縁膜
   とで構成される第１の絶縁膜を、上記第１の膜下層部の
   半導体材料表面を露出させて形成し、第８の工程にて、
   上記第１の膜下層部に接続するように第３の導電膜を形
   成して、これら第３の導電膜および上記第１の膜下層部
   （第４の導電膜）から成る第２の導電膜を形成すること
   を特徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板上に、素子形成領域の外側に
   形成されたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜
   に隣接するように上記半導体基板に形成された拡散層
   と、上記素子形成領域内に開口部を持ち、上記拡散層上
   に形成された第１の導電膜と、上記第１の導電膜の開口
   部の中央部に形成された第２の導電膜とを有する半導体
   装置において、上記第２の導電膜が、上記半導体基板に
   対し水平方向のパタ−ンである第３の導電膜と、該第３
   の導電膜下層に配設され垂直方向の柱状パタ−ンである
   第４の導電膜とを組み合わせたＴ字型で構成され、上記
   第１の導電膜の開口部内に、上記第４の導電膜側壁から
   該開口部内壁に渡って形成された熱酸化膜を介して絶縁
   膜が形成されたことを特徴とする半導体装置。
4. 【請求項４】 半導体基板上の素子形成領域内のゲート
   電極形成予定領域に第１の膜を選択的に形成する第１の
   工程と、上記第１の膜の側壁に第１のサイドウォ−ルを
   形成する第２の工程と、上記第１の膜および上記第１の
   サイドウォ−ルをマスクとして、自己整合的にフィ−ル
   ド絶縁膜を形成する第３の工程と、上記第１のサイドウ
   ォ−ルを除去した後、上記第１の膜の側壁に、上記第１
   のサイドウォ−ルよりも薄い第２のサイドウォ−ルを形
   成する第４の工程と、上記第１の膜および上記第２のサ
   イドウォ−ルの形成領域以外の少なくとも上記素子形成
   領域上に、上記第２のサイドウォ−ルに隣接させて半導
   体材料から成る第１の導電膜を形成し、その後、上記第
   ２のサイドウォ−ルを除去する第５の工程と、上記第１
   の導電膜からの不純物の拡散によって、上記半導体基板
   にソース・ドレイン領域を形成する第６の工程と、上記
   第１の導電膜と上記第１の膜とを絶縁する第１の絶縁膜
   を、上記第１の膜を露出させて形成する第７の工程と、
   その後、上記第１の膜形成領域にゲート電極を形成する
   第８の工程とを有することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 半導体基板上に、素子形成領域の外側に
   形成されたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜
   の内央部に配設されたゲート電極と、該ゲート電極の両
   側で上記フィ−ルド絶縁膜に隣接するように上記半導体
   基板に形成された拡散層としてのソース・ドレイン領域
   と、上記ゲート電極の両側で該ゲート電極と所定の寸法
   離間させて上記ソース・ドレイン領域上にそれぞれ形成
   された第１の導電膜とを備え、上記ゲート電極が、上記
   半導体基板に対し水平方向のパタ−ンである導電膜と、
   該導電膜下層に配設され垂直方向の柱状パタ−ンである
   導電膜とを組み合わせたＴ字型で構成され、上記第１の
   導電膜と上記ゲート電極とで挟まれる開口内に、上記ゲ
   ート電極の柱状パタ−ンである導電膜側壁から該 開口内
   壁に渡って形成された熱酸化膜を介して絶縁膜が形成さ
   れたことを特徴とする半導体装置。