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KR940022866A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR940022866A
KR940022866A KR1019940003649A KR19940003649A KR940022866A KR 940022866 A KR940022866 A KR 940022866A KR 1019940003649 A KR1019940003649 A KR 1019940003649A KR 19940003649 A KR19940003649 A KR 19940003649A KR 940022866 A KR940022866 A KR 940022866A
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forming
memory cell
conductor
transistor
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유스케 고야마
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가또우 후미오
가부시기가이샤 도시바
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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Abstract

본 발명은 래지스트 패턴의 합체 어긋남에 의한 펀치스루를 방지한다. 질화 실리콘막(8)을 에칭하여 메모리 셀의 MOSFET가 형성되는 활성영역(A)이 되는 기판(1) 및 홈(4)의 주위의 일부분(B)을 동시에 노출시키고 있다. 따라서 레지스트 패턴의 합체 어긋남이 발생해도 인접되는 메모리 셀의 간격(W)은 변하지 않고, 항상 당해 레지스트 패턴의 합체 어긋남이 발생하지 않는 경우의 인접하는 메모리 셀의 간격과 동일하다. 즉 홈(4)에 인접하는 위치에 형성되는 메모리 셀의 N형 불순물 확산층만이 독립해서 당해 메모리 셀에 인접하는 메모리 셀의 소스/드레인 영역에 접근하는 일이 없다.

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제11도는 본원 제1의 발명의 제1실시예에 관한 반도체 장치의 제조방법을 도시하는 도면, 제12도는 본원 제2의 발명의 제1실시예에 관한 반도체 장치의 제조방법을 도시하면 도면, 제13도는 본원 제2의 발명의 제2실시예에 관한 반도체 장치의 제조방법을 도시하는 도면.

Claims (7)

  1. 하나의 트랜지스터와 하나의 캐패시터로 구성 메모리 셀을 가지는 반도체 장치의 제조방법에 있어서, 반도체 기판에 당해 메모리 셀의 캐패시터가 형성되는 홈을 형성하는 공정과, 상기 홈의 내면에 제1의 절연막을 형성하는 공정과, 상기 홈내에 불순물을 함유하는 도전체를 메워넣는 공정과, 전체면에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막을 에칭하고 당해 메모리 셀의 트랜지스터가 형성되는 활성영역상 및 상기 홈위의 일부분에 동시에 개구부를 형성하는 공정과, 당해 개구부를 지니는 상기 제3의 절연막을 마스크로하여 에칭을 행하고 당해 활성영역 있어서 상기 반도체 기판을 노출시키는 공정과, 당해 활성영역에 트랜지스터를 형성하는 공정과, 당해 개구부를 지니는 상기 제3의 절연막을 마스크로하여 에칭을 행하고 상기 홈상의 일부분에 있어서 상기 도전체를 노출시키는 공정과, 적어도 노출된 상기 도전체상에 반도체를 형성하는 공정과, 상기 반도체의 일부 또는 전부를 도전화하고 상기 도전체와 당해 메모리 셀의 트랜지스터의 확산층을 전기적으로 접속하는 공정을 구비하는 반도체 장치의 제조방법.
  2. 하나의 트랜지스터와 하나의 캐패시터로 구성 메모리 셀을 가지는 반도체 장치의 제조방법에 있어서, 반도체 기판에 당해 메모리 셀의 캐패시터가 형성되는 홈을 형성하는 공정과, 상기 홈의 내면에 제1의 절연막을 형성하는 공정과, 상기 홈안에 불순물을 함유하는 도전체를 메워넣는 공정과, 전체면에 제3의 절연막을 형성하는 공정과, 상기 제3의 절연막을 에칭하고 당해 메모리 셀의 트랜지스터가 형성되는 활성영역상 및 상기 홈위의 일부분에 동시에 개구부를 형성하는 공정과, 당해 개구부를 지니는 상기 제3의 절연막을 마스크로하여 애칭을 행하고 당해 활성영역 있어서 상기 반도체 기판을 노출시키는 동시에 상기 홈상의 일부분에 있어서 상기 도전체를 노출시키는 공정과, 적어도 노출된 상기 도전체상에 반도체를 형성하는 공정과, 상기 반도체의 일부 또는 전부를 도전화하는 공정과, 당해 활성영역에 확산층이 상기 도전화된 반도체를 통하여 상기 도전체에 전기적으로 접속되어 있는 당해 메모리 셀의 트랜지스터를 형성하는 공정을 구비하는 반도체 장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 도전체상에 반도체를 형성하는 공정에 있어서 상기 반도체는 선택 에피택시 성장법에 의하여 적어도 상기 도전체를 핵으로하여 성장시킨 것임을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 홈상의 일부분에 있어서 상기 도전체를 노출시키는 공정에 있어서 동시에 당해 메모리 셀의 트랜지스터의 확산층 부분의 반도체 기판도 노출시키고 또 상기 도전체상에 반도체를 형성하는 공정에 있어서 상기 반도체는 선택에피택시 성장법에 의하여 상기 확상층 부분의 반도체 기판을 핵으로하여 성장되는 것과 상기 도전체를 핵으로하여 성장되는 것을 합체시킨 것임을 특징으로 하는 반도체 장치의 제조방법.
  5. 제2항에 있어서, 상기 도전체상에 반도체상에 반도체를 형성하는 공정에 있어서, 상기 반도체는 선택 에피택시 성장법에 의하여 상기 반도체 기판을 핵으로하여 성장되는 것과 상기 도전체를 핵으로하여 성장되는 것을 합체시킨 것이고 또 당해 메모리 셀의 트랜지스터를 형성하는 공정에 있어서 당해 트랜지스터는 상기 반도체중에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 반도체의 일부 또는 전부를 도전화하는 공정에 있어서 상기 반도체의 일부 또는 전부는 열처리를 하고 상기 도전체로부터 불순물을 확산시킴으로써 도전화되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 절연막을 개재하여 서로 절연되고 있는 제1도전형의 제1의 반도체 및 제2도전형의 제2의 반도체를 각각 형성하는 공정과, 선택에피택시 성장법에 의하여 상기 제1의 반도체를 핵으로하여 제3의 반도체를 성장시키는 동시에 상기 제2의 반도체를 핵으로하여 제4의 반도체를 성장시키고 상기 제3의 반도체와 상기 제4의 반도체를 서로 합체시킴으로써 상기 제1의 반도체와 상기 제2의 반도체의 전기적 접속을 행하는 공정을 구비하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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