JP2513287B2 - 積層型メモリセルの製造方法 - Google Patents
積層型メモリセルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一ケのMOSトランジスタと一ケのコンデンサ
よりなるダイナミック型メモリ（DRAM）セルに関し、特
にコンデンサをトランジスタ上に積層した積層型メモリ
セルの製造方法に関する。
よりなるダイナミック型メモリ（DRAM）セルに関し、特
にコンデンサをトランジスタ上に積層した積層型メモリ
セルの製造方法に関する。
従来、この種の積層型メモリセルの標準的な製造方法
を図面を用いて説明する。
を図面を用いて説明する。
第３図（ａ）に示すようにＰ型シリコン基板１に素子
分離酸化膜２を形成し、多結晶シリコン膜、酸化シリコ
ン膜５を堆積後パターニングしてゲート電極４を形成し
た後、イオン注入を行ないn-層６を形成し、第３図
（ｂ）に示すようにサイドウォールを形成し、イオン注
入によりn+層８を形成したのちビット線コンタクト孔
９、容量コンタクト孔10を開孔する。第１図（ｃ）に示
すように、全面に多結晶シリコン膜６を気相成長した
後、第３図（ｄ）に示すように、リソグラフィーおよび
エッチングによりビット線電極11および容量電極12を形
成する。次に、第３図（ｅ）に示すように、熱酸化によ
り容量絶縁膜13、絶縁膜14を形成したのち、多結晶シリ
コン膜15を形成する。次に、第３図（ｆ）に示すように
多結晶シリコン膜15をパターニングしてセルプレート電
極16を形成する。
分離酸化膜２を形成し、多結晶シリコン膜、酸化シリコ
ン膜５を堆積後パターニングしてゲート電極４を形成し
た後、イオン注入を行ないn-層６を形成し、第３図
（ｂ）に示すようにサイドウォールを形成し、イオン注
入によりn+層８を形成したのちビット線コンタクト孔
９、容量コンタクト孔10を開孔する。第１図（ｃ）に示
すように、全面に多結晶シリコン膜６を気相成長した
後、第３図（ｄ）に示すように、リソグラフィーおよび
エッチングによりビット線電極11および容量電極12を形
成する。次に、第３図（ｅ）に示すように、熱酸化によ
り容量絶縁膜13、絶縁膜14を形成したのち、多結晶シリ
コン膜15を形成する。次に、第３図（ｆ）に示すように
多結晶シリコン膜15をパターニングしてセルプレート電
極16を形成する。
上述した従来の積層型メモリセルの製造方法では、ゲ
ート電極による段差部上に、容量電極となる多結晶シリ
コン膜を成長し、基板との開孔部に対し高精度の目合せ
を行い、レジストパターンを形成し、これをマスクにし
て多結晶シリコン膜を異方性エッチングしている。ゲー
ト電極の段差があるため、多結晶シリコン膜を残りなく
異方性エッチングすることは困難であり、多少のサイド
エッチが生じる。このため容量電極の表面積がマスク寸
法よりも減少してしまい、容量が不足するという欠点が
ある。特にメモリセル面積が10μm2以下になってくる
と、この問題が深刻であり、容量を増すために多結晶シ
リコン膜厚を増加すると（側面の容量を大きくする）と
益々エッチングが困難となる。
ート電極による段差部上に、容量電極となる多結晶シリ
コン膜を成長し、基板との開孔部に対し高精度の目合せ
を行い、レジストパターンを形成し、これをマスクにし
て多結晶シリコン膜を異方性エッチングしている。ゲー
ト電極の段差があるため、多結晶シリコン膜を残りなく
異方性エッチングすることは困難であり、多少のサイド
エッチが生じる。このため容量電極の表面積がマスク寸
法よりも減少してしまい、容量が不足するという欠点が
ある。特にメモリセル面積が10μm2以下になってくる
と、この問題が深刻であり、容量を増すために多結晶シ
リコン膜厚を増加すると（側面の容量を大きくする）と
益々エッチングが困難となる。
さらに、スタック容量による段差によって、基板の拡
散層に対するビット線コンタクト孔が深くなる。金属配
線をこの拡散層に接続するためには、コンタクト孔を導
電性物質で埋め込む必要が生ずる。このため、製造方法
が益々複雑になるという欠点がある。
散層に対するビット線コンタクト孔が深くなる。金属配
線をこの拡散層に接続するためには、コンタクト孔を導
電性物質で埋め込む必要が生ずる。このため、製造方法
が益々複雑になるという欠点がある。
〔課題を解決するための手段〕 本発明の積層型メモリセルの製造方法は、半導体基板
の一主面にゲート絶縁膜を介してゲート電極を設け前記
ゲート電極と自己整合的にソース（又はドレイン）領域
を設けることによりメモリセルトランジスタを形成する
工程と、前記メモリセルトランジスタのゲート電極と自
己整合して前記ソース（又はドレイン）領域上の絶縁膜
にコンタクト孔を形成する工程と、前記コンタクト孔部
にシリコンを選択エピタキシャル成長させてメモリセル
コンデンサの一方の容量電極を形成する工程とを含むと
いうものである。
の一主面にゲート絶縁膜を介してゲート電極を設け前記
ゲート電極と自己整合的にソース（又はドレイン）領域
を設けることによりメモリセルトランジスタを形成する
工程と、前記メモリセルトランジスタのゲート電極と自
己整合して前記ソース（又はドレイン）領域上の絶縁膜
にコンタクト孔を形成する工程と、前記コンタクト孔部
にシリコンを選択エピタキシャル成長させてメモリセル
コンデンサの一方の容量電極を形成する工程とを含むと
いうものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明す
るための工程順に配置した半導体チップの断面図であ
る。
るための工程順に配置した半導体チップの断面図であ
る。
第１図（ａ）に示すように、例えばＰ型シリコン基板
101基板に、素子分離酸化膜102を例えば選択酸化法で成
形する。ゲート酸化膜103を熱酸化で成長した後、多結
晶シリコン膜及び酸化シリコン膜105を堆積したのち、
通常のリソグラフィーとエッチングによりパターニング
してゲート電極104を形成する。次にMOSトランジスタの
ソース・ドレイン領域のために、n-領域106をイオン注
入により形成する。次にゲート電極側面に酸化膜よりな
るサイドウォール107を形成する。つまり、酸化シリコ
ン膜を0.1〜0.3μｍ程度堆積したのち異方性エッチング
を行うのである。そうするとゲート電極と自己整合的に
ビット線コンタクト孔109、容量コンタクト孔110が形成
できる。次に、ソース・ドレイン領域のためにn+層108
をイオン注入で形成する。次にビット線コンタクト孔10
9部分をCVD法により酸化シリコン膜118で被い、シリコ
ン基板が露出している容量コンタクト孔110部分にシリ
コンを選択的に成長し、容量電極112を形成する。シリ
コンの選択成長は選択エピタキシャル成長法として広く
知られている。選択エピタキシャル成長では縦方向のみ
ならず横方向にもエピタキシャル成長が進む。従って、
第１図（ｃ）に示すように、容量電極として好ましい形
状のシリコン層が、容量コンタクト孔110に対し自己整
合で形成される。通常積層型メモリセルの製造で問題と
なる、容量コンタクト孔に対する厳しい目合せや、ゲー
ト電極段差上での容量電極のパターニングおよびエッチ
ングが不要になる。このメモリセルコンデンサの一方の
容量電極となる選択成長シリコン層はｎ型にドープされ
る必要がある。このためには選択エピタキシャル中にド
ーピングを行うことが望ましい。次に第１図（ｄ）に示
すように、容量絶縁膜113を形成しセルプレート電極116
（メモリセルコンデンサの他方の電極）を形成すること
により、蓄積容量部が出来上る。次に第１図（ｆ）に示
すように、層間絶縁膜117を表面が平坦になるように形
成し、ビット線119を拡散層と接続するためのビット線
コンタクト孔109′を開孔する。層間絶縁膜の膜厚が厚
くかつコンタクト孔の径が小さい場合には、ビット線の
導体がコンタクト孔を被うことが困難になり、十分な電
気的接続が得られなくなるため、コンタクト孔に埋め込
み導体123をビット線119形成前に予め充填しておく必要
がある。最後にビット線119を配線することによりメモ
リセル部は完成する。
101基板に、素子分離酸化膜102を例えば選択酸化法で成
形する。ゲート酸化膜103を熱酸化で成長した後、多結
晶シリコン膜及び酸化シリコン膜105を堆積したのち、
通常のリソグラフィーとエッチングによりパターニング
してゲート電極104を形成する。次にMOSトランジスタの
ソース・ドレイン領域のために、n-領域106をイオン注
入により形成する。次にゲート電極側面に酸化膜よりな
るサイドウォール107を形成する。つまり、酸化シリコ
ン膜を0.1〜0.3μｍ程度堆積したのち異方性エッチング
を行うのである。そうするとゲート電極と自己整合的に
ビット線コンタクト孔109、容量コンタクト孔110が形成
できる。次に、ソース・ドレイン領域のためにn+層108
をイオン注入で形成する。次にビット線コンタクト孔10
9部分をCVD法により酸化シリコン膜118で被い、シリコ
ン基板が露出している容量コンタクト孔110部分にシリ
コンを選択的に成長し、容量電極112を形成する。シリ
コンの選択成長は選択エピタキシャル成長法として広く
知られている。選択エピタキシャル成長では縦方向のみ
ならず横方向にもエピタキシャル成長が進む。従って、
第１図（ｃ）に示すように、容量電極として好ましい形
状のシリコン層が、容量コンタクト孔110に対し自己整
合で形成される。通常積層型メモリセルの製造で問題と
なる、容量コンタクト孔に対する厳しい目合せや、ゲー
ト電極段差上での容量電極のパターニングおよびエッチ
ングが不要になる。このメモリセルコンデンサの一方の
容量電極となる選択成長シリコン層はｎ型にドープされ
る必要がある。このためには選択エピタキシャル中にド
ーピングを行うことが望ましい。次に第１図（ｄ）に示
すように、容量絶縁膜113を形成しセルプレート電極116
（メモリセルコンデンサの他方の電極）を形成すること
により、蓄積容量部が出来上る。次に第１図（ｆ）に示
すように、層間絶縁膜117を表面が平坦になるように形
成し、ビット線119を拡散層と接続するためのビット線
コンタクト孔109′を開孔する。層間絶縁膜の膜厚が厚
くかつコンタクト孔の径が小さい場合には、ビット線の
導体がコンタクト孔を被うことが困難になり、十分な電
気的接続が得られなくなるため、コンタクト孔に埋め込
み導体123をビット線119形成前に予め充填しておく必要
がある。最後にビット線119を配線することによりメモ
リセル部は完成する。
第２図（ａ），（ｂ）は第２の実施例を説明するため
の工程順に配置した半導体チップの断面図である。
の工程順に配置した半導体チップの断面図である。
第１の実施例ではビット線コンタクト孔を埋める埋め
込み導体を必要とした。第２の実施例は、コンタクトの
孔埋めも選択エピタキシャル成長で行い、かつ容量部と
同時に形成する方法である。セルフアラインコンタクト
のためにサイドウォール207を形成し、n+層208を形成す
るまでの工程は第１の実施例と同一である。次に第２図
（ａ）に示すように、ビット線コンタクト孔209部と容
量コンタクト孔部210部に同時に選択エピタキシャル成
長によるエピタキシャルシリコン膜220a,220bを形成す
る。次に、第２図（ｂ）に示すように、ビッ線コンタク
ト孔部にのみマスク酸化シリコン膜221で覆い、シリコ
ンの選択成長を再度行いエピタキシャルシリコン膜222
を形成し、220b,222からなる容量電極を形成する。エピ
タキシャルシリコン膜222の形成においては、選択エピ
タキシャル成長が横方向にも進行するので、ある程度面
積が大きくとれるのでいわばパターニングまで同時に行
える。なお、ここではマスク酸化シリコン膜で被うのは
ビット線コンタクト部としたが、周辺回路のトランジス
タの通常のコンタクト部であっても良い。
込み導体を必要とした。第２の実施例は、コンタクトの
孔埋めも選択エピタキシャル成長で行い、かつ容量部と
同時に形成する方法である。セルフアラインコンタクト
のためにサイドウォール207を形成し、n+層208を形成す
るまでの工程は第１の実施例と同一である。次に第２図
（ａ）に示すように、ビット線コンタクト孔209部と容
量コンタクト孔部210部に同時に選択エピタキシャル成
長によるエピタキシャルシリコン膜220a,220bを形成す
る。次に、第２図（ｂ）に示すように、ビッ線コンタク
ト孔部にのみマスク酸化シリコン膜221で覆い、シリコ
ンの選択成長を再度行いエピタキシャルシリコン膜222
を形成し、220b,222からなる容量電極を形成する。エピ
タキシャルシリコン膜222の形成においては、選択エピ
タキシャル成長が横方向にも進行するので、ある程度面
積が大きくとれるのでいわばパターニングまで同時に行
える。なお、ここではマスク酸化シリコン膜で被うのは
ビット線コンタクト部としたが、周辺回路のトランジス
タの通常のコンタクト部であっても良い。
以後の工程は従来例に準じて行えばよい。なお、場合
によっては、容量コンタクト孔以外のコンタクト孔にも
再度の選択エピタキシャル成長をさせてもよいことは明
らかである。
によっては、容量コンタクト孔以外のコンタクト孔にも
再度の選択エピタキシャル成長をさせてもよいことは明
らかである。
〔発明の効果〕 以上説明したように本発明は、メモリセルトランジス
タのソース（又はドレイン）領域上の絶縁膜に設けたコ
ンタクト孔部にシリコンの選択エピタキシャル成長を行
ってメモリセルコンデンサの一方の容量電極を形成する
ので、コンタクト孔との目合せが自動的に行なわれるの
で、容量電極パターンをリソグラフィーで形成する必要
がない。さらに、ゲート電極の段差上で、容量電極のエ
ッチングを行う必要もない。従って、短かい製造工程
で、リソグラフィー技術あるいはエッチング技術の制約
を受けずに、容量電極の形成が行なえるのでダイナミッ
ク型半導体メモリの高集積化又は高性能化が容易となる
効果がある。
タのソース（又はドレイン）領域上の絶縁膜に設けたコ
ンタクト孔部にシリコンの選択エピタキシャル成長を行
ってメモリセルコンデンサの一方の容量電極を形成する
ので、コンタクト孔との目合せが自動的に行なわれるの
で、容量電極パターンをリソグラフィーで形成する必要
がない。さらに、ゲート電極の段差上で、容量電極のエ
ッチングを行う必要もない。従って、短かい製造工程
で、リソグラフィー技術あるいはエッチング技術の制約
を受けずに、容量電極の形成が行なえるのでダイナミッ
ク型半導体メモリの高集積化又は高性能化が容易となる
効果がある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｂ）は第２の実施例を説明するための工程
順に配置した半導体チップの断面図、第３図（ａ）〜
（ｆ）は従来の積層型セルの製造方法を説明するための
工程順に配置した半導体チップの断面図である。 1,101,201……Ｐ型シリコン基板、2,102,202……素子分
離酸化膜、3,103……ゲート酸化膜、4,104,204……ゲー
ト電極、5,105……酸化シリコン膜、6,106……n-層、7,
107,207……サイドウォール、8,108,208……n+層、9,10
9……ビット線コンタクト孔、10,110……容量コンタク
ト孔、11……ビット線電極、12,112……容量電極、13,1
13……容量絶縁膜、14……絶縁膜、15……多結晶シリコ
ン膜、16,116……セルプレート電極、17,117……層間絶
縁膜、118……酸化シリコン膜、19,19′,119……ビット
線、123……埋め込み導体、220a,220b……エピタキシャ
ルシリコン膜、221……マスク酸化シリコン膜、222……
エピタキシャルシリコン膜。
るための工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｂ）は第２の実施例を説明するための工程
順に配置した半導体チップの断面図、第３図（ａ）〜
（ｆ）は従来の積層型セルの製造方法を説明するための
工程順に配置した半導体チップの断面図である。 1,101,201……Ｐ型シリコン基板、2,102,202……素子分
離酸化膜、3,103……ゲート酸化膜、4,104,204……ゲー
ト電極、5,105……酸化シリコン膜、6,106……n-層、7,
107,207……サイドウォール、8,108,208……n+層、9,10
9……ビット線コンタクト孔、10,110……容量コンタク
ト孔、11……ビット線電極、12,112……容量電極、13,1
13……容量絶縁膜、14……絶縁膜、15……多結晶シリコ
ン膜、16,116……セルプレート電極、17,117……層間絶
縁膜、118……酸化シリコン膜、19,19′,119……ビット
線、123……埋め込み導体、220a,220b……エピタキシャ
ルシリコン膜、221……マスク酸化シリコン膜、222……
エピタキシャルシリコン膜。
Claims (2)
- 【請求項１】半導体基板の一主面にゲート絶縁膜を介し
てゲート電極を設け前記ゲート電極と自己整合的に一対
のソース・ドレイン領域を設けることによりメモリセル
トランジスタを形成する工程と、前記メモリセルトラン
ジスタのゲート電極と自己整合して前記一対のソース・
ドレイン領域上の絶縁膜にそれぞれコンタクト孔を形成
する工程と、前記一対のソース・ドレイン領域の一方上
の前記コンタクト孔部にシリコンを選択エピタキシャル
成長させてメモリセルコンデンサの容量電極を形成する
工程とを含み、前記コンタクト孔部に露出した一対のソ
ース・ドレイン領域の他方を酸化シリコン膜で覆った後
にシリコンを選択エピタキシャル成長させることにより
前記一対のソース・ドレイン領域の一方上のコンタクト
孔を埋めるとともに前記ゲート電極の上部に広がる前記
容量電極を形成することを特徴とする積層型メモリセル
の製造方法。 - 【請求項２】半導体基板の一主面にゲート絶縁膜を介し
てゲート電極を設け前記ゲート電極と自己整合的に一対
のソース・ドレイン領域を設けることによりメモリセル
トランジスタを形成する工程と、前記メモリセルトラン
ジスタのゲート電極と自己整合して前記一対のソース・
ドレイン領域上の絶縁膜にそれぞれコンタクト孔を形成
する工程と、前記一対のソース・ドレイン領域の一方上
の前記コンタクト孔部にシリコンを選択エピタキシャル
成長させてメモリセルコンデンサの容量電極を形成する
工程とを含み、各前記コンタクト孔部をそれぞれ埋めて
第１のエピタキシャルシリコン膜を形成した後前記一対
のソース・ドレイン領域の他方上の第１のエピタキシャ
ルシリコン膜を酸化シリコン膜で覆ってから前記一対の
ソース・ドレイン領域の一方上の第１のエピタキシャル
シリコン膜に第２のエピタキシャルシリコン膜を堆積す
ることにより前記一対のソース・ドレイン領域の一方上
のコンタクト孔を埋めるとともに前記ゲート電極の上部
に広がる前記容量電極を形成することを特徴とする積層
型メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297579A JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297579A JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143456A JPH02143456A (ja) | 1990-06-01 |
| JP2513287B2 true JP2513287B2 (ja) | 1996-07-03 |
Family
ID=17848381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297579A Expired - Lifetime JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513287B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920008886B1 (ko) * | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| JP3485435B2 (ja) | 1997-04-04 | 2004-01-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100275114B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 |
| JP4204671B2 (ja) | 1998-09-11 | 2009-01-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
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- 1988-11-24 JP JP63297579A patent/JP2513287B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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