KR20080105621A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치가 제공된다. 이 장치는 반도체 기판에 활성 영역을 한정하는 소자 분리막, 활성 영역 상의 게이트 절연막, 게이트 절연막 상의 게이트 전극, 게이트 전극 양 측벽에 제 1 스페이서 및 상기 제 1 스페이서보다 낮은 상부면을 갖는 제 2 스페이서, 게이트 전극 양측의 활성 영역에 소오스/드레인 영역, 및 게이트 전극 및 제 1 및 제 2 스페이서를 덮는 스트레스 라이너막을 포함한다.
스페이서, 콘택, 실리콘 질화막
Description
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 콘택 및 공유 콘택을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 모스 트랜지스터는 얕은 접합의 소오스/드레인 영역을 가지게 된다. 상기 모스 트랜지스터의 신뢰성을 향상시키기 위하여 엘디디형 소오스/드레인 영역을 형성하는 기술이 사용되고 있다. 엘디디형 소오스/드레인 영역을 형성하기 위해서는 게이트 전극의 측벽에 스페이서를 형성하게된다.
SRAM이나 기타 비메모리 반도체 장치의 회로 구성을 위해 한 트랜지스터의 게이트 전극과 다른 트랜지스터의 소오스/드레인 영역이 직접 연결될 수 있다. 이 때, 게이트 전극과 소오스/드레인 영역이 가깝게 배치될 수 있다면 공통 콘택(shared contact)을 형성하여 전기적으로 접속시킬 수 있다.
반도체 장치의 성능을 향상시키기 위해서 스트레스 엔진니어링(stress engineering) 기술이 사용되고 있다. 예를 들면, 반도체 소자가 형성된 반도체 기판 상에 물리적 응력을 가할 수 있는 스트레스 라이너막을 형성하여 상기 반도체 소자를 덮는다. 상기 스트레스 라이너막은 실리콘 질화막일 수 있다. 상기 스트레스 라이너막이 가하는 응력(stress)으로 인하여, 상기 반도체 소자등의 변형을 억제하거나 상기 반도체 소자의 특성을 향상시킬 수 있다.
본 발명의 이루고자 하는 기술적 과제는 반도체 장치의 콘택 및 공유 콘택을 형성하는 개선된 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판에 활성 영역을 한정하는 소자 분리막; 상기 활성 영역 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 전극; 상기 게이트 전극 양 측벽에 제 1 스페이서 및 상기 제 1 스페이서보다 낮은 상부면을 갖는 제 2 스페이서; 상기 게이트 전극 양측의 활성 영역에 소오스/드레인 영역; 및 상기 게이트 전극 및 상기 제 1 및 제 2 스페이서를 덮는 스트레스 라이너막을 포함한다.
본 발명에 실시예에 따르면, 상기 제 1 스페이서는 상기 제 2 스페이서에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제 1 스페이서는 실리콘 산 화막으로 형성된 것일 수 있고, 상기 제 2 스페이서는 실리콘 질화막으로 형성된 것일 수 있다. 상기 게이트 전극의 상부는 금속화된 것일 수 있다. 상기 스트레스 라이너막은 실리콘 질화막일 수 있다.
본 발명에 실시예에 따르면, 상기 스트레스 라이너막을 덮는 매립 절연막; 및 상기 매립 절연막 및 상기 스트레스 라이너막을 관통하여 상기 소오스/드레인 영역 또는/및 상기 게이트 전극의 상부와 접촉하는 콘택들이 더 포함될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 활성 영역을 한정하는 소자 분리막을 형성하고; 상기 활성 영역 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 게이트 전극을 형성하고; 상기 게이트 전극 양 측벽에 제 1 스페이서와 상기 제 1 스페이서보다 낮은 상부면을 갖는 제 2 스페이서를 형성하고; 상기 게이트 전극 양측의 활성 영역에 소오스/드레인 영역을 형성하고; 그리고 상기 게이트 전극 및 상기 제 1 및 제 2 스페이서를 덮는 스트레스 라이너막을 형성하는 것을 포함한다.
본 발명의 실시예를 따르면, 상기 제 1 및 제 2 스페이서를 형성하는 것은:상기 게이트 전극을 갖는 반도체 기판 상에 제 1 스페이서막을 콘포말하게 형성하고; 상기 제 1 스페이서막 상에 제 2 스페이서막을 형성하고; 상기 제 2 스페이서막 및 상기 제 1 스페이서막을 상기 게이트 전극이 노출될 때까지 이방성 식각하여 제 2 스페이서 패턴 및 제 1 스페이서 패턴을 형성하고; 그리고 상기 제 2 스페이서 패턴을 리세스하는 것을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 제 1 스페이서막은 상기 제 2 스페이서막 에 대하여 식각 선택성을 가질 수 있다. 상기 제 1 스페이서막은 실리콘 산화막일 수 있고, 상기 제 2 스페이서는 실리콘 질화막일 수 있다. 상기 스트레스 라이너막은 실리콘 질화막으로 형성할 수 있다.
본 발명의 실시예를 따르면, 상기 게이트 전극의 상부를 금속화하는 것이 더 포함될 수 있다. 상기 스트레스 라이너막을 덮는 매립 절연막을 형성하고; 그리고상기 매립 절연막 및 상기 스트레스 라이너막을 관통하여 상기 소오스/드레인 영역 또는/및 상기 게이트 전극의 상부와 접촉하는 콘택들을 형성하는 것이 더 포함될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체 기판(100)에 트렌치들(T)이 있다. 상기 트렌치들(T)을 소자 분리막(102)으로 채워 활성 영역(101)을 한정한다. 상기 소자 분리막(102)은 실리콘 산화막(102c)으로 채워질 수 있다. 상기 소자 분리막(102)은 상기 트렌치들(T)의 측벽 및 바닥 상에 형성된 버퍼막(102a) 및 상기 버퍼막(102a) 상에 형성된 실린더 라이너막(102b)을 포함할 수 있다. 상기 버퍼막(102a)은 실리콘 산화막일 수 있고, 상기 실린더 라이너막(102b)은 실리콘 질화막일 수 있다.
상기 활성 영역(101) 상에 게이트 절연막(104)이 있다. 상기 게이트 절연막(104) 상에 게이트 전극(105a)이 있다. 상기 게이트 전극(105a)의 상부는 금속화된 것(105b)일 수 있다. 예를 들면, 상기 게이트 전극(105a)을 폴리 실리콘막으로 형성하는 경우, 상기 게이트 전극(105a) 상부에 금속 실리사이드막이 형성될 수 있다.
상기 게이트 전극(105a) 양 측벽에 제 1 스페이서(106a) 및 상기 제 1 스페이서(106a)보다 낮은 상부면을 갖는 제 2 스페이서(107b)가 있다. 상기 제 2 스페이서(107b)는 상기 제 1 스페이서(106a)에 대하여 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 스페이서(106a)는 실리콘 산화막으로 형성되고, 상기 제 2 스페이서(107b)는 실리콘 질화막으로 형성될 수 있다.
상기 게이트 전극(105a) 양측의 활성 영역(101)에 형성된 소오스/드레인 영역(103a, 103b)이 있다. 상기 소오스/드레인 영역(103a, 103b)은 엘디디형 소오스/드레인 영역일 수 있다. 상기 게이트 전극(105a) 및 상기 제 1 및 제 2 스페이서(106a, 107b)가 형성된 반도체 기판(100)을 덮는 스트레스 라이너막(108)이 있 다. 예를 들면, 상기 스트레스 라이너막(108)은 실리콘 질화막일 수 있다.
매립 절연막(112)이 상기 스트레스 라이너막(108)을 덮는다. 상기 매립 절연막(112)은 HARP(High Aspect Ratio Process) 산화막일 수 있다. 콘택홀(109a)은 상기 매립 절연막(112) 및 상기 스트레스 라이너막(108)을 관통하여 상기 소오스/드레인 영역(103a, 103b)을 노출한다. 공통 콘택홀(shared contact hole, 109b)은 상기 소오스/드레인 영역(103a, 103b) 및 상기 게이트 전극(105a)의 상부를 노출한다. 상기 콘택홀(109a)과 상기 공통 콘택홀(109b)을 도전막으로 채운 콘택(110a)과 공통 콘택(110b)이 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체 기판(100)에 트렌치들(T)이 형성된다. 상기 트렌치들(T)을 소자 분리막(102)으로 채워 활성 영역(101)을 한정한다. 상기 소자 분리막(102)은 실리콘 산화막(102c)으로 채워질 수 있다. 상기 소자 분리막(102)은 상기 트렌치들(T) 측벽 및 바닥 상에 형성된 버퍼막(102a) 및 상기 버퍼막(102a) 상에 형성된 실리더 라이너막(102b)을 포함할 수 있다. 상기 버퍼막(102a)은 실리콘 산화막일 수 있고, 상기 실리더 라이너막(102b)은 실리콘 질화막일 수 있다.
상기 활성 영역(101) 상에 게이트 절연막(104)이 형성된다. 상기 게이트 절연막(104) 상에 도전막이 형성된다. 예를 들면, 상기 도전막은 도핑된 폴리 실리콘막일 수 있다. 상기 도전막을 패터닝하여 게이트 전극(105a)이 형성된다.
상기 게이트 전극(105a)을 이온 주입 마스크로 사용하여 상기 게이트 전극(105a) 양측의 활성 영역(101)에 불순물을 주입하여 저농도 불순물 영역(103a)을 형성할 수 있다.
도 2b를 참조하면, 상기 게이트 전극(105a)을 갖는 반도체 기판(100) 상에 제 1 스페이서막(106)을 콘포말하게 형성한다. 상기 제 1 스페이서막(106) 상에 제 2 스페이서막(107)을 형성한다. 상기 제 2 스페이서막(107)은 상기 제 1 스페이서막(106)에 대하여 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 스페이서막(106)은 실리콘 산화막일 수 있고, 상기 제 2 스페이서막(107)은 실리콘 질화막일 수 있다.
도 2c를 참조하면, 상기 제 2 스페이서막(107) 및 상기 제 1 스페이서막(106)을 상기 게이트 전극(105a)이 노출될때까지 이방성 식각하여 상기 제 2 스페이서 패턴(107a) 및 제 1 스페이서 패턴(106a)를 형성한다.
상기 제 1 및 제 2 스페이서 패턴(106a, 107a) 및 상기 게이트 전극(105a)을 이온 주입 마스크로 사용하여 상기 게이트 전극(105a) 양측의 활성 영역(101)에 불순물을 주입하여 고농도 불순물 영역(103b)을 형성할 수 있다. 상기 고/저 불순물 영역은(103a, 103b)은 엘디디형 소오스/드레인 영역일 수 있다.
상기 노출된 게이트 전극(105a)의 상부에 금속막을 형성할 수 있다. 예를 들면, 상기 금속막은 코발트(Co), 니켈(Ni), 티탄늄(Ti), 탄탈늄(Ta) 또는 텅스텐(W)으로 형성될 수 있다. 상기 금속막을 형성한 후, 상기 반도체 기판(100)에 실리사이드화 공정을 수행하여 상기 게이트 전극(105a)의 상부에 금속 실리사이드 막(105b)을 형성한다.
도 2d를 참조하면, 상기 제 2 스페이서 패턴(107a)을 리세스하여 상기 제 1 스페이스(106a)보다 낮은 상부면을 갖는 제 2 스페이서(107b)를 형성한다. 상기 리세스 공정은 선택적 건식 식각 공정일 수 있다. 상기 리세스 공정으로 상기 제 2 스페이서 패턴(107a)의 상부 및 측부를 일부 제거할 수 있다. 상기 제 2 스페이서는 상기 게이트 전극 높이의 1/2 이하로 형성될 수 있다.
도 2e를 참조하면, 상기 게이트 전극(105a) 및 상기 제 1 및 제 2 스페이서(106a, 107b)를 덮는 스트레스 라이너막(108)을 형성할 수 있다. 예를 들면, 상기 스트레스 라이너막(108)은 실리콘 질화막으로 형성될 수 있다.
매립 절연막(112)을 형성하여 상기 스트레스 라이너막(108)을 덮는다. 예를 들면, 상기 매립 절연막(112)은 HARP(High Aspect Ratio Process) 산화막일 수 있다.
상기 매립 절연막(112) 및 상기 스트레스 라이너막(108)을 관통하여 상기 소오스/드레인 영역(103a, 103b)을 노출하는 도 1을 참조하여 설명된 콘택홀(109a)을 형성한다. 상기 소오스/드레인 영역(103a, 103b) 및 상기 게이트 전극(105a)의 상부를 노출하는 공통 콘택홀(shared contact hole, 109b)을 형성한다. 상기 게이트 전극(105a)의 상부는 금속화된 금속 실리사이드막(105b)일 수 있다. 상기 콘택홀(109a)과 상기 공통 콘택홀(109b)을 도전막으로 채워 콘택(110a)과 공통 콘택(110b)을 형성한다.
한편, 반도체 장치의 성능을 향상시키기 위해 스트레스 라이너막의 두께가 증가하는 방향으로 반도체 공정개발이 진행되고 있다. 게이트 전극 양측에 형성된 스페이서와 더불어 스트레스 라이너막의 증가된 두께로 인해, 콘택 및 공통 콘택(shared contact)을 형성하기 위한 콘택홀 식각 공정에서 콘택 및 공통 콘택(shared contact)이 접촉할 영역들이 노출되지 않는 문제가 발생할 수 있다. 상기 콘택홀 식각 공정에서 오정렬이 발생할 경우 상기 문제가 더욱 심각해질 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 스페이서 패턴(107a)의 상부 및 측부가 일부 제거됨에 따라, 콘택홀 식각 마진이 확보될 수 있다.
한편, 상기 콘택홀 식각 마진을 보다 확보하기 위해, 제 2 스페이서 패턴(107a)이 제거될 수도 있다. 상기 제 2 스페이서 패턴(107a)이 제거된 경우, 공통 콘택홀 형성 시에 활성 영역의 노출을 위해 과식각이 필요할 수 있다. 공통 콘택홀 형성 시에 소자분리막 측부가 노출되어 있으므로 상기 과식각에 의해 상기 소자분리막 측부도 식각될 수 있다. 이에 따라, 공통 콘택 하부에서 접합 누설(junction leakage)이 유발될 수 있다.
본 발명의 실시예에 따르면, 소자분리막 측부 상에 제 2 스페이서 패턴이 잔존하므로 제 2 스페이서 패턴이 제거된 경우에 비해 공통 콘택홀 형성 시 상기 제 2 스페이서 패턴의 잔존량에 대응하여 소자분리막 측부의 식각량도 감소될 수 있다. 결과적으로, 공통 콘택 하부의 접합 누설 마진(junction leakage margin)이 확보될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 콘택홀 식각 마진이 확보될 수 있다. 이에 따라, 콘택홀 식각 공정이 용이할 수 있다.
본 발명의 실시예에 따르면, 공통 콘택홀 형성 시 제 2 스페이서 패턴의 잔존량에 대응하여 소자분리막 측부의 식각량도 감소될 수 있다. 결과적으로, 공통 콘택 하부의 접합 누설 마진(junction leakage margin)이 확보될 수 있다.
Claims (12)
- 반도체 기판에 활성 영역을 한정하는 소자 분리막;상기 활성 영역 상의 게이트 절연막;상기 게이트 절연막 상의 게이트 전극;상기 게이트 전극 양 측벽에 제 1 스페이서 및 상기 제 1 스페이서보다 낮은 상부면을 갖는 제 2 스페이서;상기 게이트 전극 양측의 활성 영역에 소오스/드레인 영역; 및상기 게이트 전극 및 상기 제 1 및 제 2 스페이서를 덮는 스트레스 라이너막을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 스페이서는 상기 제 2 스페이서에 대하여 식각 선택성을 가지는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 스페이서는 실리콘 산화막으로 형성되고, 상기 제 2 스페이서는 실리콘 질화막으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극의 상부는 금속화된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 스트레스 라이너막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 스트레스 라이너막을 덮는 매립 절연막; 및상기 매립 절연막 및 상기 스트레스 라이너막을 관통하여 상기 소오스/드레인 영역 또는/및 상기 게이트 전극의 상부와 접촉하는 콘택들을 더 포함하는 반도체 장치.
- 반도체 기판에 활성 영역을 한정하는 소자 분리막을 형성하고;상기 활성 영역 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 게이트 전극을 형성하고;상기 게이트 전극 양 측벽에 제 1 스페이서와 상기 제 1 스페이서보다 낮은 상부면을 갖는 제 2 스페이서를 형성하고;상기 게이트 전극 양측의 활성 영역에 소오스/드레인 영역을 형성하고; 그리고상기 게이트 전극 및 상기 제 1 및 제 2 스페이서를 덮는 스트레스 라이너막 을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 및 제 2 스페이서를 형성하는 것은:상기 게이트 전극을 갖는 반도체 기판 상에 제 1 스페이서막을 콘포말하게 형성하고;상기 제 1 스페이서막 상에 제 2 스페이서막을 형성하고;상기 제 2 스페이서막 및 상기 제 1 스페이서막을 상기 게이트 전극이 노출될 때까지 이방성 식각하여 제 2 스페이서 패턴 및 제 1 스페이서 패턴을 형성하고; 그리고상기 제 2 스페이서 패턴을 리세스하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 스페이서막은 상기 제 2 스페이서막에 대하여 식각 선택성을 가지고, 상기 제 1 스페이서막은 실리콘 산화막이고, 상기 제 2 스페이서는 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극의 상부를 금속화하는 것을 더 포함하는 반도체 장치의 제 조 방법.
- 제 7 항에 있어서,상기 스트레스 라이너막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 스트레스 라이너막을 덮는 매립 절연막을 형성하고; 그리고상기 매립 절연막 및 상기 스트레스 라이너막을 관통하여 상기 소오스/드레인 영역 또는/및 상기 게이트 전극의 상부와 접촉하는 콘택들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070053421A KR20080105621A (ko) | 2007-05-31 | 2007-05-31 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020070053421A KR20080105621A (ko) | 2007-05-31 | 2007-05-31 | 반도체 장치 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20080105621A true KR20080105621A (ko) | 2008-12-04 |
Family
ID=40366880
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| KR1020070053421A KR20080105621A (ko) | 2007-05-31 | 2007-05-31 | 반도체 장치 및 그 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20080105621A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113394101A (zh) * | 2021-05-14 | 2021-09-14 | 上海华力集成电路制造有限公司 | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 |
-
2007
- 2007-05-31 KR KR1020070053421A patent/KR20080105621A/ko not_active Application Discontinuation
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