JPH05243575A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH05243575A JPH05243575A JP7624392A JP7624392A JPH05243575A JP H05243575 A JPH05243575 A JP H05243575A JP 7624392 A JP7624392 A JP 7624392A JP 7624392 A JP7624392 A JP 7624392A JP H05243575 A JPH05243575 A JP H05243575A
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Abstract
(57)【要約】
【目的】 本発明は、能動領域を多結晶シリコン膜で形
成する薄膜トランジスタにおいて、多結晶シリコン膜の
結晶粒径を大きく形成することにより、電気的特性とし
て、高ＯＮ／ＯＦＦ比、低リーク電流、高移動度を可能
にする。 【構成】 能動領域を多結晶シリコン膜14で形成した薄
膜トランジスタ10であって、多結晶シリコン膜14をチャ
ネル長Ｌの１／５以上の大きさでかつチャネル幅Ｗの１
／３以上の大きさの結晶で形成したものである。その製
造方法としては、表面が絶縁性の基板11上面にゲート電
極12を形成した後、それを覆うゲート絶縁膜13を形成
し、さらにその上に、形成しようとする薄膜トランジス
タ10のチャネル長Ｌの１／５以上の大きさでかつチャネ
ル幅Ｗの１／３以上の大きさの粒径を有する多結晶シリ
コン膜14を形成する。続いて表面酸化処理により多結晶
シリコン膜14を薄膜化した後、薄膜トランジスタ10を完
成させる。
成する薄膜トランジスタにおいて、多結晶シリコン膜の
結晶粒径を大きく形成することにより、電気的特性とし
て、高ＯＮ／ＯＦＦ比、低リーク電流、高移動度を可能
にする。 【構成】 能動領域を多結晶シリコン膜14で形成した薄
膜トランジスタ10であって、多結晶シリコン膜14をチャ
ネル長Ｌの１／５以上の大きさでかつチャネル幅Ｗの１
／３以上の大きさの結晶で形成したものである。その製
造方法としては、表面が絶縁性の基板11上面にゲート電
極12を形成した後、それを覆うゲート絶縁膜13を形成
し、さらにその上に、形成しようとする薄膜トランジス
タ10のチャネル長Ｌの１／５以上の大きさでかつチャネ
ル幅Ｗの１／３以上の大きさの粒径を有する多結晶シリ
コン膜14を形成する。続いて表面酸化処理により多結晶
シリコン膜14を薄膜化した後、薄膜トランジスタ10を完
成させる。
Description
【０００１】
【産業上の利用分野】本発明は、能動領域を多結晶シリ
コン膜で形成した薄膜トランジスタおよびその製造方法
に関するものである。
コン膜で形成した薄膜トランジスタおよびその製造方法
に関するものである。
【０００２】
【従来の技術】能動領域を多結晶シリコン膜で形成した
薄膜トランジスタでは、当該多結晶シリコン膜の結晶粒
径は３ｎｍ〜１５ｎｍ程度であったので、薄膜トランジ
スタの移動度は低かった。そこで能動領域を多結晶シリ
コン膜で形成した薄膜トランジスタの電気的特性を改善
するには、例えば能動領域を形成する多結晶シリコン膜
の結晶粒径を大粒径化すればよいことが知られている。
例えばスタティックＲＡＭに搭載される薄膜トランジス
タの能動領域を形成する多結晶シリコン膜は、化学的気
相成長法によって非晶質シリコン膜を形成した後、低温
固相結晶化法を行うことによって形成される。上記方法
では、多結晶シリコンの粒径をより大きく成長させるた
めに、非晶質シリコン膜の堆積温度を低温化して核発生
速度を抑制することにより、大粒径の多結晶シリコン膜
を生成する。
薄膜トランジスタでは、当該多結晶シリコン膜の結晶粒
径は３ｎｍ〜１５ｎｍ程度であったので、薄膜トランジ
スタの移動度は低かった。そこで能動領域を多結晶シリ
コン膜で形成した薄膜トランジスタの電気的特性を改善
するには、例えば能動領域を形成する多結晶シリコン膜
の結晶粒径を大粒径化すればよいことが知られている。
例えばスタティックＲＡＭに搭載される薄膜トランジス
タの能動領域を形成する多結晶シリコン膜は、化学的気
相成長法によって非晶質シリコン膜を形成した後、低温
固相結晶化法を行うことによって形成される。上記方法
では、多結晶シリコンの粒径をより大きく成長させるた
めに、非晶質シリコン膜の堆積温度を低温化して核発生
速度を抑制することにより、大粒径の多結晶シリコン膜
を生成する。
【０００３】また薄膜トランジスタの電気的特性を改善
する別の方法としては、能動領域を形成する多結晶シリ
コン膜を薄膜化する方法がある。多結晶シリコン膜を薄
膜化する方法としては、薄膜の非晶質シリコン膜を形成
した後に低温固相結晶化法によって多結晶シリコン化す
る。この場合には、チャネル領域を完全に空乏化するこ
とができるので、薄膜トランジスタのドレイン電流（Ｉ
DS）−ドレイン電圧（ＶGS）特性の弱反転領域における
傾き（以下Ｓ値と記す）が小さくなる。またドレイン端
部の体積も小さくなるのでリーク電流が少なくなる。
する別の方法としては、能動領域を形成する多結晶シリ
コン膜を薄膜化する方法がある。多結晶シリコン膜を薄
膜化する方法としては、薄膜の非晶質シリコン膜を形成
した後に低温固相結晶化法によって多結晶シリコン化す
る。この場合には、チャネル領域を完全に空乏化するこ
とができるので、薄膜トランジスタのドレイン電流（Ｉ
DS）−ドレイン電圧（ＶGS）特性の弱反転領域における
傾き（以下Ｓ値と記す）が小さくなる。またドレイン端
部の体積も小さくなるのでリーク電流が少なくなる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記非
晶質シリコン膜の堆積温度を低温化して核発生速度を抑
制する方法では、核は酸化シリコンの界面より不均一に
発生する。このため、核発生速度を抑制すると結晶粒径
は大きくなるが、結晶の大きさが不ぞろいになる。した
がって、生成される多結晶シリコン膜中の応力は大きく
なるので、結晶に歪みが生じる。この結果、禁制帯中の
状態密度が増加する。また能動領域を多結晶シリコン膜
で形成した薄膜トランジスタのリーク電流は、低電流側
では生成−再結合電流になり、高電流側ではトンネル電
流になる。特にＳＲＡＭでは、トンネル電流が問題にな
る。つまり、トンネル電流はドレイン端での禁制帯中の
トラップ準位を介したキャリアのトンネルにより発生す
る。このため、多結晶シリコン膜中の応力の増加は、リ
ーク電流の増加を生じさせる。したがって、大粒径化す
るだけでは、リーク電流を低減することはできない。
晶質シリコン膜の堆積温度を低温化して核発生速度を抑
制する方法では、核は酸化シリコンの界面より不均一に
発生する。このため、核発生速度を抑制すると結晶粒径
は大きくなるが、結晶の大きさが不ぞろいになる。した
がって、生成される多結晶シリコン膜中の応力は大きく
なるので、結晶に歪みが生じる。この結果、禁制帯中の
状態密度が増加する。また能動領域を多結晶シリコン膜
で形成した薄膜トランジスタのリーク電流は、低電流側
では生成−再結合電流になり、高電流側ではトンネル電
流になる。特にＳＲＡＭでは、トンネル電流が問題にな
る。つまり、トンネル電流はドレイン端での禁制帯中の
トラップ準位を介したキャリアのトンネルにより発生す
る。このため、多結晶シリコン膜中の応力の増加は、リ
ーク電流の増加を生じさせる。したがって、大粒径化す
るだけでは、リーク電流を低減することはできない。
【０００５】また多結晶シリコン膜を１０ｎｍ程度の厚
さの薄膜に形成する場合に、薄膜の非晶質シリコン膜を
形成した後、低温固相結晶化法によって多結晶シリコン
化したので、結晶の粒径が非晶質シリコン膜の膜厚によ
って規制される。この結果、多結晶シリコン膜の結晶粒
径は、最大で１０ｎｍ程度の大きさにしかならない。こ
のような多結晶シリコン膜を薄膜トランジスタの能動領
域に用いた場合には、移動度が低くなる。
さの薄膜に形成する場合に、薄膜の非晶質シリコン膜を
形成した後、低温固相結晶化法によって多結晶シリコン
化したので、結晶の粒径が非晶質シリコン膜の膜厚によ
って規制される。この結果、多結晶シリコン膜の結晶粒
径は、最大で１０ｎｍ程度の大きさにしかならない。こ
のような多結晶シリコン膜を薄膜トランジスタの能動領
域に用いた場合には、移動度が低くなる。
【０００６】本発明は、高移動度、高ＯＮ／ＯＦＦ比を
有し、リーク電流が低い薄膜トランジスタおよびその製
造方法を提供することを目的とする。
有し、リーク電流が低い薄膜トランジスタおよびその製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタおよびその製造
方法である。すなわち、薄膜トランジスタとしては、能
動領域を多結晶シリコン膜で形成したものであって、そ
の多結晶シリコン膜を、薄膜トランジスタのチャネル長
の１／５以上の大きさでかつ同薄膜トランジスタのチャ
ネル幅の１／３以上の大きさの粒径を有する結晶で形成
したものである。
成するためになされた薄膜トランジスタおよびその製造
方法である。すなわち、薄膜トランジスタとしては、能
動領域を多結晶シリコン膜で形成したものであって、そ
の多結晶シリコン膜を、薄膜トランジスタのチャネル長
の１／５以上の大きさでかつ同薄膜トランジスタのチャ
ネル幅の１／３以上の大きさの粒径を有する結晶で形成
したものである。
【０００８】薄膜トランジスタの製造方法としては、少
なくとも表面が絶縁性を有する基板の上面にゲート電極
を形成した後、当該ゲート電極を覆う状態にゲート絶縁
膜を形成する。次いで第２の工程で、形成しようとする
薄膜トランジスタのチャネル長の１／５以上の大きさで
かつ同薄膜トランジスタのチャネル幅の１／３以上の大
きさの粒径を有する多結晶シリコン膜をゲート絶縁膜上
に形成する。その後第３の工程で、多結晶シリコン膜の
表面を酸化して、当該多結晶シリコン膜の膜厚を薄くす
る。そして薄くした多結晶シリコン膜に薄膜トランジス
タの能動領域を形成する。
なくとも表面が絶縁性を有する基板の上面にゲート電極
を形成した後、当該ゲート電極を覆う状態にゲート絶縁
膜を形成する。次いで第２の工程で、形成しようとする
薄膜トランジスタのチャネル長の１／５以上の大きさで
かつ同薄膜トランジスタのチャネル幅の１／３以上の大
きさの粒径を有する多結晶シリコン膜をゲート絶縁膜上
に形成する。その後第３の工程で、多結晶シリコン膜の
表面を酸化して、当該多結晶シリコン膜の膜厚を薄くす
る。そして薄くした多結晶シリコン膜に薄膜トランジス
タの能動領域を形成する。
【０００９】
【作用】上記構成の薄膜トランジスタでは、能動領域を
形成する多結晶シリコン膜の結晶の粒径を、薄膜トラン
ジスタのチャネル長の１／５以上の大きさでかつ同薄膜
トランジスタのチャネル幅の１／３以上の大きさに形成
したので、薄膜トランジスタの移動度は大きくなり、ま
たＯＮ／ＯＦＦ比は、例えば１０6 程度またはそれ以上
に高まる。なお能動領域を形成する多結晶シリコン膜の
結晶の粒径が、薄膜トランジスタのチャネル長の１／５
より小さくまたは同薄膜トランジスタのチャネル幅の１
／３より小さい場合には、ＯＮ／ＯＦＦ比は、例えば１
０5 程度またはそれより小さくなる。
形成する多結晶シリコン膜の結晶の粒径を、薄膜トラン
ジスタのチャネル長の１／５以上の大きさでかつ同薄膜
トランジスタのチャネル幅の１／３以上の大きさに形成
したので、薄膜トランジスタの移動度は大きくなり、ま
たＯＮ／ＯＦＦ比は、例えば１０6 程度またはそれ以上
に高まる。なお能動領域を形成する多結晶シリコン膜の
結晶の粒径が、薄膜トランジスタのチャネル長の１／５
より小さくまたは同薄膜トランジスタのチャネル幅の１
／３より小さい場合には、ＯＮ／ＯＦＦ比は、例えば１
０5 程度またはそれより小さくなる。
【００１０】上記製造方法では、形成しようとする薄膜
トランジスタのチャネル長の１／５以上の大きさでかつ
同薄膜トランジスタのチャネル幅の１／３以上の大きさ
の粒径を有する多結晶シリコン膜を形成した後、その多
結晶シリコン膜の表面を酸化して膜厚を薄くしたので、
大粒径でかつ薄膜の多結晶シリコン膜が得られる。この
ため、この多結晶シリコン膜で能動領域を形成した場合
には、薄膜トランジスタの移動度は高くなり、そのリー
ク電流の値は小さくなる。
トランジスタのチャネル長の１／５以上の大きさでかつ
同薄膜トランジスタのチャネル幅の１／３以上の大きさ
の粒径を有する多結晶シリコン膜を形成した後、その多
結晶シリコン膜の表面を酸化して膜厚を薄くしたので、
大粒径でかつ薄膜の多結晶シリコン膜が得られる。この
ため、この多結晶シリコン膜で能動領域を形成した場合
には、薄膜トランジスタの移動度は高くなり、そのリー
ク電流の値は小さくなる。
【００１１】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図に示すように、少なくとも表面が絶
縁性を有する基板１１の上面にはゲート電極１２が形成
されている。上記基板１１は、例えば酸化シリコン基板
よりなる。また上記ゲート電極１２は、例えばｐ形不純
物を導入した多結晶シリコンよりなる。上記ゲート電極
１２を覆う状態に、酸化シリコン膜よりなるゲート絶縁
膜１３が形成されている。上記ゲート絶縁膜１３上に
は、形成しようとする薄膜トランジスタ１０のチャネル
長（Ｌ）の長さの１／５以上の大きさでかつ同薄膜トラ
ンジスタ１０のチャネル幅（Ｗ）の長さの１／３以上の
大きさの粒径を有する結晶で多結晶シリコン膜１４が形
成されている。この多結晶シリコン膜１４の表面には、
酸化シリコン膜１５が形成されている。
により説明する。図に示すように、少なくとも表面が絶
縁性を有する基板１１の上面にはゲート電極１２が形成
されている。上記基板１１は、例えば酸化シリコン基板
よりなる。また上記ゲート電極１２は、例えばｐ形不純
物を導入した多結晶シリコンよりなる。上記ゲート電極
１２を覆う状態に、酸化シリコン膜よりなるゲート絶縁
膜１３が形成されている。上記ゲート絶縁膜１３上に
は、形成しようとする薄膜トランジスタ１０のチャネル
長（Ｌ）の長さの１／５以上の大きさでかつ同薄膜トラ
ンジスタ１０のチャネル幅（Ｗ）の長さの１／３以上の
大きさの粒径を有する結晶で多結晶シリコン膜１４が形
成されている。この多結晶シリコン膜１４の表面には、
酸化シリコン膜１５が形成されている。
【００１２】上記ゲート電極１２の両側の上記多結晶シ
リコン膜１４には、ソース・ドレイン領域１６，１７が
形成されている。またソース・ドレイン領域１６，１７
間の多結晶シリコン膜１４がチャネル領域１８になる。
上記の如くに、薄膜トランジスタ１０が形成されてい
る。
リコン膜１４には、ソース・ドレイン領域１６，１７が
形成されている。またソース・ドレイン領域１６，１７
間の多結晶シリコン膜１４がチャネル領域１８になる。
上記の如くに、薄膜トランジスタ１０が形成されてい
る。
【００１３】次に上記構成の薄膜トランジスタ１０にお
ける、ＯＮ／ＯＦＦ比とチャネル長／多結晶シリコン膜
１４の結晶粒径（Ｌ／Ｄｇ）との関係、およびＯＮ／Ｏ
ＦＦ比とチャネル幅／多結晶シリコン膜１４の結晶粒径
（Ｗ／Ｄｇ）との関係を、図２〜図４により説明する。
ける、ＯＮ／ＯＦＦ比とチャネル長／多結晶シリコン膜
１４の結晶粒径（Ｌ／Ｄｇ）との関係、およびＯＮ／Ｏ
ＦＦ比とチャネル幅／多結晶シリコン膜１４の結晶粒径
（Ｗ／Ｄｇ）との関係を、図２〜図４により説明する。
【００１４】まずＯＮ／ＯＦＦ比とチャネル長／結晶粒
径（Ｌ／Ｄｇ）との関係を、図２により説明する。図で
は、縦軸はＯＮ／ＯＦＦ比を示し、横軸はチャネル長／
結晶粒径（Ｌ／Ｄｇ）を示す。なお多結晶シリコン膜
（１４）は厚さを１０ｎｍにした。すなわち多結晶シリ
コン膜（１４）の上層を２０ｎｍの厚さだけ酸化した。
この多結晶シリコン膜（１４）は、結晶粒径Ｄｇがおよ
そ１μｍのものを用いた。そして、チャネル幅（Ｗ）を
０．６μｍに設定し、チャネル長（Ｌ）が０．７μｍ以
上１．２μｍ以下の範囲における当該薄膜トランジスタ
１０のＯＮ／ＯＦＦ比とチャネル長／結晶粒径（Ｌ／Ｄ
ｇ）との関係を示した。
径（Ｌ／Ｄｇ）との関係を、図２により説明する。図で
は、縦軸はＯＮ／ＯＦＦ比を示し、横軸はチャネル長／
結晶粒径（Ｌ／Ｄｇ）を示す。なお多結晶シリコン膜
（１４）は厚さを１０ｎｍにした。すなわち多結晶シリ
コン膜（１４）の上層を２０ｎｍの厚さだけ酸化した。
この多結晶シリコン膜（１４）は、結晶粒径Ｄｇがおよ
そ１μｍのものを用いた。そして、チャネル幅（Ｗ）を
０．６μｍに設定し、チャネル長（Ｌ）が０．７μｍ以
上１．２μｍ以下の範囲における当該薄膜トランジスタ
１０のＯＮ／ＯＦＦ比とチャネル長／結晶粒径（Ｌ／Ｄ
ｇ）との関係を示した。
【００１５】図に示す如く、Ｌ／Ｄｇ≦５の範囲ではＯ
Ｎ／ＯＦＦ比の値はほぼ５×１０6以上の大きさなる。
Ｌ／Ｄｇ＞５の範囲ではＯＮ／ＯＦＦ比の値はほぼ５×
１０6 より小さくなる。
Ｎ／ＯＦＦ比の値はほぼ５×１０6以上の大きさなる。
Ｌ／Ｄｇ＞５の範囲ではＯＮ／ＯＦＦ比の値はほぼ５×
１０6 より小さくなる。
【００１６】次にＯＮ／ＯＦＦ比とチャネル幅／結晶粒
径（Ｗ／Ｄｇ）との関係を、図３により説明する。図で
は、縦軸はＯＮ／ＯＦＦ比を示し、横軸はチャネル幅／
結晶粒径（Ｗ／Ｄｇ）を示す。なお多結晶シリコン膜
（１４）は厚さを１０ｎｍにした。すなわち多結晶シリ
コン膜（１４）の上層を２０ｎｍの厚さだけ酸化した。
この多結晶シリコン膜（１４）は、結晶粒径（Ｄｇ）が
およそ１μｍのものを用いた。そして、チャネル長
（Ｌ）を０．７μｍに設定し、チャネル幅（Ｗ）が０．
５μｍ以上１０μｍ以下の範囲における当該薄膜トラン
ジスタのＯＮ／ＯＦＦ比とチャネル幅／結晶粒径（Ｗ／
Ｄｇ）との関係を示した。
径（Ｗ／Ｄｇ）との関係を、図３により説明する。図で
は、縦軸はＯＮ／ＯＦＦ比を示し、横軸はチャネル幅／
結晶粒径（Ｗ／Ｄｇ）を示す。なお多結晶シリコン膜
（１４）は厚さを１０ｎｍにした。すなわち多結晶シリ
コン膜（１４）の上層を２０ｎｍの厚さだけ酸化した。
この多結晶シリコン膜（１４）は、結晶粒径（Ｄｇ）が
およそ１μｍのものを用いた。そして、チャネル長
（Ｌ）を０．７μｍに設定し、チャネル幅（Ｗ）が０．
５μｍ以上１０μｍ以下の範囲における当該薄膜トラン
ジスタのＯＮ／ＯＦＦ比とチャネル幅／結晶粒径（Ｗ／
Ｄｇ）との関係を示した。
【００１７】図に示す如く、Ｗ／Ｄｇ≦３の範囲ではＯ
Ｎ／ＯＦＦ比の値はほぼ１０6 以上の大きさになる。Ｗ
／Ｄｇ＞３の範囲ではＯＮ／ＯＦＦ比の値はほぼ１０6
より小さくなる。
Ｎ／ＯＦＦ比の値はほぼ１０6 以上の大きさになる。Ｗ
／Ｄｇ＞３の範囲ではＯＮ／ＯＦＦ比の値はほぼ１０6
より小さくなる。
【００１８】次にＯＮ／ＯＦＦ比とチャネル幅／結晶粒
径（Ｗ／Ｄｇ）との関係を、図４により説明する。図で
は、前記図３と同様に、縦軸はＯＮ／ＯＦＦ比を示し、
横軸はチャネル幅／結晶粒径（Ｗ／Ｄｇ）を示す。なお
多結晶シリコン膜（１４）は厚さを１０ｎｍにした。す
なわち多結晶シリコン膜（１４）の上層を２０ｎｍの厚
さだけ酸化した。この多結晶シリコン膜（１４）は、結
晶粒径（Ｄｇ）がおよそ１μｍのものを用いた。そし
て、チャネル長（Ｌ）を１．２μｍに設定し、チャネル
幅（Ｗ）が０．５μｍ以上１０μｍ以下の範囲における
当該薄膜トランジスタのＯＮ／ＯＦＦ比とチャネル幅／
結晶粒径（Ｗ／Ｄｇ）との関係を示した。
径（Ｗ／Ｄｇ）との関係を、図４により説明する。図で
は、前記図３と同様に、縦軸はＯＮ／ＯＦＦ比を示し、
横軸はチャネル幅／結晶粒径（Ｗ／Ｄｇ）を示す。なお
多結晶シリコン膜（１４）は厚さを１０ｎｍにした。す
なわち多結晶シリコン膜（１４）の上層を２０ｎｍの厚
さだけ酸化した。この多結晶シリコン膜（１４）は、結
晶粒径（Ｄｇ）がおよそ１μｍのものを用いた。そし
て、チャネル長（Ｌ）を１．２μｍに設定し、チャネル
幅（Ｗ）が０．５μｍ以上１０μｍ以下の範囲における
当該薄膜トランジスタのＯＮ／ＯＦＦ比とチャネル幅／
結晶粒径（Ｗ／Ｄｇ）との関係を示した。
【００１９】図に示す如く、Ｗ／Ｄｇ≦３の範囲ではＯ
Ｎ／ＯＦＦ比の値はほぼ１０6 以上の大きさになる。Ｗ
／Ｄｇ＞３の範囲ではＯＮ／ＯＦＦ比の値はほぼ１０6
より小さくなる。
Ｎ／ＯＦＦ比の値はほぼ１０6 以上の大きさになる。Ｗ
／Ｄｇ＞３の範囲ではＯＮ／ＯＦＦ比の値はほぼ１０6
より小さくなる。
【００２０】したがって、Ｌ／Ｄｇ≦５の範囲でかつＷ
／Ｄｇ≦３の範囲になる多結晶シリコン膜（１４）を用
いた薄膜トランジスタ（１０）のＯＮ／ＯＦＦ比の値
は、従来のＯＮ／ＯＦＦ比の値（１０5 程度またはそれ
以下）よりも一桁以上大きい１０6 以上になる。よっ
て、薄膜トランジスタ（１０）のＯＮ／ＯＦＦ比は高ま
る。
／Ｄｇ≦３の範囲になる多結晶シリコン膜（１４）を用
いた薄膜トランジスタ（１０）のＯＮ／ＯＦＦ比の値
は、従来のＯＮ／ＯＦＦ比の値（１０5 程度またはそれ
以下）よりも一桁以上大きい１０6 以上になる。よっ
て、薄膜トランジスタ（１０）のＯＮ／ＯＦＦ比は高ま
る。
【００２１】次に上記薄膜トランジスタ１０の製造方法
を、図５の製造工程図（その１）および図６の製造工程
図（その２）により説明する。図５の（１）に示す第１
の工程を行う。この工程では、少なくとも表面が絶縁性
を有する基板１１として、例えば酸化シリコン基板を用
いる。まず化学的気相成長法（以下ＣＶＤ法と記す）に
よって、この基板１１の上面に多結晶シリコン膜２１
を、例えば５０ｎｍの厚さに形成する。その後通常のホ
トリソグラフィーとエッチングとによって、上記多結晶
シリコン膜２１の２点鎖線で示す部分を除去して、多結
晶シリコンパターン２２，２３，２４を形成する。
を、図５の製造工程図（その１）および図６の製造工程
図（その２）により説明する。図５の（１）に示す第１
の工程を行う。この工程では、少なくとも表面が絶縁性
を有する基板１１として、例えば酸化シリコン基板を用
いる。まず化学的気相成長法（以下ＣＶＤ法と記す）に
よって、この基板１１の上面に多結晶シリコン膜２１
を、例えば５０ｎｍの厚さに形成する。その後通常のホ
トリソグラフィーとエッチングとによって、上記多結晶
シリコン膜２１の２点鎖線で示す部分を除去して、多結
晶シリコンパターン２２，２３，２４を形成する。
【００２２】続いて図５の（２）に示す如く、例えばイ
オン注入法によって、上記多結晶シリコンパターン２２
〜２４に二フッ化ホウ素（ＢＦ2 + ）を導入する。この
ときのイオン注入条件としては、例えばイオン注入エネ
ルギーを２０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2 に
設定する。そして、多結晶シリコンパターン（２２）を
ｐ形化して、ゲート電極１２を形成する。また上記同様
にして、多結晶シリコンパターン２３，２４をｐ形化
し、ｐ+ ソース・ドレイン取り出し電極２５，２６を形
成する。
オン注入法によって、上記多結晶シリコンパターン２２
〜２４に二フッ化ホウ素（ＢＦ2 + ）を導入する。この
ときのイオン注入条件としては、例えばイオン注入エネ
ルギーを２０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2 に
設定する。そして、多結晶シリコンパターン（２２）を
ｐ形化して、ゲート電極１２を形成する。また上記同様
にして、多結晶シリコンパターン２３，２４をｐ形化
し、ｐ+ ソース・ドレイン取り出し電極２５，２６を形
成する。
【００２３】次いで、例えば反応ガスにテトラエトキシ
シランを用いた低圧ＣＶＤ法によって、上記ゲート電極
１２の表面と上記ｐ+ ソース・ドレイン取り出し電極２
５，２６の表面とに酸化シリコン膜を、例えば３５ｎｍ
の厚さに形成する。さらに絶縁性を向上させるために、
８５０℃のドライ酸化を行って、上記酸化シリコン膜の
厚さを５ｎｍ程度、さらに厚くする。したがって、厚さ
が４０ｎｍの酸化シリコン膜２７が形成される。上記ゲ
ート電極１２上の酸化シリコン膜２７は、ゲート絶縁膜
１３になる。その後、通常のホトリソグラフィーとエッ
チングとによって、ｐ+ ソース・ドレイン取り出し電極
２５，２６上の酸化シリコン膜２７の２点鎖線で示す部
分を除去して、コンタクトホール２８，２９を形成す
る。
シランを用いた低圧ＣＶＤ法によって、上記ゲート電極
１２の表面と上記ｐ+ ソース・ドレイン取り出し電極２
５，２６の表面とに酸化シリコン膜を、例えば３５ｎｍ
の厚さに形成する。さらに絶縁性を向上させるために、
８５０℃のドライ酸化を行って、上記酸化シリコン膜の
厚さを５ｎｍ程度、さらに厚くする。したがって、厚さ
が４０ｎｍの酸化シリコン膜２７が形成される。上記ゲ
ート電極１２上の酸化シリコン膜２７は、ゲート絶縁膜
１３になる。その後、通常のホトリソグラフィーとエッ
チングとによって、ｐ+ ソース・ドレイン取り出し電極
２５，２６上の酸化シリコン膜２７の２点鎖線で示す部
分を除去して、コンタクトホール２８，２９を形成す
る。
【００２４】次いで第２の工程を行う。この工程では、
まず図５の（３）に示す如く、低圧ＣＶＤ法によって、
上記コンタクトホール２８，２９の内部と上記ゲート絶
縁膜１３の表面と酸化シリコン膜２７の表面とに非晶質
シリコン膜（３０）を、例えば３０ｎｍの厚さに形成す
る。この成膜条件としては、例えば成膜温度を４５０
℃、成膜雰囲気の圧力を０．６７ｋＰａに設定する。次
いで６００℃で３０時間のアニール処理（低温固相結晶
化処理）を行って、非晶質シリコン膜（３０）を結晶化
し、多結晶シリコン膜１４を形成する。この多結晶シリ
コン膜１４の結晶粒径は、例えば２μｍ程度の径を有す
る。
まず図５の（３）に示す如く、低圧ＣＶＤ法によって、
上記コンタクトホール２８，２９の内部と上記ゲート絶
縁膜１３の表面と酸化シリコン膜２７の表面とに非晶質
シリコン膜（３０）を、例えば３０ｎｍの厚さに形成す
る。この成膜条件としては、例えば成膜温度を４５０
℃、成膜雰囲気の圧力を０．６７ｋＰａに設定する。次
いで６００℃で３０時間のアニール処理（低温固相結晶
化処理）を行って、非晶質シリコン膜（３０）を結晶化
し、多結晶シリコン膜１４を形成する。この多結晶シリ
コン膜１４の結晶粒径は、例えば２μｍ程度の径を有す
る。
【００２５】次いで図６の（４）に示すように、通常の
ホトリソグラフィーとエッチングとによって、上記多結
晶シリコン膜１４の２点鎖線で示す部分を除去し、残り
の多結晶シリコン膜１４で能動領域形成部１９を形成す
る。
ホトリソグラフィーとエッチングとによって、上記多結
晶シリコン膜１４の２点鎖線で示す部分を除去し、残り
の多結晶シリコン膜１４で能動領域形成部１９を形成す
る。
【００２６】その後第３の工程を行う。この工程では、
まず図６の（５）に示すように、８５０℃のドライ酸化
を行って、上記能動領域形成部１９の表層を酸化し、１
０ｎｍ〜２０ｎｍの厚さの酸化シリコン膜１５を形成す
る。したがって、この酸化により、能動領域形成部１９
の膜厚は、１０ｎｍ〜２０ｎｍになる。上記酸化では、
ドライ酸化を用いたが、例えばウェット酸化によって酸
化を行ってもよい。また能動領域形成部１９の膜厚を薄
くしすぎると（例えば５ｎｍ程度またはそれ以下）、Ｏ
Ｎ抵抗が非常に大きくなるために、ＯＮ電流が非常に流
れ難くなる。このため、ＯＮ／ＯＦＦ比が大幅に低下す
る。したがって、多結晶シリコン膜１４よりなる能動領
域形成部１９は、例えば１０ｎｍ程度の厚さに形成され
る。
まず図６の（５）に示すように、８５０℃のドライ酸化
を行って、上記能動領域形成部１９の表層を酸化し、１
０ｎｍ〜２０ｎｍの厚さの酸化シリコン膜１５を形成す
る。したがって、この酸化により、能動領域形成部１９
の膜厚は、１０ｎｍ〜２０ｎｍになる。上記酸化では、
ドライ酸化を用いたが、例えばウェット酸化によって酸
化を行ってもよい。また能動領域形成部１９の膜厚を薄
くしすぎると（例えば５ｎｍ程度またはそれ以下）、Ｏ
Ｎ抵抗が非常に大きくなるために、ＯＮ電流が非常に流
れ難くなる。このため、ＯＮ／ＯＦＦ比が大幅に低下す
る。したがって、多結晶シリコン膜１４よりなる能動領
域形成部１９は、例えば１０ｎｍ程度の厚さに形成され
る。
【００２７】次いで図６の（６）に示す如く、ゲート電
極１２の両側の能動領域形成部１９にソース・ドレイン
領域１６，１７を形成する。ソース・ドレイン領域１
６，１７を形成するには、まず通常のホトリソグラフィ
ーによって、ゲート電極１２上にイオン注入マスク（図
示せず）を形成する。その後通常のイオン注入法によっ
て、能動領域形成部１９に、例えばｐ形不純物を導入し
て、ソース・ドレイン領域１６，１７を形成する。上記
イオン注入条件としては、例えばｐ形不純物に二フッ化
ホウ素（ＢＦ2 + ）を用い、イオン注入エネルギーを１
０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2 〜５×１０14
／ｃｍ2に設定する。そして上記ソース・ドレイン領域
１６，１７間の能動領域形成部１９がチャネル領域１８
になる。
極１２の両側の能動領域形成部１９にソース・ドレイン
領域１６，１７を形成する。ソース・ドレイン領域１
６，１７を形成するには、まず通常のホトリソグラフィ
ーによって、ゲート電極１２上にイオン注入マスク（図
示せず）を形成する。その後通常のイオン注入法によっ
て、能動領域形成部１９に、例えばｐ形不純物を導入し
て、ソース・ドレイン領域１６，１７を形成する。上記
イオン注入条件としては、例えばｐ形不純物に二フッ化
ホウ素（ＢＦ2 + ）を用い、イオン注入エネルギーを１
０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2 〜５×１０14
／ｃｍ2に設定する。そして上記ソース・ドレイン領域
１６，１７間の能動領域形成部１９がチャネル領域１８
になる。
【００２８】その後、図７に説明する配線工程を行う。
配線工程は、まず図７の（１）に示す如く、例えばＣＶ
Ｄ法によって、酸化シリコン膜１５側の全面に層間絶縁
膜３１を形成する。この層間絶縁膜３１は、例えば酸化
シリコンよりなる。次いで通常のホトリソグラフィーと
エッチングとによって、ソース・ドレイン取り出し電極
２５，２６上の層間絶縁膜３１と酸化シリコン膜２７と
にコンタクトホール３２，３３を形成する。続いて例え
ばイオン注入法によって、全面に二フッ化ホウ素（ＢＦ
2 + ）をイオン注入した後、１０５０℃の温度雰囲気で
１０秒間の急速加熱アニール（ＲＴＡ）処理を行って、
ソース・ドレイン領域１６，１７を活性化する。
配線工程は、まず図７の（１）に示す如く、例えばＣＶ
Ｄ法によって、酸化シリコン膜１５側の全面に層間絶縁
膜３１を形成する。この層間絶縁膜３１は、例えば酸化
シリコンよりなる。次いで通常のホトリソグラフィーと
エッチングとによって、ソース・ドレイン取り出し電極
２５，２６上の層間絶縁膜３１と酸化シリコン膜２７と
にコンタクトホール３２，３３を形成する。続いて例え
ばイオン注入法によって、全面に二フッ化ホウ素（ＢＦ
2 + ）をイオン注入した後、１０５０℃の温度雰囲気で
１０秒間の急速加熱アニール（ＲＴＡ）処理を行って、
ソース・ドレイン領域１６，１７を活性化する。
【００２９】次いで図７の（２）に示すように、例えば
スパッタ法によって、コンタクトホール３２，３３の内
部と層間絶縁膜３１の表面とに、例えば配線用金属膜３
４を形成する。この配線用金属膜３４は、例えばアルミ
ニウムまたはアルミニウム合金により形成する。続いて
通常のホトリソグラフィーとエッチングとによって、上
記配線用金属膜３４の２点鎖線で示す部分を除去し、ｐ
+ ソース・ドレイン取り出し電極２５，２６に接続する
金属配線３５，３６を形成する。
スパッタ法によって、コンタクトホール３２，３３の内
部と層間絶縁膜３１の表面とに、例えば配線用金属膜３
４を形成する。この配線用金属膜３４は、例えばアルミ
ニウムまたはアルミニウム合金により形成する。続いて
通常のホトリソグラフィーとエッチングとによって、上
記配線用金属膜３４の２点鎖線で示す部分を除去し、ｐ
+ ソース・ドレイン取り出し電極２５，２６に接続する
金属配線３５，３６を形成する。
【００３０】その後図７の（３）に示す如く、例えばプ
ラズマＣＶＤ法によって、金属配線３５，３６側の全面
に、パッシベーション膜３７として、例えばプラズマ窒
化シリコン（ｐ−ＳｉＮ）膜を形成する。さらに金属配
線３５，３６をシンター処理する。
ラズマＣＶＤ法によって、金属配線３５，３６側の全面
に、パッシベーション膜３７として、例えばプラズマ窒
化シリコン（ｐ−ＳｉＮ）膜を形成する。さらに金属配
線３５，３６をシンター処理する。
【００３１】上記製造方法では、薄膜トランジスタ１０
のチャネル長（Ｌ）の１／５以上の大きさでかつ同薄膜
トランジスタ１０のチャネル幅（Ｗ）の１／３以上の大
きさの粒径を有する多結晶シリコン膜１４を形成した
後、その多結晶シリコン膜１４の表面を酸化して、当該
多結晶シリコン膜１４の膜厚を薄くしたので、大粒径で
かつ薄い多結晶シリコン膜１４が得られる。この多結晶
シリコン膜１４で能動領域形成部１９を形成したことに
より、薄膜トランジスタ１０の電気的特性として、例え
ばＯＮ／ＯＦＦ比の向上が図れる。またリーク電流の値
は小さくなり、移動度は高くなる。
のチャネル長（Ｌ）の１／５以上の大きさでかつ同薄膜
トランジスタ１０のチャネル幅（Ｗ）の１／３以上の大
きさの粒径を有する多結晶シリコン膜１４を形成した
後、その多結晶シリコン膜１４の表面を酸化して、当該
多結晶シリコン膜１４の膜厚を薄くしたので、大粒径で
かつ薄い多結晶シリコン膜１４が得られる。この多結晶
シリコン膜１４で能動領域形成部１９を形成したことに
より、薄膜トランジスタ１０の電気的特性として、例え
ばＯＮ／ＯＦＦ比の向上が図れる。またリーク電流の値
は小さくなり、移動度は高くなる。
【００３２】また上記製造方法では、ｎ形の薄膜トラン
ジスタで説明したが、ｐ形の薄膜トランジスタでも同様
に形成することが可能である。
ジスタで説明したが、ｐ形の薄膜トランジスタでも同様
に形成することが可能である。
【００３３】
【発明の効果】以上、説明したように請求項１の発明に
よれば、能動領域を形成する多結晶シリコン膜が、薄膜
トランジスタのチャネル長の１／５以上の大きさでかつ
同薄膜トランジスタのチャネル幅の１／３以上の大きさ
を有する粒径の結晶で形成されているので、薄膜トラン
ジスタのＯＮ／ＯＦＦ比を高めることができ、かつ移動
度を大きくすることが可能になる。また請求項２の発明
によれば、薄膜トランジスタのチャネル長の１／５以上
の大きさでかつ同薄膜トランジスタのチャネル幅の１／
３以上の大きさを有する粒径の結晶よりなる多結晶シリ
コン膜を形成した後、その多結晶シリコン膜の表面を酸
化して膜厚を薄くしたので、当該薄膜トランジスタのＯ
Ｎ／ＯＦＦ比を高めることができ、かつ移動度を大きく
することが可能になるとともに、リーク電流の値を小さ
くすることができる。
よれば、能動領域を形成する多結晶シリコン膜が、薄膜
トランジスタのチャネル長の１／５以上の大きさでかつ
同薄膜トランジスタのチャネル幅の１／３以上の大きさ
を有する粒径の結晶で形成されているので、薄膜トラン
ジスタのＯＮ／ＯＦＦ比を高めることができ、かつ移動
度を大きくすることが可能になる。また請求項２の発明
によれば、薄膜トランジスタのチャネル長の１／５以上
の大きさでかつ同薄膜トランジスタのチャネル幅の１／
３以上の大きさを有する粒径の結晶よりなる多結晶シリ
コン膜を形成した後、その多結晶シリコン膜の表面を酸
化して膜厚を薄くしたので、当該薄膜トランジスタのＯ
Ｎ／ＯＦＦ比を高めることができ、かつ移動度を大きく
することが可能になるとともに、リーク電流の値を小さ
くすることができる。
【図１】実施例の概略構成断面図である。
【図２】ＯＮ／ＯＦＦ比とチャネル長／結晶粒径（Ｌ／
Ｄｇ）との関係図である。
Ｄｇ）との関係図である。
【図３】ＯＮ／ＯＦＦ比とチャネル幅／結晶粒径（Ｗ／
Ｄｇ）との関係図である。
Ｄｇ）との関係図である。
【図４】ＯＮ／ＯＦＦ比とチャネル幅／結晶粒径（Ｗ／
Ｄｇ）との別の関係図である。
Ｄｇ）との別の関係図である。
【図５】実施例の製造工程図（その１）である。
【図６】実施例の製造工程図（その２）である。
【図７】配線の製造工程図である。
１０ 薄膜トランジスタ １１ 基板 １２ ゲート電極 １３ ゲート絶
縁膜 １４ 多結晶シリコン膜 １５ 酸化シリ
コン膜 １８ チャネル領域 １９ 能動領域
形成部
縁膜 １４ 多結晶シリコン膜 １５ 酸化シリ
コン膜 １８ チャネル領域 １９ 能動領域
形成部
Claims (2)
- 【請求項１】 能動領域を多結晶シリコン膜で形成した
薄膜トランジスタであって、 前記多結晶シリコン膜を、前記薄膜トランジスタのチャ
ネル長の１／５以上の大きさでかつ同薄膜トランジスタ
のチャネル幅の１／３以上の大きさを有する粒径の結晶
で形成したことを特徴とする薄膜トランジスタ。 - 【請求項２】 能動領域を多結晶シリコン膜で形成する
薄膜トランジスタの製造方法であって、 少なくとも表面が絶縁性を有する基板の上面にゲート電
極を形成した後、当該ゲート電極を覆う状態にゲート絶
縁膜を形成する第１の工程と、 前記ゲート絶縁膜上に、形成しようとする薄膜トランジ
スタのチャネル長の１／５以上の大きさでかつ同薄膜ト
ランジスタのチャネル幅の１／３以上の大きさの粒径を
有する多結晶シリコン膜を形成する第２の工程と、 前記多結晶シリコン膜の表面を酸化して、当該多結晶シ
リコン膜の膜厚を薄くする第３の工程とを行うことを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7624392A JPH05243575A (ja) | 1992-02-27 | 1992-02-27 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7624392A JPH05243575A (ja) | 1992-02-27 | 1992-02-27 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243575A true JPH05243575A (ja) | 1993-09-21 |
Family
ID=13599745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7624392A Pending JPH05243575A (ja) | 1992-02-27 | 1992-02-27 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243575A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744824A (en) * | 1994-06-15 | 1998-04-28 | Sharp Kabushiki Kaisha | Semiconductor device method for producing the same and liquid crystal display including the same |
| US5851860A (en) * | 1994-07-15 | 1998-12-22 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
| JP2000277744A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置 |
| US6613613B2 (en) | 1994-08-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film type monolithic semiconductor device |
| US9112034B2 (en) | 2011-10-25 | 2015-08-18 | Panasonic Liquid Crystal Display Co., Ltd. | Thin-film semiconductor device and method of manufacturing the same |
| US9355908B2 (en) | 2012-10-31 | 2016-05-31 | Kabushiki Kaisha Toshiba | Semiconductor pillar transistors having channels with different crystal orientations |
-
1992
- 1992-02-27 JP JP7624392A patent/JPH05243575A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744824A (en) * | 1994-06-15 | 1998-04-28 | Sharp Kabushiki Kaisha | Semiconductor device method for producing the same and liquid crystal display including the same |
| US5851860A (en) * | 1994-07-15 | 1998-12-22 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| US6613613B2 (en) | 1994-08-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film type monolithic semiconductor device |
| JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
| JP2000277744A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置 |
| US9112034B2 (en) | 2011-10-25 | 2015-08-18 | Panasonic Liquid Crystal Display Co., Ltd. | Thin-film semiconductor device and method of manufacturing the same |
| US9355908B2 (en) | 2012-10-31 | 2016-05-31 | Kabushiki Kaisha Toshiba | Semiconductor pillar transistors having channels with different crystal orientations |
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