JP3208604B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ、特に例えばポリシリ
コン活性層を有する薄膜トランジスタは、液晶表示装置
やスタチックランダムアクセスメモリ（ＳＲＡＭ）等へ
の利用が始まっており、近年その技術的重要性が増して
いる。
コン活性層を有する薄膜トランジスタは、液晶表示装置
やスタチックランダムアクセスメモリ（ＳＲＡＭ）等へ
の利用が始まっており、近年その技術的重要性が増して
いる。
【０００３】ポリシリコン薄膜トランジスタ（以後単に
ＴＦＴと称する場合もある）は、ポリシリコンのグレイ
ンバウンダリに存在するトラップの影響により、小さな
オン電流、大きなオフ電流という好ましくない特性を有
しており、これらの改善が望まれている。
ＴＦＴと称する場合もある）は、ポリシリコンのグレイ
ンバウンダリに存在するトラップの影響により、小さな
オン電流、大きなオフ電流という好ましくない特性を有
しており、これらの改善が望まれている。
【０００４】特にＳＲＡＭへの応用を考えた場合、デー
タ保持電流を小さく保つため、オフ電流、即ちＴＦＴの
リーク電流を小さくすることが非常に重要である。
タ保持電流を小さく保つため、オフ電流、即ちＴＦＴの
リーク電流を小さくすることが非常に重要である。
【０００５】従来ＴＦＴのリーク電流については、例え
ば電子情報通信学会技術報告ＳＤＭ９０−１４１（加
藤，１９９０）等に述べられているように、グレインバ
ウンダリトラップを介したトンネル電流が主であると考
えられており、このグレインバウンダリトラップを減ら
す努力がなされてきた。このためには、例えば、グレイ
ンを大きくして、単一にＴＦＴの含まれるグレインバウ
ンダリの数を実質的に少なくし、これによってトラップ
も減らすという方法や、また、プラズマＳｉＮに含まれ
る水素を利用してトラップを不活性化する方法などが主
にとられている。
ば電子情報通信学会技術報告ＳＤＭ９０−１４１（加
藤，１９９０）等に述べられているように、グレインバ
ウンダリトラップを介したトンネル電流が主であると考
えられており、このグレインバウンダリトラップを減ら
す努力がなされてきた。このためには、例えば、グレイ
ンを大きくして、単一にＴＦＴの含まれるグレインバウ
ンダリの数を実質的に少なくし、これによってトラップ
も減らすという方法や、また、プラズマＳｉＮに含まれ
る水素を利用してトラップを不活性化する方法などが主
にとられている。
【０００６】しかしながらこれらの方法を用いても、ま
だ十分満足のゆく特性が得られているともいえず、ま
た、特性を改善してゆく上での指針も明確ではないとい
うのが現状であった。
だ十分満足のゆく特性が得られているともいえず、ま
た、特性を改善してゆく上での指針も明確ではないとい
うのが現状であった。
【０００７】
【発明の目的】本発明は上記問題点を解決して、リーク
電流を低減して、特性の良好な薄膜トランジスタを提供
することを目的とし、また、このような薄膜トランジス
タが得られる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
電流を低減して、特性の良好な薄膜トランジスタを提供
することを目的とし、また、このような薄膜トランジス
タが得られる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【０００８】
【問題点を解決するための手段及び作用】本発明者ら
は、特にＴＦＴのリーク電流の原因に着目し、鋭意解
析、検討を重ねた結果、本出願の各発明によって上述し
た目的が達成されることを見い出した。
は、特にＴＦＴのリーク電流の原因に着目し、鋭意解
析、検討を重ねた結果、本出願の各発明によって上述し
た目的が達成されることを見い出した。
【０００９】即ち、本出願の請求項１の発明は、ゲート
絶縁膜上に活性層となるポリシリコン層を形成した薄膜
トランジスタにおいて、前記ポリシリコン層の表面、裏
面及び側面が、前記ポリシリコン層の酸化によって形成
された二酸化シリコンで被われていることを特徴とする
薄膜トランジスタであり、これにより上記目的を達成し
たものである。
絶縁膜上に活性層となるポリシリコン層を形成した薄膜
トランジスタにおいて、前記ポリシリコン層の表面、裏
面及び側面が、前記ポリシリコン層の酸化によって形成
された二酸化シリコンで被われていることを特徴とする
薄膜トランジスタであり、これにより上記目的を達成し
たものである。
【００１０】本出願の請求項２の発明は、ゲート絶縁膜
上に活性層となるポリシリコン層を形成した薄膜トラン
ジスタにおいて、前記ポリシリコン層は、ソース・ドレ
イン領域を有し、前記ポリシリコン層の表面、裏面及び
側面が、前記ポリシリコン層の酸化によって形成された
二酸化シリコンで被われていることを特徴とする薄膜ト
ランジスタであり、これにより上記目的を達成したもの
である。
上に活性層となるポリシリコン層を形成した薄膜トラン
ジスタにおいて、前記ポリシリコン層は、ソース・ドレ
イン領域を有し、前記ポリシリコン層の表面、裏面及び
側面が、前記ポリシリコン層の酸化によって形成された
二酸化シリコンで被われていることを特徴とする薄膜ト
ランジスタであり、これにより上記目的を達成したもの
である。
【００１１】本出願の請求項３の発明は、半導体基板上
にゲート電極、ゲート絶縁膜膜、活性層となるポリシリ
コン層を順次形成した薄膜トランジスタにおいて、前記
ポリシリコン層の表面、裏面及び側面が、前記ポリシリ
コン層の酸化によって形成された二酸化シリコンで被わ
れていることを特徴とする薄膜トランジスタであり、こ
れにより上記目的を達成したものである。
にゲート電極、ゲート絶縁膜膜、活性層となるポリシリ
コン層を順次形成した薄膜トランジスタにおいて、前記
ポリシリコン層の表面、裏面及び側面が、前記ポリシリ
コン層の酸化によって形成された二酸化シリコンで被わ
れていることを特徴とする薄膜トランジスタであり、こ
れにより上記目的を達成したものである。
【００１２】本出願の請求項４の発明は、ゲート絶縁膜
上に、薄膜トランジスタのチャネル領域の幅が１μｍ以
下となるようにパターニングしたポリシリコン層を形成
し、前記ポリシリコン層を熱酸化することによって、前
記ポリシリコン層の表面、裏面及び側面を二酸化シリコ
ンで被うことを特徴とする薄膜トランジスタの製造方法
であり、これにより上記目的を達成したものである。本
出願の請求項５の発明は、ゲート絶縁膜上に、薄膜トラ
ンジスタのチャネル長（Ｌ）の１／５以上の大きさでか
つ同薄膜トランジスタのチャネル幅（Ｗ）の１／３以上
の大きさの粒径を有するポリシリコン層を形成し、前記
ポリシリコン層を熱酸化することによって、前記ポリシ
リコン層の表面、裏面及び側面を二酸化シリコンで被う
ことを特徴とする薄膜トランジスタの製造方法であり、
これにより上記目的を達成したものである。
上に、薄膜トランジスタのチャネル領域の幅が１μｍ以
下となるようにパターニングしたポリシリコン層を形成
し、前記ポリシリコン層を熱酸化することによって、前
記ポリシリコン層の表面、裏面及び側面を二酸化シリコ
ンで被うことを特徴とする薄膜トランジスタの製造方法
であり、これにより上記目的を達成したものである。本
出願の請求項５の発明は、ゲート絶縁膜上に、薄膜トラ
ンジスタのチャネル長（Ｌ）の１／５以上の大きさでか
つ同薄膜トランジスタのチャネル幅（Ｗ）の１／３以上
の大きさの粒径を有するポリシリコン層を形成し、前記
ポリシリコン層を熱酸化することによって、前記ポリシ
リコン層の表面、裏面及び側面を二酸化シリコンで被う
ことを特徴とする薄膜トランジスタの製造方法であり、
これにより上記目的を達成したものである。
【００１３】本発明の作用について、本発明がなされた
背景とともに説明すると、次のとおりである。まず、リ
ーク電流の解析について説明する。
背景とともに説明すると、次のとおりである。まず、リ
ーク電流の解析について説明する。
【００１４】図１は、本発明に係るＴＦＴの構造例を示
す概略断面図である。図１に例示のＴＦＴは、絶縁膜１
３上に素子の活性層を形成した薄膜トランジスタ（図１
中、符号１４でこの構造例における活性層となるポリシ
リコン層を示す）において、ポリシリコン層１４と絶縁
膜１３との界面に存在する界面準位密度を１×１０11／
ｃｍ2 以下にしたものである。
す概略断面図である。図１に例示のＴＦＴは、絶縁膜１
３上に素子の活性層を形成した薄膜トランジスタ（図１
中、符号１４でこの構造例における活性層となるポリシ
リコン層を示す）において、ポリシリコン層１４と絶縁
膜１３との界面に存在する界面準位密度を１×１０11／
ｃｍ2 以下にしたものである。
【００１５】図１に例示の構造例にあっては、少なくと
も表面が絶縁性を有する基板１１の上面にゲート電極１
２が形成され、該基板１１は、例えば酸化シリコン基板
よりなるものであり、また該ゲート電極１２は、例えば
ｐ型不純物を導入した多結晶シリコンよりなる。かつ上
記ゲート電極１２を覆う状態に、酸化シリコン膜よりな
るゲート絶縁膜１３が形成されている。該ゲート絶縁膜
１３上には、形成しようとする薄膜トランジスタ１０の
活性層となるポリシリコン層１４が形成されている。こ
のポリシリコン層１４の表面には、二酸化シリコン膜１
５が形成されている。上記ゲート電極１２の両側の上記
ポリシリコン層１４には、ソース・ドレイン領域１６，
１７が形成されている。またソース・ドレイン領域１
６，１７間のポリシリコン層１４がチャネル領域１８に
なる。この構成により、薄膜トランジスタ１０が形成さ
れている。
も表面が絶縁性を有する基板１１の上面にゲート電極１
２が形成され、該基板１１は、例えば酸化シリコン基板
よりなるものであり、また該ゲート電極１２は、例えば
ｐ型不純物を導入した多結晶シリコンよりなる。かつ上
記ゲート電極１２を覆う状態に、酸化シリコン膜よりな
るゲート絶縁膜１３が形成されている。該ゲート絶縁膜
１３上には、形成しようとする薄膜トランジスタ１０の
活性層となるポリシリコン層１４が形成されている。こ
のポリシリコン層１４の表面には、二酸化シリコン膜１
５が形成されている。上記ゲート電極１２の両側の上記
ポリシリコン層１４には、ソース・ドレイン領域１６，
１７が形成されている。またソース・ドレイン領域１
６，１７間のポリシリコン層１４がチャネル領域１８に
なる。この構成により、薄膜トランジスタ１０が形成さ
れている。
【００１６】このようなＰＭＯＳＴＦＴのリーク電流特
性を図２に示す。横軸はドレイン電圧Ｖｄ、縦軸はドレ
イン電流Ｉｄであり、ゲート電圧０Ｖである。従ってド
レイン電流は、ＴＦＴのリーク電流を示している。図２
に示した特性について詳しく検討した結果、本発明者ら
は次のような新たな知見を得た。
性を図２に示す。横軸はドレイン電圧Ｖｄ、縦軸はドレ
イン電流Ｉｄであり、ゲート電圧０Ｖである。従ってド
レイン電流は、ＴＦＴのリーク電流を示している。図２
に示した特性について詳しく検討した結果、本発明者ら
は次のような新たな知見を得た。
【００１７】（１）ドレイン電圧Ｖｄの絶対値が０．３
Ｖ以下では、ＩｄとＶｄとの間に Ｉｄ ∝ √Ｖｄ という関係が存在し、このことはＩｄが古典的なショッ
クレイ・リード・ホールモデルに基づいた発生再結合電
流であることを示す。
Ｖ以下では、ＩｄとＶｄとの間に Ｉｄ ∝ √Ｖｄ という関係が存在し、このことはＩｄが古典的なショッ
クレイ・リード・ホールモデルに基づいた発生再結合電
流であることを示す。
【００１８】（２）｜Ｖｄ｜が０．３〜３Ｖ程度の領域
では、Ｉｄは電界加速型（フィールドエンハンス型）の
発生電流である。
では、Ｉｄは電界加速型（フィールドエンハンス型）の
発生電流である。
【００１９】（３）｜Ｖｄ｜が３Ｖ以上になると、バン
ド間トンネル型のリーク電流が現れ始め、６Ｖ以上では
この成分がリークの主要成分となる。
ド間トンネル型のリーク電流が現れ始め、６Ｖ以上では
この成分がリークの主要成分となる。
【００２０】更に上記（２）は理論的に ＩFE＝Ｉ0 ｅｘｐ（α√Ｅ） と表されることが知られている。ここで、ＩFEは電界加
速型発生電流、Ｉ0 は低電界、即ち上記（１）に相当す
る発生電流、αは物質定数に関係した係数、Ｅは電界強
度である。従って上記（１），（２）のリーク電流を抑
制するには、Ｉ0 を減少させることが必要であることが
わかる。
速型発生電流、Ｉ0 は低電界、即ち上記（１）に相当す
る発生電流、αは物質定数に関係した係数、Ｅは電界強
度である。従って上記（１），（２）のリーク電流を抑
制するには、Ｉ0 を減少させることが必要であることが
わかる。
【００２１】ショックレイ・リード・ホールモデルによ
れば、キャリアの発生速度（リーク電流に対応する量）
は、 と表される。ここでＡは物質によって決まる定数、Ｎｔ
はトラップ密度あるいは発生再結合中心密度、Ｅｔはト
ラップのエネルギーレベル、Ｅｉは真性エネルギーレベ
ル、ｋはボルツマン定数、Ｔは絶対温度である。この関
係から、Ｕを小さくするには、Ｎｔを小さくする必要が
あることがわかる。
れば、キャリアの発生速度（リーク電流に対応する量）
は、 と表される。ここでＡは物質によって決まる定数、Ｎｔ
はトラップ密度あるいは発生再結合中心密度、Ｅｔはト
ラップのエネルギーレベル、Ｅｉは真性エネルギーレベ
ル、ｋはボルツマン定数、Ｔは絶対温度である。この関
係から、Ｕを小さくするには、Ｎｔを小さくする必要が
あることがわかる。
【００２２】ここでＮｔについて考察すると、Ｎｔは、 Ｎｔ＝Ｎｂ・ｔpoly＋Ｎｓｆ＋Ｎｓｂ と表すことができる。ここでＮｂはポリシリコン層のト
ラップ体積密度、ｔpolyはポリシリコン層の厚さ、Ｎｓ
ｂ，Ｎｓｆはそれぞれポリシリコンの裏，表での界面準
位密度を示している。この様子を模式的に示したのが図
３であり、ここではＴＦＴのドレイン近傍を示してい
る。
ラップ体積密度、ｔpolyはポリシリコン層の厚さ、Ｎｓ
ｂ，Ｎｓｆはそれぞれポリシリコンの裏，表での界面準
位密度を示している。この様子を模式的に示したのが図
３であり、ここではＴＦＴのドレイン近傍を示してい
る。
【００２３】図３に示すように、ＴＦＴのドレイン領域
１７の端近くでは、空乏層４０がチャネル領域１８に向
かって拡がっており、この空乏層中でリーク電流が発生
する。
１７の端近くでは、空乏層４０がチャネル領域１８に向
かって拡がっており、この空乏層中でリーク電流が発生
する。
【００２４】空乏層中でのリーク電流の発生中心とし
て、Ｓｉバルクトラップ（Ｎｂに対応）がこれまで主に
考えられてきたが、界面準位密度Ｎｓｆ，Ｎｓｂも重要
な発生中心であると考えられる。
て、Ｓｉバルクトラップ（Ｎｂに対応）がこれまで主に
考えられてきたが、界面準位密度Ｎｓｆ，Ｎｓｂも重要
な発生中心であると考えられる。
【００２５】Ｓｉと酸化膜との界面準位密度は、その界
面の形成法により変わることがよく知られており、Ｓｉ
を直接熱酸化した場合が最も小さく、ほぼ１０10／ｃｍ
2 程度である。一方Ｓｉ上にＣＶＤ法等によりＳｉＯ2
を形成した場合には、条件にもよるが、１０12／ｃｍ2
程度の値になるのが一般的である。
面の形成法により変わることがよく知られており、Ｓｉ
を直接熱酸化した場合が最も小さく、ほぼ１０10／ｃｍ
2 程度である。一方Ｓｉ上にＣＶＤ法等によりＳｉＯ2
を形成した場合には、条件にもよるが、１０12／ｃｍ2
程度の値になるのが一般的である。
【００２６】従来ＴＦＴを形成する場合、ＳｉＯ2 上に
ＣＶＤ法などによりＳｉ層を形成する方法がとられてい
て、ここでの界面準位密度は〜１０12／ｃｍ2 （１０
-12 ／ｃｍ2 またはそれよりやや小さい程度を示す。本
明細書中において同じ）と大きかった。これは一般的な
工程を用いている限りは避けることのできない問題であ
った。なぜなら、堆積したＳｉ層の下面（界面側）を熱
酸化などによって低界面準位密度化することが困難だか
らである。
ＣＶＤ法などによりＳｉ層を形成する方法がとられてい
て、ここでの界面準位密度は〜１０12／ｃｍ2 （１０
-12 ／ｃｍ2 またはそれよりやや小さい程度を示す。本
明細書中において同じ）と大きかった。これは一般的な
工程を用いている限りは避けることのできない問題であ
った。なぜなら、堆積したＳｉ層の下面（界面側）を熱
酸化などによって低界面準位密度化することが困難だか
らである。
【００２７】一方堆積したＳｉ層の表面を酸化すること
は容易なので、図３でいえばＮｓｂは容易に小さくでき
る。一方Ｎｓｆは通常は〜１０12／ｃｍ2 程度になる。
は容易なので、図３でいえばＮｓｂは容易に小さくでき
る。一方Ｎｓｆは通常は〜１０12／ｃｍ2 程度になる。
【００２８】バルク中のトラップ密度は、これまで種々
の解析が試みられているが、これもほぼ〜１０12／ｃｍ
2 （Ｎｂ×ｔpoly）程度かそれ以下と考えられている。
の解析が試みられているが、これもほぼ〜１０12／ｃｍ
2 （Ｎｂ×ｔpoly）程度かそれ以下と考えられている。
【００２９】そこで、界面準位密度の影響を調べるため
に、ポリシリコン活性層の両面を熱酸化したもの、片面
だけ酸化したもの、どちらも酸化しないものを準備し、
低電界領域での発生電流の解析から、ＮT を求めた。
に、ポリシリコン活性層の両面を熱酸化したもの、片面
だけ酸化したもの、どちらも酸化しないものを準備し、
低電界領域での発生電流の解析から、ＮT を求めた。
【００３０】その結果、 酸化なし ２．５×１０12／ｃｍ2 片面酸化 ９×１０11／ｃｍ2 両面酸化 １×１０10／ｃｍ2 という結果が得られた。透過電子顕微鏡観察の結果で
は、ポリシリコンのグレインが酸化によって特に影響を
受けているとは認められず、Ｎｂはほぼ一定である。
は、ポリシリコンのグレインが酸化によって特に影響を
受けているとは認められず、Ｎｂはほぼ一定である。
【００３１】この結果から明らかなように、酸化により
界面準位密度を減少させることが、ＮT を著しく減少さ
せることに直接的に効果がある。従ってこれによりＴＦ
Ｔのリーク電流を減少させることが可能になる。
界面準位密度を減少させることが、ＮT を著しく減少さ
せることに直接的に効果がある。従ってこれによりＴＦ
Ｔのリーク電流を減少させることが可能になる。
【００３２】本発明は以上のように詳細な検討を行った
結果なされたものであり、特にリーク電流を減少させる
ためには、上記のようにＴＦＴの界面準位密度を低く抑
えることが非常に重要であることを見い出した結果、完
成されたものである。
結果なされたものであり、特にリーク電流を減少させる
ためには、上記のようにＴＦＴの界面準位密度を低く抑
えることが非常に重要であることを見い出した結果、完
成されたものである。
【００３３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
【００３４】実施例１ 図４は本実施例のＴＦＴの構造を示す断面図であって
（ａ）はチャネルに平行な方向、（ｂ）はチャネルに垂
直な方向での断面図である。
（ａ）はチャネルに平行な方向、（ｂ）はチャネルに垂
直な方向での断面図である。
【００３５】本実施例のＴＦＴは、ゲート絶縁膜が１３
及び１３′の２層から構成されている。この内絶縁膜１
３′は、ＴＦＴのチャネル領域の酸化により形成された
ものである。
及び１３′の２層から構成されている。この内絶縁膜１
３′は、ＴＦＴのチャネル領域の酸化により形成された
ものである。
【００３６】即ち、本実施例のＴＦＴは、ゲート絶縁膜
上に活性層となるポリシリコン層を形成した薄膜トラン
ジスタにおいて、ポリシリコン層の表面、裏面及び側面
が、該ポリシリコン層の酸化によって形成された二酸化
シリコンで被われているものである。
上に活性層となるポリシリコン層を形成した薄膜トラン
ジスタにおいて、ポリシリコン層の表面、裏面及び側面
が、該ポリシリコン層の酸化によって形成された二酸化
シリコンで被われているものである。
【００３７】次に本実施例の薄膜トランジスタ１０の製
造方法を、製造工程（その１）を示す図５及び製造工程
（その２）を示す図６により説明する。
造方法を、製造工程（その１）を示す図５及び製造工程
（その２）を示す図６により説明する。
【００３８】まず、図５（ａ）に示す第１の工程を行
う。この工程では、少なくとも表面が絶縁性を有する基
板１１として、例えば酸化シリコン基板を用いる。
う。この工程では、少なくとも表面が絶縁性を有する基
板１１として、例えば酸化シリコン基板を用いる。
【００３９】化学的気相成長法（以下ＣＶＤ法と記す）
によって、この基板１１の上面に多結晶シリコン膜２１
を、例えば５０ｎｍの厚さに形成する。その後通常のホ
トリソグラフィーとエッチングとによって、上記多結晶
シリコン膜２１の図５（ａ）に２点鎖線で示す部分を除
去して、多結晶シリコンパターン２２，２３，２４を形
成する。
によって、この基板１１の上面に多結晶シリコン膜２１
を、例えば５０ｎｍの厚さに形成する。その後通常のホ
トリソグラフィーとエッチングとによって、上記多結晶
シリコン膜２１の図５（ａ）に２点鎖線で示す部分を除
去して、多結晶シリコンパターン２２，２３，２４を形
成する。
【００４０】続いて図５（ｂ）のように、例えばイオン
注入法によって、上記多結晶シリコンパターン２２〜２
４に二フッ化ホウ素（ＢＦ2 + ）を導入する。このとき
のイオン注入条件としては、例えばイオン注入エネルギ
ーを２０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2 に設定
する。そして、多結晶シリコンパターン２２をｐ型化し
て、ゲート電極１２を形成する。また上記同様にして、
多結晶シリコンパターン２３，２４をｐ型化し、ｐ+ ソ
ース・ドレイン取り出し電極２５，２６を形成する。
注入法によって、上記多結晶シリコンパターン２２〜２
４に二フッ化ホウ素（ＢＦ2 + ）を導入する。このとき
のイオン注入条件としては、例えばイオン注入エネルギ
ーを２０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2 に設定
する。そして、多結晶シリコンパターン２２をｐ型化し
て、ゲート電極１２を形成する。また上記同様にして、
多結晶シリコンパターン２３，２４をｐ型化し、ｐ+ ソ
ース・ドレイン取り出し電極２５，２６を形成する。
【００４１】次いで、例えば反応ガスにシランを用いた
低圧ＣＶＤ法によって、上記ゲート電極１２の表面と上
記ｐ+ ソース・ドレイン取り出し電極２５，２６の表面
とに酸化シリコン膜を、例えば３５ｎｍの厚さに形成す
る。更に絶縁性を向上させるために、８５０℃のドライ
酸化を行って、上記酸化シリコン膜の厚さを５ｎｍ程
度、更に厚くする。従って、厚さが４０ｎｍの酸化シリ
コン膜２７が形成される。上記ゲート電極１２上の酸化
シリコン膜２７は、ゲート絶縁膜１３になる。
低圧ＣＶＤ法によって、上記ゲート電極１２の表面と上
記ｐ+ ソース・ドレイン取り出し電極２５，２６の表面
とに酸化シリコン膜を、例えば３５ｎｍの厚さに形成す
る。更に絶縁性を向上させるために、８５０℃のドライ
酸化を行って、上記酸化シリコン膜の厚さを５ｎｍ程
度、更に厚くする。従って、厚さが４０ｎｍの酸化シリ
コン膜２７が形成される。上記ゲート電極１２上の酸化
シリコン膜２７は、ゲート絶縁膜１３になる。
【００４２】その後、通常のホトリソグラフィーとエッ
チングとによって、ｐ+ ソース・ドレイン取り出し電極
２５，２６上の酸化シリコン膜２７を一部除去して、コ
ンタクトホール２８，２９を形成する。これにより図５
（ｂ）の構造を得る。
チングとによって、ｐ+ ソース・ドレイン取り出し電極
２５，２６上の酸化シリコン膜２７を一部除去して、コ
ンタクトホール２８，２９を形成する。これにより図５
（ｂ）の構造を得る。
【００４３】次いで第２の工程を行う。この工程では、
図５（ｃ）に示す如く、低圧ＣＶＤ法によって、上記コ
ンタクトホール２８，２９の内部と上記ゲート絶縁膜１
３の表面と酸化シリコン膜２７の表面とに非晶質シリコ
ン膜３０を、例えば３０ｎｍの厚さに形成する。この成
膜条件としては、例えば成膜温度を４５０℃、成膜雰囲
気の圧力を０．６７ｋＰａに設定する。
図５（ｃ）に示す如く、低圧ＣＶＤ法によって、上記コ
ンタクトホール２８，２９の内部と上記ゲート絶縁膜１
３の表面と酸化シリコン膜２７の表面とに非晶質シリコ
ン膜３０を、例えば３０ｎｍの厚さに形成する。この成
膜条件としては、例えば成膜温度を４５０℃、成膜雰囲
気の圧力を０．６７ｋＰａに設定する。
【００４４】その後、６００℃で３０時間のアニール処
理（低温固相結晶化処理）を行って、非晶質シリコン膜
３０を結晶化し、ポリシリコン層１４を形成する。この
ポリシリコン層１４の結晶粒径は、例えば２μｍ程度の
径を有する。
理（低温固相結晶化処理）を行って、非晶質シリコン膜
３０を結晶化し、ポリシリコン層１４を形成する。この
ポリシリコン層１４の結晶粒径は、例えば２μｍ程度の
径を有する。
【００４５】次いで図６（ｄ）に示すように、通常のホ
トリソグラフィーとエッチングとによって、上記ポリシ
リコン層１４の２点鎖線で示す部分を除去し、残りのポ
リシリコン層１４で能動領域形成部１９を形成する。
トリソグラフィーとエッチングとによって、上記ポリシ
リコン層１４の２点鎖線で示す部分を除去し、残りのポ
リシリコン層１４で能動領域形成部１９を形成する。
【００４６】その後第３の工程を行う。この工程では、
まず図６（ｅ）に示すように、８５０℃のドライ酸化を
行って、上記能動領域形成部１９を酸化し、１０ｎｍ〜
２０ｎｍの厚さの酸化シリコン膜１５を形成する。従っ
て、この酸化により、能動領域形成部１９の膜厚は、１
０ｎｍ〜２０ｎｍになる。ここではドライ酸化を用いた
が、例えばウェット酸化によって酸化を行ってもよい。
まず図６（ｅ）に示すように、８５０℃のドライ酸化を
行って、上記能動領域形成部１９を酸化し、１０ｎｍ〜
２０ｎｍの厚さの酸化シリコン膜１５を形成する。従っ
て、この酸化により、能動領域形成部１９の膜厚は、１
０ｎｍ〜２０ｎｍになる。ここではドライ酸化を用いた
が、例えばウェット酸化によって酸化を行ってもよい。
【００４７】なおこの酸化によって、酸素がゲート酸化
膜１３中を拡散し、チャネルポリシリコンの下面を酸化
し、図６（ｅ）に示すとおり第２のゲート酸化膜１３′
が形成される。下面の酸化は初期のゲート酸化膜の膜厚
や、能動層の酸化量、また能動層の幅の相関で決まるの
が、能動層の幅が１μｍ以下であれば上記の条件でほぼ
界面準位を低下させるに十分な酸化ができる。
膜１３中を拡散し、チャネルポリシリコンの下面を酸化
し、図６（ｅ）に示すとおり第２のゲート酸化膜１３′
が形成される。下面の酸化は初期のゲート酸化膜の膜厚
や、能動層の酸化量、また能動層の幅の相関で決まるの
が、能動層の幅が１μｍ以下であれば上記の条件でほぼ
界面準位を低下させるに十分な酸化ができる。
【００４８】なお能動領域形成部１９の膜厚を薄くしす
ぎると（例えば５ｎｍ程度またはそれ以下にすると）、
ＯＮ抵抗が非常に大きくなるために、ＯＮ電流が非常に
流れ難くなる。このため、ＯＮ／ＯＦＦ比が大幅に低下
する。従って、ポリシリコン層１４よりなる能動領域形
成部１９は、最終的には例えば１０ｎｍ程度の厚さに形
成した。
ぎると（例えば５ｎｍ程度またはそれ以下にすると）、
ＯＮ抵抗が非常に大きくなるために、ＯＮ電流が非常に
流れ難くなる。このため、ＯＮ／ＯＦＦ比が大幅に低下
する。従って、ポリシリコン層１４よりなる能動領域形
成部１９は、最終的には例えば１０ｎｍ程度の厚さに形
成した。
【００４９】次いで図６（ｆ）に示すように、ゲート電
極１２の両側の能動領域形成部１９にソース・ドレイン
領域１６，１７を形成する。ソース・ドレイン領域１
６，１７を形成するには、まず通常のホトリソグラフィ
ーによって、ゲート電極１２上にイオン注入マスク（図
示せず）を形成する。その後通常のイオン注入法によっ
て、能動領域形成部１９に、例えばｐ型不純物を導入し
て、ソース・ドレイン領域１６，１７を形成する。上記
イオン注入条件としては、例えばｐ型不純物に二フッ化
ホウ素（ＢＦ2 + ）を用い、イオン注入エネルギーを１
０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2 〜５×１０14
／ｃｍ2 に設定する。上記ソース・ドレイン領域１６，
１７間の能動領域形成部１９、がチャネル領域１８にな
る。
極１２の両側の能動領域形成部１９にソース・ドレイン
領域１６，１７を形成する。ソース・ドレイン領域１
６，１７を形成するには、まず通常のホトリソグラフィ
ーによって、ゲート電極１２上にイオン注入マスク（図
示せず）を形成する。その後通常のイオン注入法によっ
て、能動領域形成部１９に、例えばｐ型不純物を導入し
て、ソース・ドレイン領域１６，１７を形成する。上記
イオン注入条件としては、例えばｐ型不純物に二フッ化
ホウ素（ＢＦ2 + ）を用い、イオン注入エネルギーを１
０ｋｅＶ、ドーズ量を１×１０14／ｃｍ2 〜５×１０14
／ｃｍ2 に設定する。上記ソース・ドレイン領域１６，
１７間の能動領域形成部１９、がチャネル領域１８にな
る。
【００５０】その後、図７に示すように配線工程を行
う。配線工程は、まず図７（Ａ）に示すとおり、例えば
ＣＶＤ法によって、酸化シリコン膜１５側の全面に層間
絶縁膜３１を形成する。この層間絶縁膜３１は、例えば
酸化シリコンよりなる。
う。配線工程は、まず図７（Ａ）に示すとおり、例えば
ＣＶＤ法によって、酸化シリコン膜１５側の全面に層間
絶縁膜３１を形成する。この層間絶縁膜３１は、例えば
酸化シリコンよりなる。
【００５１】次いで通常のホトリソグラフィーとエッチ
ングとによって、ソース・ドレイン取り出し電極２５，
２６上の層間絶縁膜３１と酸化シリコン膜２７とにコン
タクトホール３２，３３を形成する。
ングとによって、ソース・ドレイン取り出し電極２５，
２６上の層間絶縁膜３１と酸化シリコン膜２７とにコン
タクトホール３２，３３を形成する。
【００５２】続いて例えばイオン注入法によって、全面
に二フッ化ホウ素（ＢＦ2 + ）をイオン注入した後、１
０５０℃の温度雰囲気で１０秒間の急速加熱アニール
（ＲＴＡ）処理を行って、ソース・ドレイン領域１６，
１７を活性化する。
に二フッ化ホウ素（ＢＦ2 + ）をイオン注入した後、１
０５０℃の温度雰囲気で１０秒間の急速加熱アニール
（ＲＴＡ）処理を行って、ソース・ドレイン領域１６，
１７を活性化する。
【００５３】次いで図７（Ｂ）に示すように、例えばス
パッタ法によって、コンタクトホール３２，３３の内部
と層間絶縁膜３１の表面とに、例えば配線用金属膜３４
を形成する。この配線用金属膜３４は、例えばアルミニ
ウムまたはアルミニウム合金により形成する。
パッタ法によって、コンタクトホール３２，３３の内部
と層間絶縁膜３１の表面とに、例えば配線用金属膜３４
を形成する。この配線用金属膜３４は、例えばアルミニ
ウムまたはアルミニウム合金により形成する。
【００５４】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記配線用金属膜３４の２点鎖線で示
す部分を除去し、ｐ+ ソース・ドレイン取り出し電極２
５，２６に接続する金属配線３５，３６を形成する。
ングとによって、上記配線用金属膜３４の２点鎖線で示
す部分を除去し、ｐ+ ソース・ドレイン取り出し電極２
５，２６に接続する金属配線３５，３６を形成する。
【００５５】その後図７（Ｃ）に示す如く、例えばプラ
ズマＣＶＤ法によって、金属配線３５，３６側の全面
に、パッシベーション膜３７として、例えばプラズマ窒
化シリコン（ｐ−ＳｉＮ）膜を形成する。更に金属配線
３５，３６をシンター処理する。
ズマＣＶＤ法によって、金属配線３５，３６側の全面
に、パッシベーション膜３７として、例えばプラズマ窒
化シリコン（ｐ−ＳｉＮ）膜を形成する。更に金属配線
３５，３６をシンター処理する。
【００５６】上記製造方法では、薄膜トランジスタ１０
のチャネル長（Ｌ）の１／５以上の大きさでかつ同薄膜
トランジスタ１０のチャネル幅（Ｗ）の１／３以上の大
きさの粒径を有するポリシリコン層１４を形成した後、
そのポリシリコン層１４の表面を酸化して、当該ポリシ
リコン層１４の膜厚を薄くしたので、大粒径でかつ薄い
多結晶シリコン膜１４が得られる。
のチャネル長（Ｌ）の１／５以上の大きさでかつ同薄膜
トランジスタ１０のチャネル幅（Ｗ）の１／３以上の大
きさの粒径を有するポリシリコン層１４を形成した後、
そのポリシリコン層１４の表面を酸化して、当該ポリシ
リコン層１４の膜厚を薄くしたので、大粒径でかつ薄い
多結晶シリコン膜１４が得られる。
【００５７】更にポリシリコン層１４の下部表面も熱酸
化されるので、界面準位密度を十分に下げることができ
る。
化されるので、界面準位密度を十分に下げることができ
る。
【００５８】このポリシリコン層１４で能動領域形成部
１９を形成したことにより、ＴＦＴのオフ電流を減少で
き、また、移動度も大きな優れた特性のＴＦＴが実現で
きる。
１９を形成したことにより、ＴＦＴのオフ電流を減少で
き、また、移動度も大きな優れた特性のＴＦＴが実現で
きる。
【００５９】図８は上記の方法で作成したＰＭＯＳＴＦ
Ｔの特性の例を示す。ＴＦＴのチャネル幅Ｗ，チャネル
長Ｌはそれぞれ０．５，０．７μｍであり、能動層の酸
化を行ったもの（Ｉで示す）と行わなかったもの（IIで
示す）との比較を示している。
Ｔの特性の例を示す。ＴＦＴのチャネル幅Ｗ，チャネル
長Ｌはそれぞれ０．５，０．７μｍであり、能動層の酸
化を行ったもの（Ｉで示す）と行わなかったもの（IIで
示す）との比較を示している。
【００６０】図８から明らかなように、能動層の酸化を
行い界面準位密度を減少させたＴＦＴでは、グラフＩの
とおりオフ電流（Ｖｇ＝０Ｖ）で２桁以上の減少が実現
できている。またスイッチング特性も急峻になってい
る。
行い界面準位密度を減少させたＴＦＴでは、グラフＩの
とおりオフ電流（Ｖｇ＝０Ｖ）で２桁以上の減少が実現
できている。またスイッチング特性も急峻になってい
る。
【００６１】図９は、上記の方法で形成した２種類の大
きさのＴＦＴの特性の例を示している。この場合は、Ｗ
＝１０μｍの場合（グラフＩａ）とＷ＝０．５μｍの場
合（グラフＩｂ）とを比較しているが、Ｗ＝１０μｍの
場合、Ｉａで示すようにオフ電流の減少が必ずしも十分
にならない傾向がある。これはＷが広いために、能動層
の下面の酸化が十分でなかったためであると考えられ
る。
きさのＴＦＴの特性の例を示している。この場合は、Ｗ
＝１０μｍの場合（グラフＩａ）とＷ＝０．５μｍの場
合（グラフＩｂ）とを比較しているが、Ｗ＝１０μｍの
場合、Ｉａで示すようにオフ電流の減少が必ずしも十分
にならない傾向がある。これはＷが広いために、能動層
の下面の酸化が十分でなかったためであると考えられ
る。
【００６２】このことを更に系統的に示したのが、図１
０である。図１０はＴＦＴのオン電流とオフ電流とを、
ポリシリコン層の酸化量に対して示したものである。ポ
リシリコン層の酸化前の厚さは３０ｎｍであり、酸化に
よって減少した後の膜厚を横軸下段に、酸化量を上段に
示している。
０である。図１０はＴＦＴのオン電流とオフ電流とを、
ポリシリコン層の酸化量に対して示したものである。ポ
リシリコン層の酸化前の厚さは３０ｎｍであり、酸化に
よって減少した後の膜厚を横軸下段に、酸化量を上段に
示している。
【００６３】Ｉｏｎは、ドレイン電圧、ゲート電圧−
３．３Ｖでの値である。またＩｏｆｆは、それぞれ−
３．３Ｖ、０Ｖでの値である。
３．３Ｖでの値である。またＩｏｆｆは、それぞれ−
３．３Ｖ、０Ｖでの値である。
【００６４】これから明らかなように、Ｗ＝１０μｍで
は、酸化量に対してＩｏｆｆの減少はなだらかで、大幅
な改善にはなっていない。Ｗ＝０．５μｍでは、Ｉｏｆ
ｆは酸化とともに大きく減少してゆく。但し、酸化量が
大きくなり過ぎた（２４ｎｍ酸化された）場合は、チャ
ネルポリＳｉが一部消失してしまって、Ｉｏｎも減少し
バラツキも大きくなってしまった。
は、酸化量に対してＩｏｆｆの減少はなだらかで、大幅
な改善にはなっていない。Ｗ＝０．５μｍでは、Ｉｏｆ
ｆは酸化とともに大きく減少してゆく。但し、酸化量が
大きくなり過ぎた（２４ｎｍ酸化された）場合は、チャ
ネルポリＳｉが一部消失してしまって、Ｉｏｎも減少し
バラツキも大きくなってしまった。
【００６５】上記の結果と、酸化のメカニズムとを合わ
せて考えると、次のようなことがいえる。
せて考えると、次のようなことがいえる。
【００６６】図１１に示すような基板１０３上のＳｉＯ
2 １０２上に形成されたポリシリコン１０１を酸化する
場合、ポリシリコン１０１下面の酸化は、ＳｉＯ2 １０
２中を拡散してきた酸素がポリＳｉ層１０１の下面に到
達し行われるので、ポリシリコンのパターンエッヂ近く
の方が酸化が容易に進む。酸化途中を示す図１２のよう
に、酸化は、一般に知られているようにくさび状に起こ
り、このくさび状の領域１０５をバーズビークと呼ぶ。
十分な酸化後の構造を図１３に示す。
2 １０２上に形成されたポリシリコン１０１を酸化する
場合、ポリシリコン１０１下面の酸化は、ＳｉＯ2 １０
２中を拡散してきた酸素がポリＳｉ層１０１の下面に到
達し行われるので、ポリシリコンのパターンエッヂ近く
の方が酸化が容易に進む。酸化途中を示す図１２のよう
に、酸化は、一般に知られているようにくさび状に起こ
り、このくさび状の領域１０５をバーズビークと呼ぶ。
十分な酸化後の構造を図１３に示す。
【００６７】バーズビークの長さをｘ（図１２参照）と
すると、ｘは酸化膜１０２の厚さｔ102 、酸化温度、酸
化時間等の関数となる。
すると、ｘは酸化膜１０２の厚さｔ102 、酸化温度、酸
化時間等の関数となる。
【００６８】本発明の効果を良好に得るには、バーズビ
ーク１０５の長さｘは、ポリＳｉ能動層の幅Ｗの１／２
以上であることが望ましい。
ーク１０５の長さｘは、ポリＳｉ能動層の幅Ｗの１／２
以上であることが望ましい。
【００６９】例えばｔ102 が３５ｎｍの場合、８００℃
の酸化（Ｓｉ基板上２０ｎｍ）ではｘはほぼ０．４μｍ
程度になる。従ってＷとしては０．８μｍ程度以下とい
うことになる。ｔ102 が１０ｎｍの場合にはｘは０．１
μｍ程度なのでＷ＝０．２μｍということになる。
の酸化（Ｓｉ基板上２０ｎｍ）ではｘはほぼ０．４μｍ
程度になる。従ってＷとしては０．８μｍ程度以下とい
うことになる。ｔ102 が１０ｎｍの場合にはｘは０．１
μｍ程度なのでＷ＝０．２μｍということになる。
【００７０】ｔ102 、酸化条件、Ｗに関しては素子及び
プロセスの設計上決定される問題であるが、高温長時間
の熱処理を極力少なくしたいＬＳＩプロセスの中では、
特にＷの幅を小さくして、少ない酸化でポリＳｉ層の下
面が酸化されるようにするのが望ましく、Ｗ＝１．０μ
ｍ以下が実用的に使われる範囲といえる。
プロセスの設計上決定される問題であるが、高温長時間
の熱処理を極力少なくしたいＬＳＩプロセスの中では、
特にＷの幅を小さくして、少ない酸化でポリＳｉ層の下
面が酸化されるようにするのが望ましく、Ｗ＝１．０μ
ｍ以下が実用的に使われる範囲といえる。
【００７１】従って図１０に示すように、ｘよりもはる
かに大きいＷ＝１０μｍというＴＦＴでは特性改善が不
十分であるが、Ｗ＝０．５μｍでは大幅な改善ができて
いる。
かに大きいＷ＝１０μｍというＴＦＴでは特性改善が不
十分であるが、Ｗ＝０．５μｍでは大幅な改善ができて
いる。
【００７２】更にＷを小さくすることの効果としては、
界面準位やバルクトラップを不活性化する水素が、Ｓｉ
中に比べ、ＳｉＯ2 中を容易に拡散するため、Ｗが小さ
い方が、下層のＳｉＯ2 を通ってポリＳｉ中や下層界面
に水素が到達しやすくなることが考えられる。従ってＷ
の小さいＴＦＴではより効果的にトラップの水素による
不活性化が行われると考えられる。
界面準位やバルクトラップを不活性化する水素が、Ｓｉ
中に比べ、ＳｉＯ2 中を容易に拡散するため、Ｗが小さ
い方が、下層のＳｉＯ2 を通ってポリＳｉ中や下層界面
に水素が到達しやすくなることが考えられる。従ってＷ
の小さいＴＦＴではより効果的にトラップの水素による
不活性化が行われると考えられる。
【００７３】
【発明の効果】本発明によれば、リーク電流を低減し
た、特性の良好な薄膜トランジスタ及びその製造方法を
提供することができる。
た、特性の良好な薄膜トランジスタ及びその製造方法を
提供することができる。
【図１】本発明の構成について説明するための図で、薄
膜トランジスタの概略構成断面図である。
膜トランジスタの概略構成断面図である。
【図２】リーク電流特性（ドレイン電流とリーク電流と
の関係）を示す図である。
の関係）を示す図である。
【図３】界面準位密度の模式的説明図である。
【図４】実施例１のＴＦＴを断面図で示すものである。
【図５】実施例１のＴＦＴの製造工程（その１）を示す
図である。
図である。
【図６】実施例１のＴＦＴの製造工程（その２）を示す
図である。
図である。
【図７】実施例１における配線の製造工程を示す図であ
る。
る。
【図８】実施例１のＴＦＴの特性例を示す図である。
【図９】実施例１のＴＦＴの特性例を示す図である。
【図１０】ポリシリコンの酸化量とオン電流、オフ電流
との関係を示す図である。
との関係を示す図である。
【図１１】酸化メカニズムの作用説明図である。
【図１２】酸化メカニズムの作用説明図である。
【図１３】酸化メカニズムの作用説明図である。
１０ 薄膜トランジスタ １３ 絶縁膜（ゲート絶縁膜） １３′ 活性層の酸化によって形成された酸化シリコン １４ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/316 H01L 21/336
Claims (5)
- 【請求項１】ゲート絶縁膜上に活性層となるポリシリコ
ン層を形成した薄膜トランジスタにおいて、前記ポリシリコン層 の表面、裏面及び側面が、前記ポリ
シリコン層の酸化によって形成された二酸化シリコンで
被われていることを特徴とする薄膜トランジスタ。 - 【請求項２】ゲート絶縁膜上に活性層となるポリシリコ
ン層を形成した薄膜トランジスタにおいて、前記ポリシリコン層は、ソース・ドレイン領域を有し、 前記ポリシリコン層の 表面、裏面及び側面が、前記ポリ
シリコン層の酸化によって形成された二酸化シリコンで
被われていることを特徴とする薄膜トランジスタ。 - 【請求項３】半導体基板上にゲート電極、ゲート絶縁膜
膜、活性層となるポリシリコン層を順次形成した薄膜ト
ランジスタにおいて、前記ポリシリコン層の 表面、裏面及び側面が、前記ポリ
シリコン層の酸化によって形成された二酸化シリコンで
被われていることを特徴とする薄膜トランジスタ。 - 【請求項４】ゲート絶縁膜上に、薄膜トランジスタのチ
ャネル領域の幅が１μｍ以下となるようにパターニング
したポリシリコン層を形成し、 前記ポリシリコン層を熱酸化することによって、前記ポ
リシリコン層の表面、裏面及び側面を二酸化シリコンで
被うことを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】ゲート絶縁膜上に、薄膜トランジスタのチ
ャネル長（Ｌ）の１／５以上の大きさでかつ同薄膜トラ
ンジスタのチャネル幅（Ｗ）の１／３以上の大きさの粒
径を 有するポリシリコン層を形成し、 前記ポリシリコン層を熱酸化することによって、前記ポ
リシリコン層の表面、裏面及び側面を二酸化シリコンで
被うことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18579792A JP3208604B2 (ja) | 1992-06-20 | 1992-06-20 | 薄膜トランジスタ及びその製造方法 |
| KR1019930011152A KR940006273A (ko) | 1992-06-20 | 1993-06-18 | 스태틱램(sram) 장치 및 그 제조방법 |
| US08/227,343 US5498557A (en) | 1992-06-20 | 1994-04-14 | Method of making SRAM to improve interface state density utilizing PMOS TFT |
| US08/389,729 US5518939A (en) | 1992-06-20 | 1995-02-15 | Method and apparatus for static RAM |
| US08/412,601 US5506435A (en) | 1992-06-20 | 1995-03-29 | Static ram having an active area with a tapered bottom surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18579792A JP3208604B2 (ja) | 1992-06-20 | 1992-06-20 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065860A JPH065860A (ja) | 1994-01-14 |
| JP3208604B2 true JP3208604B2 (ja) | 2001-09-17 |
Family
ID=16177062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18579792A Expired - Lifetime JP3208604B2 (ja) | 1992-06-20 | 1992-06-20 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208604B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451381B1 (ko) * | 1998-07-30 | 2005-06-01 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| KR100498629B1 (ko) * | 1998-12-16 | 2005-09-20 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의제조방법 |
-
1992
- 1992-06-20 JP JP18579792A patent/JP3208604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065860A (ja) | 1994-01-14 |
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