JPH05102483A

JPH05102483A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JPH05102483A
Application number: JP26226391A
Authority: JP
Inventors: Toru Ueda; 徹上田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-10-09
Filing date: 1991-10-09
Publication date: 1993-04-23
Anticipated expiration: 2013-03-25
Also published as: JP2731056B2

Abstract

(57)【要約】（修正有）【目的】薄膜トランジスタにおいて不純物が注入され
る部分の濃度制御性が損なわれず、しかもオン電流を低
下させることなくオフ電流を低減してオン・オフ電流比
を高くする。【構成】半導体層２のチャネル領域９部分に酸化を行
って、ソース領域１０ａ及びドレイン領域１０ｂをチャ
ネル領域より厚肉にする。その結果不純物が注入される
ソース領域１０ａ及びドレイン領域１０ｂの濃度制御性
が損なわれることはない。また半導体層２を予め厚く形
成しておけば結晶性は良好となる。またチャネル領域９
を酸化により薄肉化するため、半導体層２全体の結晶性
は損なわれずオン電流は増大する。ソース領域１０ａ及
びドレイン領域１０ｂは厚肉のまま残されるので、それ
ら領域の抵抗は十分に低くなる結果オン電流は低下し難
い。チャネル領域９が薄肉化されるのでオフ電流は低減
され、さらに半導体層２がＬＤＤ構造により一層低減さ
れ、オン・オフ電流比を高くできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子、或はスタティックＲＡＭ（ＳＲＡＭ）のメ
モリセル内の負荷素子等に用いられる薄膜トランジスタ
（以下では、ＴＦＴと称す）及びその製造方法に関す
る。

【０００２】

【従来の技術】上記ＴＦＴとして、図５又は図６に示す
ものが知られている。図５に示すＴＦＴは、絶縁性基板
３１の上にポリシリコンからなる半導体層３２が形成さ
れている。この半導体層３２は、３つの帯状領域に区分
され、両端部がＮ⁺のソース・ドレイン領域４０ａ、４
０ｂとなっており、その間がチャネル領域３９となって
いる。上記半導体層３２が形成された基板３１の上に
は、２箇所に設けたコンタクトホール３７ａ、３７ｂを
除く全面にわたりゲート絶縁膜３３が形成され、このゲ
ート絶縁膜３３の上であって、前記チャネル領域３９の
上方部分にはゲート電極３４が形成されている。

【０００３】この状態の基板３１の上には、前記コンタ
クトホール３７ａ、３７ｂを除いて層間絶縁膜３６が形
成されている。コンタクトホール３７ａ、３７ｂは、層
間絶縁膜３６及び上記ゲート絶縁膜３３を貫通してい
る。層間絶縁膜３６の上には、コンタクトホール３７
ａ、３７ｂに一部充填して電極３８ａ、３８ｂが或る範
囲に形成されている。

【０００４】一方、図６に示すＴＦＴは、半導体層３２
を除いて図５のものと同様に形成されており、異なって
いる半導体層３２の部分は次のようになっている。即
ち、半導体層３２のゲート電極３４と対向する中央部に
形成されたチャネル領域３９と左端部にあるＮ⁺のソー
ス領域４０ａとの間に、ソース領域４０ａよりも不純物
濃度が低いＮ^-の低濃度ソース領域４１ａが形成され、
チャネル領域３９と右端部にあるＮ⁺のドレイン領域４
０ｂとの間に、ドレイン領域４０ｂよりも不純物濃度が
低いＮ^-の低濃度ドレイン領域４１ｂが形成された、い
わゆるＬＤＤ構造となっている。

【０００５】ところで、ＴＦＴは、リーク電流（オフ電
流）が小さく、オン電流が大きいという特性、即ちオン
・オフ電流比が高いことが要求される。

【０００６】その理由は、液晶表示装置に用いた場合に
は、短時間に絵素電極へ電荷を充電する必要がある為に
大きなオン電流が、また充電された電荷を１フレームの
間保持する必要がある為に低いオフ電流が要求されるか
らである。また、ＳＲＡＭに用いた場合には、消費電流
を低減する為に低オフ電流が、また耐ノイズ性や耐放射
線性を良くしてメモリセルを安定化させる為に大きなオ
ン電流が要求されるからである。

【０００７】上述したオン・オフ電流比を高くする手法
としては、従来、以下のように行われていた。例えば、
ポリシリコンＴＦＴの場合、オン電流の増大について
は、結晶粒径を拡大する等して結晶性を改善することに
より行っている。一方のオフ電流の低減については、図
５の半導体層３２を薄膜化してチャネル領域３９を薄く
することにより、或は図６のように半導体層３２をＬＤ
Ｄ構造とすることにより行っている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た半導体層の薄膜化やＬＤＤ構造化による場合には、オ
ン電流の低下が招来されて、高いオン・オフ比を得るこ
とが出来ないという問題があった。

【０００９】即ち、前者の半導体層の薄膜化による場合
は、半導体層が薄くなることにより結晶粒径の拡大化を
余り期待できず、結晶性を改善できにくくオン電流の増
大化を余り図れないでいた。加えて、ソース・ドレイン
領域も薄くなることにより、ソース・ドレイン領域の抵
抗が増加し、ＴＦＴがオン状態の時、ソース・ドレイン
領域の抵抗で電流が制限され、オン電流が低くなってい
た。

【００１０】一方、後者のＬＤＤ構造化による場合は、
オフ電流を低くするためには、前記Ｎ^-の低濃度ソース
領域４１ａ及び低濃度ドレイン領域４１ｂの不純物濃度
を低減すること、或は両領域４１ａ及び４１ｂの長さ
（ＬＮ^-）を長くすることが必要となるが、いずれの場
合もオフ電流を低くできるもののオン電流も低下し、十
分に高いオン・オフ電流比を得ることが困難であった。

【００１１】また、ＬＤＤ構造化に加えて半導体層を薄
膜化する場合には、ＴＦＴ特性を左右する低濃度ソース
領域４１ａ及び低濃度ドレイン領域４１ｂの濃度制御性
が損なわれるという別の問題もあった。その理由は、イ
オン注入による拡散においては、注入すべき半導体層の
厚さに比べ、イオン注入の飛程（Ｒｐ）のバラツキの方
が大きくなってしまい、濃度制御性が損なわれるからで
ある。

【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、濃度制御性が損なわれる
ことがなく、またオン電流を低下させることなくオフ電
流を低減することによりオン・オフ電流比を高めること
ができる薄膜トランジスタ及びその製造方法を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上に半導体層、ゲート絶縁膜及びゲー
ト電極がこの順に、又は逆の順に積層形成され、該半導
体層の３つに区分された帯状領域の中央部がチャネル領
域となっており、両側の一方がソース領域、他方がドレ
イン領域となった薄膜トランジスタにおいて、該半導体
層のソース領域及びドレイン領域の厚さがチャネル領域
の厚さよりも厚く、かつ、ソース領域及びドレイン領域
のそれぞれがチャネル領域側を低濃度不純物領域とし、
反対側を高濃度不純物領域とした２つの領域を有してお
り、そのことにより上記目的が達成される。

【００１４】また、本発明の薄膜トランジスタの製造方
法は、絶縁性基板上に半導体層、ゲート絶縁膜及びゲー
ト電極がこの順に、又は逆の順に積層形成され、該半導
体層の３つに区分された帯状領域の中央部がチャネル領
域となっており、両側の一方がソース領域、他方がドレ
イン領域となった薄膜トランジスタの製造方法におい
て、半導体層を形成する工程と、形成された半導体層の
チャネル領域のみを選択酸化する工程と、該チャネル領
域に形成された酸化膜をマスクとして不純物を低濃度で
注入し、チャネル領域の両側の半導体層部分の一方にソ
ース領域を、他方にドレイン領域を形成する工程と、該
ソース領域及び該ドレイン領域それぞれのチャネル領域
側を低濃度不純物領域として残した状態で、該低濃度不
純物領域の外側に不純物を高濃度で注入して高濃度不純
物領域を形成する工程と、を含んでおり、そのことによ
り上記目的が達成される。

【００１５】

【作用】本発明にあっては、半導体層のチャネル領域相
当部分に酸化を施して、半導体層のソース領域及びドレ
イン領域をチャネル領域よりも厚肉となす。よって、不
純物注入が行われるソース領域及びドレイン領域が厚い
ので、濃度制御性が損なわれることがない。また、予め
半導体層を厚く形成しておくと、半導体層は良好な結晶
状態となる。また、チャネル領域の薄肉化を酸化により
行うので、半導体層全体の結晶性が損なわれない。これ
によりオン電流が大きくなる。更に、ソース領域及びド
レイン領域は厚肉のまま残されるので、ソース領域及び
ドレイン領域の抵抗は十分に低い状態となる。これによ
り、オン電流が低くなり難い。

【００１６】一方、チャネル領域が薄肉となっているの
で、オフ電流は低減される。更に、オフ電流は、半導体
層がＬＤＤ構造とされることで、より低減される。この
ため、オン・オフ電流比を高くすることができる。

【００１７】

【実施例】以下、本発明の実施例について説明する。

【００１８】（実施例１）図１に本実施例の薄膜トラン
ジスタを示す。この薄膜トランジスタは、絶縁性基板１
の上にポリシリコンからなる半導体層２が形成されてい
る。この半導体層２は３つに区分された帯状領域を有
し、両端部の一方が厚肉のソース領域１０ａ、他方が厚
肉のドレイン電極１０ｂとなっており、その間が薄肉の
チャネル領域９となっている。更に、ソース領域１０ａ
とドレイン電極１０ｂとは、それぞれ２つの帯状領域に
分かれていて、チャネル領域９側に低濃度不純物領域１
１ａ、１１ｂが、逆の外側に高濃度不純物領域１２ａ、
１２ｂが形成されている。

【００１９】上記半導体層２が形成された基板１の上に
は、２箇所に設けたコンタクトホール７ａ、７ｂを除く
全面にわたりゲート絶縁膜３が形成され、このゲート絶
縁膜３の上であって、前記チャネル領域９の上方部分に
はゲート電極４が、チャネル領域９よりも広い範囲にわ
たり形成されている。

【００２０】この状態の基板１の上には、前記コンタク
トホール７ａ、７ｂを除いて層間絶縁膜６が形成されて
いる。コンタクトホール７ａ、７ｂは、層間絶縁膜６及
び上記ゲート絶縁膜３を貫通している。層間絶縁膜６の
上には、コンタクトホール７ａ、７ｂに一部充填して電
極８ａ、８ｂが或る範囲に形成されている。

【００２１】次に、この構造の薄膜トランジスタの製造
方法を図２に基づいて説明する。先ず、図２（ａ）に示
すように、絶縁性基板１上にポリシリコンからなる半導
体層２を形成する。絶縁性基板１としては、例えば石英
やＳｉＯ₂、Ｓｉ₃Ｎ₄等の絶縁膜で覆われたＳｉ基板を
用いた。この上の半導体層２は、例えば原料ガスとして
のＳｉ₂Ｈ₆（ジシラン）にＮ₂を加えたものを用い、か
つ、減圧ＣＶＤ法を使用し、４７０°Ｃの温度、５０Ｐ
ａの圧力で１０００オングストロームの非晶質シリコン
を堆積した後、熱処理して多結晶化させ形成する。熱処
理は、例えば温度を６００°Ｃ、雰囲気をＮ₂とした熱
処理炉の中で２４時間アニールすることにより行った。
続いて、多結晶化した半導体層２を、一般的な手法を用
いて、島状に加工する。なお、非晶質シリコンの形成に
は、プラズマＣＶＤ法やスパッタリング法を使用しても
良い。また、多結晶化はレーザーアニール法を用いても
良い。ところで、半導体層２は、その結晶性が非晶質
シリコンの膜厚が厚い程良好であるので、厚く形成す
る。

【００２２】次に、図２（ｂ）に示すように半導体層２
が形成された基板１上に、シリコン酸化膜（ＳｉＯ₂）
２１及びシリコン窒化膜（Ｓｉ₃Ｎ₄）２２をこの順に形
成する。シリコン酸化膜２１及びシリコン窒化膜２２は
各々、例えば減圧ＣＶＤ法で２１０オングストローム、
４００オングストローム堆積した。

【００２３】次いで、上側のシリコン窒化膜２２のみに
対し前記チャネル領域９を形成すべき部分をエッチング
して除去し、その後９５０°ＣのドライＯ₂（酸素）を
使用して酸化を行い、図２（ｃ）に示すように、シリコ
ン窒化膜２２で覆われていない半導体層２部分を薄肉に
してチャネル領域９を形成すると共に、そのチャネル領
域９の上方に厚肉のポリシリコン酸化膜２３を形成す
る。これにより形成されたポリシリコン酸化膜２３は、
厚みが１６００オングストローム、残ったシリコン酸化
膜２１は厚みが２００オングストロームである。この酸
化のとき、シリコン窒化膜２２は酸化を抑止するので、
半導体層２のシリコン窒化膜２２で覆われていない部分
のみ酸化されていき、薄肉のチャネル領域９を形成でき
る。

【００２４】次いで、図２（ｄ）に示すようにシリコン
窒化膜２２のみを、例えば熱リン酸により除去したあ
と、チャネル領域９の上に形成した上記ポリシリコン酸
化膜２３をマスクとして、例えばリン（Ｐ⁺）を半導体
層２にイオン注入する。イオン注入条件としては、例え
ば電圧を４０ｋｅＶとし、イオンの注入密度を２×１０
¹³ｃｍ^-2とした。半導体層２のイオン注入された部分が
ソース領域１０ａとドレイン領域１０ｂとなる。

【００２５】次いで、図２（ｅ）に示すように、ポリシ
リコン酸化膜２３を有するシリコン酸化膜２１をエッチ
ング等にて除去した後、基板１の上に、例えばＳｉＯ₂
からなるゲート絶縁膜３を、ＣＶＤ法により１０００オ
ングストロームの厚みに形成し、そのゲート絶縁膜３の
上であって、チャネル領域９が形成された上方部分に、
前記ソース領域１０ａとドレイン領域１０ｂそれぞれの
一部の上方を覆って、リン（Ｐ）をドープしたポリシリ
コンからなるゲート電極４を、例えば４５００オングス
トローム程度形成する。続いて、このゲート電極４をマ
スクとして、前記半導体層２にリン（Ｐ⁺）をイオン注
入する。イオン注入条件としては、例えば電圧を１００
ｋｅＶとし、イオンの注入密度を１×１０¹⁵ｃｍ^-2とし
た。この注入により、ソース領域１０ａとドレイン領域
１０ｂそれぞれの外側部分に高濃度不純物領域１２ａ、
１２ｂが形成され、前記ゲート電極４で覆われた部分が
低濃度不純物領域１１ａ、１１ｂとして残る。更に、両
低濃度不純物領域１１ａ、１１ｂで挟まれた部分が、チ
ャネル領域９として残る。このとき、ゲート電極４の下
方には、両低濃度不純物領域１１ａ、１１ｂと、チャネ
ル領域９とが存在する。

【００２６】次いで、図１に示すように、基板１上に層
間絶縁膜６を、例えばＣＶＤ法により６０００オングス
トロームの厚みに形成した後、不純物活性化の為の熱処
理を施した。熱処理条件としては、例えば温度を９５０
°Ｃとした窒素雰囲気中で３０分間加熱することにより
行った。その後、層間絶縁膜６及びゲート絶縁膜３を貫
通し、ソース領域１０ａ及びドレイン領域１０ｂに達す
るように、２箇所にコンタクトホール７ａ、７ｂを開口
した後、Ａｌ等からなる導電材料をコンタクトホール７
ａ、７ｂに一部充填して電極８ａ、８ｂを形成した。

【００２７】したがって、このように構成された薄膜ト
ランジスタにおいては、半導体層２のチャネル領域９相
当部分に酸化が施されて、半導体層２のソース領域１０
ａ及びドレイン領域１０ｂがチャネル領域９よりも厚肉
となっている。よって、不純物注入が行われるソース領
域１０ａ及びドレイン領域１０ｂが厚いので、濃度制御
性が損なわれることがない。また、予め半導体層２を厚
く形成しておくと、半導体層２は良好な結晶状態とな
る。また、チャネル領域９の薄肉化を酸化により行うの
で、半導体層２全体の結晶性が損なわれない。これによ
りオン電流が大きくなる。更に、ソース領域１０ａ及び
ドレイン領域１０ｂは厚肉のまま残されるので、ソース
領域１０ａ及びドレイン領域１０ｂの抵抗は十分に低い
状態となる。これにより、オン電流が低くなり難い。

【００２８】一方、チャネル領域９が薄肉となっている
ので、オフ電流は低減される。更に、オフ電流は、半導
体層２がＬＤＤ構造とされることで、より低減される。
このため、オン・オフ電流比を高くすることができる。

【００２９】（実施例２）図３に本発明の他の実施例を
示す。本実施例は、実施例１の場合とは逆に、ゲート電
極４上にゲート絶縁膜３を介して半導体層２が設けられ
た構造としてある。かかる構造の薄膜トランジスタの製
造方法を、図４に基づいて説明する。

【００３０】先ず、図４（ａ）に示すように絶縁性基板
１上の所定範囲に、リンがドープされたポリシリコンか
らなるゲート電極４を形成し、ゲート電極４が形成され
た基板１上の全面にゲート絶縁膜３を形成する。ゲート
電極４の形成は、例えばリンをドープしたポリシリコン
を４５００オングストローム堆積して行い、ゲート絶縁
膜３の形成は、例えばＣＶＤ法によりＳｉＯ₂を１００
０オングストローム堆積して行った。

【００３１】次いで、図４（ｂ）に示すように基板１の
上にポリシリコンからなる半導体層２を形成する。この
半導体層２は、実施例１と同様にして形成する。即ち、
原料ガスとしてのＳｉ₂Ｈ₆（ジシラン）にＮ₂を加えた
ものを用い、かつ、減圧ＣＶＤ法を使用し、４７０°Ｃ
の温度、５０Ｐａの圧力で１０００オングストロームの
非晶質シリコンを堆積した後、熱処理して多結晶化させ
形成する。熱処理条件としては、例えば温度を６００°
Ｃ、雰囲気をＮ₂とした熱処理炉の中で２４時間アニー
ルすることにより行った。続いて、多結晶化した半導体
層２を、一般的な手法を用いて、島状に加工する。な
お、非晶質シリコンの形成には、プラズマＣＶＤ法やス
パッタリング法を使用しても良い。また、多結晶化はレ
ーザーアニール法を用いても良い。

【００３２】次いで、同図に示すように、半導体層２の
チャネル領域９相当部分を薄肉化する。この薄肉化は、
実施例１と同様に行う。即ち、半導体層２が形成された
基板１上に、シリコン酸化膜（ＳｉＯ₂）２１及び図示
しないシリコン窒化膜（Ｓｉ₃Ｎ₄）をこの順に形成し、
上側のシリコン窒化膜のみに対してチャネル領域９を形
成すべき部分をエッチングして除去し、その後９５０°
ＣのドライＯ₂（酸素）を使用して酸化を行い、シリコ
ン窒化膜で覆われていない半導体層２部分を薄肉にして
チャネル領域９を形成する。このとき、チャネル領域９
の上方には、厚肉のポリシリコン酸化膜２３が形成され
る。

【００３３】次いで、上側のシリコン窒化膜のみを熱リ
ン酸を用いて除去した後、上記ポリシリコン酸化膜２３
をマスクとして、半導体層２にリン（Ｐ⁺）をイオン注
入し、ソース領域１０ａとドレイン領域１０ｂを形成す
る。残った部分が前記チャネル領域９となる。イオン注
入条件としては、例えば電圧を４０ｋｅＶとし、イオン
の注入密度を２×１０¹³ｃｍ^-2とした。

【００３４】次いで、図４（ｃ）に示すように、ポリシ
リコン酸化膜２３を有するシリコン酸化膜２１の上に、
レジスト２４をパターン形成し、このレジスト２４をマ
スクとしてリン（Ｐ⁺）をソース領域１０ａとドレイン
領域１０ｂにイオン注入する。イオン注入条件として
は、例えば電圧を４０ｋｅＶとし、イオンの注入密度を
１×１０¹⁵ｃｍ^-2とした。これにより、ソース領域１０
ａとドレイン領域１０ｂの外側部分に高濃度不純物領域
１２ａ、１２ｂが形成される。ソース領域１０ａ及びド
レイン領域１０ｂのレジスト２４にて覆われた部分に
は、低濃度不純物領域１１ａ、１１ｂが残る。更に、両
低濃度不純物領域１１ａ、１１ｂで挟まれた部分にはチ
ャネル領域９が残る。このとき、ゲート電極４の上方
に、両低濃度不純物領域１１ａ、１１ｂと、チャネル領
域９とが存在するようになすと共に、レジスト２４を形
成する。

【００３５】次いで、図３に示すように、レジスト２４
を除去した後、基板１上に層間絶縁膜６を形成し、その
後不純物活性化の為の熱処理を施した。熱処理条件とし
ては、例えば温度を９５０°Ｃとした窒素雰囲気中で３
０分間行った。その後、層間絶縁膜６を貫通し、ソース
領域１０ａ及びドレイン領域１０ｂに達するように、２
箇所にコンタクトホール７ａ、７ｂを開口した後、Ａｌ
等からなる導電材料をコンタクトホール７ａ、７ｂに一
部充填して電極８ａ、８ｂを形成した。

【００３６】したがって、この薄膜トランジスタにおい
ても、前同様に、濃度制御性を損なうことがなく、また
オン・オフ電流比を高くすることができる。

【００３７】

【発明の効果】以上詳述したように本発明によれば、オ
ン・オフ電流比を高くすることが可能となり、液晶表示
装置に組み込まれた場合には絵素電極へ電荷を短時間で
充電でき、また充電された電荷を１フレームの間十分に
保持することができる。更に、ＳＲＡＭに組み込まれた
場合には、消費電流を低減でき、また耐ノイズ性や耐放
射線性を良くしてメモリセルを安定化できる。また、不
純物の注入が行われるソース領域及びドレイン領域が厚
いので、濃度制御性を損なうことがない。

【図面の簡単な説明】

【図１】本実施例の薄膜トランジスタを示す断面図であ
る。

【図２】その薄膜トランジスタの製造プロセスを示す工
程図（断面図）である。

【図３】本発明の他の実施例を示す断面図である。

【図４】他の実施例に係る薄膜トランジスタの製造プロ
セスを示す工程図（断面図）である。

【図５】従来の薄膜トランジスタを示す断面図である。

【図６】従来の他の薄膜トランジスタを示す断面図であ
る。

【符号の説明】

１基板２半導体層３ゲート絶縁膜４ゲート電極６層間絶縁膜７ａ、７ｂコンタクトホール８ａ、８ｂ電極９チャネル領域１０ａソース領域１０ｂドレイン領域１１ａ、１１ｂ低濃度不純物領域１２ａ、１２ｂ高濃度不純物領域２１シリコン酸化膜２２シリコン窒化膜２３ポリシリコン酸化膜２４レジスト

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に半導体層、ゲート絶縁膜
及びゲート電極がこの順に、又は逆の順に積層形成さ
れ、該半導体層の３つに区分された帯状領域の中央部が
チャネル領域となっており、両側の一方がソース領域、
他方がドレイン領域となった薄膜トランジスタにおい
て、該半導体層のソース領域及びドレイン領域の厚さがチャ
ネル領域の厚さよりも厚く、かつ、ソース領域及びドレ
イン領域のそれぞれがチャネル領域側を低濃度不純物領
域とし、反対側を高濃度不純物領域とした２つの領域を
有する薄膜トランジスタ。
【請求項２】絶縁性基板上に半導体層、ゲート絶縁膜
及びゲート電極がこの順に、又は逆の順に積層形成さ
れ、該半導体層の３つに区分された帯状領域の中央部が
チャネル領域となっており、両側の一方がソース領域、
他方がドレイン領域となった薄膜トランジスタの製造方
法において、半導体層を形成する工程と、形成された半導体層のチャネル領域のみを選択酸化する
工程と、該チャネル領域に形成された酸化膜をマスクとして不純
物を低濃度で注入し、チャネル領域の両側の半導体層部
分の一方にソース領域を、他方にドレイン領域を形成す
る工程と、該ソース領域及び該ドレイン領域それぞれのチャネル領
域側を低濃度不純物領域として残した状態で、該低濃度
不純物領域の外側に不純物を高濃度で注入して高濃度不
純物領域を形成する工程と、を含む薄膜トランジスタの製造方法。