KR0185461B1 - 폴리사이드 구조의 전극을 갖는 반도체장치 및 그 제조방법 - Google Patents

Abstract

본 발명의 반도체장치는 상면 전체에 실리콘조성비 2.4 이하의 텅스텐 실리사이드가 존재하는 텅스텐 실리사이드층과 이 텅스텐 실리사이드층의 아래에 형성되는 불순물도프 실리콘층으로 된 폴리사이드구조의 전극을 갖고 있다.

Description

폴리사이드 구조의 전극을 갖는 반도체장치 및 그 제조 방법

제1a~제1c도는 종래의 제1 MOSFET의 형성공정을 나타낸 단면도.

제2a~제2d도는 종래의 제2 MOSFET의 형성공정을 나타낸 단면도.

제3도는 실험에 의해서 얻어진 텅스텐 실리사이드 중의 실리콘의 조성비와 불순물 외부확산율과 관계를 나타낸 도면.

제4도는 SIMS 분석시의 에칭시간(폴리사이드 구조)과 불순물 분포의 관계를 나타낸 도면.

제5도는 SiH₄를 일정하게 한 경우, 6불화텅스텐의 유량과 텅스텐 실리사이드 중의 실리콘 조성비의 실험에 의해서 얻어진 관계를 나타낸 도면.

제6a도~제6f도는 본 발명의 전극을 갖는 제1 MOS 트랜지스터의 제조공정을 나타낸 도면.

제7a도~제7e도는 본 발명의 전극을 갖는 제2 MOS 트랜지스터의 제조공정을 나타낸 도면.

제8도는 본 발명의 전극을 구성하는 텅스텐 실리사이드 중의 실리콘의 분포도.

본 발명은 예를 들어 MOSFET의 게이트전극에 적용되는 폴리사이드 구저의 전극을 갖는 반도체장치 및 그 제조방법에 관한 것이다.

반도체장치에 있어서는 소자를 미세화하고 또한 배선이나 전극을 저 저항화함으로써 반도체장치의 고속동작을 도모하고 있다. 예를 들면 전계효과형 트랜지스터(이하, FET라함)에 있어서는 , 게이트전극을 서브미크론까지 미세화화고, 또한 저 저항화함으로써, 트랜지스터를 보다 고속동작하도록 하고 있다. 게이트전극의 저 저항화를 도모하고 또한 게이트전극과 게이트절연층의 경계를 안전화하기 위해서, 게이트전극은 폴리실리콘으로 된 단층구조를 대신하여 폴리실리콘층과 텅스텐 실리사이드층의 2층으로 된 폴리사이드 구조가 채용되는 경향에 있다.

제1a도~제1c도와 제2a도~제2d도는 일반적인 폴리사이드 구조의 게이트전극을 갖는 FET의 제조공정을 설명하는 단면도이다.

제1a도는 FET의 소스영역과 드레인영역을 형성하기 위한 이온주입의 상태를 나타내고, 제1b도는 CVD에 의해서 성장된 고온 2산화실리콘(이하, HTO라 함)층에 의해서 FET를 덮은 상태를 나타내고 있다. HTO는 약 700℃ 이상의 온도에서 형성된 산화물이다.

제1a도~제1c도에 있어서, 부호 20은 게이트전극, 21은 실리콘기판, 22는 소스영역, 23은 드레인영역, 24는 게이트절연층, 25는 비정질 실리콘층, 26은 텅스텐 실리사이드층, 27은 제1 HTO층, 27s는 제1 HTO층(27)으로 형성된 측벽, 28은 FET를 보호하는 제2 HTO층이다.

폴리사이드 구조의 게이트전극을 구비한 FET는 개략적으로 다음과 같은 공정을 거쳐서 형성된다.

우선, 실리콘기판(21)의 표면에 열산화하여 게이트절연층(24)를 형성하고, 그 위에 도포되지 않은 비정질 실리콘층(25)과 텅스텐 실리사이드(WSi_x)층(26)을 형성하고, 이어서 비정질 실리콘층(25)에 인을 도프한다. 텅스텐 실리사이드(WSi_x)층(26)을 구성하는 실리콘의 조성비 x는, 텅스텐을 1로 한 경우에 2.55정도이다. 그후, 게이트절연층(24)과 비정질 실리콘층(25)과 텅스텐 실리사이드층(26)으로 되는 다층막을 패터닝하여 게이트전극 형성영역에 남긴다. 패터닝된 비정질 실리콘층(25) 및 텅스텐 실리사이드층(26), 즉 패터닝된 폴리사이드 구조층은 게이트전극(20)으로 된다. 계속해서, 제1a도에 나타내 바와 같이, 게이트전극(20)을 마스크로 사용하여 실리콘기판(21)에 인(P+)을 이온주입하고, 인이 도입된 영역을 저 불순물농도의 소스영역(22a) 및 드레인영역(23a)으로 한다.

다음에 제1b도에 나타낸 바와 같이, 750~800℃ 정도의 고온으로 CVD에 의해서 제1 HTO층(27)을 형성한 후에, 이 제1 HTO층(27)을 반응성 이온에칭(RIE)에 의해서 대략 수직으로 이방성 에칭하여 HTO로 된 측벽(27s)을 형성한다. 또, 게이트전극(20) 및 측벽(27s)을 마스크로 사용하여 실리콘기판(21)에 인을 이온주입하면, 인이 도입된 영역은 고 불순물 농도인 소스(23b) 및 드레인영역(22b)으로 된다. 소스 및 드레인영역은 LDD구조로 된다. 인 이온주입시에, 게이트전극을 구성하는 비정질 실리콘층(25)에도 불순물이 도입된다.

또 게이트전극(20), 측벽(27s), 실리콘기판(21) 위에 보호막으로 되는 제2 HTO층(28)을 형성한다. 제2 HTO층(28)은 제2 HTO층(28)위에 형성되는 배선 또는 전극과 게이트전극(20)과의 양호한 절연내압을 유지하는 기능을 갖는다.

제2a도~제2d도에 나타낸 제2 FET의 제조공정은, 소스영역과 드레인영역을 HTO층으로 완전히 덮지 않은 공정을 나타내고 있다.

우선 제2a도에 나타낸 바와 같이, 실리콘기판(21)위에 게이트절연층(24), 도프되지 않은 비정질 실리콘층(25), 텅스텐 실리사이드(WSi_x)층(26)을 형성하고, 이어서 비정질 실리콘층(25)에 이온주입을 도포한다. 텅스텐 실리사이드(WSi_x)층(26)을 구성하는 실리콘의 조성비 x는, 텅스텐을 1로 한 경우에 2.55정도이다.

다음에 제2b도에 나타낸 바와 같이, 텅스텐 실리사이드층(26)위에 성장온도 750℃~800℃에서 제1 HTO층(29)을 형성한다.

그후, 게이트절연층(24)과 비정질 실리콘층(25)과 텅스텐 실리사이드층(26)과 제1 HTO층(29)으로 되는 다층막을 패터닝하여 게이트전극 형성영역에 남긴다. 패터닝된 폴리사이드 구조층은 게이트전극(20)으로 된다. 계속해서, 게이트전극(20)을 마스크로 사용하여 실리콘기판(21)에 인(P+)을 이온주입하고, 인이 도입된 영역을 저 불순물농도인 소스영역(22a), 드레인영역(23a)으로 한다.

다음에 제2c도, 제2d도에 나타낸 바와 같이, 750~800℃ 정도의 고온으로 CVD에 의해서 형성된 제2 HTO층(30)을 형성하고, 이 제2 HTO층(30)을 형성하고, 이 제2 HTO층(30)을 반응성 이온에칭(RIE)에 의해서 대략 수직으로 이방성 에칭하여 제2 HTO층(30)으로 된 측벽(30s)을 형성한다. 또, 게이트전극(20) 및 측벽(30s)을 마스크로 사용하여 실리콘기판(21)에 인을 이온주입하면, 인이 도입된 영역은 고 불순물농도인 소스(22b) 및 드레인영역(23b)으로 된다. 소스 및 드레인영역은 LDD구조로 된다.

그러나, 상기한 폴리사이드 구조를 구성하는 실리콘층(25)은 HTO를 성장할때의 열에 의해서 저항이 높아진다는 것이, 본 발명자 등의 실험에 의해서 확인되었다. 이것은 제1b도, 제1c도와 제2b도, 제2c도에 나타낸 바와 같이, HTO층(27~30)을 형성할때의 열에 의해서 비정질 실리콘층(25)으로부터 불순물이 외부로 확산하기 때문이다.

본 발명은, 열에 의하여 저항이 잘 저하되지 않는 폴리사이드 구조인 전극을 갖는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.

본 발명은, 텅스텐에 대한 실리콘의 조성비가 2.0~2.4인 텅스텐 실리사이드가 상면 전체에 나타나는 텅스텐 실리사이드층을 갖는 폴리사이드 구조층을 불순물을 포함한 반도체층의 위에 형성하고, 이 폴리사이드 구조층으로 전극을 형성하도록 하고 있다.

텅스텐에 대한 실리콘의 조성비가 2.4 이하로 되어 있는 텅스텐 실리사이드층을 사용하면, 전극형성 후의 가열처리에 의해서 그 내부에서 불순물이 외부확산하기 어렵게 되는 효과가 있는 것이 실험에 의해서 확인되었다. 텅스텐 실리사이드층으로부터 불순물이 외부로 확산하기 어렵게 되는 것은, 그 아래의 실리콘층에서 그 외부로 불순물이 확산되는 것을 억제하는 효과를 갖는다.

따라서, 그와 같은 폴리사이드 구조인 전극을 HTO막으로 덮더라도 폴리사이드 구조를 구성하는 실리콘층 내의 불순물의 저하를 억제하여 저항의 증가가 방지된다. 그와 같은 폴리사이드 구조인 전극으로서, 예를 들면 MOSFET의 게이트전극이 있다. HTO막의 성장온도가 775℃ 이하일 경우에 현저한 효과가 있다.

텅스텐 실리사이드에 있어서의 실리콘의 조성비를 2.4 이하로 하는 것은, 실란계가스와 6불화텅스텐의 유량비를 조정함으로서 용이하게 달성된다. 예를 들면 6불화텅스텐의 유량에 대한 실란의 유량을 83 이하로 하면 실리콘 조성비는 2.4 이하가 된다. 또한, 그 경우의 텅스텐 실리사이드층의 성장온도는 250℃에서 380℃의 범위내로 하는 것이 바람직하다.

폴리사이드 구조를 구성하는 텅스텐 실리사이드층은, 적어도 상면 전체의 실리콘의 조성비가 2.4 이하, 보다 구체적으로는 2.0~2.4로 되는 것이 중요하다. 따라서, 텅스텐 실리사이드층이 2층 구조이고 그 상층의 실리콘의 조성비가 2.0~2.4로 되는 구조라도 좋고, 텅스텐 실리사이드층의 실리콘의 조성비가 연속적 또는 계단상으로 변화하여 최상면의 실리콘의 조성비가 2.0~2.4로 되는 구조라도 좋다.

처음에, SiO₂로 된 HTO막으로 덮여진 폴리사이드 구조의 하부의 실리콘층의 저항치의 변화의 원인을 조사하기 위해서, 그 실리콘층 내의 불순물 함유량의 변화를 실험에 의해서 조사하였다.

비정질 실리콘(a-Si)층과 텅스텐 실리사이드(WSi_x)층으로 된 폴리사이드 구조를 형성한 후에, HTO층을 800℃ 정도의 고온하에서 CVD(chemical vapor deposition)에 의하여 폴리사이드 구조상에 형성한 결과, a-Si층에 도전성을 가져오도록 도입된 고농도의 인(P+)이 바깥쪽으로 확산되어, 당초의 5%밖에 남지 않았다. a-Si층이 고저항으로 되면, 폴리사이드 구조의 전극에 신호전압을 인가했을때에 고 저항화된 a-Si층이 공핍화되어 소스·드레인 전류의 제어를 행하기 어렵게 되는 등의 문제가 생긴다. 이에 대하여 HTO층을 775℃에서 성장한 경우에는, a-Si층 중의 불순물(인)의 잔량은 당초의 35% 정도였다. 그러므로 a-Si층 중의 불순물이 빠져나가는 것은 HTO층의 성장온도에 의존함을 알았다.

불순물의 잔량은 형광X선에 의해서 측정한 불순물(인)의 강도에 의해서 구하였다.

그 텅스텐 실리사이드층은 성장분위기 압력을 200mTorr로 하고, 반응가스로서 실란(SiH₄)과 6불화텅스텐(WF₆)을 사용하고, 성장온도를 350℃로 하여 CVD에 의해서 형성하였다. 이 경우 SiH₄유량을 1000cc/min, WF₆유량을 8cc/min로 하였다. 또, a-Si층 내의 불순물은 이온주입법에 의해서 도입하고, 그 이온주입은 가속에너지 20keV, 도즈량 4×10¹⁵atoms/㎠의 조건으로 행하였다.

또, 비정질 실리콘층에 포함되는 불순무리 붕소(B+), 비소(AS+) 등인 경우에도 거의 똑같은 현상이 생긴다.

이러한 폴리사이드 구조인 실리콘층에서 바깥쪽으로 확산되는 불순물의 양이 어떤 조건에서 증가되는지를 조사하기 위해서 이하와 같은 실험을 행하였다.

우선 불순물을 포함한 텅스텐 실리사이드막을 1600Å의 두께로 형성하고, 그 위에 HTO막을 성장시켰다. 그리고 텅스텐 실리사이드층을 구성하는 실리콘의 함유량과 HTO막의 성장온도가, 텅스텐 실리사이드막으로부터의 불순물 확산량에 어떻게 영향을 주는지를 조사한 결과, 제3도와 같은 결과를 얻을 수 있었다. 제3도는 HTO막의 성장온도를 파라미터로 하고, 텅스텐 실리사이드에 포함되는 실리콘의 조성비(횡축)와 불순물의 외부확산율(종축)의 관계를 나타낸 도면이다. 텅스텐 실리사이드를 구성하는 실리콘의 조성비는 텅스텐 실리사이드를 구성하는 텅스텐의 조성비에 대한 비율을 나탄낸 것이다. 불순물의 외부확산율은, HTO막의 성장에 의해서 텅스텐 실리사이드층에서 외부로 빠져나간 불순물의 양을, HTO막의 성장전의 불순물의 양으로 나눈 백분율을 의미한다.

이 실험결과에 의하면, 텅스텐 실리사이드에 포함되는 실리콘의 조성비(x)가 2.4인 경우에는, HTO막의 성장온도가 750℃, 775℃ 중의 어떤 것이라도 불순물(예를 들면 인)의 외부확산율이 낮은 것을 알 수 있고, 불순물의 잔류량이 많아지고 있다. 이에 대하여, 실리콘의 조성비(x)가 2.4보다 커짐에 따라서 HTO막의 성자온도 775℃의 조건하에서 불순물의 외부확산율이 높아져서, 텅스텐 실리사이드막으로부터 많은 불순물이 빠져나갔다. HTO막의 성장온도가 750℃인 경우에는, 실리콘의 조성비(x)가 2.4~2.55에서는 불순물의 외부확산율이 16% 이하로 억제되었다. 그 성장온도가 800℃에서는 불순물의 외부확산율이 80%를 초과하고 있으나, 그래도 실리콘의 조성비(x)가 작은 쪽이 외부확산율이 작은 것을 알 수 있다.

다음에, 실리콘기판의 표면에 열산화막(G-ox)을 형성하고, 또 HTO막 위에 불순물 함유 a-Si층, 텅스텐 실리사이드(WSi_x)층 및 HTO층을 순차 형성한 후에, 이들의 층을 위에서 스퍼터 에칭을 사용하여 SIMS(secondary ion mass spectrometry) 분석을 행한 결과, 제4도에 나타낸 것과 같은 결과를 얻을 수 있었다. 제4도의 횡축은 스퍼터 시간을, 종축은 잔류불순물량을 나타내고 있다. 스퍼터 시간은, 등가적으로 HTO층 표면에서 실리콘기판(Si-sub)까지의 깊이를 나타내고 있다.

이 실험에서는 HTO층을 775℃에서 성장시키고, a-Si내에 포함되는 불순물을 인으로 하고, 또 텅스텐 실리사이드층의 실리콘의 조성비를 2.4, 2.55, 2.8로 한 3종류의 시료를 사용하였다.

제4도에서 명백한 바와 같이, 텅스텐 실리사이드(WSi_x)층의 실리콘의 조성비 x가 2.4인 경우에 a-Si층 및 WSi_x층 내의 인의 잔류량이 많고, x가 2.55인 경우에는 a-Si층 및 WSi_x층 내의 인의 잔량은 1자리수 정도로 감소되고, 또 x가 2.8인 경우에는 WSi_x층 내와 a-Si층상부의 인의 잔류량이 격감되고 있다.

제3도와 제4도에서도 명백한 바와 같이, WSi_x층과 a-Si층으로 된 폴리사이드 구조에 잇어서, HTO막을 형성할 때의 a-Si층 중의 불순무리 빠지는 것을 억제하기 위해서는, HTO막의 성장온도를 775℃ 또는 그 이하로 하고, WSi_x층의 실리콘의 조성비 티를 2.4 또는 그 이하로 하면 a-Si층으로부터의 불순물이 빠져나가는 것을 억제할 수 있다. 이 조건에 의해서 a-Si층에서는 실용적인 크기의 도전성이 확보된다.

제5도는 WSi_x를 성장시키는 경우에 있어서, WF₆의 유량과 WSi_x의 실리콘 조성비(x)의 관계를 나타낸 도면이다. 제5도에 있어서의 횡축은 WF₆의 유량을 나타내고, 종축은 WSi_x중의 실리콘 조성비(x)를 나타내고 있다. 다만, WSi_x층의 성장온도를 360℃, 압력을 200mTorr, SiH₄의 유량을 1000cc/min으로 각각 일정하게 하였다.

제5도를 보면, WF₆의 유량이 증대함에 따라서 텅스텐 실리사이드의 실리콘 조성비(x)가 감소하고 있는 것을 알 수 있다. WF₆의 유량이 증대하는 것은 WF₆의 유량을 SiH₄의 유량으로 나눈 값(이하, SiH₄/WF₆의 유량비라 함)이 저하되는 것이다. 즉, WSi_x를 구성하는 실리콘 조성비 x를 2.4 이하로 하기 위해서는, WF₆의 유량을 12cc/min 이하, 환언하면, SiH₄/WF₆의 유량비를 83 이하로 할 필요가 있다.

실리콘의 조성비를 2.4 이하로 하는 것은 SiH₄/WF₆을 83 이하로 하는 것이며, 이에 의해서 텅스텐 실리사이드 중의 실리콘의 비가 적어지고, 그 결과 폴리사이드 구조내의 불순물의 외부확산이 유효하게 억제된다. 또 텅스텐 실리사이드중의 불순물의 확산을 억제하면, 그 아래의 실리콘층 내의 불순물의 텅스텐 실리사이드로 확산을 곤란하게 하는 효과, 즉 그 실리콘층의 저항의 증가를 억제하는 효과를 초래한다.

제5도에 나타낸 관계는, 텅스텐 실리사이드의 성장온도를 250℃ 이상에서 380℃ 이하의 범위로 설정하여도 똑같이 얻을 수 있었다. 텅스텐 실리사이드층을 성장할 때의 온도를 250℃ 이상에서 380℃ 이하의 범위로 설정하면, 텅스텐 실리사이드를 어닐링하기 전의 벌크저항이 1000μΩ·cm 이하로 되어, 불순물도프트 다결정 실리콘의 벌크저항보다도 적어지므로, 폴리사이드층이 저 저항화되는 등의 기술적 효과가 생긴다.

텅스텐 실리사이드층의 성장온도를 250℃ 이상에서 380℃ 이하의 범위로 설정하면, 텅스텐 실리사이드 중의 실리콘의 조성비가 적어졌다. 이에 의해서, 폴리사이드 구조의 위에 HTO층을 성장할때의 폴리사이드 구조로부터의 불순물의 외부확산이 유효하게 억제된다. 다만, 텅스텐이 다량 함유된 텅스텐 실리사이드층은 그 아래의 실리콘층으로부터 벗겨지기 쉽게 되므로, 실리콘의 조성비(x)를 2.2 이상, 바람직하기로는 2.4 이상으로 할 필요가 있다. 예를 들면 제3도에서도 명백한 바와 같이 750℃에서 HTO막을 형성할 경우에는, 그 벗겨짐이 방지되는 동시에 WSi_x로부터의 실리콘의 외부확산율을 작게 하기 때문에, 실리콘의 조성비(x)를 2.55 이하로 하는 것이 바람직하다.

또, WF₆가스와 SiH₄가스를 사용하여 텅스텐 실리사이드를 형성하는 경우에, 250℃에서 350℃ 범위내의 온도로 형성하면, 텅스텐 실리사이드층 내에서의 실리콘에 결합한 불소가 적어져 있는 것을 분석에 의해서 알 수 있었다.

이상에서, 본 발명에서는 실리콘층과 텅스텐 실리사이드층으로 된 폴리사이드 구조의 전극에 있어서, 이 텅스텐 실리사이드층 중 적어도 표층의 실리콘의 조성비가 2.0~2.4인 구조를 채용하였다. 이 경우, 텅스텐 실리사이드층에 있어서의 실리콘의 조성비를, 그 아래의 실리콘층으로부터 멀어짐에 따라서 감소되도록 연속적으로 변화시키면, 텅스텐 실리사이드층이 실리콘층으로부터 잘 벗겨지지 않는 효과도 수반된다. 그 조성비의 변화는, 예를 들면 텅스텐 실리사이드층의 하면에서 상면을 향하여 2.55에서 2.4 이하로 연속 또는 계단상으로 변화하는 것이며, 이 조성에 의하면 그 텅스텐 실리사이드층의 위에 775℃에서 HTO층을 성장하여도 폴리사이드 구조로부터의 불순물 확산을 억제하는 효과가 있다.

폴리사이드 구조를 구성하는 실리콘층은, 비정질 또는 다결정 중의 어느 것이라도 상술한 결과를 얻을 수 있었다.

또, HTO층인 SiO₂는, SiH₄, Si₂H₆과 같은 실란계가스에 2산화질소(NO₂)를 포함한 혼합가스를 사용하여 성장시킨다.

다음에, 불순물의 확산을 억제하기 위한 적절한 폴리사이드 구조를 게이트전극으로 채용한 MOSFET의 예를 설명하겠다.

[제1예]

폴리사이드 구조의 게이트전극을 구비한 제1MOS 전계효과 트랜지스터(MOSFET)의 형성공정을 제6a도~제6f도에 의해서 설명하겠다. 우선, 제6a도에 나타낸 상태까지 설명하겠다.

실리콘기판(1)의 표면을 열산화하여 120Å 두께의 게이트절연막(4)을 형성하고, 그 위에 CVD에 의해서 도프되지 않은 비정질 실리콘층(5)을 400Å의 두께로 형성한다.

이어서, 제1텅스텐 실리사이드(WSi_x)층(6)을 600Å, 제2텅스텐 실리사이드(WSi_x)층(7)을 적어도 100Å의 두께로 비정질 실리콘층(5)위에 형성한다. 제1텅스텐 실리사이드층(6)중의 실리콘의 조성비(x)는, 그 아래의 비정질 실리콘층(5)으로부터 벗겨지는 것을 방지하는 것과 불순물의 외부로의 확산을 억제를 고려하여 2.55로 설정되고, 또 제2텅스텐 실리사이드층(7)중의 실리콘 조성비는 불순물이 빠지는 것을 억제하는 효과만을 고려하여 2.4 이하로 되어 있다. 비정질 실리콘층(5)으로부터 제2텅스텐 실리사이드층(7)까지의 복수층에 의하여 폴리사이드 구조가 형성된다.

제1텅스텐 실리사이드층(6)을 성장하는 경우에는 분위기압력을 200mTorr, SiH₄의 유량을 1000cc/min(1ℓ/min), WF₆의 유량을 8cc/min로 한다. 또, 제2텅스텐 실리사이드층(7)을 성장하는 경우에는, 분위기압력을 150mTorr, SiH₄의 유량을 1000cc/min, WF₆의 유량을 12cc/min로 한다.

텅스텐 실리사이드의 성장온도, 즉 실리콘기판(1)의 가열온도는 250~380℃의 범위내로 설정한다.

다음에, 제6b도에 나타낸 것과 같이, 게이트절연막(4)에서 제2텅스텐 실리사이드층(7)까지를 포토리소그래피 기술을 사용하여 패터닝하고, 그 층을 게이트전극 형성영역에 남긴다. 패터닝된 비정질 실리콘층(5)과 제1 및 제2텅스텐 실리사이드층(6,7)이 MOSFET의 게이트전극(8)으로 된다.

계속해서, 게이트전극(8)을 마스크로 사용하여 실리콘기판(1)에 인 이온(P+)을 도즈량 1×10¹¹atoms/㎠, 가속에너지 20keV의 조건으로 주입하고, 계속해서 어닐링함으로써, 실리콘기판(1)중 게이트전극(8)의 한 쪽에 저 불순물농도의 소스영역(2a), 다른쪽에 저 불순물 농도인 드레인영역(3a)을 형성한다. 인 이온주입시에, 게이트전극(8)을 구성하는 a-Si층(5)에도 불순물이 도입된다.

그 후에 제6c도에 나타낸 바와 같이, 700℃에서 775℃의 범위내의 성장온도에서 CVD에 의해서 SiO₂로 된 제1 HTO층(9)을 성장한다. 그리고 제6d도에 나타낸 바와 같이 제1 HTO층(9)을 RIE에 의해서 에치백함으로써 게이트전극(8)의 양측에 측벽(9s)을 형성한다.

다음에, 제6e도에 나타낸 바와 같이, 게이트전극(8) 및 측벽(9s)을 마스크로 사용하여, 실리콘기판(11)에 인을 도즈량 4×10¹⁵atoms/㎠, 가속에너지를 20keV로 이온주입하고, 계속해서 어닐링함으로써, 측벽(9s) 및 게이트전극(8)의 양측의 실리콘기판(1)에 고 불순물농도인 소스영역(2b) 및 드레인영역(3b)을 형성한다. 이 경우, 제1 및 제2텅스텐 실리사이드층(6,7)을 통해서 a-Si층(5)내에 고농도로 불순물이 도입된다.

고 볼순물농도와 저 불순물농도로 나누어진 소스영역(2a,2b) 및 드레인영역(3a,3b)은 각각 LDD구조로 된다.

그 후에, 제6f도에 나타낸 것과 같이, 제1 HTO층(9)과 똑같은 방법에 의해서 제2 HTO층(10)을 성장하고, 이 제2 HTO층(10)에 의해서 게이트전극(8), 측벽(9s) 및 실리콘기판(1)을 덮는다.

이에 의해서 완성된 전계효과형 트랜지스터에 있어서는, 게이트전극(8)내의 최상층인 제2텅스텐 실리사이드층(7)의 실리콘 조성비가 2.4이므로, 상술한 실험결과에서 명백한 바와 같이, 제1 HTO층(9) 및 제2 HTO층(10)의 성장시에 있어서 제1 및 제2텅스텐 실리사이드층(6,7) 및 비정질 실리콘층(5)내의 불순물이 외부로 확산하기 어렵게된다. 따라서, 비정질 실리콘층(5)내의 불순물의 감소가 억제되고, 그 저항이 높아지는 것이 방지된다.

또, 게이트전극(8)의 폴리사이드로서는 후술하는 제2예와 같은 구조를 채용하여도 좋다.

[제2예]

폴리사이드 구조의 게이트전극을 구비한 제2 MOSFET의 형성공정을 제7a도~7e도에 따라서 설명하겠다. 우선 제7a도에 나타낸 상태까지 설명하겠다.

실리콘기판(11) 표면을 열산화하여 두께 120Å의 게이트절연막(14)을 형성하고, 그 위에 도프되지 않은 비정질 실리콘층(15)을 400Å의 두께로 형성한다. 또 비정질 실리콘층(15)위에 두께 600Å의 텅스텐 실리사이드층(16)을 형성한다. 제8도의 실선으로 나타낸 바와 같이, 텅스텐 실리사이드층(16)의 실리콘 조성비는 아래로부터 위를 향하여 2.55에서 2.4로 선형적으로 변화하고 있다. 비정질 실리콘층(15)과 텅스텐 실리사이드층(16)에 의해서 폴리사이드 구조가 형성된다.

텅스텐 실리사이드층(16)을 성장시키는 경우에는, SiH₄의 유량을 1000cc/min로 일정하게 하는 동시에, WF₆의 유량을 시간의 경과에 수반하여 7cc/min에서 12cc/ min로 선형적으로 변화시킨다. 그 밖의 성장조건으로서, 분위기압력을 150mTorr, 성장온도를 350℃로 한다.

이러한 막의 성장을 끝낸 후에, WSi_x층(16)을 통해서 비정질 실리콘층(15)에 인 이온(P+)을 도즈량 4×10¹⁵atoms/㎠, 가속에너지 20keV의 조건으로 주입한다.

계속해서, 제7b도에 나타낸 바와 같이, 700℃에서 775℃의 범위내의 성장온도로 CVD에 의해서 SiO₂로 된 제1 HTO층(17)을 텅스텐 실리사이드층(16)의 위에 성장한다.

그 후에 제7c도에 나타낸 것과 같이, 게이트절연막(14), 비정질 실리콘층(15), 텅스텐 실리사이드층(16) 및 HTO층(17)을 패터닝하여, 게이트전극 형성영역에 남긴다. 패터닝된 텅스텐 실리사이드층(16)과 비정질 실리콘층(15)은 게이트전극(18)으로 된다.

다음에 게이트전극(18)위의 제1 HTO층(17)을 마스크로 사용하여, 실리콘기판(11)에 인(P+)을 도즈량 1×10¹¹atoms/㎠, 가속에너지 20keV의 조건으로 이온주입하고, 계속해서 어닐링함으로써, 실리콘기판(11)중의 게이트전극(17)의 양측에 인을 포함한 저 불순물농도인 소스영역(12a) 및 드레인영역(13a)을 형성한다.

그 후에 제7d도에 나타낸 것과 같이, 제1 HTO층(17)과 같은 방법에 의해서 제2 HTO층(19)을 성장하고, 이것은 RIE를 사용하여 에치백함으로써 게이트전극(18)의 양측에 측벽(20)을 형성한다.

다음에 제7e도에 나타낸 바와 같이, 제1 HTO층(17) 및 측벽(20)을 마스크로 사용하여, 실리콘기판(11)에 인을 도즈량 4×10¹⁵atoms/㎠, 가속에너지 20keV로 이온주입하고, 계속해서 어닐링함으로써, 측벽(20) 및 게이트전극(17)의 양측의 실리콘기판(11)에 고농도의 소스영역(12b) 및 드레인영역(13b)을 형성한다.

고 불순물농도와 저 불순물농도로 나누어진 소스영역(12a,12b) 및 드레인영역(13a,13b)은 각각 LDD구조로 된다.

이 예의 MOSFET에서도 제1 HTO층(17), 제2 HTO층(19)의 성장시에 있어서, 텅스텐 실리사이드층(16)은 그 아래의 비정질 실리콘층(15) 중의 불순물(인)의 외부확산을 유효하게 억제한다.

본 실시예에 있어서, 형광X선에 의해서 측정한 인의 강도에 의해서 비정질 실리콘층(15)중의 불순물(인)의 잔량을 구한 결과, 제2 HTO층(19)을 775℃에서 성장한 경우의 불순물의 잔류량은 83% 정도였다.

텅스텐 실리사이드층 중의 실리콘의 조성비가 2.55인 경우의 불순물의 잔류량이 35% 정도로 되는 경우(선행기술)와 비교하면, 비정질 실리콘층(15)에 함유되어 있는 불순물(인)의 외부로의 확산이 억제되는 효과가 현저하게 되는 것을 알았다.

또, 이 예에서는 텅스텐 실리사이드층(16)중 비정질 실리콘층(15)에 접하는 부분의 실리콘 조성비가 2.55로 되어 텅스텐의 함유량이 적어지고 있기 때문에, 비정질 실리콘층(15)과 텅스텐 실리사이드층(16)과의 밀착성이 향상된다.

또, 게이트전극(18)의 구조로서 제1예에 나타낸 것과 같은 폴리사이드 구조를 채용하여도 좋다.

[기타의 예]

상기한 MOSFET의 게이트전극에 있어서는, 실리콘 조성비 x가 2.55와 2.4 이하인 2층의 텅스텐 실리사이드층(WSi_x)을 사용한 경우와, x가 2.55에서 2.4 이하까지 선형적으로 변화하는 1층의 텅스텐 실리사이드층(WSi_x)을 사용한 경우를 설명하였다. 제8도의 파선과 일점쇄선으로 나타낸 바와 같이, 그 조성비(x)로서는 x가 2.55에서 2.4 이하로 계단상으로 변화하는 텅스텐 실리사이드층(WSi_x)를 사용하여도 좋고, x가 2.4 이하의 단층으로 구성되어도 좋다.

상기한 폴리사이드 구조에 있어서 도입되는 불순물로서는 인에 한정되는 것은 아니며, 비소, 붕소 등이라도 좋다.

또, 상기한 예에서는 MOSFET의 게이트전극에 폴리사이드 구조를 채용한 경우에 대해서 설명하고 있으나, 바이폴라 트랜지스터의 인출전극 등에 폴리사이드 구조를 채용하는 경우도 상기한 바와 같은 구조로 형성하면 폴리사이드 구조의 고 저항화가 억제된다.

또, 상기한 예에서는 폴리사이드 구조의 전극을 덮은 절연막으로서 HTO막을 형성하고 있으나, 700℃ 이상의 온도로 형성되는 절연막에 의해서 그 전극이 덮여지는 경우에도 상술한 결과를 얻을 수 있다.

상기한 예에서는, 텅스텐 실리사이드층을 형성하는 경우에, 모노실란가스를 사용하고 있으나, 디실란(Si₂H₆), 트리실란(Si₃H₈)이라도 좋다. 폴리사이드 구조의 실리콘층 내의 불순물은 PH₃, AsH₃과 같은 가스를 사용하여 실리콘층을 성장할 때에 포함시켜도 좋다.

Claims (18)

1. 반도체층 위에 절연막을 거쳐서 형성된 불순물을 포함한 실리콘층과; 상기 실리콘층위에 형성되며, 텅스텐에 대한 실리콘의 조성비가 2.4보다도 큰 제1텅스텐 실리사이드층과; 상기 제1텅스텐 실리사이드층 위에 형성되며, 텅스텐에 대한 실리콘의 조성비가 2.0~2.4인 제2텅스텐 실리사이드층으로 이루어진 폴리사이드 구조의 게이트절연형 전계효과 트랜지스터의 게이트전극을 포함하며, 상기 게이트전극의 양측의 상기 반도체층에는 소스영역과 드레인영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 제2텅스텐 실리사이드층이 200Å 이상의 두께를 갖는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 실리콘층이 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 반도체장치.
4. 제1항에 있어서, 상기 전극이 700~775℃의 온도에서 형성된 절연막으로 덮여져 있는 것을 특징으로 하는 반도체장치.
5. 제4항에 있어서, 상기 절연막이 실리콘산화막인 것을 특징으로 하는 반도체장치.
6. 반도체층의 위에 절연막을 거쳐서 형성된 불순물을 포함한 실리콘층과; 상기 실리콘층에 접하지 않는 면에서부터 접하는 면에 걸쳐서 텅스텐에 대한 실리콘의 조성비가 2.0~2.4로부터 연속적 또는 계단상으로 증가하는 텅스텐 실리사이드층으로 이루어진 폴리사이드 구조의 게이트절연형 전계효과 트랜지스터의 게이트전극을 포함하며, 상기 게이트전극의 양측의 상기 반도체층에는 소스영역과 드레인영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
7. 제6항에 있어서, 상기 텅스텐 실리사이드층을 구성하는 상기 실리콘의 조성비가 2.0~2.4에서 2.55까지 변화하는 것을 특징으로 하는 반도체장치.
8. 제6항에 있어서, 상기 실리콘층이 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 반도체장치.
9. 제6항에 있어서, 상기 전극이 700~775℃의 온도에서 형성된 절연막으로 덮여있는 것을 특징으로 하는 반도체장치.
10. 제9항에 있어서, 상기 절연막이 실리콘산화막인 것을 특징으로 하는 반도체장치.
11. 불순물을 포함하는 실리콘층을 절연층을 거쳐서 반도체층 위에 형성하는 공정과; 텅스텐에 대한 실리콘의 조성비가 2.4보다도 큰 제1텅스텐 실리사이드층을 상기 실리콘층위에 형성하는 공정과; 텅스텐에 대한 실리콘의 조성비가 2.0~2.4인 제2텅스텐 실리사이드층을 상기 제1텅스텐 실리사이드층 위에 형성하는 공정과; 적어도 상기 실리콘층, 상기 제1 및 제2텅스텐 실리사이드층을 패터닝하여 폴리사이드 구조의 게이트절연형 전계효과 트랜지스터의 게이트전극을 형성하는 공정과; 상기 게이트전극의 양측의 반도체층에 불순물을 도입하여 소스영역과 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
12. 제11항에 있어서, 상기 제2텅스텐 실리사이드층이 실란계 가스와 6불화텅스텐 가스를 사용하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제11항에 있어서, 상기 제2텅스텐 실리사이드층은 모노실란 가스와 6불화텅스텐 가스를 사용하여 형성되며, 상기 모노실란 가스의 유량은 상기 6불화텅스텐 가스의 유량의 83배 이하인 것을 특징으로 하는 반도체장치의 제조방법.
14. 제11항에 있어서, 상기 제2텅스텐 실리사이드층은 250℃에서 380℃의 범위내의 온도에서 성장시키는 것을 특징으로 하는 반도체장치의 제조방법.
15. 제11항에 있어서, 상기 전극을 형성한 후에, 상기 전극을 덮는 절연막을 700℃ 이상 775℃ 이하의 온도에서 기상 성장시키는 것을 특징으로 하는 반도체장치의 제조방법.
16. 제15항에 있어서, 상기 절연막이 실리콘산화막인 것을 특징으로 하는 반도체장치의 제조방법.
17. 불순물을 포함한 실리콘층을 절연층을 거쳐서 반도체층 위에 형성하는 공정과; 상기 실리콘층에 접하지 않는 면에서부터 접하는 면에 걸쳐서 텅스텐에 대한 실리콘의 조성비가 2.0~2.4로부터 연속적 또는 계단상으로 증가하는 텅스텐 실리사이드층을 상기 실리콘층 위에 형성하는 공정과; 적어도 상기 텅스텐 실리사이드층과 상기 실리콘층을 패터닝하여 폴리사이드 구조의 게이트절연형 전계효과 트랜지스터의 게이트전극을 형성하는 공정과; 상기 게이트전극의 양측의 반도체층에 불순물을 도입하여 소스영역과 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
18. 제17항에 있어서, 상기 텅스텐 실리사이드층은, 모노실란 가스와 6불화텅스텐 가스를 사용하여 형성되며, 하측의 층을 형성할때에는 모노실란 가스의 유량은 6불화텅스텐 가스의 유량의 83배보다도 크고, 성장을 정지하기 직전에는 모노실란 가스의 유량은 6불화텅스텐 가스의 유량의 83배 또는 그 이하인 것을 특징으로 하는 반도체장치의 제조방법.