Nothing Special   »   [go: up one dir, main page]

JPH04223341A - 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 - Google Patents

半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法

Info

Publication number
JPH04223341A
JPH04223341A JP3077276A JP7727691A JPH04223341A JP H04223341 A JPH04223341 A JP H04223341A JP 3077276 A JP3077276 A JP 3077276A JP 7727691 A JP7727691 A JP 7727691A JP H04223341 A JPH04223341 A JP H04223341A
Authority
JP
Japan
Prior art keywords
metal
region
forming
titanium
silica
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3077276A
Other languages
English (en)
Other versions
JP3255427B2 (ja
Inventor
Steven S Lee
スティーブン　エス．　リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NCR Voyix Corp
Original Assignee
NCR Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NCR Corp filed Critical NCR Corp
Publication of JPH04223341A publication Critical patent/JPH04223341A/ja
Application granted granted Critical
Publication of JP3255427B2 publication Critical patent/JP3255427B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H01L29/6659—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/141—Self-alignment coat gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシリコン表面に金属ケイ
カ物を形成する方法に関し、とくに電気抵抗を低下させ
るため半導体領域上に自己整合性チタンケイカ物を形成
する方法に関する。
【０００２】
【従来の技術】集積回路の開発目標は単一の半導体基板
上にますます多数のデバイスを設置することに向かって
いる。デバイス密度をさらに高めるために、幾何学的に
一層小さなデバイスが開発されている。予想されるよう
に、所望のデバイス寸法を達成しようとして従来の低密
度の設計および方法をそのまま小さくして採用すると多
数の構造上および作動上の問題が発生する。小型ＭＯＳ
デバイスにおけるそのような問題のうちの二つは所謂短
絡チャンネル効果および比較的高いシリコン抵抗である
。
【０００３】短絡チャンネル効果はＭＯＳゲートフィー
ルドとドープされたソースおよびドレーン領域との間の
電気的干渉に一部由来する。この干渉はソース、ドレー
ン、およびゲート領域間の電子のトンネル現象を起こす
のである。短絡チャンネル効果を低減する一つの解決法
は、ドレーンおよびソース領域のゲート領域付近に軽度
にドープしたドレーン領域（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｏｒａｉｎ，　ＬＤＤ）又はソース領域をそれぞ
れ作ることである。ゲートフィールドから受ける電気的
干渉はこれによって低減され、その結果電子のトンネル
効果を低下させる。米国特許第４、７０１、４２３号お
よび第４、７０３、５５１号は詳細に短絡チャンネル効
果を論じ、ＬＤＤ領域の利用を図っている。
【０００４】シリコンの比較的高い抵抗が問題となるの
は、ドープされた単結晶シリコンソースおよびドレーン
領域ならびにポリシリコンゲート領域が電流を担うから
である。シリコンの比較的高い抵抗は大規模集積回路で
は一般に問題とならない。それは電流を流す断面積が比
較的に大きいからである。しかし超大規模集積回路では
電流の流れる断面積が減少するので、実効デバイス抵抗
が増大する。シート抵抗が増大すると、デバイス応答時
間を低下させるという形でデバイスの能力に影響を与え
る。この問題の一つの解決法はチタンケイカ物等の金属
ケイカ物層をシリコンソース領域、ドレーン領域、およ
びポリシリコンゲートの頂部に与えることである。
【０００５】従来はチタンケイカ物の形成は三段階で行
なわれていた。最初に、シリコンおよび酸化物領域を含
む半導体全体にわたってチタンケイカ物層が積層され、
この構成物が窒素の存在下に低温で焼鈍される。これに
よってシリコン領域上にチタンケイカ物の層が生じ、構
成物全体上にチタン窒化物の層が生ずる。第二に、チタ
ン窒化物とすべての未反応チタンを選択的化学エッチン
グ材により除去することにより、チタン窒化物もしくは
未反応チタンが電極領域上のチタンケイカ物を電気的に
相互接続することを防止する。第三に、デバイスは高温
の焼鈍を受け、チタンケイカ物を安定化させ、チタンケ
イカ物抵抗を最終値に低下させる。
【０００６】その結果得られるチタンケイカ物はその下
のシリコン電極領域と自己整合性をもつ。ここに「自己
整合性」とは、チタンケイカ物をシリコン電極領域と整
合するのにマスキング工程が全く不要であることを言う
。化学反応によってチタンケイカ物は、露出したシリコ
ンの上にチタンが積層する箇所にだけ形成される。
【０００７】半導体デバイスを製造するコストはそのデ
バイスを形成するに必要な処理工程数に正比例する。し
かも処理工程が一つ増える毎に不純物を導入する可能性
、および／又はそれまでに形成したデバイスの構造の統
合性に不利な影響を与える可能性が増す。したがって、
処理工程数を減らすことは非常に好ましく、とくにデバ
イスの品質に影響なく工程を減らすことができれば非常
によい。
【０００８】
【発明が解決しようとする課題】それゆえ本発明は自己
整合性チタンケイカ物を形成するための新規かつ改良さ
れた方法を与えることを一つの課題とする。
【０００９】本発明のもう一つの課題はシリコン表面上
に金属ケイカ物を選択的に形成するための方法を与える
ことである。
【００１０】本発明の別の課題はシリコン表面上にチタ
ンケイカ物を形成できる単一工程を与えることである。
【００１０】本発明のさらに別の課題は、半導体デバイ
スを製造する新規かつ改良された方法を与えることであ
る。
【００１１】本発明のさらに別の課題は半導体デバイス
に低電気抵抗の電極を与える方法を与えることである。
【００１２】
【課題を解決すための手段】本発明はシリコン表面上に
金属ケイカ物を選択的に形成する方法である。金属層が
シリコン表面上に形成された後、金属およびシリコンは
酸素濃度を高めた雰囲気（以下、高酸素濃度雰囲気とい
う）の中で加熱され、金属ケイカ物およびその上に積層
される金属酸化物層を形成する。
【００１３】本発明はまた、半導体デバイスを製造する
方法でもある。シリコン基板を与えて、この基板上にシ
リコン電極および酸化物絶縁体領域を形成する。そして
これら電極および絶縁体領域上に金属層を形成する。こ
のデバイスは高酸素濃度雰囲気中で加熱し、電極領域上
に金属ケイカ物を、また絶縁体領域および金属ケイカ物
上に金属酸化物を、形成する。好ましい実施例ではこの
金属はチタンである。
【００１４】
【実施例】図１を参照すると半導体デバイス１０の形成
段階の初期の状態が示されている。デバイス１０はｎ型
又はｐ型いずれかの単結晶シリコン基板１２を含む。フ
ィールド酸化物領域１４ａ、１４ｂはいろいろの電極領
域を含んだアクティブ領域を画定する。例えば電極領域
はソース領域１６、ドレーン領域１８およびゲート領域
２０を含む。フィールド酸化物領域１４ａ、１４ｂが形
成された後、フィールド酸化物領域１４ａ、１４ｂの表
面が清浄にされ、ゲート酸化物層２２が半導体デバイス
１０を高酸素濃度雰囲気中で加熱することにより形成さ
れる。ゲート酸化物２２上には多結晶シリコン（ポリシ
リコン）が積層されてゲート領域２０のパターンを形成
する。
【００１５】半導体デバイス１０は次に低照射線量の低
エネルギーＬＤＤイオン埋めこみ線２４に当てる。イオ
ン埋め込みは、基板１２をそのゲート酸化物２２の下で
ゲート領域２０とフィールド酸化物領域１４ａ、１４ｂ
との間の領域１６、１８に軽度のドープを行なう。
【００１６】図２は化学蒸着で達成できる酸化物層２８
の形成を示す。この代わりとして、酸化物層２８は積層
した窒化物層でもよい。層２８は次に非等方性のエッチ
ング、例えば反応性イオンエッチング（ＲＩＥ）を受け
る。ＲＩＥは酸化物層２８を除去し、ゲート酸化物２２
を一様な深さにする。
【００１７】図３に示すように酸化物のこの非等方性の
エッチングは、ゲート領域２０の側壁３２ａ、３２ｂ上
にまだ絶縁性スペーサー酸化物領域３０ａ、３０ｂがそ
れぞれ残っている間に停止する。ゲート領域２０の頂部
の酸化物およびゲート領域２０および側壁３２ａ、３２
ｂに隣接し、ソース領域１６、ドレーン領域１８の上に
ある酸化物が除去される。次いでソース領域１６および
ドレーン領域１８がさらにイオン埋め込みを受けドープ
を増す。隣接のＬＤＤ領域１６ａ、１６ｂは酸化物領域
３０ａ、３０ｂを上に乗せていることによってそれ以上
のドーピングから保護される。ソース領域１６およびド
レーン領域１８は酸化物領域３０ａ、３０ｂの位置によ
って確定されることに注意されたい。
【００１８】図４は、半導体デバイス１０上に積層され
た金属層３４を示す。金属層はしたがってシリコンおよ
び酸化物領域上に同じように載っている。シリコン領域
はソース１６、ドレーン１８およびゲート領域２０を含
むことを了解されたい。酸化物領域はフィールド酸化物
領域１４ａ、１４ｂおよび絶縁性スペーサー酸化物領域
３０を含む。金属層３４に用いる金属はチタン、コバル
ト、プラチナ、パラジウム、モリブデン、タンタル、あ
るいはニッケル等の遷移金属であることが望ましい。
【００１９】次いで半導体デバイス１０はチタンがその
下のシリコンと反応してチタンケイカ物３６を形成する
ように、高酸素濃度雰囲気中では熱される。もしも半導
体デバイス１０を急速熱処理（ＲＴＰ）によって加熱す
るのであれば、少なくとも摂氏６５０度で少なくとも１
０秒間加熱することが好ましい。もしも半導体デバイス
１０を従来のオーブンで加熱するのであれば、少なくと
も摂氏５８０度で少なくとも１０分間加熱することが好
ましい。いずれの場合でも、この加熱にはチタンケイカ
物およびチタン酸化物を安定化させるに十分な温度と時
間で行う。図５に示すように、チタンケイカ物３６はソ
ース領域１６、ドレーン領域１８、およびゲート領域２
０の上に形成される。チタンケイカ物は下の材料がシリ
コンであるところだけ形成されるので、チタンケイカ物
はソース領域１６、１８、２０に関して自ら整合する。 チタンは高濃度酸素雰囲気と反応して上に載ったチタン
酸化物層３８を形成する。チタン酸化物層３８はチタン
ケイカ物３６、フィールド酸化物１４ａ、１４ｂ、およ
び絶縁性スペーサー酸化物領域３０載上に積層する。
【００２０】従来は自己整合性のあるチタンケイカ物は
三段階の処理で形成されていた。１．　デバイスが比較
的低温度で窒素又はアルゴンの存在下に（ただし無酸素
状態で）、チタン層が積層された後、加熱される。これ
によってチタンケイカ物層がその下のシリコン領域載上
に形成され、チタン窒化物層又は純粋なチタンが上の形
成される。このような無酸素かつ低温度で行なうシリコ
ン上の金属の焼鈍は、一般的に摂氏７００度未満である
ことを要する。２．　電気的に下層のチタンケイカ物を
絶縁する本発明のチタン酸化物上層とは異なり、このチ
タンケイカ物層又はチタンは伝導性がある。電極間の漏
洩を防止するためにチタン窒化物およびすべての未反応
チタンを除去する別の処理がなされる。３．　デバイス
は次に絶縁材料が付加される前に、さらに摂氏７００度
以上の高温度で高温焼鈍される。
【００２１】この三段階の処理とは対象的に、本発明は
単一の処理で同等の構造を与える。前述したように、本
発明によるこの単一焼鈍処理は好ましくは摂氏６５０度
以上（ＲＴＰ）又は摂氏５８０度（従来のオーブン）で
行なわれる。一般的に言って、この温度は従来の無酸素
かつ低温度で行なうシリコン上金属の焼鈍より高温であ
る。
【００２２】図６はさらにその後の処理を示す。さらに
特定すると、チタン酸化物層３８上に電気的絶縁層４０
が形成される。好ましい実施例では絶縁層４０は硫黄ケ
イカ物のガラス（ＰＳＦ）又は硼素ケイカ物のガラス（
ＢＰＳＧ）である。従来のリトグラフ法およびエッチン
グ法を使用して絶縁層４０およびソース領域１６、ドレ
ーン領域１８およびゲート領域２０上にあるチタン酸化
物層３８内にウィンドを空ける。次いでチタンケイカ物
３６に電気的コンタクトを与えるため、金属４２がこれ
らのウィンド内に形成される。
【００２３】半導体デバイス１０の作動中、ポリシリコ
ンゲート２０には、ソース１６とドレーン１８との間に
電流を流すためのチャンネルを与えるため、電圧が印加
される。チタンケイカ物３６の存在に起因するソース領
域１６およびドレーン領域１８の電気抵抗の低減によっ
て半導体デバイス１０の速度と性能が高められる。ゲー
ト領域２０は場合によっては隣接デバイスのゲートに接
続する構造とされる。そのような構造とした場合、隣接
の接続ゲートを覆っているチタンケイカ物３６も同様に
これらの電気的抵抗を低減する。
【００２４】当業者なら本発明が上に述べた実施例に限
定されるものではないことは明らかであろう。また本発
明は図示した特定の半導体デバイス１０を形成する工程
に限定されるものではない。本発明は広義の意味で、金
属層をシリコン表面に与えてその金属とシリコンを高濃
度雰囲気中で加熱することによりシリコン表面上に金属
ケイカ物を選択的に形成する工程を含む。
【００２５】図面に示した寸法、縮尺、および構造的関
係は単に例示のためであり、本発明の実際の寸法等と理
解してはならない。また本発明の要旨内で、上記特許請
求の範囲に記載された範囲の発明を種々設計変更し、す
べて又は一部が等価な発明を実施できることを了解され
たい。
【図面の簡単な説明】
【図１】は本発明による逐次的処理工程の一つを選択的
取り出したときのＭＯＳＦＥＴの断面図である。
【図２】は図１に続く工程の一つを選択的に取り出した
ときのＭＯＳＦＥＴの断面図である。
【図３】図２に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
【図４】図３に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
【図５】図４に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
【図６】図５に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
【符号の説明】
１０　　半導体デバイス １２　　シリコン基板 １４ａ、１４ｂ　　フィールド酸化物領域１６　　ソー
ス領域 １８　　ドレーン領域 ２０　　ゲート領域 ２２　　ゲート酸化物層 ２４　　ＬＤＤ埋め込みイオン ２８　　酸化物層 ３０ａ、３０ｂ　　絶縁性スペーサー酸化物領域３２ａ
、３２ｂ　　側壁 ３４　　金属層 ３６　　チタンケイカ物 ３８　　チタン酸化物層 ４０　　絶縁層 ４２　　金属

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】シリコン表面上に金属ケイカ物を選択的に
    形成する方法において、該シリコン表面上に金属層を与
    える段と、該金属およびシリコンを高酸素濃度雰囲気中
    で加熱する段とを含むことを特徴とする金属ケイカ物形
    成方法。
  2. 【請求項２】請求項１に記載の方法において、該加熱段
    の温度が摂氏５８０度以上であることを特徴とする方法
    。
  3. 【請求項３】請求項２に記載の方法において、該加熱段
    の温度が摂氏６５０度であることを特徴とする方法。
  4. 【請求項４】請求項１に記載の方法において、該金属が
    遷移金属であることを特徴とする方法。
  5. 【請求項５】請求項４に記載の方法において、該遷移金
    属がチタン、コバルト、プラチナ、パラジウム、モリブ
    デン、タンタル又はニッケルであることを特徴とする方
    法。
  6. 【請求項６】請求項１に記載の方法において、該加熱段
    が低電気抵抗のコンタクトとなる金属ケイカ物層を該シ
    リコン表面上に生成し、該金属ケイカ物を電気的に絶縁
    する金属酸化物層を該金属酸化物層上に生成することを
    特徴とする方法。
  7. 【請求項７】シリコン表面上にチタンケイカ物を選択的
    に形成する方法において、該シリコン表面上にチタン層
    を与える段と、該チタンおよびシリコンを高酸素濃度雰
    囲気中で摂氏５８０度以上に加熱することにより、低電
    気抵抗のコンタクトとなるチタンケイカ物層を該シリコ
    ン表面上に生成すると共に該チタンケイカ物を電気的に
    絶縁するチタン酸化物を該チタンケイカ物上に生成する
    段とを含むことを特徴とする金属ケイカ物形成方法。
  8. 【請求項８】半導体デバイスを製造する方法において、
    シリコン基板を与える段と、該基板上にシリコン電極領
    域と酸化物絶縁体領域とを形成する段と、該電極領域お
    よび絶縁体領域上に金属層を形成する段と、該デバイス
    を高酸素濃度雰囲気中で加熱して該電極領域上に金属ケ
    イカ物を形成すると共に、該絶縁体領域および金属ケイ
    カ物上に金属酸化物を形成する段とを含むことを特徴と
    する半導体デバイス製造方法。
  9. 【請求項９】請求項８に記載の製造方法において、該電
    極領域が該基板中のドープされたソース領域およびドー
    プされたドレーン領域と、該基板からゲート酸化物層で
    離隔されたポリシリコンゲート領域とを含むようにされ
    たことを特徴とする製造方法。
  10. 【請求項１０】請求項９に記載の製造方法において該絶
    縁体領域が該ゲート領域の側壁に隣接するスペーサー領
    域を含むようにされたことを特徴とする製造方法。
  11. 【請求項１１】請求項１０に記載の製造方法において、
    該電極領域がさらに、軽度にドープされたソース領域お
    よびドレーン領域を該スペーサー領域下の該基板中に含
    むようにされたことを特徴とする製造方法。
  12. 【請求項１２】請求項１１に記載の製造方法において、
    該金属ケイカ物が該電極の電気抵抗を低減すると共に該
    金属酸化物がその下の金属ケイカ物を電気的に絶縁する
    ようにされたことを特徴とする製造方法。
  13. 【請求項１３】請求項８に記載の製造方法において、該
    デバイスが摂氏５８０度以上に加熱されることを特徴と
    する製造方法。
  14. 【請求項１４】請求項８に記載の製造方法において、該
    金属が遷移金属であることを特徴とする製造方法。
  15. 【請求項１５】請求項１４に記載の製造方法において、
    該遷移金属がチタン、コバルト、プラチナ、パラジウム
    、モリブデン、タンタル、又はニッケルであることを特
    徴とする製造方法。
  16. 【請求項１６】請求項８に記載の製造方法において、該
    金属酸化物上に電気的絶縁体層を形成する段をさらに含
    むことを特徴とする製造方法。
  17. 【請求項１７】請求項１６に記載の製造方法において、
    該絶縁体層および金属酸化物内にウィンドを空ける段と
    、該ウィンド内に金属を形成して該金属ケイカ物に電気
    的コンタクトを与える段とをさらに含むことを特徴とす
    る製造方法。
  18. 【請求項１８】半導体デバイスを製造する方法において
    、シリコン基板を与える段と、該基板中のドープされた
    ソース領域およびドレーン領域と、ゲート酸化物層によ
    って該基板から離隔されたポリシリコンゲートと、該ゲ
    ート領域の側壁に隣接した絶縁スペーサー領域と、該ス
    ペーサー領域の下の該基板中に軽度にドープされたソー
    ス領域およびドレーンと領域とを形成する段と、該ソー
    ス領域、ドレーン領域、ゲート領域及び側壁領域の上に
    チタン層を形成する段と、該デバイスを高酸素濃度雰囲
    気中で摂氏５８０度以上に加熱して該ソース領域、ドレ
    ーン領域、およびゲート領域の上にこれら領域の電気抵
    抗を低減するためのチタンケイカ物を形成すると共に、
    該スペーサー領域およびチタンケイカ物の上にチタン酸
    化物を形成して該チタンケイカ物を電気的に絶縁する段
    と、該チタン酸化物上に電気的絶縁層を形成する段と、
    該絶縁層およびチタン酸化物中にウィンドを空ける段と
    、該ウィンド中に金属を形成して該チタンケイカ物に電
    気的コンタクトを与える段とを含むことを特徴とする半
    導体デバイス製造方法。
  19. 【請求項１９】ＭＯＳ半導体デバイスのソース領域、ド
    レーン領域、およびゲート領域の上に自己整合性金属ケ
    イカ物層を形成する方法において、シリコン基板を与え
    る段と、該ソース領域、ドレーン領域、およびゲート領
    域を画定するためのフィールド酸化物領域を形成する段
    と、該基板上にゲート酸化物を形成する段と、該ゲート
    領域上にポリシリコンゲートを形成する段と、該酸化物
    の下、かつ、該ゲート領域およびフィールド酸化物領域
    の間の基板を軽度にドープして低ドーパントドレーン／
    ソース領域（ＬＤＤ）を確定すると共に、該ソース領域
    およびドレーン領域を確定する段と、該ゲート領域の側
    壁上、かつ該ＬＤＤ領域の上に、スペーサー酸化物領域
    を形成し、該側壁に隣接した、かつ該ソース領域および
    ドレーン領域の上にある、該ゲート酸化物を除去し、さ
    らに該ソース領域およびドレーン領域のドーピングを行
    なう段と、該デバイス上に金属層を積層する段と、該デ
    バイスを高酸素濃度雰囲気中で加熱して該ソース領域、
    ドレーン領域、およびゲート領域上に金属ケイカ物を形
    成すると共に、該金属ケイカ物および該フィールド領域
    およびスペーサー酸化物領域上に金属酸化物を形成する
    段とを含むことを特徴とする自己整合性金属ケイカ物層
    形成方法。
  20. 【請求項２０】請求項１９に記載の方法において、該デ
    バイスが摂氏５８０度以上に加熱されることを特徴とす
    る方法。
  21. 【請求項２１】請求項２０に記載の方法において、該金
    属が遷移金属であることを特徴とする方法。
  22. 【請求項２２】請求項２０に記載の方法において、該遷
    移金属がチタン、コバルト、プラチナ、パラジウム、も
    ろ分でん、タンタル、叉はニッケルであることを特徴と
    する方法。
  23. 【請求項２３】請求項２２に記載の方法において、該金
    属酸化物上に電気的絶縁層を形成する段をさらに含むこ
    とを特徴とする方法。
  24. 【請求項２４】請求項２３に記載の方法において、該絶
    縁層および金属酸化物中にウィンドを空ける段と、該ウ
    ィンド内に金属を形成して該金属ケイカ物の電気的コン
    タクトを与える段とをさらに含むことを特徴とする方法
    。
JP07727691A 1990-03-21 1991-03-18 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 Expired - Fee Related JP3255427B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/496,720 US5288666A (en) 1990-03-21 1990-03-21 Process for forming self-aligned titanium silicide by heating in an oxygen rich environment
US496720 1990-03-21

Publications (2)

Publication Number Publication Date
JPH04223341A true JPH04223341A (ja) 1992-08-13
JP3255427B2 JP3255427B2 (ja) 2002-02-12

Family

ID=23973837

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07727691A Expired - Fee Related JP3255427B2 (ja) 1990-03-21 1991-03-18 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法

Country Status (2)

Country Link
US (1) US5288666A (ja)
JP (1) JP3255427B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213657A (ja) * 1996-01-30 1997-08-15 Hyundai Electron Ind Co Ltd 半導体素子の拡散防止膜形成方法
US6608353B2 (en) 1992-12-09 2003-08-19 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having pixel electrode connected to a laminate structure
JP2011129909A (ja) * 2009-12-10 2011-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives 半導体を含む金属材料の形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010685B1 (ko) * 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5698468A (en) * 1995-06-07 1997-12-16 Lsi Logic Corporation Silicidation process with etch stop
US5751040A (en) * 1996-09-16 1998-05-12 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned source/drain mask ROM memory cell using trench etched channel
US5747373A (en) * 1996-09-24 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd. Nitride-oxide sidewall spacer for salicide formation
US6555455B1 (en) 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
US6187674B1 (en) * 1998-12-08 2001-02-13 United Microelectronics Corp. Manufacturing method capable of preventing corrosion and contamination of MOS gate
US10446555B2 (en) * 2017-08-31 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal track and methods forming same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE32207E (en) * 1978-12-29 1986-07-15 At&T Bell Laboratories Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
JPS5748246A (en) * 1980-08-13 1982-03-19 Fujitsu Ltd Manufacture of semiconductor device
JPS5861763A (ja) * 1981-10-09 1983-04-12 武笠　均 触感知器消化装置
US4521952A (en) * 1982-12-02 1985-06-11 International Business Machines Corporation Method of making integrated circuits using metal silicide contacts
JPS59210642A (ja) * 1983-05-16 1984-11-29 Hitachi Ltd 半導体装置の製造方法
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US4581815A (en) * 1984-03-01 1986-04-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer and method of making same
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
US4641417A (en) * 1984-06-25 1987-02-10 Texas Instruments Incorporated Process for making molybdenum gate and titanium silicide contacted MOS transistors in VLSI semiconductor devices
US4587718A (en) * 1984-11-30 1986-05-13 Texas Instruments Incorporated Process for forming TiSi2 layers of differing thicknesses in a single integrated circuit
US4612258A (en) * 1984-12-21 1986-09-16 Zilog, Inc. Method for thermally oxidizing polycide substrates in a dry oxygen environment and semiconductor circuit structures produced thereby
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
US4715109A (en) * 1985-06-12 1987-12-29 Texas Instruments Incorporated Method of forming a high density vertical stud titanium silicide for reachup contact applications
US4673968A (en) * 1985-07-02 1987-06-16 Siemens Aktiengesellschaft Integrated MOS transistors having a gate metallization composed of tantalum or niobium or their silicides
US4660276A (en) * 1985-08-12 1987-04-28 Rca Corporation Method of making a MOS field effect transistor in an integrated circuit
US4619038A (en) * 1985-08-15 1986-10-28 Motorola, Inc. Selective titanium silicide formation
US4724223A (en) * 1986-12-11 1988-02-09 Gte Laboratories Incorporated Method of making electrical contacts
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
US4804438A (en) * 1988-02-08 1989-02-14 Eastman Kodak Company Method of providing a pattern of conductive platinum silicide
FR2636472B1 (fr) * 1988-09-09 1990-11-30 France Etat Procede de formation autoalignee de siliciure de tungstene
US4923822A (en) * 1989-05-22 1990-05-08 Hewlett-Packard Company Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608353B2 (en) 1992-12-09 2003-08-19 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having pixel electrode connected to a laminate structure
US7045399B2 (en) 1992-12-09 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Electronic circuit
US7061016B2 (en) 1992-12-09 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Electronic circuit
US7105898B2 (en) 1992-12-09 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Electronic circuit
CN1302560C (zh) * 1992-12-09 2007-02-28 株式会社半导体能源研究所 电子电路
US7547916B2 (en) 1992-12-09 2009-06-16 Semiconductor Energy Laboratory Co., Ltd. Electronic circuit
JPH09213657A (ja) * 1996-01-30 1997-08-15 Hyundai Electron Ind Co Ltd 半導体素子の拡散防止膜形成方法
JP2011129909A (ja) * 2009-12-10 2011-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives 半導体を含む金属材料の形成方法

Also Published As

Publication number Publication date
US5288666A (en) 1994-02-22
JP3255427B2 (ja) 2002-02-12

Similar Documents

Publication Publication Date Title
US4727038A (en) Method of fabricating semiconductor device
US5641698A (en) Method of fabricating FET device with double spacer
US5326722A (en) Polysilicon contact
JP3841598B2 (ja) 半導体素子の製造方法
JPH04223341A (ja) 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法
JPH11284179A (ja) 半導体装置およびその製造方法
JP2006508548A (ja) ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造
US6087248A (en) Method of forming a transistor having thin doped semiconductor gate
JPH023244A (ja) 半導体装置の製造方法
KR100223736B1 (ko) 반도체 소자 제조 방법
JP2002289849A (ja) 半導体素子及びその製造方法
JPH10335645A (ja) シリサイドを利用したスイッチング素子及びその製造方法
JPH0982949A (ja) 半導体装置及びその製造方法
JPH08264771A (ja) 半導体装置及びその製造方法
KR930011472B1 (ko) Mos트랜지스터의 제조방법
KR100192537B1 (ko) 반도체 소자 제조방법
KR100334866B1 (ko) 반도체소자의트랜지스터형성방법
JPH0232545A (ja) 半導体装置の製造方法
JPH10125623A (ja) 半導体装置の製造方法
KR100228334B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR100546059B1 (ko) 반도체 제조 방법
JPH06181219A (ja) 半導体装置の製造方法
JP2004319567A (ja) 半導体装置の製造方法及び半導体装置
JPS6158986B2 (ja)
KR20020053191A (ko) 반도체 소자의 누설전류 감소방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees