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JP7079307B2 - 表示装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、液晶表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装
置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用い
て薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは集
積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略号ＩＣ）や電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれて
いる。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよ
く知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いら
れている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１及び特許文献２）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体層を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単
であり、十分な信頼性が求められている。
酸化物半導体層を用いる薄膜トランジスタにおいて、動作特性や信頼性を向上させること
を課題の一つとする。
特に、駆動回路に用いる薄膜トランジスタの動作速度は、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌ）を短くする、またはチャネル幅（Ｗ）を広
くすると動作速度が高速化される。しかし、チャネル長を短くすると、スイッチング特性
、例えばオンオフ比が小さくなる問題がある。また、チャネル幅（Ｗ）を広くすると薄膜
トランジスタ自身の容量負荷を上昇させる問題がある。
また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた半導
体装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特
性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには
動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、
表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作
速度とすることが好ましい。
酸化物半導体層を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の
一つとする。
酸化物半導体層を用いる薄膜トランジスタの作製工程を簡略化することも課題の一つとす
る。
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、駆
動回路部と当該表示部は、薄膜トランジスタと、第１の配線（端子または接続電極ともい
う）と、第２の配線（端子または接続電極ともいう）を有し、薄膜トランジスタは、金属
によって構成されたゲート電極と、当該ゲート電極上のゲート絶縁層と、当該ゲート絶縁
層上の酸化物半導体層と、当該酸化物半導体層上の金属によって構成され、周縁部が当該
酸化物半導体層の周縁部より内側に位置するソース電極（ソース電極層ともいう）及びド
レイン電極（ドレイン電極層ともいう）と、酸化物半導体層とソース電極及びドレイン電
極の上の保護絶縁層を有し、駆動回路部の薄膜トランジスタは、保護絶縁層上の酸化物半
導体層と重なる位置に導電層を有し、表示部の薄膜トランジスタは、画素電極（画素電極
層ともいう）と電気的に接続し、第１の配線はゲート電極と同じ材料で形成され、第２の
配線はソース電極またはドレイン電極と同じ材料で形成され、第１の配線と第２の配線は
、ゲート絶縁層と保護絶縁層に設けられた開口（コンタクトホール）を通して電気的に接
続されている半導体装置である。
画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆
スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタ及び駆動回路用薄膜トラン
ジスタはソース電極層及びドレイン電極層との間に露呈した酸化物半導体層に接する酸化
物絶縁層が設けられたチャネルエッチ型薄膜トランジスタである。
駆動回路用薄膜トランジスタは、酸化物半導体層をゲート電極と導電層で挟み込む構成と
する。これにより、薄膜トランジスタのしきい値ばらつきを低減させることができ、安定
した電気特性を有する薄膜トランジスタを備えた半導体装置を提供することができる。導
電層は、ゲート電極層と同電位としても良いし、フローティング電位でも良いし、固定電
位、例えばＧＮＤ電位や０Ｖでもよい。また、導電層に任意の電位を与えることで、薄膜
トランジスタのしきい値を制御することができる。
上記構造を実現するための本発明の一態様は、同一基板上の駆動回路部が形成される第１
の領域と、表示部が形成される第２の領域に、第１のフォトリソグラフィ工程によりゲー
ト電極として機能する第１の電極と、第１の電極と同じ材料からなる第１の配線を形成し
、第１の電極及び第１の配線上にゲート絶縁層として機能する第１の絶縁膜を形成し、第
１の絶縁膜の上に、酸化物半導体層を形成し、酸化物半導体層を脱水化または脱水素化す
るための熱処理を行い、酸化物半導体層上にソース電極およびドレイン電極を形成するた
めの金属膜を形成し、第２のフォトリソグラフィ工程により、金属膜上に、多階調マスク
を用いて膜厚の異なる領域を有するレジストマスクを形成し、膜厚の異なる領域を有する
レジストマスクをマスク層として酸化物半導体層と金属膜をエッチングして島状の酸化物
半導体層と島状の金属層に加工し、マスク層をアッシングして、マスク層を縮小させると
同時に、膜厚の薄い領域のレジストマスクを除去して分離されたマスク層を形成し、金属
層の露出した部分をエッチングすることで、周縁部が酸化物半導体層の周縁部より内側に
後退した形状の、ソース電極として機能する第２の電極とドレイン電極として機能する第
３の電極と、ソース電極またはドレイン電極と同じ材料からなる第２の配線を形成し、マ
スク層を除去し、第２の電極と第３の電極と酸化物半導体層の上に、酸化物絶縁層である
第２の絶縁膜を形成し、第３のフォトリソグラフィ工程により第１の配線と重なる第１の
絶縁膜及び第２の絶縁膜を選択的に除去して第１の開口を形成し、第２の配線と重なる第
２の絶縁膜を選択的に除去して第２の開口を形成し、第２の領域において、第２の電極も
しくは第３の電極のどちらか一方と重なる位置に、第２の絶縁膜を選択的に除去すること
で第３の開口を形成し、第４のフォトリソグラフィ工程により第１の開口及び第２の開口
を通して第１の配線と第２の配線を電気的に接続する第１の導電層を形成し、第１の領域
において、第２の絶縁膜を介して酸化物半導体層と重なる位置に、第１の導電層と同じ材
料からなる第４の電極を形成し、第２の領域において第３の開口を通して薄膜トランジス
タに電気的に接続する第１の導電層と同じ材料からなり画素電極として機能する第５の電
極を形成することを特徴とする半導体装置の作製方法である。
フォトマスク数を軽減し、工程を簡略化することができる。
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、マスク層に対
してエッチングを行うことでさらに形状を変形することができるため、異なるパターンに
加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによ
って、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができ
る。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減
できるため、工程の簡略化が可能となる。
上記構成は、上記課題の少なくとも一つを解決する。
また、本明細書中で用いる酸化物半導体は、例えば、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）
で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを
作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素また
は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまた
はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半
導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の
遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書において
は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、Ｍと
してＧａを含む構造の酸化物半導体をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体とよび、その
薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ
系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ
－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－
Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ－化など）させ、その後、酸化物半導体層に接する酸化物絶縁層の形成や、形成後に加
熱処理を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ
型化させているとも言える。また、酸化物半導体層を酸素過剰な状態とする固相酸化を行
っているとも呼べる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有
する半導体装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下での４００℃以上基板の歪み点未満、好ましくは４２０℃以上５７０℃以下の加
熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。また、その後の水（
Ｈ２Ｏ）の再含浸を防ぐことができる。
脱水化または脱水素化の熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが好
ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で行っても良い。
脱水化または脱水素化を行った酸化物半導体層は、脱水化または脱水素化後の酸化物半導
体層に対してＴＤＳで４５０℃まで測定を行っても水の２つのピーク、少なくとも３００
℃付近に現れる１つのピークは検出されない程度の熱処理条件とする。従って、脱水化ま
たは脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５
０℃まで測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
そして、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Ｔから温度を下げ
る際、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせないことで、水また
は水素が再び混入させないことが重要である。脱水化または脱水素化を行い、酸化物半導
体層を低抵抗化、即ちＮ型化（Ｎ－など）させた後、高抵抗化させてＩ型とした酸化物半
導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧値をプ
ラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜トラ
ンジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される
ことが半導体装置（表示装置）には望ましい。なお、薄膜トランジスタのしきい値電圧値
がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れ
る、所謂ノーマリーオンとなりやすい。アクティブマトリクス型の表示装置においては、
回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性
能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重
要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマ
イナスであると、回路として制御することが困難である。しきい値電圧値が高く、しきい
値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴと
してのスイッチング機能を果たすことができず、負荷となる恐れがある。ｎチャネル型の
薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成され
て、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネル
が形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が
流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なる
ガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に
触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エア（露点が
－４０℃以下、好ましくは－６０℃以下）で満たして冷却を行う。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気（露点が－４０℃以下、好ましくは－６０℃以下）下で徐冷（または冷却）
した酸化物半導体層を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下で
の加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処
理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ
、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ－化など）させる。
また、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ
Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）が形成される。また、ソース電極
層と重なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃ
ｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）が形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１８／ｃｍ３以上の範囲内
であり、少なくともチャネル形成領域のキャリア濃度（１×１０１８／ｃｍ３未満）より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求
めたキャリア濃度の値を指す。
そして、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態と
することで、さらに高抵抗化、即ちＩ型化させてチャネル形成領域を形成する。なお、脱
水化または脱水素化した酸化物半導体層を酸素過剰な状態とする処理としては、脱水化ま
たは脱水素化した酸化物半導体層に接する酸化物絶縁層のスパッタリング法による成膜、
または酸化物絶縁層成膜後の加熱処理、または酸素を含む雰囲気での加熱処理、または不
活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する処理、超乾燥エア（露点が－４０
℃以下、好ましくは－６０℃以下）で冷却する処理などによって行う。
また、脱水化または脱水素化した酸化物半導体層の少なくとも一部（ゲート電極層と重な
る部分）をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、高抵抗
化、即ちＩ型化させることもできる。脱水化または脱水素化した酸化物半導体層上に接し
てＴｉなどの金属電極からなるソース電極層やドレイン電極層を形成し、ソース電極層や
ドレイン電極層に重ならない露出領域を選択的に酸素過剰な状態としてチャネル形成領域
を形成することができる。選択的に酸素過剰な状態とする場合、ソース電極層に重なる第
１の高抵抗ソース領域と、ドレイン電極層に重なる第２の高抵抗ドレイン領域とが形成さ
れ、第１の高抵抗ソース領域と第２の高抵抗ドレイン領域との間の領域がチャネル形成領
域となる。チャネル形成領域がソース電極層及びドレイン電極層の間に自己整合的に形成
される。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。
なお、ドレイン電極層と重畳した酸化物半導体層において高抵抗ドレイン領域を形成する
ことにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高
抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ドレイン領域、チャネル
形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。その
ため、ドレイン電極層に高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲ
ート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域がバッフ
ァとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすること
ができる。
また、ドレイン電極層及びソース電極層と重畳した酸化物半導体層において、高抵抗ドレ
イン領域及び高抵抗ソース領域を形成することにより、駆動回路を形成した際のチャネル
形成領域でのリーク電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を
形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタのリーク電
流の経路として、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形
成領域、ソース電極層側の高抵抗ソース領域、ソース電極層の順となる。このときチャネ
ル形成領域では、ドレイン電極層側の高抵抗ドレイン領域よりチャネル領域に流れるリー
ク電流を、トランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面
近傍に集中させることができ、バックチャネル部（ゲート電極層から離れているチャネル
形成領域の表面の一部）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域は、ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して重
なり、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成しても
よい。酸化物導電層は、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含
まないものであることが好ましい。例えば、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜
鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。酸化物導電層は、低抵抗
ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ－ｔｙｐｅ ｃｏｎｄｕｃｔ
ｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ
）としても機能する。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイ
ン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃ
ｍ３以下の範囲内であると好ましい。酸化物導電層を酸化物半導体層とソース電極及びド
レイン電極の間に設けることで、接触抵抗を低減でき、トランジスタの高速動作を実現す
ることができるため、周辺回路（駆動回路）の周波数特性を向上させることができる。
前述した作製方法に適用する場合は、酸化物半導体層形成後に酸化物導電層を形成し、次
いで金属膜を形成すればよい。酸化物導電層の形成は、酸化物半導体層の脱水化または脱
水素化するための熱処理の前でもよいし、後でもよい。
酸化物導電層とソース電極及びドレイン電極を形成するための金属膜は、連続成膜が可能
である。
また、前述した第１の配線及び第２の配線を、ＬＲＮもしくはＬＲＤとして機能する酸化
物導電層と同じ材料と金属材料によって構成された積層配線としてもよい。金属と酸化物
導電層の積層とすることで、下層配線の乗り越えや開口などの段差に対する被覆性が改善
し、配線抵抗を下げることができる。また、マイグレーションなどによる配線の局所的な
高抵抗化や断線を防ぐ効果も期待できるため、信頼性の高い半導体装置を提供することが
できる。
また、前述した第１の配線と第２の配線の接続に際しても、酸化物導電層を間に挟んで接
続することにより、接続部（コンタクト部）の金属表面に絶縁性酸化物が形成されること
による接触抵抗（コンタクト抵抗）の増大を防ぐことが期待でき、信頼性の高い半導体装
置を提供することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ま
しい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
酸化物半導体層を用い、電気特性や信頼性に優れた薄膜トランジスタを備えた半導体装置
を実現できる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 多階調マスクを説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明する回路図及びタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
薄膜トランジスタを含む半導体装置の作製工程について、図１乃至図５を用いて説明する
。
本発明の一形態である半導体装置として液晶表示装置を図１に示す。図１の液晶表示装置
は、薄膜トランジスタ１７０及び容量１４７を含む画素部、及び薄膜トランジスタ１８０
を含む駆動回路部、画素電極層１１０、配向膜として機能する絶縁層１９１が設けられた
基板１００と、配向膜として機能する絶縁層１９３、対向電極層１９４、カラーフィルタ
として機能する着色層１９５が設けられた基板１９０とが液晶層１９２を挟持して対向し
ている。また、基板１００及び基板１９０の液晶層１９２と反対側には、それぞれ偏光板
（偏光子を有する層、単に偏光子ともいう）１９６ａ、１９６ｂが設けられ、ゲート配線
の端子部には第１の端子１２１、及び接続用の端子電極１２８、ソース配線の端子部には
第２の端子１２２及び接続用の端子電極１２９が設けられている。
第２の端子１２２は、酸化物半導体層１２０上に積層されており、第２の端子１２２及び
酸化物半導体層１２０は、多階調マスクを用いて形成されたレジストマスクによるフォト
リソグラフィ工程によって形成される。
駆動回路部において、薄膜トランジスタ１８０はゲート電極層及び半導体層の上方に導電
層１１１が設けられ、ドレイン電極層１６５ｂはゲート電極層と同工程で形成される導電
層１６２と配線層１４５を介して電気的に接続している。また、画素部において、薄膜ト
ランジスタ１７０のドレイン電極層は画素電極層１１０と電気的に接続している。
薄膜トランジスタ１７０、１８０は作製方法において、透過した光が複数の強度となる露
光マスクである多階調マスクによって形成されたマスク層を用いたエッチング工程を行う
。従って、酸化物半導体層１０３、１６３は、周縁部がソース電極層１０５ａ、１６５ａ
、ドレイン電極層１０５ｂ、１６５ｂに覆われておらずに露出している形状となっている
。なお、酸化物半導体層１０３、１６３周縁において露出している領域は、酸化物絶縁層
１０７に接する領域である。酸化物半導体層１０３、１６３が周縁に露出している形状で
あると、上に積層される酸化物絶縁層１０７の被覆性がよい。
以下、図２乃至５を用いて作製方法を詳細に説明する。図５は液晶表示装置の画素部にお
ける平面図であり、図１乃至図４は図５における線Ａ１－Ａ２、Ｂ１－Ｂ２の断面図に相
当する。
絶縁表面を有する基板である基板１００上に、導電層を基板１００全面に形成した後、第
１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な
部分を除去して配線及び電極（ゲート電極層１０１、ゲート電極層１６１、導電層１６２
、容量配線層１０８、及び第１の端子１２１）を形成する。図２（Ａ）のように、配線及
び電極の端部にテーパー形状が形成されるようにエッチングすると、積層する膜の被覆性
が向上するため好ましい。なお、ゲート電極層１０１、ゲート電極層１６１はそれぞれゲ
ート配線に含まれる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板１００にはガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な
耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いるこ
とが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。本実
施の形態で示す液晶表示装置は透過型であるので、基板１００としては透光性を有する基
板を用いるが、反射型である場合は基板１００として非透光性の金属基板等の基板を用い
てもよい。
下地膜となる絶縁膜を基板１００とゲート電極層１０１、ゲート電極層１６１、導電層１
６２、容量配線層１０８、及び第１の端子１２１との間に設けてもよい。下地膜は、基板
１００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸
化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成す
ることができる。
ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、及び第１
の端子１２１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を
用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、
及び第１の端子１２１の２層の積層構造としては、アルミニウム層上にモリブデン層が積
層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層
上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデ
ン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステ
ン層または窒化タングステン層と、アルミニウムと珪素の合金層またはアルミニウムとチ
タンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、
及び第１の端子１２１上にゲート絶縁層１０２を形成する。
ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により窒化珪素層である膜厚２００ｎｍ以下のゲー
ト絶縁層１０２とする。
次いで、ゲート絶縁層１０２上に、酸化物半導体層１３０を形成する。
なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタリングを行い、ゲート絶縁層１０２の表面に付着してい
るゴミを除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基板側に
ＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法であ
る。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ
２、ＣＦ４などを加えた雰囲気で行ってもよい。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層１３
０を形成する（図２（Ａ）参照。）。酸化物半導体層１３０の形成後に脱水化または脱水
素化のための加熱処理を行っても酸化物半導体層を非晶質な状態とするため、膜厚を５０
ｎｍ以下と薄くすることが好ましい。酸化物半導体層の膜厚を薄くすることで酸化物半導
体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
酸化物半導体層１３０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系
、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－
Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚ
ｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体層を用いる。本実施の形
態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてスパッタリング法によ
り成膜する。また、酸化物半導体層１３０は、希ガス（代表的にはアルゴン）雰囲気下、
酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリ
ング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を
２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体層１３０
に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化
のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）
を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ 酸
素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ご
みが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶
膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体層とし
て、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により膜
厚２０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜する。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣ
スパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
ゲート絶縁層に直接レジストパターンを形成してコンタクトホールの開口を行っても良い
。その場合には、レジストを剥離した後で熱処理を行い、ゲート絶縁層表面の脱水化、脱
水素化、脱水酸基化の処理を行うことが好ましい。例えば、不活性ガス雰囲気（窒素、ま
たはヘリウム、ネオン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以上
基板の歪み点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去す
ればよい。
次いで、酸化物半導体層１３０の脱水化または脱水素化を行い、脱水化または脱水素化さ
れた酸化物半導体層１３１を形成する（図２（Ｂ）参照。）。脱水化または脱水素化を行
う第１の加熱処理の温度は、４００℃以上基板の歪み点未満、好ましくは４２５℃以上と
する。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であ
れば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層１３０に対して窒素雰囲気下において加
熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ
、酸化物半導体層１３１を得る。本実施の形態では、酸化物半導体層１３０の脱水化また
は脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い
、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、
窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減圧下
において脱水化または脱水素化を行う。
酸化物半導体層１３０を４００℃から７００℃の温度で熱処理することで、酸化物半導体
層１３０の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができ
る。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。特に酸化物半導体層１３０に対して、４
００℃～７００℃で行われる脱水化、脱水素化の熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒
素雰囲気で行うことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結
晶膜または多結晶膜となる場合もある。
酸化物半導体層に対する脱水化、脱水素化の熱処理は、酸化物半導体層成膜後、酸化物半
導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びドレイン
電極層上にパッシベーション膜を形成した後、のいずれで行っても良い。
次に、酸化物半導体層１３１上に金属材料からなる金属導電層１３７をスパッタリング法
や真空蒸着法で形成する（図２（Ｃ）参照。）。
金属導電層１３７の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等
が挙げられる。また、金属導電層は、単層構造でも、２層以上の積層構造としてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層
する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上
にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた合金膜、も
しくはこれらの元素のいずれかの窒化膜を用いてもよい。
金属導電層１３７形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属
導電層に持たせることが好ましい。
第２のフォトリソグラフィ工程を行い、ゲート絶縁層１０２、酸化物半導体層１３１、及
び金属導電層１３７上にレジストマスク１３５ａ、１３５ｂ、１３５ｃを形成する。
本実施の形態では、レジストマスク１３５ａ、１３５ｂ、１３５ｃを形成するために高階
調マスクを用いた露光を行う例を示す。レジストマスク１３５ａ、１３５ｂ、１３５ｃを
形成するためレジストを形成する。レジストは、ポジ型レジストまたはネガ型レジストを
用いることができる。ここでは、ポジ型レジストを用いて示す。レジストはスピンコート
法で形成してもよいし、インクジェット法で選択的に形成してもよい。レジストをインク
ジェット法で選択的に形成すると、不要箇所へのレジスト形成を削減することができるの
で、材料の無駄を軽減することができる。
次に、露光マスクとして多階調マスク８１ａ、または８１ｂを用いて、レジストに光を照
射して、レジストを露光する。
ここで、多階調マスク８１ａ、及び８１ｂを用いた露光について、図９を用いて説明する
。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行う
ことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露
光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスク
を形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚
数を削減することが可能である。
多階調マスクの代表例としては、図９（Ａ）に示すようなグレートーンマスク８１ａ、図
９（Ｃ）に示すようなハーフトーンマスク８１ｂがある。
図９（Ａ）に示すように、グレートーンマスク８１ａは、透光性基板８３及びその上に形
成される遮光部８４並びに回折格子８５で構成される。遮光部８４においては、光の透過
率が０％である。一方、回折格子８５はスリット、ドット、メッシュ等の光透過部の間隔
を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御するこ
とができる。なお、回折格子８５は、周期的なスリット、ドット、メッシュ、または非周
期的なスリット、ドット、メッシュどちらも用いることができる。
透光性基板８３としては、石英等の透光性基板を用いることができる。遮光部８４及び回
折格子８５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することがで
きる。
グレートーンマスク８１ａに露光光を照射した場合、図９（Ｂ）に示すように、遮光部８
４においては、光透過率８６は０％であり、遮光部８４及び回折格子８５が設けられてい
ない領域では光透過率８６は１００％である。また、回折格子８５においては、１０～７
０％の範囲で光透過率を調整可能である。回折格子８５における光の透過率の調整は、回
折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図９（Ｃ）に示すように、ハーフトーンマスク８１ｂは、透光性基板８３及びその上に形
成される半透過部８７並びに遮光部８８で構成される。半透過部８７は、ＭｏＳｉＮ、Ｍ
ｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部８８は
、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク８１ｂに露光光を照射した場合、図９（Ｄ）に示すように、遮光部８
８においては、光透過率８９は０％であり、遮光部８８及び半透過部８７が設けられてい
ない領域では光透過率８９は１００％である。また、半透過部８７においては、１０～７
０％の範囲で調整可能である。半透過部８７に於ける光の透過率は、半透過部８７の材料
により調整可能である。
多階調マスクを用いて露光した後、現像することで、図３（Ａ）に示すように膜厚の異な
る領域を有するレジストマスク１３５ａ、１３５ｂ、１３５ｃを形成することができる。
次に、レジストマスク１３５ａ、１３５ｂ、１３５ｃを用いて第１のエッチング工程を行
い、酸化物半導体層１３１、金属導電層１３７をエッチングし島状に加工する。この結果
、酸化物半導体層１３３、１３４、１２０、金属導電層１８５、１８６、１８８を形成す
ることができる（図３（Ａ）参照。）。
次に、レジストマスク１３５ａ、１３５ｂ、１３５ｃをアッシングする。この結果、レジ
ストマスクの面積（３次元的に見ると体積）が縮小し、厚さが薄くなる。このとき、膜厚
の薄い領域のレジストマスクのレジスト（ゲート電極層１６１の一部と重畳する領域）は
除去され、分離されたレジストマスク１３６ａ、１３６ｂを形成することができる。同様
にレジストマスク１３５ｂ、１３５ｃもアッシングされ、レジストマスクの面積（３次元
的に見ると体積）が縮小し、レジストマスク１３６ｃ、１３６ｄ、１３６ｅとなる。
レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅを用いて、エッチン
グにより不要な部分を除去してソース電極層１６５ａ、ドレイン電極層１６５ｂ、ソース
電極層１０５ａ、ドレイン電極層１０５ｂ、第２の端子１２２を形成する（図３（Ｂ）参
照。）。
なお、金属導電層のエッチングの際に、酸化物半導体層１３３、１３４も除去されないよ
うにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、金属導電層としてＴｉ膜を用いて、酸化物半導体層１３３、１３４に
はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アン
モニア、水、過酸化水素水の混合液）を用いる。
この第２のフォトリソグラフィ工程において、酸化物半導体層１２０、ソース電極層１０
５ａ、１６５ａ、ドレイン電極層１０５ｂ、１６５ｂと同じ材料である第２の端子１２２
を端子部に形成する。なお、第２の端子１２２はソース配線（ソース電極層１０５ａ、１
６５ａを含むソース配線）と電気的に接続されている。
なお、ここでの金属導電層、酸化物半導体層、及び絶縁膜のエッチングは、ウェットエッ
チングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅを除去し、酸
化物半導体層１３３、１３４に接する保護絶縁層となる酸化物絶縁層１０７を形成する。
この段階で、酸化物半導体層１３３、１３４は、酸化物絶縁層１０７と接する領域が形成
され、この領域のうち、ゲート電極層とゲート絶縁層を介して酸化物絶縁層１０７と重な
る領域がチャネル形成領域となる。
酸化物絶縁層１０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層１０７に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁層１０７として膜厚３００ｎｍの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）
及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
トまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素
雰囲気下でスパッタリング法により酸化珪素を形成することができる。後に低抵抗化する
酸化物半導体層に接して形成する酸化物絶縁層は、水分や、水素イオンや、ＯＨ－などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表
的には酸化珪素膜、窒化酸化珪素膜、酸化ガリウム膜、酸化アルミニウム膜、または酸化
窒化アルミニウム膜などを用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図４（Ａ）参照。
）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理
を行うと、酸化物絶縁層１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶
縁層１０７と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領
域１６６は、Ｉ型となり、ソース電極層１６５ａに重なる高抵抗ソース領域１６７ａと、
ドレイン電極層１６５ｂに重なる高抵抗ドレイン領域１６７ｂとが自己整合的に形成され
、酸化物半導体層１６３が形成される。同様に、酸化物半導体層１３４において、ゲート
電極層１０１と重なるチャネル形成領域１１６は、Ｉ型となり、ソース電極層１０５ａに
重なる高抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂに重なる高抵抗ドレイン領
域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成される。
ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重畳した
酸化物半導体層１０３、１６３において高抵抗ドレイン領域１１７ｂ、１６７ｂ（又は高
抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際の信頼性
の向上を図ることができる。具体的には、高抵抗ドレイン領域１１７ｂ、１６７ｂを形成
することで、ドレイン電極層１０５ｂ、１６５ｂから高抵抗ドレイン領域１１７ｂ、１６
７ｂ、チャネル形成領域１１６、１６６にかけて、導電性を段階的に変化させうるような
構造とすることができる。そのため、ドレイン電極層１０５ｂ、１６５ｂに高電源電位Ｖ
ＤＤを供給する配線に接続して動作させる場合、ゲート電極層１０１、１６１とドレイン
電極層１０５ｂ、１６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファ
となり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることが
できる。
また、ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重
畳した酸化物半導体層１０３、１６３において高抵抗ドレイン領域１１７ｂ、１６７ｂ（
又は高抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際の
チャネル形成領域１１６、１６６でのリーク電流の低減を図ることができる。
本実施の形態では、スパッタリング法により、酸化物絶縁層１０７として酸化珪素膜を形
成した後、２５０℃～３５０℃の熱処理をして、ソース領域とドレイン領域の間の酸化物
半導体層の露出部分（チャネル形成領域）より、酸化物半導体層中へ酸素を含侵、拡散を
行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中に過剰な酸素
を含ませることができ、その酸素を熱処理により、酸化物半導体層中に含侵、拡散させる
ことができる。酸化物半導体層中への酸素の含侵、拡散によりチャネル領域を高抵抗化（
Ｉ型化）を図ることができる。それにより、ノーマリーオフとなる薄膜トランジスタを得
ることができる。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８０、画素部
に薄膜トランジスタ１７０を作製することができる。薄膜トランジスタ１７０、１８０は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７０、１８
０は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
同一基板上に駆動回路と画素部を形成することによって、駆動回路と外部信号との接続配
線が短縮でき、半導体装置の小型化、低コスト化が可能である。
酸化物絶縁層１０７上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ－などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。
次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁層１
０７のエッチングにより、ドレイン電極層１０５ｂに達するコンタクトホール１２５、ド
レイン電極層１６５ｂに達するコンタクトホール１１８、及び導電層１６２に達するコン
タクトホール１１９を形成し、レジストマスクを除去する（図４（Ｂ）参照。）。また、
ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、第１の端
子１２１に達するコンタクトホール１２６も形成する。また、該コンタクトホールを形成
するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有
する導電膜の他の材料として、窒素を含ませたＡｌ－Ｚｎ－Ｏ系非単結晶膜、即ちＡｌ－
Ｚｎ－Ｏ－Ｎ系非単結晶膜や、窒素を含ませたＺｎ－Ｏ－Ｎ系非単結晶膜や、窒素を含ま
せたＳｎ－Ｚｎ－Ｏ－Ｎ系非単結晶膜を用いてもよい。なお、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単
結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結
晶膜中のアルミニウムの組成比（原子％）より大きく、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜
中のアルミニウムの組成比（原子％）は、Ａｌ－Ｚｎ－Ｏ－Ｎ系非単結晶膜中の窒素の組
成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う
。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善
するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ－ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層１１０、導電層１１１、配線層１４５、端子電極１２
８、１２９を形成し、レジストマスクを除去する。この段階での断面図を図４（Ｃ）に示
す。なお、この段階での平面図が図５に相当する。
また、この第４のフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２
及び酸化物絶縁層１０７を誘電体として、容量配線層１０８と画素電極層１１０とで保持
容量が形成される。
ゲート絶縁層１０２を誘電体とし容量配線層と容量電極とで形成される保持容量である容
量１４７も駆動回路部と画素部と同一基板上に形成することができる。また、容量配線を
設けず、画素電極を隣り合う画素のゲート配線と保護絶縁層及びゲート絶縁層を介して重
ねて保持容量を形成してもよい。
端子部に形成された端子電極１２８、１２９はＦＰＣとの接続に用いられる電極または配
線となる。第１の端子１２１上に形成された端子電極１２８は、ゲート配線の入力端子と
して機能する接続用の端子電極となる。第２の端子１２２上に形成された端子電極１２９
は、ソース配線の入力端子として機能する接続用の端子電極である。
また、図１１（Ａ１）、図１１（Ａ２）は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図１１（Ａ１）は図１１（Ａ２）中のＣ１－Ｃ２線に沿
った断面図に相当する。図１１（Ａ１）において、保護絶縁層１５４上に形成される導電
膜１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ａ１）に
おいて、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配
線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２に設けられたコンタク
トホールにて、酸化物半導体層１５７を介して導通させている。また、接続電極１５３と
、導電膜１５５とが保護絶縁層に設けられたコンタクトホールにて直接接して導通させて
いる。
また、図１１（Ｂ１）、及び図１１（Ｂ２）は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図１１（Ｂ１）は図１１（Ｂ２）中のＤ１－Ｄ２線に沿っ
た断面図に相当する。図１１（Ｂ１）において、保護絶縁層１５４上に形成される導電膜
１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ｂ１）にお
いて、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気
的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極１５
６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異
なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための
容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は
、保護絶縁層１５４を介して導電膜１５５と電気的に接続している。第２の端子１５０の
下には酸化物半導体層１５８が形成されている。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして４回のフォトリソグラフィ工程により、６枚のフォトマスクを使用して、薄膜ト
ランジスタ１８０を有する駆動回路部、薄膜トランジスタ１７０を有する画素部、保持容
量を有する容量１４７、及び外部取り出し端子部を完成させることができる。薄膜トラン
ジスタと保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、アク
ティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細
書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
本実施の形態のように、多階調マスクにより形成した複数（代表的には二種類）の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が図れる。よって、半導体装置を低コストで生産性よく作製す
ることができる。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
酸化物絶縁層１０７、導電層１１１、配線層１４５、画素電極層１１０上に配向膜として
機能する絶縁層１９１を形成する。
対向基板１９０に、着色層１９５、対向電極層１９４、配向膜として機能する絶縁層１９
３を形成する。基板１００と対向基板１９０とを、液晶表示装置のセルギャップを調節す
るスペーサを介し、液晶層１９２を挟持してシール材（図示せず）によって貼り合わせる
。上記貼り合わせの工程は減圧下で行ってもよい。
シール材としては、代表的には可視光硬化性、紫外線硬化性または熱硬化性の樹脂を用い
るのが好ましい。代表的には、アクリル樹脂、エポキシ樹脂、アミン樹脂などを用いるこ
とができる。また、光（代表的には紫外線）重合開始剤、熱硬化剤、フィラー、カップリ
ング剤を含んでもよい。
液晶層１９２は、空隙に液晶材料を封入して形成する。液晶層１９２は、基板１００と対
向基板１９０とを貼り合わせる前に滴下するディスペンサ法（滴下法）を用いてもよいし
、基板１００と対向基板１９０とを貼り合わせてから毛細管現象を用いて液晶を注入する
注入法を用いることができる。液晶材料としては特に限定はなく、種々の材料を用いるこ
とができる。また、液晶材料としてブルー相を示す材料を用いると配向膜を不要とするこ
とができる。
基板１００の外側に偏光板１９６ａを、対向基板１９０の外側に偏光板１９６ｂを設けて
、本実施の形態における透過型の液晶表示装置を作製することができる（図１参照。）。
また、本実施の形態では図示しないが、ブラックマトリクス（遮光層）、偏光部材、位相
差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板
及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドラ
イトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、フレーム周波数を通常のフレーム周波数（６０Ｈｚ）の１．５倍、好ましくは２倍
以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。特に、上記方法によって、酸化物半導体層に接して酸化物絶縁層を形成する
ことによって、安定した電気特性を有する薄膜トランジスタを作製し、提供することがで
きる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提
供することができる。
チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路
と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた
非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力
端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配
設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素ト
ランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電
圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走
査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部の薄膜トランジスタ１７０と同じ工程で形成することも可能であり、例えばトラン
ジスタのゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持た
せることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１において、酸化物半導体層とソース電極層又はドレイン
電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける例を図６及び
図７に示す。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部
分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図６及び
図７は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符
号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板１００上に金属導電層を形成し、金属導電層を第１の
フォトリソグラフィ工程により形成したレジストマスクを用いてエッチングし、第１の端
子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容量配線層１０８
を形成する。
第１の端子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容量配線
層１０８上にゲート絶縁層１０２を形成し、酸化物半導体層、酸化物導電層、金属導電層
を積層する。ゲート絶縁層１０２、酸化物半導体層、酸化物導電層及び金属導電層は大気
に曝さずに連続的に成膜することができる。
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や
、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料とし
ては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものである
ことが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸
窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は５０ｎｍ
以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタリング法を用いる場合、Ｓ
ｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物導電層
に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化
のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次いで、酸化物半導体層及び酸化物導電層を積層させた状態で脱水化、脱水素化の熱処理
を行い、酸化物半導体層１３１、酸化物導電層１４０、及び金属導電層１３７を形成する
（図６（Ａ）参照。）。４００℃から７００℃の温度で熱処理することで、酸化物半導体
層の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
この熱処理により、酸化物導電層に酸化珪素のような結晶化阻害物質が含まれていない限
り、酸化物導電層は結晶化する。酸化物導電層の結晶は下地面に対して柱状に成長する。
その結果、ソース電極層及びドレイン電極層を形成するために、酸化物導電層の上層の金
属導電層をエッチングする場合、アンダーカットが形成されるのを防ぐことができる。
また、酸化物半導体層の脱水化、脱水素化の熱処理によって、酸化物導電層の導電性を向
上させることができる。なお、酸化物導電層のみ酸化物半導体層の熱処理より低温で熱処
理しても良い。
高階調マスクを用いた露光を用いて第２のフォトリソグラフィ工程を行い、ゲート絶縁層
１０２、酸化物半導体層１３１、及び金属導電層１３７上にレジストマスク１３５ａ、１
３５ｂ、１３５ｄを形成する。
次に、レジストマスク１３５ａ、１３５ｂ、１３５ｄを用いて第１のエッチング工程を行
い、酸化物半導体層１３１、金属導電層１３７をエッチングし島状に加工する。この結果
、酸化物半導体層１３３、１３４、１２０、酸化物導電層１７５、１７６、１７７、金属
導電層１８５、１８６、１８８を形成することができる（図６（Ｂ）参照。）。
次に、レジストマスク１３５ａ、１３５ｂ、１３５ｄをアッシングする。この結果、レジ
ストマスクの面積（３次元的に見ると体積）が縮小し、厚さが薄くなる。このとき、膜厚
の薄い領域のレジストマスクのレジスト（ゲート電極層１６１の一部と重畳する領域）は
除去され、分離されたレジストマスク１３６ａ、１３６ｂを形成することができる。同様
にレジストマスク１３５ｂ、１３５ｄもアッシングされ、レジストマスクの面積（３次元
的に見ると体積）が縮小し、レジストマスク１３６ｃ、１３６ｄ、１３６ｅとなる。
レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅを用いて、エッチン
グにより不要な部分を除去してソース電極層１６５ａ、ドレイン電極層１６５ｂ、ソース
電極層１０５ａ、ドレイン電極層１０５ｂ、第２の端子１２２を形成する（図６（Ｃ）参
照。）。
この工程において、酸化物半導体層１２０、ソース電極層１０５ａ、１６５ａ、ドレイン
電極層１０５ｂ、１６５ｂと同じ材料である第２の端子１２２を端子部に形成する。なお
、第２の端子１２２はソース配線（ソース電極層１０５ａ、１６５ａを含むソース配線）
と電気的に接続されている。
なお、金属導電層のエッチングの際に、酸化物導電層１７５、１７６、１７７及び酸化物
半導体層１３３、１３４、１２０も除去されないようにそれぞれの材料及びエッチング条
件を適宜調節する。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅを除去し、ソ
ース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層
１６５ｂをマスクとして、酸化物導電層１４０をエッチングし、酸化物導電層１６４ａ、
１６４ｂ、酸化物導電層１０４ａ、１０４ｂを形成する（図６（Ｄ）参照。）。酸化亜鉛
を成分とする酸化物導電層１４０は、例えばレジストの剥離液のようなアルカリ性溶液を
用いて容易にエッチングすることができる。また同工程で、端子部にも酸化物導電層１３
９が形成される。
酸化物半導体層と酸化物導電層のエッチング速度の差を利用して、チャネル領域を形成す
るために酸化物導電層を分割するためのエッチング処理を行う。酸化物導電層のエッチン
グ速度が酸化物半導体層と比較して速いことを利用して、酸化物半導体層上の酸化物導電
層を選択的にエッチングする。
よって、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅは、アッシ
ング工程によって除去することが好ましい。剥離液を用いたエッチングの場合は、酸化物
導電層１７５、１７６及び酸化物半導体層１３３、１３４が過剰にエッチングされないよ
うに、エッチング条件（エッチャントの種類、濃度、エッチング時間）を適宜調整する。
本実施の形態のように、酸化物導電層と金属導電層を積層させて、同一マスクでソース電
極層及びドレイン電極層を含む配線パターンをエッチングすることにより、金属導電層の
配線パターンの下に、酸化物導電層を残存させることができる。
ゲート配線とソース配線のコンタクトにおいても、ソース配線の下層に酸化物導電層が形
成されていることにより、酸化物導電層がバッファとなり好ましく、さらに金属とは絶縁
性の酸化物を作らないので好ましい。
酸化物半導体層１３３、１３４に接する保護絶縁層となる酸化物絶縁層１０７を形成する
。本実施の形態では、酸化物絶縁層１０７として膜厚３００ｎｍの酸化珪素膜を、スパッ
タリング法を用いて成膜する。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁
層１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁層１０７と接した状
態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領
域１６６は、Ｉ型となり、ソース電極層１６５ａ及び酸化物導電層１６４ａに重なる高抵
抗ソース領域１６７ａと、ドレイン電極層１６５ｂ及び酸化物導電層１６４ｂに重なる高
抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成され
る。同様に、酸化物半導体層１３４において、ゲート電極層１０１と重なるチャネル形成
領域１１６は、Ｉ型となり、ソース電極層１０５ａ及び酸化物導電層１０４ａに重なる高
抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂ及び酸化物導電層１０４ｂに重なる
高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成さ
れる。
酸化物半導体層１６３、１０３と金属材料からなるドレイン電極層１０５ｂ、ドレイン電
極層１６５ｂの間に設けられる酸化物導電層１０４ｂ、１６４ｂは低抵抗ドレイン領域（
ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ－ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領
域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）としても機能
する。同様に、酸化物半導体層１６３、１０３と金属材料からなるソース電極層１０５ａ
、ソース電極層１６５ａの間に設けられる酸化物導電層１０４ａ、１６４ａは低抵抗ソー
ス領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ－ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉ
ｔｙ）領域、ＬＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）と
しても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極
層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体
的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）より
も大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると
好ましい。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８１、画素部
に薄膜トランジスタ１７１を作製することができる。薄膜トランジスタ１７１、１８１は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７１、１８
１は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
また、容量部において、容量配線層１０８、ゲート絶縁層１０２、酸化物導電層１０４ｂ
と同工程で形成される酸化物導電層１０７、ドレイン電極層１０５ｂと同工程で形成され
る金属導電層との積層でなる容量１４６が形成されている。
次いで、酸化物絶縁層１０７上に平坦化絶縁層１０９を形成する。なお、本実施の形態で
は、平坦化絶縁層１０９は、画素部のみに形成する。平坦化絶縁層１０９としては、ポリ
イミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有
機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料
）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用い
ることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦
化絶縁層１０９を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層１０９の形成法は、特に限定されず、その材料に応じて、スパッタリング法
、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、
スクリーン印刷、オフセット印刷等）等を用いることができる。また、ドクターナイフ、
ロールコーター、カーテンコーター、ナイフコーター等を用いて平坦化絶縁層１０９を形
成することができる。本実施の形態では、平坦化絶縁層１０９として感光性のアクリルを
用いて形成する。
次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層１
０９、及び酸化物絶縁層１０７のエッチングによりドレイン電極層１０５ｂに達するコン
タクトホール１２５を形成し、レジストマスクを除去する。また、ここでのエッチングに
より第２の端子１２２に達するコンタクトホール１２７、第１の端子１２１に達するコン
タクトホール１２６も形成する。
次に、透光性を有する導電膜を成膜し、第４のフォトリソグラフィ工程を行い、レジスト
マスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０、導電層１１
１、端子電極１２８、１２９を形成し、レジストマスクを除去する（図７（Ａ）参照。）
。
実施の形態１と同様に、液晶層１９２を挟持して対向基板１９０を貼り合わせ、本実施の
形態の液晶表示装置を作製する（図７（Ｂ）参照。）。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるため
に有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等
）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
また、液晶パネルで配線材料の一部として用いられているモリブデン（Ｍｏ）は（例えば
、Ｍｏ／Ａｌ／Ｍｏ）、酸化物半導体層との接触抵抗が高くて課題であった。これは、Ｔ
ｉに比べＭｏは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Ｍｏと
酸化物半導体層の接触界面がｎ型化しないためである。しかし、かかる場合でも、酸化物
半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接
触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よ
りチャネル長を短くすることができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下
と短くして、動作速度を高速化することができる。
（実施の形態３）
ここでは、第１の基板と第２の基板の間に液晶層を封入する液晶表示装置において、第２
の基板に設けられた対向電極と電気的に接続するための共通接続部を第１の基板上に形成
する例を示す。なお、第１の基板にはスイッチング素子として薄膜トランジスタが形成さ
れており、共通接続部の作製工程を画素部のスイッチング素子の作製工程と共通化させる
ことで工程を複雑にすることなく形成する。
共通接続部は、第１の基板と第２の基板とを接着するためのシール材と重なる位置に配置
され、シール材に含まれる導電性粒子を介して対向電極と電気的な接続が行われる。或い
は、シール材と重ならない箇所（ただし画素部を除く）に共通接続部を設け、共通接続部
に重なるように導電性粒子を含むペーストをシール材とは別途設けて、対向電極と電気的
な接続が行われる。
図８（Ａ）は薄膜トランジスタと共通接続部とを同一基板上に作製する半導体装置の断面
構造図を示す図である。
図８（Ａ）において、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、
画素部に設けられるチャネル保護型の薄膜トランジスタであり、本実施の形態では、実施
の形態１の薄膜トランジスタ１７０と同じ構造を用いる。
また、図８（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の鎖線Ｃ３－Ｃ４が
図８（Ａ）の共通接続部の断面に相当する。なお、図８（Ｂ）において図８（Ａ）と同一
の部分には同じ符号を用いて説明する。
酸化物半導体層２１０上に設けられた共通電位線２０５は、ゲート絶縁層２０２上に設け
られ、薄膜トランジスタ２２０のソース電極層及びドレイン電極層と同じ材料及び同じ工
程で作製される。
また、共通電位線２０５は、保護絶縁層２０３で覆われ、保護絶縁層２０３は、共通電位
線２０５と重なる位置に複数の開口部を有している。この開口部は、薄膜トランジスタ２
２０のドレイン電極層と画素電極層２２７とを接続するコンタクトホールと同じ工程で作
製される。
なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共
通接続部の開口部と使い分けて呼ぶこととする。また、図８（Ａ）では、画素部と共通接
続部とで同じ縮尺で図示しておらず、例えば共通接続部の鎖線Ｃ３－Ｃ４の長さが５００
μｍ程度であるのに対して、薄膜トランジスタの幅は５０μｍ未満であり、実際には１０
倍以上面積サイズが大きいが、分かりやすくするため、図８（Ａ）に画素部と共通接続部
の縮尺をそれぞれ変えて図示している。
また、共通電極層２０６は、保護絶縁層２０３上に設けられ、画素部の画素電極層２２７
と同じ材料及び同じ工程で作製される。
このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を
行う。共通電位線は金属配線として配線抵抗の低減を図る構成とすることが好ましい。
そして画素部と共通接続部が設けられた第１の基板２００と、対向電極を有する第２の基
板とをシール材を用いて固定する。
シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基
板の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部の対角などに
２個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、
４個以上の共通接続部がシール材と重ねて配置される。
なお、共通電極層２０６は、シール材に含まれる導電性粒子と接触する電極であり、第２
の基板の対向電極と電気的に接続が行われる。
液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に
注入する。また、液晶滴下法を用いる場合は、第２の基板或いは第１の基板上にシール材
を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。
なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に
限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いる
ことができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態１と異なる例を図１
０に示す。図１０は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇
所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板１００上にゲート電極層、ゲート絶縁層１０２、及び
酸化物半導体層１３０の形成を行う。
次いで、酸化物半導体層１３０の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、４００℃以上基板の歪み点未満、好ましくは４２５℃以上
とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満で
あれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の
一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処
理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸
化物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超
乾燥エア（露点が－４０℃以下、好ましくは－６０℃以下）を導入して冷却を行う。酸素
ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物
濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導膜を得る。
次いで、酸化物半導体層上に金属導電層を形成し、多階調マスクを用いた第２のフォトリ
ソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極
層及びドレイン電極層、酸化物半導体層１６８、１１８を形成し、スパッタリング法で酸
化物絶縁層１０７を形成する。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行
ってゲート絶縁層及び酸化物絶縁層に第１の端子１２１、導電層１６２、ドレイン電極層
１０５ｂ、酸化物半導体層１２０と積層する第２の端子１２２に達するコンタクトホール
を形成する。透光性を有する導電膜を形成した後、第５のフォトリソグラフィ工程により
レジストマスクを形成し、選択的にエッチングを行って画素電極層１１０、端子電極１２
８、端子電極１２９、配線層１４５を形成する。
本実施の形態では、第１の端子１２１と端子電極１２８との接続を接続電極１２０を介さ
ずに直接行う例である。また、ドレイン電極層１６５ｂと導電層１６２との接続は、配線
層１４５を介して行う。
また、容量部において、容量配線層１０８、ゲート絶縁層１０２、ソース電極層及びドレ
イン電極層と同工程で形成される金属導電層、酸化物絶縁層１０７、画素電極層１１０と
の積層でなる容量１４８が形成されている。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８３、画素部
に薄膜トランジスタ１７３を作製することができる。
実施の形態１と同様に、液晶層１９２を挟持して対向基板１９０を貼り合わせ、本実施の
形態の液晶表示装置を作製する（図１０参照。）。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至４に従って形成する。また、実
施の形態１乃至４に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路の
うち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１２（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１２（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＬＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回
路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（ス
タートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＬＫ２）を供給する。信
号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用
クロック信号（ＳＣＬＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう
）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた
複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給
されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回
路５３０３との一方を省略することが可能である。
図１２（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができ
る。
また、実施の形態１乃至４に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１
３（Ａ）、図１３（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作
について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１～５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１～５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１～５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１～５６０３＿ｋは、Ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１～５６０３＿ｋの第１端子は、各々、配線５６０４＿１
～５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１～５６０３＿ｋの第２端子
は、各々、信号線Ｓ１～Ｓｋと接続される。薄膜トランジスタ５６０３＿１～５６０３＿
ｋのゲートは、シフトレジスタ５６０１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１～５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１～５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１～５６０４＿ｋと信号線Ｓ１～Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１～５６０４＿ｋの電位を信号線Ｓ１～Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１～５６０３＿ｋは、各々、配線５６０４＿１～５６０４＿ｋ
と信号線Ｓ１～Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１～５６０４＿ｋ
の電位を信号線Ｓ１～Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１～５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１～５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１３（Ａ）の信号線駆動回路の動作について、図１３（Ｂ）のタイミングチャー
トを参照して説明する。図１３（Ｂ）には、信号Ｓｏｕｔ＿１～Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１～Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１～Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１～Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１～５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１～期間ＴＮに分割される。期間Ｔ１～ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１～期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１～５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１～５６０３＿ｋはオンになるので、配線５６０４＿１～５６０４＿ｋと、信
号線Ｓ１～Ｓｋとが導通状態になる。このとき、配線５６０４＿１～５６０４＿ｋには、
Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１～５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目～ｋ列目の画素に書き込まれる。こうして、期間Ｔ１～ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至５に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シ
フトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又はＰチャネ
ル型のいずれかの極性のみで構成することができる。
なお、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有
している。また場合によってはレベルシフタやバッファを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図１４及び図１５を用いて説明する。
走査線駆動回路、信号線駆動回路のシフトレジスタについて、図１４及び図１５を参照し
て説明する。シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回
路１０＿Ｎ（Ｎは３以上の自然数）を有している（図１４（Ａ）参照）。図１４（Ａ）に
示すシフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ
には、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロッ
ク信号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４
のクロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配
線１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目
以降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段の
パルス出力回路１０＿（ｎ－１）からの信号（前段信号ＯＵＴ（ｎ－１）という）が入力
される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０
＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは
、２段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵ
Ｔ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／
または２つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ
）～ＯＵＴ（Ｎ）（ＳＲ））、別の回路等に入力される第２の出力信号（ＯＵＴ（１）～
ＯＵＴ（Ｎ））が出力される。ただし、図１４（Ａ）に示すように、シフトレジスタの最
終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別
途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成と
すればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）～第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第
１のクロック信号（ＣＫ１）～第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＬ
Ｋ、ＳＣＬＫということもあるが、ここではＣＫとして説明を行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１
～第４の配線１４のいずれかと電気的に接続されている。例えば、図１４（Ａ）において
、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接
続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３
が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、
第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の
配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続され
ている。
第１のパルス出力回路１０＿１～第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１４（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１～第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。図１４（Ｃ）
に上記実施の形態で説明した４端子の薄膜トランジスタ２８のシンボルについて示す。図
１４（Ｃ）に示す薄膜トランジスタ２８のシンボルは、上記実施の形態１、２、５、６の
いずれか一で説明した４端子の薄膜トランジスタを意味し、図面等で以下用いることとす
る。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート電極を
有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方
のゲート電極を上方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。薄膜トランジスタのしきい値
電圧は、薄膜トランジスタ２８のチャネル形成領域の上下にゲート絶縁層を介してゲート
電極を設け、上方及び／または下方のゲート電極の電位を制御することにより所望の値に
制御することができる。
次に、図１４（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１４
（Ｄ）で説明する。
図１４（Ｄ）に示したパルス出力回路は、第１のトランジスタ３１～第１３のトランジ
スタ４３を有している。また、上述した第１の入力端子２１～第５の入力端子２５、及び
第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される
電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給
される電源線５３から、第１のトランジスタ３１～第１３のトランジスタ４３に信号、ま
たは電源電位が供給される。ここで、図１４（Ｄ）における各電源線の電源電位の大小関
係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位Ｖ
ＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１
）～第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号
であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。なお電源線５１
の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を与える
ことなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トラン
ジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第１のトラン
ジスタ３１～第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６のトラン
ジスタ３６乃至第９のトランジスタ３９には、４端子の薄膜トランジスタを用いることが
好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３
９の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲー
ト電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極
に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパ
ルス出力回路の誤動作を低減することができるトランジスタである。そのため、４端子の
薄膜トランジスタ２８を用いることによりしきい値電圧を制御することができ、誤動作が
より低減できるパルス出力回路とすることができる。
図１４（Ｄ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に
接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電
極（下方のゲート電極及び上方のゲート電極）が第４の入力端子２４に電気的に接続され
ている。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端
子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトラン
ジスタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端
子が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に
接続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され
、第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は
、第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲー
ト電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４
の入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源
線５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４の
トランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び
上方のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジス
タ３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３
８の第２端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極
）が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端
子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電
気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端
子２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトラン
ジスタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２
端子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極
に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線５
２に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子
２１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電
極が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジス
タ４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に
電気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトラン
ジスタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１
端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続さ
れ、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲ
ート電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線
５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電
極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に
電気的に接続されている。
図１４（Ｄ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ
４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする
。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、
第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラン
ジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノード
Ｂとする。
図１５（Ａ）に、図１４（Ｂ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子
２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ
（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力
される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
なお図１４（Ｄ）、図１５（Ａ）において、ノードＡを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持
するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１５（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１５（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図１５（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図１５（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減することに利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減し、オン電流及び電界効果
移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため、回路内
の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、アモルフ
ァスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによる
トランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源線
に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電源
線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。この時、図１５（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及
び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８
のトランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトラン
ジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２
３の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲ
ート電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因し
て２回生じることとなる。一方、図１５（Ａ）に示すシフトレジスタを図１５（Ｂ）のよ
うに、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７
のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のトラ
ンジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の
入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低
下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減することがで
きる。そのため、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲ
ート電極）に第３の入力端子２３からクロック信号が供給され、第８のトランジスタ３８
のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２からクロ
ック信号が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位の変
動回数が低減され、またノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する
期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス
出力回路の誤動作を抑制することができる。
（実施の形態６）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システム
オンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて
説明する。図１６（Ａ１）（Ａ２）は、第１の基板４００１上に形成された薄膜トランジ
スタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール
材４００５によって封止した、パネルの平面図であり、図１６（Ｂ）は、図１６（Ａ１）
（Ａ２）のＭ－Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には保護絶縁層４０２０、４
０２１が設置されている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至５で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４０１１としては、実施の形態１、２、及び４で示した薄膜トランジスタ１８０、１
８１、１８３、画素用の薄膜トランジスタ４０１０としては、薄膜トランジスタ１７０、
１７１、１７３を用いることができる。本実施の形態において、薄膜トランジスタ４０１
０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラー
フィルター）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内
側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光
板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にも
ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、薄膜トランジスタ４０１０、４０１１上には保護絶縁層４０２０が形成されている
。保護絶縁層４０２０は実施の形態１で示した酸化物絶縁層１０７と同様な材料及び方法
で形成することができるが、ここでは、保護絶縁層４０２０として、ＲＦスパッタリング
法により窒化珪素膜を形成する。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の
形態１で示した平坦化絶縁層１０９と同様な材料及び方法で形成すればよく、アクリル、
ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シ
ロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いること
ができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０
２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイ
ン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
図１７は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図１７は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が配置され表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して配置されている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本明細書に開示する半導体装置は、フレキシビリティを持たすことによって電子書籍（電
子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カード
における表示部等に適用することができる。電子機器の一例を図１８に示す。
図１８は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１お
よび筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、
軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことが
できる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１８では表示部２７０５）に文章を表示し、左側の表示部
（図１８では表示部２７０７）に画像を表示することができる。
また、図１８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源スイッチ２７２１、操作キー２７２３、スピーカ２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体
の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよ
びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備
える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた
構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図１９（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができ
る。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２０（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２０（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図２０（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２０（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他
付属設備が適宜設けられた構成とすることができる。
図２１（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２１（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図２１（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部９３０３または表示部９３０７に表示することができる。ま
た、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたま
ま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者が
テレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９
３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最
小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータ
において有用である。
また、図２１（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部９２０４、腕に対するバンド部９２０４の固定状態を調
節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構
成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばスイッチを押すとインターネット用のプログラ
ムが起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作
スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図
２１（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指な
どで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２１（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２１（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図２１（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
なお、図２１（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
（実施の形態９）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至６で示す薄膜トランジ
スタを有する表示装置の例を図２２乃至図３５を用いて説明する。本実施の形態は、表示
素子として液晶素子を用いた液晶表示装置の例を図２２乃至図３５を用いて説明する。図
２２乃至図３５の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１、２
、５、６で示す薄膜トランジスタを適用することができ、実施の形態１乃至６で示す工程
で同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種で
ある。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分
子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これ
をマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイ
ン設計が考慮された液晶表示装置について説明する。
図２３及び図２４は、それぞれ画素電極及び対向電極を示している。なお、図２３は画素
電極が形成される基板側の平面図であり、図中に示す切断線Ｅ－Ｆに対応する断面構造を
図２２に表している。また、図２４は対向電極が形成される基板側の平面図である。以下
の説明ではこれらの図を参照して説明する。
図２２は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形
成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせ
られ、液晶が注入された状態を示している。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成され、対向電極層６４０上
に突起６４４が形成されている。画素電極層６２４上には配向膜６４８が形成され、同様
に対向電極層６４０及び突起６４４上にも配向膜６４６が形成されている。基板６００と
対向基板６０１の間に液晶層６５０が形成されている。
スペーサは、柱状スペーサを形成してもビーズスペーサを散布してもよい。スペーサが透
光性の場合は、基板６００上に形成される画素電極層６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６
３０が形成される。画素電極層６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６
３０を覆う絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６２２をそれぞれ貫通するコンタク
トホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１乃至６で示す薄
膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８の
ゲート配線６０２と同時に形成した第１の容量配線６０４と、ゲート絶縁層６０６と、配
線６１８と同時に形成した第２の容量配線６１７で構成される。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
図２３に基板６００上の構造を示す。画素電極層６２４は実施の形態１で示した材料を用
いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液晶の
配向を制御するためのものである。
図２３に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することが
できる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パ
ネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６により構成されている
。画素電極層６２４と画素電極層６２６はサブピクセルである。
図２４に対向基板側の平面構造を示す。遮光膜６３２上に対向電極層６４０が形成されて
いる。対向電極層６４０は、画素電極層６２４と同様の材料を用いて形成することが好ま
しい。対向電極層６４０上には液晶の配向を制御する突起６４４が形成されている。なお
、図２４に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示
し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置さ
れている様子を示している。
この画素構造の等価回路を図２５に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配
線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電
位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができ
る。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２６乃至図２９を用いて説明す
る。
図２６と図２７は、ＶＡ型液晶表示パネルの画素構造を示している。図２７は基板６００
の平面図であり、図中に示す切断線Ｙ－Ｚに対応する断面構造を図２６に表している。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接
続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すな
わち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立
して制御する構成を有している。
画素電極層６２４は、絶縁膜６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホ
ール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２
６は、絶縁膜６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７にお
いて、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、
ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分
離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２
９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１乃至６で示す薄
膜トランジスタを適宜用いることができる。なお、ゲート配線６０２、ゲート配線６０３
上にはゲート絶縁層６０６が形成されている。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分
離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が
形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８
及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の
等価回路を図２９に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲ
ート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６
と接続し、容量を介して容量配線６６０に接続している。ゲート配線６０２とゲート配線
６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素子６５２の動作を異
ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御する
ことにより、液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。図２８に対向基板側の構造を示す。対向電極層６４０は異なる画素間で共通化され
ている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電
極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置する
ことで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより
、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。なお
、図２８に基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示
し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置さ
れている様子を示している。
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極
層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶
層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０
が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶
層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。図
３０乃至図３３で説明する表示パネルの画素構造は、一画素に第１の液晶素子と第２の液
晶素子が設けられたマルチドメイン構造となっている。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図３０は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形
成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している
。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、対
向基板６０１側に対向電極層は設けられていない。また、基板６００と対向基板６０１の
間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びにＴ
ＦＴ６２８が形成される。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形
成することができる。ＴＦＴ６２８としては、実施の形態１乃至６で示した薄膜トランジ
スタを適用することができる。電極層６０７は、実施の形態１乃至６で示す画素電極層と
同様の材料を用いることができる。また、電極層６０７は略画素の形状に区画化した形状
で形成する。なお、電極層６０７及び容量配線６０４上にはゲート絶縁層６０６が形成さ
れる。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁層６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層
６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶
縁膜６２０に形成されるコンタクトホール６２３を介して、配線６１８に接続する画素電
極層６２４が形成される。画素電極層６２４は実施の形態１乃至６で示した画素電極と同
様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。なお、保持容量は電極層６０７と画素電極層６２４の間で形成している。
図３１は、画素電極の構成を示す平面図である。図３１に示す切断線Ｏ－Ｐに対応する断
面構造を図３０に表している。画素電極層６２４にはスリット６２５が設けられる。スリ
ット６２５は液晶の配向を制御するためのものである。この場合、電界は電極層６０７と
画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間にはゲート絶縁
層６０６が形成されているが、ゲート絶縁層６０６の厚さは５０～２００ｎｍであり、２
～１０μｍである液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方
向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と
略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの
状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広
がることとなる。また、電極層６０７と画素電極層６２４は共に透光性の電極であるので
、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３２と図３３は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３３は平面図で
あり、図中に示す切断線Ｖ－Ｗに対応する断面構造を図３２に表している。以下の説明で
はこの両図を参照して説明する。
図３２は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、
着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電
極層は設けられていない。基板６００と対向基板６０１の間に、配向膜６４６及び配向膜
６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及びＴＦＴ６２８が形成される。共通電位線６０
９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８とし
ては、実施の形態１乃至６で示した薄膜トランジスタを適用することができる。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁層６０６上に形成される。配線６１
６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であ
ると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレイン
の一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層
６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０及び絶縁膜６２１が形成される。また、絶縁膜
６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３を介して、配線６１８
に接続する画素電極層６２４が形成される。画素電極層６２４は実施の形態１乃至６で示
した画素電極と同様の材料を用いて形成する。なお、図３３に示すように、画素電極層６
２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成さ
れる。また、画素電極層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の
電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成
される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁層６０６を設け
、それにより形成している。容量電極６１５と画素電極層６２４はコンタクトホール６３
３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３４と図３５は、ＴＮ型の液晶表示装置の画素構造を示している。図３５は平面図であ
り、図中に示す切断線Ｋ－Ｌに対応する断面構造を図３４に表している。以下の説明では
この両図を参照して説明する。
画素電極層６２４は、第２のゲート絶縁層６０６ｂに形成されるコンタクトホール６２３
及び配線６１８を介してＴＦＴ６２８と接続している。データ線として機能する配線６１
６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１乃至６に示すＴＦＴの
いずれかを適用することができる。
画素電極層６２４は、実施の形態１乃至６で示す画素電極を用いて形成されている。容量
配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ゲート配
線６０２及び容量配線６０４上には第１のゲート絶縁層６０６ａ、第２のゲート絶縁層６
０６ｂが形成される。保持容量は、容量配線６０４と容量電極６１５の間に第１のゲート
絶縁層６０６ａ、第２のゲート絶縁層６０６ｂを介して形成している。容量電極６１５と
画素電極層６２４はコンタクトホール６２３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜
６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いで
いる。液晶層６５０は画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向
膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形
成されている。
また、着色膜６３６は、基板６００側に形成されていても良い。また、基板６００の薄膜
トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１
の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 薄膜トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
８３ 透光性基板
８４ 遮光部
８５ 回折格子
８６ 光透過率
８７ 半透過部
８８ 遮光部
８９ 光透過率
１００ 基板
１０１ 電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０７ 酸化物絶縁層
１０８ 容量配線層
１０９ 平坦化絶縁層
１１０ 画素電極層
１１１ 導電層
１１６ チャネル形成領域
１１８ コンタクトホール
１１９ コンタクトホール
１２０ 酸化物半導体層
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 端子電極
１２９ 端子電極
１３０ 酸化物半導体層
１３１ 酸化物半導体層
１３３ 酸化物半導体層
１３４ 酸化物半導体層
１３７ 金属導電層
１３９ 酸化物導電層
１４０ 酸化物導電層
１４５ 配線層
１４５ 容量
１４６ 容量
１４７ 容量
１４８ 容量
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁層
１５５ 導電膜
１５６ 電極
１５７ 酸化物半導体層
１５８ 酸化物半導体層
１６１ ゲート電極層
１６２ 導電層
１６２ 配線層
１６３ 酸化物半導体層
１６６ チャネル形成領域
１６８ 酸化物半導体層
１７０ 薄膜トランジスタ
１７１ 薄膜トランジスタ
１７３ 薄膜トランジスタ
１７５ 酸化物導電層
１７７ 酸化物導電層
１８０ 薄膜トランジスタ
１８１ 薄膜トランジスタ
１８３ 薄膜トランジスタ
１８５ 金属導電層
１９０ 基板
１９０ 対向基板
１９１ 絶縁層
１９２ 液晶層
１９３ 絶縁層
１９４ 対向電極層
１９５ 着色層
２０２ ゲート絶縁層
２０３ 保護絶縁層
２０５ 共通電位線
２０６ 共通電極層
２１０ 酸化物半導体層
２２０ 薄膜トランジスタ
２２７ 画素電極層
４０２ ゲート絶縁層
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁層
６０７ 電極層
６０９ 共通電位線
６１５ 容量電極
６１６ 配線
６１７ 配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２１ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３０ 容量配線
６３１ 保持容量部
６３２ 遮光膜
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
６６０ 容量配線
８１ａ グレートーンマスク
８１ｂ ハーフトーンマスク
１０４ａ 酸化物導電層
１０４ｂ 酸化物導電層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１１７ａ 高抵抗ソース領域
１１７ｂ 高抵抗ドレイン領域
１３５ａ レジストマスク
１３５ｂ レジストマスク
１３６ａ レジストマスク
１３６ｃ レジストマスク
１６４ａ 酸化物導電層
１６４ｂ 酸化物導電層
１６５ａ ソース電極層
１６５ｂ ドレイン電極層
１６７ａ 高抵抗ソース領域
１６７ｂ 高抵抗ドレイン領域
１９６ａ 偏光板
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 保護絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０４０ 導電層
５３００ 基板上
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６０６ａ ゲート絶縁層
６０６ｂ ゲート絶縁層
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (2)

  1. トランジスタと、前記トランジスタと電気的に接続された画素電極と、容量素子とを有する画素部と、
    前記画素部の外側に位置する接続部と、を有し、
    前記トランジスタは、ガラス基板の上面と接する第１の導電層と、前記第１の導電層との上面と接する領域を有する第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の導電層と重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層の上面と接する領域を有する第１の酸化物導電層及び第２の酸化物導電層と、前記第１の酸化物導電層の上面と接する領域を有する第２の導電層と、前記第２の酸化物導電層の上面と接する領域を有する第３の導電層と、を有し、
    前記第１の導電層は、前記トランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記トランジスタのソース電極及びドレイン電極の一方としての機能を有し、
    前記第３の導電層は、前記トランジスタのソース電極及びドレイン電極の他方としての機能を有し、
    前記第２の導電層の上面と接する領域と、前記第３の導電層の上面と接する領域と、を有する第２の絶縁膜を有し、
    前記容量素子は、前記ガラス基板の上面と接する第４の導電層と、前記第１の絶縁膜を介して前記第４の導電層上に位置する前記第２の酸化物導電層と、を有し、
    前記接続部は、前記ガラス基板の上面と接し前記第１の導電層と同じ材料を有する第５の導電層と、前記第５の導電層の上方に位置する第２の酸化物半導体層と、前記第２の酸化物半導体層の上方に位置し、前記第２の導電層及び前記第３の導電層と同じ材料を有する第６の導電層と、前記第６の導電層の上方に位置し、前記第２の絶縁膜の上面と接する領域を有する第７の導電層と、を有し、
    前記第１の絶縁膜は、前記第５の導電層と、前記第６の導電層を電気的に接続させるための第１の開口部を有し、
    前記第２の絶縁膜は、前記第６の導電層と、前記第７の導電層とを電気的に接続させるための第２の開口部を有し、
    平面視において、前記第１の開口部と前記第２の開口部とは重ならず、
    前記第１の酸化物半導体層は、前記第１の導電層と重ならず且つ上面が前記第２の絶縁膜と接する領域を有し、
    前記第２の酸化物半導体層は、前記第５の導電層と重なり且つ上面が前記第２の絶縁膜と接する領域を有し、
    前記トランジスタのチャネル長方向の断面視において、前記第３の導電層の両端部は、前記第１の酸化物半導体層上に位置する、表示装置。
  2. トランジスタと、前記トランジスタと電気的に接続された画素電極と、を有する画素部と、
    前記画素部の外側に位置する接続部と、を有し、
    前記トランジスタは、ガラス基板の上面と接する第１の導電層と、前記第１の導電層との上面と接する領域を有する第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の導電層と重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層の上面と接する領域を有する第１の酸化物導電層及び第２の酸化物導電層と、前記第１の酸化物導電層の上面と接する領域を有する第２の導電層と、前記第２の酸化物導電層の上面と接する領域を有する第３の導電層と、を有し、
    前記第１の導電層は、前記トランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記トランジスタのソース電極及びドレイン電極の一方としての機能を有し、
    前記第３の導電層は、前記トランジスタのソース電極及びドレイン電極の他方としての機能を有し、
    前記第２の導電層の上面と接する領域と、前記第３の導電層の上面と接する領域と、を有する第２の絶縁膜を有し、
    前記接続部は、前記ガラス基板の上面と接し前記第１の導電層と同じ材料を有する第４の導電層と、前記第４の導電層の上方に位置する第２の酸化物半導体層と、前記第２の酸化物半導体層の上方に位置し、前記第２の導電層及び前記第３の導電層と同じ材料を有する第５の導電層と、前記第５の導電層の上方に位置し、前記第２の絶縁膜の上面と接する領域を有する第６の導電層と、を有し、
    前記第１の絶縁膜は、前記第４の導電層と、前記第５の導電層を電気的に接続させるための第１の開口部を有し、
    前記第２の絶縁膜は、前記第５の導電層と、前記第６の導電層とを電気的に接続させるための第２の開口部を有し、
    平面視において、前記第１の開口部と前記第２の開口部とは重ならず、
    前記第１の酸化物半導体層は、前記第１の導電層と重ならず且つ上面が前記第２の絶縁膜と接する領域を有し、
    前記第２の酸化物半導体層は、前記第４の導電層と重なり且つ上面が前記第２の絶縁膜と接する領域を有し、
    前記トランジスタのチャネル長方向の断面視において、前記第３の導電層の両端部は、前記第１の酸化物半導体層上に位置する、表示装置。
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