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KR102637791B1 - 디스플레이 장치 - Google Patents

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KR102637791B1
KR102637791B1 KR1020180018063A KR20180018063A KR102637791B1 KR 102637791 B1 KR102637791 B1 KR 102637791B1 KR 1020180018063 A KR1020180018063 A KR 1020180018063A KR 20180018063 A KR20180018063 A KR 20180018063A KR 102637791 B1 KR102637791 B1 KR 102637791B1
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film transistor
semiconductor layer
electrode
gate electrode
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KR1020180018063A
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김기욱
박진우
이동선
최상무
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삼성디스플레이 주식회사
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Abstract

본 발명의 실시예들은 디스플레이 장치를 개시한다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 실리콘 반도체를 포함하는 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 산화물 반도체를 포함하는 제4 반도체층 및 상기 제4 반도체층과 절연된 제4 게이트전극을 포함하는 제4 박막트랜지스터; 및 상기 제1 게이트전극과 동일층의 하부전극 및 상기 제4 반도체층으로부터 연장된 상부전극을 포함하는 커패시터;를 포함한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 디스플레이 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되어 디스플레이 장치의 소비전력을 낮출 수 있으면서도 고집적화가 가능한 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 실리콘 반도체를 포함하는 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 산화물 반도체를 포함하는 제4 반도체층 및 상기 제4 반도체층과 절연된 제4 게이트전극을 포함하는 제4 박막트랜지스터; 및 하부전극 및 상기 제4 반도체층으로부터 연장된 상부전극을 포함하는 커패시터;를 포함한다.
상기 커패시터의 하부전극은 상기 제1 게이트전극과 동일층에 배치되고, 상기 커패시터의 상부전극은 상기 제1 게이트전극과 연결될 수 있다.
상기 제1 게이트전극의 상부면 및 상기 커패시터의 상부전극의 상부면과 컨택하는 연결전극;을 포함할 수 있다.
상기 디스플레이 장치는, 실리콘 반도체를 포함하는 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하고, 상기 제1 박막트랜지스터로 데이터신호를 전달하는 제2 박막트랜지스터; 및 상기 제2 게이트전극에 연결된 제1 신호선;을 더 포함할 수 있다.
상기 커패시터의 하부전극은 상기 제1 신호선과 연결될 수 있다.
상기 커패시터의 하부전극은 상기 제1 신호선의 일부로부터 돌출된 영역일 수 있다.
상기 디스플레이 장치는, 산화물 반도체를 포함하는 제3 반도체층 및 상기 제3 반도체층과 절연된 제3 게이트전극을 포함하고, 상기 제1 게이트전극 및 상기 제1 반도체층에 연결된 제3 박막트랜지스터; 및 상기 제3 게이트전극에 연결된 제2 신호선;을 더 포함할 수 있다.
상기 제1 신호선 및 상기 제2 신호선은 제1 방향을 따라 이격 배치되고, 상기 제1 박막트랜지스터는 평면상 상기 제1 신호선 및 상기 제2 신호선 사이에 배치될 수 있다.
상기 제1 신호선과 상기 제2 신호선은 상이한 층에 배치될 수 있다.
상기 제1 게이트전극에 연결된 상기 제3 반도체층의 일 단이 상기 커패시터의 상부전극과 전기적으로 연결될 수 있다.
상기 디스플레이 장치는, 실리콘 반도체를 포함하는 제7 반도체층 및 상기 제7 반도체층과 절연된 제7 게이트전극을 포함하고, 상기 제7 게이트전극이 상기 제1 신호선과 연결된 제7 박막트랜지스터;를 더 포함할 수 있다.
상기 제4 박막트랜지스터는 상기 제1 게이트전극으로 외부전압을 인가할 수 있다.
상기 제4 반도체층은 상기 제1 반도체층의 상부층에 배치될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 제4 반도체층 및 상기 제4 반도체층과 절연된 제4 게이트전극을 포함하는 제4 박막트랜지스터; 및 하부전극 및 상기 제4 반도체층과 연결되고 산화물 반도체를 포함하는 상부전극을 포함하는 커패시터;를 포함할 수 있다.
상기 디스플레이 장치는, 상기 제1 게이트전극의 상부면 및 상기 커패시터의 상부전극의 상부면과 컨택하는 연결전극;을 포함할 수 있다.
상기 제1 반도체층은 실리콘 반도체를 포함하고, 상기 제4 반도체층은 산화물 반도체를 포함할 수 있다.
상기 디스플레이 장치는, 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하고, 상기 제1 박막트랜지스터로 데이터신호를 전달하는 제2 박막트랜지스터; 상기 제2 게이트전극에 연결된 제1 신호선; 제3 반도체층 및 상기 제3 반도체층과 절연된 제3 게이트전극을 포함하고, 상기 제1 게이트전극 및 상기 제1 반도체층에 연결된 제3 박막트랜지스터; 및 상기 제3 게이트전극에 연결된 제2 신호선;을 더 포함할 수 있다.
상기 제1 신호선 및 상기 제2 신호선은 제1 방향을 따라 이격 배치되고, 상기 제1 박막트랜지스터는 평면상 상기 제1 신호선 및 상기 제2 신호선 사이에 배치될 수 있다.
제7 반도체층 및 상기 제7 반도체층과 절연된 제7 게이트전극을 포함하고, 상기 제7 게이트전극이 상기 제1 신호선과 연결된 제7 박막트랜지스터;를 더 포함할 수 있다.
상기 제7 반도체층은 실리콘 반도체를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 디스플레이소자를 구동하는 구동 회로가 실리콘 반도체로 구성된 박막트랜지스터 및 산화물 반도체로 구성된 박막트랜지스터를 포함하도록 구성함으로써, 소비 전력이 낮은 고해상도 디스플레이 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소에 배치된 복수의 박막트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
도 4는 도 3을 I-I'로 자른 단면도이다.
도 5는 도 3을 II-II'로 자른 단면도이다.
도 6은 도 3을 III-III'로 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 한 쌍의 화소들에 배치된 복수의 박막트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(131, 133, 151, 153, 155, 161), 신호선들에 연결되어 있는 복수의 제1 내지 제7 박막트랜지스터들(T1 내지 T7), 제1 및 제2 커패시터(Cst, Cb), 초기화전압선(141), 구동전압선(161) 및 유기발광소자(OLED)를 포함한다.
도 2에서는 하나의 화소(PX) 마다 신호선들(131, 133, 151, 153, 155, 161, 171), 초기화전압선(141) 및 구동전압선(165)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(131, 133, 151, 153, 155, 161) 중 적어도 어느 하나, 초기화전압선(141) 또는/및 구동전압선(161)은 이웃하는 화소들에서 공유될 수 있다.
도 2에서는 복수의 제1 내지 제7 박막트랜지스터들(T1 내지 T7) 중 제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비되는 것으로 도시하고 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대, 복수의 제1 내지 제7 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비되거나, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS 또는 PMOS로 구비될 수 있는 등 다양한 변형이 가능하다.
신호선은 제1 스캔신호(GWP)를 전달하는 제1 스캔선(131), 제2 스캔신호(GWN)을 전달하는 제2 스캔선(151), 제3 스캔신호(GI)를 전달하는 제3 스캔선(153), 발광제어신호(EM)를 전달하는 발광제어선(133), 및 제1 스캔선(131)과 교차하며 데이터신호(DATA)를 전달하는 데이터선(171)을 포함한다.
구동전압선(161)은 제1 박막트랜지스터(T1)에 제1 구동전압(ELVDD)을 전달하며, 초기화전압선(141)은 제1 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(VINT)을 전달한다.
도 2의 제1 전극들(S1~S7) 및 제2 전극들(D1~D7)은 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스 전극 또는 드레인 전극일 수 있다. 본 발명의 명세서에서는 소스 전극 및 드레인 전극으로 기능하는 전극을 각각 제1 전극 및 제2 전극을 표기한다.
제1 박막트랜지스터(T1)의 게이트전극(G1)은 제1 커패시터(Cst)의 하부전극(Cst1) 및 제2 커패시터(Cb)의 상부전극(Cb2)에 연결된다. 제1 박막트랜지스터(T1)의 제1 전극(S1)은 제5 박막트랜지스터(T5)를 경유하여 구동전압선(161)에 연결된다. 제1 박막트랜지스터(T1)의 제2 전극(D1)은 제6 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결된다. 제1 박막트랜지스터(T1)는 제2 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
제2 박막트랜지스터(T2)의 게이트전극(G2)은 제1 스캔선(131), 제2 커패시터(Cb2)의 하부전극(Cb1) 및 제7 박막트랜지스터(T7)의 게이트전극(T7)에 연결된다. 제2 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(171)에 연결된다. 제2 박막트랜지스터(T2)의 드레인전극(D2)은 제1 박막트랜지스터(T1)의 소스전극(S1)에 연결된다. 제2 박막트랜지스터(T2)는 제1 스캔선(131)을 통해 전달받은 제1 스캔신호(GWP)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(DATA)를 제1 박막트랜지스터(T1)의 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3 박막트랜지스터(T3)의 게이트전극(G3)은 제2 스캔선(151)에 연결된다. 제3 박막트랜지스터(T3)의 드레인전극(D3)은 제1 박막트랜지스터(T1)의 드레인전극(D1)에 연결되어 있으면서 제6 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결된다. 제3 박막트랜지스터(T3)의 소스전극(S3)은 제1 커패시터(Cst)의 하부전극(Cst1), 제2 커패시터(Cb)의 상부전극(Cb2), 제4 박막트랜지스터(T4)의 드레인전극(D4) 및 제1 박막트랜지스터(T1)의 게이트전극(G1)에 연결된다. 제3 박막트랜지스터(T3)는 제2 스캔선(151)을 통해 전달받은 제2 스캔신호(GWN)에 따라 턴-온되어 제1 박막트랜지스터(T1)의 게이트전극(G1)과 드레인전극(D1)을 전기적으로 연결하여 제1 박막트랜지스터(T1)를 다이오드 연결시킨다.
제4 박막트랜지스터(T4)의 게이트전극(G4)은 제3 스캔선(153)에 연결된다. 제4 박막트랜지스터(T4)의 소스전극(S4)은 제7 박막트랜지스터(T7)의 소스전극(S7)과 초기화전압선(141)에 연결된다. 제4 박막트랜지스터(T4)의 드레인전극(D4)은 제1 커패시터(Cst)의 하부전극(Cst1), 제2 커패시터(Cb)의 상부전극(Cb2), 제3 박막트랜지스터(T3)의 소스전극(S3) 및 제1 박막트랜지스터(T1)의 게이트전극(G1)에 연결된다. 제4 박막트랜지스터(T4)는 제3 스캔선(151)을 통해 전달받은 제3 스캔신호(GI)에 따라 턴-온되어 초기화전압(VINT)을 제1 박막트랜지스터(T1)의 게이트전극(G1)에 전달하여 제1 박막트랜지스터(T1)의 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
제5 박막트랜지스터(T5)의 게이트전극(G5)은 발광제어선(133)에 연결된다. 제5 박막트랜지스터(T5)의 소스전극(S5)은 구동전압선(161)과 연결된다. 제5 박막트랜지스터(T5)의 드레인전극(D5)은 제1 박막트랜지스터(T1)의 소스전극(S1) 및 제2 박막트랜지스터(T2)의 드레인전극(D2)과 연결된다.
제6 박막트랜지스터(T6)의 게이트전극(G6)은 발광제어선(133)에 연결된다. 제6 박막트랜지스터(T6)의 소스전극(S6)은 제1 박막트랜지스터(T1)의 드레인전극(D1) 및 제3 박막트랜지스터(T3)의 드레인전극(D3)에 연결된다. 제6 박막트랜지스터(T6)의 드레인전극(D6)은 제7 박막트랜지스터(T7)의 드레인전극(D7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결된다.
제5 박막트랜지스터(T5) 및 제6 박막트랜지스터(T6)는 발광제어선(133)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 제1 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제7 박막트랜지스터(T7)의 게이트전극(G7)은 제1 스캔선(131)에 연결된다. 제7 박막트랜지스터(T7)의 드레인전극(D7)은 제6 박막트랜지스터(T6)의 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결된다. 제7 박막트랜지스터(T7)의 소스전극(S7)은 제4 박막트랜지스터(T4)의 소스전극(S4) 및 초기화전압선(141)에 연결되어 있다. 제7 박막트랜지스터(T7)는 제1 스캔선(131)을 통해 전달받은 제3 스캔신호(GWP)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도면에서 제7 박막트랜지스터(T7)의 게이트전극(G7)은 현재 행의 제1 스캔선(131)에 연결되어 있으나, 이에 한정되지 않으며, 이전 행 또는 다음 행의 제1 스캔선(131)에 연결될 수 있다.
제1 커패시터(Cst)는 하부전극(Cst1) 및 상부전극(Cst2)을 포함한다. 하부전극(Cst1)은 제1 박막트랜지스터(T1)의 게이트 전극(G1), 제3 박막트랜지스터(T3)의 제1 전극(S3), 및 제4 박막트랜지스터(T4)의 제2 전극(D4)에 연결된다. 상부전극(Cst2)은 구동전압선(161)에 연결된다.
제2 커패시터(Cb)는 하부전극(Cb1) 및 상부전극(Cb2)을 포함한다. 하부전극(Cb1)은 제1 스캔선(131), 제2 박막트랜지스터(T2)의 게이트전극(G2), 및 제7 박막트랜지스터(T7)의 게이트전극(G7)에 연결된다. 상부전극(Cb2)은 제1 박막트랜지스터(T1)의 게이트전극(G1), 제3 박막트랜지스터(T3)의 제1 전극(S3), 제4 박막트랜지스터(T4)의 제2 전극(D4), 및 제1 커패시터(Cst)의 하부전극(Cst1)에 연결된다. 제2 커패시터(Cb)는 부스팅 커패시터로서, 제1 스캔선(131)의 제1 스캔신호(GWP)가 제2 박막트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 제6 박막트랜지스터(T6)의 제2 전극(D6)에 전기적으로 연결된 제1 전극(화소전극), 및 제2 전원전압(ELVSS)을 공급하는 제2 전원과 연결된 제2 전극(대향전극)을 포함할 수 있다. 유기발광다이오드(OLED)는 제1 트랜지스터(T1)로부터 전류를 전달받아 발광함으로써 영상을 표시한다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3 스캔선(153)을 통해 제3 스캔신호(GI)가 공급되면, 제3 스캔신호(GI)에 대응하여 제4 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(141)으로부터 공급되는 초기화전압(VINT)에 의해 제1 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(131) 및 제2 스캔선(151)을 통해 제1 스캔신호(GWP) 및 제2 스캔신호(GWN)가 공급되면, 제1 스캔신호(GWP) 및 제2 스캔신호(GWN)에 대응하여 제2 박막트랜지스터(T2) 및 제7 박막트랜지스터(T7)와 제3 박막트랜지스터(T3)가 턴-온된다.
이때, 제1 박막트랜지스터(T1)는 턴-온된 제3 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(171)으로부터 공급된 데이터신호(DATA)에서 제1 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)이 보상된 전압이 제1 박막트랜지스터(T1)의 제1 게이트전극(G1)에 인가된다.
제3 스캔선(153)을 통해 제3 스캔신호(GI)가 공급되면, 제3 스캔신호(GI)에 대응하여 제7 박막트랜지스터(T7)가 턴-온(Turn on)되며, 초기화전압선(141)으로부터 공급되는 초기화전압(VINT)에 의해 화소전극이 초기화된다.
제1 커패시터(Cst)의 양단에는 제1 구동전압(ELVDD)과 보상 전압이 인가되고, 제1 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(133)으로부터 공급되는 발광제어신호(EM)에 의해 제5 박막트랜지스터(T5) 및 제6 박막트랜지스터(T6)가 턴-온된다. 제1 박막트랜지스터(T1)의 게이트전극(G1)의 전압과 제1 구동전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 제6 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1 박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 박막트랜지스터(T1)의 게이트전극(G1)과 연결되는 제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소에 배치된 복수의 박막트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 배치도이다. 도 4는 도 3을 I-I'를 따라 자른 단면도이고, 도 5는 도 3을 II-II'를 따라 자른 단면도이고, 도 6은 도 3을 III-III'을 따라 자른 단면도이다. 이하에서, 도 3 내지 도 6을 함께 참조하여 설명한다. 도 4 내지 도 6에서는 제1 박막트랜지스터(T1), 제3 박막트랜지스터(T3), 제4 박막트랜지스터(T4), 제7 박막트랜지스터(T7), 제1 커패시터(Cst), 및 제2 커패시터(Cb)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치의 화소(PX)는 제1 방향으로 연장되는 복수의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선들을 포함할 수 있다. 제1 스캔선(131), 제2 스캔선(151), 제3 스캔선(153), 발광제어선(133), 및 초기화 전압선(141)은 제1 방향으로 연장된다. 데이터선(171) 및 구동전압선(161)은 제2 방향으로 연장된다.
또한, 화소(PX)는 제1 내지 제7 박막트랜지스터(T1 내지 T7), 제1 및 제2 커패시터(Cst 및 Cb)를 포함할 수 있다. 제1 내지 제7 박막트랜지스터(T1 내지 T7)는 각각 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 반도체층 및 채널 영역에 대응하는 위치에 반도체층과 절연 배치된 게이트 전극을 포함할 수 있다.
본 실시예에서, 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)는 실리콘 반도체를 포함하는 반도체층을 포함할 수 있다. 그리고, 제3 박막트랜지스터(T3), 및 제4 박막트랜지스터(T4)는 산화물 반도체를 포함하는 반도체층을 포함할 수 있다.
도 2에 도시된 박막트랜지스터의 제1 전극 및 제2 전극은 도 3 내지 도 6에 도시된 소스 영역 및 드레인 영역에 각각 대응한다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는 박막트랜지스터의 제1 전극 및 제2 전극은 소스 영역 및 드레인 영역과 각각 혼용되어 사용될 수 있다.
도 3 내지 도 6의 설명에서 제1 내지 제7 박막트랜지스터(T1 내지 T7)의 반도체층을 A1 내지 A7로 기재하며, 도 3에서는 표시를 생략한다.
기판(110) 상에 버퍼층(111)이 배치되고, 버퍼층(111) 상부에 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)의 반도체층이 배치된다.
기판(110)은 글라스재, 세라믹재, 금속재, 플라스틱재 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다. 버퍼층(111)은 생략될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다. 제7 박막트랜지스터(T7)의 반도체층은 연결전극(166)을 이용하여 제6 박막트랜지스터(T6)의 반도체층과 연결될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 반도체층에는 채널영역에 대한 1차 도핑 및 게이트전극을 마스크로 한 소스영역 및 드레인영역에 대한 2차 도핑이 수행될 수 있다. 일 실시예에서 1차 도핑은 생략될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)의 반도체층 상부에 제1 절연층(112)이 배치되고, 제1 절연층(112) 상부에 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7)의 게이트 전극들(G1, G2, G5 내지 G7)이 배치된다. 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7) 게이트 전극들(G1, G2, G5 내지 G7)과 동일층에 동일 물질로 제1 스캔선(131) 및 발광 제어선(133)이 제1 방향으로 연장되며 배치된다.
제1 절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트 전극들(G1, G2, G5 내지 G7)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 박막트랜지스터(T1)의 반도체층(A1)은 소스영역(S1), 드레인영역(D1) 및 이들 사이의 채널영역을 포함한다. 제1 박막트랜지스터(T1)의 게이트전극(G1)은 평면상 채널영역과 중첩한다. 제1 박막트랜지스터(T1)의 반도체층(A1)은 굴곡을 가짐으로써 채널영역을 길게 형성할 수 있어, 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 박막트랜지스터(T1)의 반도체층(A1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다. 제1 박막트랜지스터(T1)의 게이트전극(G1)은 아일랜드 타입으로, 반도체층(A1)과 제1 절연층(112)을 사이에 두고 중첩되도록 구비된다.
제1 박막트랜지스터(T1)의 게이트전극(G1)은 연결전극(162)에 의해 제2 커패시터(Cb)의 상부전극(Cb2)과 전기적으로 연결된다. 연결전극(162)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH1) 및 컨택홀(CH2)을 통해 제1 박막트랜지스터(T1)의 게이트전극(G1) 및 제2 커패시터(Cb)의 상부전극(Cb2)과 각각 컨택할 수 있다. 컨택홀(CH1)은 제1 박막트랜지스터(T1)의 게이트전극(G1)의 일부를 노출하도록 제3 절연층(114) 및 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH2)은 제2 커패시터(Cb)의 상부전극(Cb2)의 일부를 노출하도록 제5 절연층(116)에 형성될 수 있다.
제2 박막트랜지스터(T2)의 반도체층(A2)은 소스영역(S2), 드레인영역(D2) 및 이들 사이의 채널영역을 포함한다. 제2 박막트랜지스터(T2)의 게이트전극(G2)은 평면상 채널영역과 중첩하고, 제1 스캔선(131)의 일부에 의해 형성된다. 제2 박막트랜지스터(T2)의 소스영역(S2)은 연결전극(163)에 의해 데이터선(171)과 전기적으로 연결된다. 연결전극(163)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH4) 및 컨택홀(CH5)을 통해 제2 박막트랜지스터(T2)의 소스영역(S2) 및 데이터선(171)과 각각 컨택할 수 있다. 컨택홀(CH4)은 제2 박막트랜지스터(T2)의 소스영역(S2)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH5)은 연결전극(163)의 상부면의 일부를 노출하도록 연결전극(163) 상부의 제6 절연층(117)에 형성될 수 있다. 데이터선(171)은 제6 절연층(117) 상부에 배치되며, 컨택홀(CH5)을 통해 연결전극(163)과 컨택할 수 있다. 제2 박막트랜지스터(T2)의 드레인영역(D2)은 제1 박막트랜지스터(T1)의 소스영역(S1)과 연결된다.
제5 박막트랜지스터(T5)의 반도체층(A5)은 소스영역(S5), 드레인영역(D5) 및 이들 사이의 채널영역을 포함한다. 제5 박막트랜지스터(T5)의 게이트전극(G5)은 평면상 채널영역과 중첩하고, 발광제어선(133)의 일부에 의해 형성된다. 제5 박막트랜지스터(T5)의 소스영역(S5)은 컨택홀(CH14)을 통해 구동전압선(161)과 전기적으로 연결된다. 컨택홀(CH14)은 제5 박막트랜지스터(T5)의 소스영역(S5)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 구동전압선(161)은 제5 절연층(116) 상부에 구비되며, 컨택홀(CH14)을 통해 제5 박막트랜지스터(T5)의 소스영역(S5)과 컨택할 수 있다. 제5 박막트랜지스터(T5)의 드레인영역(D5)은 제1 박막트랜지스터(T1)의 소스영역(S1)과 연결된다.
제6 박막트랜지스터(T6)의 반도체층(A6)은 소스영역(S6), 드레인영역(D6) 및 이들 사이의 채널 영역을 포함한다. 제6 박막트랜지스터(T6)의 게이트전극(G6)은 평면상 채널영역과 중첩하고, 발광제어선(133)의 일부에 의해 형성된다. 제6 박막트랜지스터(T6)의 소스영역(S6)은 제1 박막트랜지스터(T1)의 소스영역(S1)과 연결된다. 제6 박막트랜지스터(T6)의 소스영역(S6)은 연결전극(166)에 의해 제3 박막트랜지스터(T3)의 드레인영역(D3)과 전기적으로 연결된다. 연결전극(166)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH11) 및 컨택홀(CH12)을 통해 제3 박막트랜지스터(T3)의 드레인영역(D3) 및 제6 박막트랜지스터(T6)의 소스영역(S6)과 각각 컨택할 수 있다. 컨택홀(CH11)은 제3 박막트랜지스터(T3)의 드레인영역(D3)의 일부를 노출하도록 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH12)은 제6 박막트랜지스터(T6)의 소스영역(S6)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 제6 박막트랜지스터(T6)의 드레인영역(D6)은 연결전극(165)에 의해 제7 박막트랜지스터(T7)의 드레인영역(D7)과 전기적으로 연결된다. 연결전극(165)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH9) 및 컨택홀(CH10)을 통해 제7 박막트랜지스터(T7)의 드레인영역(D7) 및 제6 박막트랜지스터(T6)의 드레인영역(D6)과 각각 컨택할 수 있다. 컨택홀(CH9)은 제7 박막트랜지스터(T7)의 드레인영역(D7)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH10)은 제6 박막트랜지스터(T6)의 드레인영역(D6)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다.
제7 박막트랜지스터(T7)의 반도체층(A7)은 소스영역(S7), 드레인영역(D7) 및 이들 사이의 채널 영역을 포함한다. 제7 박막트랜지스터(T7)의 게이트 전극(G7)은 평면상 채널 영역과 중첩하고, 제1 스캔선(131)의 일부에 의해 형성된다. 제7 박막트랜지스터(T7)의 소스영역(S7)은 연결전극(164)에 의해 제4 박막트랜지스터(T4)의 소스영역(S4)과 전기적으로 연결된다. 연결전극(164)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH7) 및 컨택홀(CH8)을 통해 제4 박막트랜지스터(T4)의 소스영역(S4) 및 제7 박막트랜지스터(T7)의 소스영역(S7)과 각각 컨택할 수 있다. 컨택홀(CH7)은 제4 박막트랜지스터(T4)의 소스영역(S4)의 일부를 노출하도록 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH8)은 제7 박막트랜지스터(T7)의 소스영역(S7)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 제7 박막트랜지스터(T7)의 드레인영역(D7)은 연결전극(165)에 의해 제6 박막트랜지스터(T6)의 드레인영역(D6)과 전기적으로 연결된다. 연결전극(165)은 제5 절연층(116) 상부에 구비되고, 컨택홀(CH9) 및 컨택홀(CH10)을 통해 제7 박막트랜지스터(T7)의 드레인영역(D7) 및 제6 박막트랜지스터(T6)의 드레인영역(D6)과 각각 컨택할 수 있다. 컨택홀(CH9)은 제7 박막트랜지스터(T7)의 드레인영역(D7)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH10)은 제6 박막트랜지스터(T6)의 드레인영역(D6)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다.
제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 및 제7 박막트랜지스터(T7) 게이트 전극들(G1, G2, G5 내지 G7) 상에는 제2 절연층(113)이 배치된다. 제2 절연층(113) 상부에 제1 커패시터(Cst)의 상부전극(Cst2)이 배치된다. 제1 커패시터(Cst)의 상부전극(Cst2)과 동일층에 동일 물질을 포함하는 초기화 전압선(141)이 제1 방향으로 연장되며 배치된다.
제2 절연층(113)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 제1 커패시터(Cst)의 상부전극(Cst2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 커패시터(Cst)는 제1 박막트랜지스터(T1)와 중첩되도록 배치된다. 제1 커패시터(Cst)는 하부전극(Cst1) 및 상부전극(Cst2)를 포함한다. 제1 커패시터(Cst)의 하부전극(Cst1)은 제1 박막트랜지스터(T1)의 게이트 전극(G1)이다. 즉, 제1 커패시터(Cst)의 하부전극(Cst1)과 제1 박막트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다. 제1 커패시터(Cst)의 하부전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 스캔선(131) 및 발광 제어선(133)과 동일한 물질로 동일한 층에 형성된다. 제1 커패시터(Cst)의 상부전극(Cst2)은 제2 절연층(113)을 사이에 두고 하부전극(Cst1) 전체를 커버하며 하부전극(Cst1)과 중첩되도록 구비된다. 이때, 제2 절연층(113)이 제1 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 제1 커패시터(Cst)의 상부전극(Cst2)은 개구부(SOP)를 구비할 수 있다. 개구부(SOP)는 하부전극(Cst1)의 일부를 노출하는 컨택홀(CH1)에 대응하는 위치에 상부전극(Cst2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다. 연결전극(162)은 개구부(SOP) 내에 배치된 컨택홀(CH1)를 통해서 하부전극(Cst1)과 연결될 수 있다. 상부전극(Cst2)은 구동전압선(161)와 컨택홀(CH13)을 통해서 연결될 수 있다. 컨택홀(CH13)은 제3 절연층(114) 및 제5 절연층(116)에 형성될 수 있다.
실리콘 반도체를 포함하는 박막트랜지스터들(T1, T2, T5, T6, T7) 및 제1 커패시터(Cst) 상부에는 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4)이 배치될 수 있다.
제1 커패시터(Cst)의 상부전극(Cst2) 상에는 제3 절연층(114)이 배치된다. 제3 절연층(114) 상에 제3 박막트랜지스터(T3)의 반도체층(A3) 및 제4 박막트랜지스터(T4)의 반도체층(A4)이 배치된다. 제3 박막트랜지스터(T3)의 반도체층(A3) 및 제4 박막트랜지스터(T4)의 반도체층(A4)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
제3 절연층(114)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제3 박막트랜지스터(T3)의 반도체층(A3) 및 제4 박막트랜지스터(T4)의 반도체층(A4)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제3 박막트랜지스터(T3)의 반도체층(A3) 및 제4 박막트랜지스터(T4)의 반도체층(A4)의 상부에 제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4)의 게이트전극들(G3, G4)이 배치된다. 제3 박막트랜지스터(T3)의 반도체층(A3)과 게이트전극(G3) 사이 및 제4 박막트랜지스터(T4)의 반도체층(A4)과 게이트전극(G4) 사이에는 제4 절연층(115)이 배치된다.
게이트전극들(G3, G4)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
도면에서는 제4 절연층(115)의 폭이 게이트전극(G3, G4)의 폭보다 넓게 도시되어 있으나, 일 방향에 있어서 제4 절연층(115)의 폭과 게이트전극(G3, G4)의 폭이 실질적으로 동일하게 형성될 수도 있다. 예컨대, 제4 절연층(115)은 게이트전극(G3, G4)과 동일 마스크 공정을 통해 형성될 수 있으며, 따라서 제4 절연층(115)의 측면과 게이트전극(G3, G4)의 측면은 일치하고, 동일한 평면상에 배치될 수 있다. 제4 절연층(115)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다.
제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4)의 게이트전극들(G3, G4)과 동일 층에 동일 물질을 포함하는 제2 스캔선(151) 및 제3 스캔선(153)이 제1 방향으로 연장되며 배치된다.
도면에서는 제4 절연층(115)이 게이트전극(G3, G4) 및 제2 스캔선(151) 및 제3 스캔선(153)에 대응하는 영역에만 구비되고 있으나, 제4 절연층(115)이 패터닝 없이 기판(110)의 전면에 형성될 수도 있다.
제3 박막트랜지스터(T3)는 산화물 반도체를 포함하는 반도체층(A3) 및 게이트전극(G3)을 포함한다. 반도체층(A3)은 소스영역(S3), 드레인영역(D3) 및 이들 사이의 채널영역을 포함한다. 제3 박막트랜지스터(T3)의 게이트전극(G3)은 평면상 채널영역과 중첩하고, 제2 스캔선(151)의 일부에 의해 형성된다. 제3 박막트랜지스터(T3)의 소스영역(S3)은 연결전극(162)에 의해 제1 박막트랜지스터(T1)의 게이트전극(G1)과 브릿지 연결될 수 있다. 연결전극(162)의 일 단은 컨택홀(CH3)을 통해 제3 박막트랜지스터(T3)의 소스영역(S3)과 연결되고, 연결전극(162)의 중간부분은 컨택홀(CH1)을 통해 제1 박막트랜지스터(T1)의 게이트전극(G1)과 연결되고, 연결전극(162)의 타 단은 컨택홀(CH2)을 통해 제2 커패시터(Cb)의 상부전극(Cb2)과 각각 컨택할 수 있다. 컨택홀(CH3)은 제3 박막트랜지스터(T3)의 소스영역(S3)의 일부를 노출하도록 제5 절연층(116)에 형성될 수 있다. 제3 박막트랜지스터(T3)의 드레인영역(D3)은 연결전극(166)에 의해 제6 박막트랜지스터(T6)의 소스영역(S6)과 전기적으로 연결된다. 연결전극(166)의 일 단은 컨택홀(CH11)을 통해 제3 박막트랜지스터(T3)의 드레인영역(D3)과 컨택하고, 연결전극(166)의 타 단은 컨택홀(CH12)을 통해 제6 박막트랜지스터(T6)의 소스영역(S6)과 컨택할 수 있다. 컨택홀(CH11)은 제3 박막트랜지스터(T3)의 드레인영역(S3)의 일부를 노출하도록 제5 절연층(116)에 형성될 수 있다. 컨택홀(CH12)은 제6 박막트랜지스터(T6)의 소스영역(S6)의 일부를 노출하도록 제1 내지 제3 절연층(112 내지 114) 및 제5 절연층(116)에 형성될 수 있다.
제4 박막트랜지스터(T4)는 산화물 반도체를 포함하는 반도체층(A4) 및 게이트전극(G4)을 포함한다. 반도체층(A4)은 소스영역(S4), 드레인영역(D4) 및 이들 사이의 채널영역을 포함한다. 제4 박막트랜지스터(T4)의 게이트전극(G4)은 평면상 채널영역과 중첩하고, 제3 스캔선(153)의 일부에 의해 형성된다. 제4 박막트랜지스터(T4)의 소스영역(S4)은 컨택홀(CH6)을 통해서 초기화전압선(141)과 컨택할 수 있다. 컨택홀(CH6)은 제2 절연층(113) 상부의 초기화전압선(141)의 일부를 노출하도록 제3 절연층(114)에 형성될 수 있다. 제4 박막트랜지스터(T4)의 드레인영역(D4)은 제2 커패시터(Cb)의 상부전극(Cb2)과 연결될 수 있다.
제2 커패시터(Cb)는 하부전극(Cb1) 및 상부전극(Cb2)을 포함한다. 제2 커패시터(Cb)는 하부전극(Cb1)은 제1 스캔선(131)으로부터 돌출 연장되어 소정 면적을 갖는 부분일 수 있다. 제2 커패시터(Cb)의 상부전극(Cb2)은 하부전극(Cb1) 전체를 커버하도록 하부전극(Cb1)과 중첩되도록 구비된다. 이때, 제2 절연층(113) 및 제3 절연층(114)이 제2 커패시터(Cb)의 유전체층의 역할을 할 수 있다. 제2 커패시터(Cb)의 상부전극(Cb2)은 제4 박막트랜지스터(T4)의 드레인영역(D4)으로부터 연장되고, 따라서 산화물 반도체를 포함할 수 있다. 제2 커패시터(Cb)의 상부전극(Cb2)은 연결전극(162)에 의해 제1 박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결된다.
산화물 반도체를 포함하는 박막트랜지스터들(T3, T4) 상에는 제5 절연층(116)이 배치될 수 있으며, 제5 절연층(116) 상부에는 구동전압선(161) 및 연결전극들(162 내지 166)이 배치될 수 있다. 제5 절연층(116)은 전술된 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다.
구동전압선(161) 및 연결전극들(162 내지 166)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 구동전압선(161) 및 연결전극들(162 내지 166)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 구동전압선(161) 및 연결전극들(162 내지 166)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
구동전압선(161) 및 연결전극들(162 내지 166) 상부에는 제6 절연층(117)이 배치될 수 있으며, 제6 절연층(117) 상부에는 데이터선(171) 및 연결전극(173)이 배치될 수 있다. 데이터선(171)은 제2 방향으로 연장되며 배치될 수 있다. 데이터선(171)은 화소(PX)의 좌측 또는 우측에 배치될 수 있다. 데이터선(171)은 제1 박막트랜지스터(T1)의 좌측 또는 우측에 배치될 수 있다. 제6 절연층(117)에는 연결전극(165)의 일부를 노출하는 비아홀(VIA1)이 형성될 수 있다. 연결전극(173)은 비아홀(VIA1)을 통해 연결전극(165)과 컨택할 수 있다.
제6 절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제7 절연층(118)은 전술된 무기물을 포함할 수 있다.
데이터선(171) 및 연결전극(173)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 데이터선(171) 및 연결전극(173)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다.
데이터선(171) 및 연결전극(173) 상부에는 제7 절연층(118)이 배치될 수 있다. 제7 절연층(118)에는 연결전극(173)의 일부를 노출하는 비아홀(VIA2)이 형성될 수 있다.
제7 절연층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제7 절연층(118)은 전술된 무기물을 포함할 수 있다. 제7 절연층(118)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제7 절연층(118)의 상부면이 평탄하도록 형성된다. 제7 절연층(118)은 단층 또는 다층으로 구비될 수 있다.
제7 절연층(118) 상부에는 유기발광소자(OLED)가 위치할 수 있다. 유기발광소자(OLED)는 제1 전극(화소전극)(310), 제2 전극(대향전극)(330), 및 제1 전극(310)과 제2 전극(330) 사이의 중간층(320)이 배치될 수 있다. 제7 절연층(118) 상부에는 제1 전극(310)의 가장자리를 덮으며 제8 절연층(119)이 배치된다. 제8 절연층(119)은 제1 전극(310)의 일부를 노출하는 개구를 가짐으로써 화소를 정의할 수 있다.
유기발광소자(OLED)의 제1 전극(310)은 비아홀(VIA2)을 통해 연결전극(173)과 컨택할 수 있다. 제1 전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등의 반사 도전 물질을 포함하는 반사막일 수 있다. 일 실시예에서 제1 전극(310)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투명 도전성 산화물을 포함하는 투명 도전막일 수 있다. 일 실시예에서 제1 전극(310)은 상기 반사막과 상기 투명 도전막의 적층 구조일 수 있다.
제8 절연층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
유기발광소자(OLED)의 중간층(320)은 적어도 발광층(EML: emissive layer)을 포함하며 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 중 어느 하나 이상의 기능층을 추가로 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 도면에서 유기발광소자(OLED)의 중간층(320)은 제1 전극(310)에만 대응되도록 패터닝된 것으로 도시되어 있으나 이는 편의상 그와 같이 도시한 것이며, 중간층(320)은 인접한 화소의 중간층(320)과 일체로 형성될 수도 있음은 물론이다. 또한 중간층(320) 중 일부의 층은 화소별로 형성되고, 다른 층은 인접한 화소의 중간층(320)과 일체로 형성될 수도 있는 등 다양한 변형이 가능하다.
유기발광소자(OLED)의 제2 전극(330)은 다양한 도전성 재료로 구성될 수 있다. 예컨대, 제2 전극(330)은 리튬(Li), 칼슘(Ca), 불화리튬(LiF), 알루미늄(Al), 마그네슘(Mg) 및 은(Ag)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
유기발광소자(OLED)는 상부에는 박막봉지층(미도시)이 배치될 수 있다. 박막봉지층은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 제8 절연층(119) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 7은 본 발명의 일 실시예에 따른 한 쌍의 화소들에 배치된 복수의 박막트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
디스플레이영역(DA)에는 복수의 화소(PX)들이 행 및 열을 따라 배열될 수 있다. 도 7에는 짝수 행에 배치되고 인접하는 한 쌍의 제1 화소(PX1) 및 제2 화소(PX2)를 도시하고 있다. 제1 화소(PX1)는 제1 열에 배치되고, 제2 화소(PX2)는 제1 열에 인접한 제2 열에 배치될 수 있다. 제1 화소(PX1)의 박막트랜지스터들(T1 내지 T7), 제1 및 제2 커패시터(Cst, Cb)의 배치는 제2 화소(PX2)의 박막트랜지스터들(T1 내지 T7), 제1 및 제2 커패시터(Cst, Cb)의 배치와 좌우 대칭일 수 있다.
제1 화소(PX1) 및 제2 화소(PX2)는 초기화전압선(141), 제3 스캔선(153), 제1 스캔선(131), 제2 스캔선(151), 및 발광제어선(133)을 공유할 수 있다. 초기화전압선(141), 제3 스캔선(153), 제1 스캔선(131), 제2 스캔선(151), 및 발광제어선(133)은 평면상에서 제1 화소(PX1) 및 제2 화소(PX2)의 상부측부터 하부측으로 일정 간격을 두고 제1 방향으로 연장되며 배치될 수 있다. 제3 스캔선(153)과 제1 스캔선(131) 사이에 제2 커패시터(Cb)가 배치될 수 있다. 제1 스캔선(131)과 제2 스캔선(151) 사이에 제1 박막트랜지스터(T1) 및 제1 커패시터(Cst)가 배치될 수 있다.
제2 스캔선(151)이 제1 박막트랜지스터(T1) 상부에 제1 스캔선(131)과 인접 배치되는 경우, 제2 스캔선(151)이 연결전극(162)과 중첩하게 되고, 이에 따라 제2 스캔선(151)에 오프 전위(T3를 오프시키는 전위)가 인가되면 제1 박막트랜지스터(T1)의 게이트전극(G1)의 전압이 변동하면서 블랙 전압이 상승한다.
본 발명의 실시예에서는 N형 박막트랜지스터에 연결된 제2 스캔선(151)을 제1 박막트랜지스터(T1)와 중첩하지 않는 위치, 즉 평면상 제1 박막트랜지스터(T1)의 하부에 배치함으로써 제1 박막트랜지스터(T1)의 게이트전극의 전압 감소를 최소화할 수 있다.
또한, 본 발명의 실시예에서는 P형 박막트랜지스터에 연결된 제1 스캔선(131)을 이용하여 부스트 커패시터를 형성함으로써 제1 박막트랜지스터(T1)의 게이트전극의 전압을 상승시켜 블랙 전압을 감소시킬 수 있다.
데이터선(171)은 제2 방향으로 연장되며 배치될 수 있다. 하나의 열에는 두 개의 데이터선들(171o, 171e)이 병렬로 배치될 수 있다. 각 열의 두 개의 데이터선들(171o, 171e)은 홀수 행의 화소에 연결된 제1 데이터선(171o) 및 짝수 행의 화소에 연결된 제2 데이터선(171e)을 포함한다. 서로 인접한 제1 데이터선(171o) 및 제2 데이터선(171e)은 동일 열에 위치한 화소(PX)들과 교번적으로 연결된다. 제1 화소(PX1)의 좌측에는 제1 데이터선(171o)이 배치되고, 우측에는 제2 데이터선(171e)이 배치된다. 제2 화소(PX2)의 좌측에는 제2 데이터선(171e)이 배치되고, 우측에는 제1 데이터선(171o)이 배치된다. 즉, 제2 데이터선(171e)들이 제1 화소(PX1)와 제2 화소(PX2)의 사이에 인접 배치된다.
제1 화소(PX1)와 제2 화소(PX2)는 구동전압선(161)을 공유할 수 있다. 구동전압선(161)은 제1 화소(PX1)와 제2 화소(PX2)의 사이에 배치될 수 있다. 제1 화소(PX1)와 제2 화소(PX2) 각각의 제1 커패시터(Cst)의 제2 전극(Cst2)은 연결되어 있으며, 제1 화소(PX1)와 제2 화소(PX2)의 사이에서 컨택홀(CH3)을 통해 구동전압선(161)과 전기적으로 연결될 수 있다. 이에 따라 구동전압선(161)은 제2 방향으로 연장된 전원선으로 기능하고, 제1 커패시터(Cst)의 제2 전극(Cst2)은 제1 방향으로 연장된 전원선으로 기능하여, 구동전압선(161)은 전체적으로 메쉬(mesh) 구조를 가질 수 있다.
본 발명의 실시예들은 신뢰성이 우수한 실리콘 반도체를 반도체층으로 하는 구동 박막트랜지스터(T1) 및 낮은 누설전류를 갖는 산화물 반도체를 반도체층으로 하는 적어도 하나의 박막트랜지스터를 채용하고 있어 높은 신뢰성 및 소비전력이 우수한 디스플레이 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 구동 박막트랜지스터(T1)의 게이트전극의 전압 변동을 보상하는 부스트 커패시터를 형성하고, 블랙 전압을 상승시키는 스캔선을 구동 박막트랜지스터(T1) 및/또는 이와 연결된 전극과 중첩하지 않도록 배치함으로써 블랙 전압이 감소된 디스플레이 장치를 제공할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 실리콘 반도체를 포함하는 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터;
    산화물 반도체를 포함하는 제4 반도체층 및 상기 제4 반도체층과 절연된 제4 게이트전극을 포함하는 제4 박막트랜지스터;
    하부전극 및 상부전극을 포함하고, 상기 상부전극이 상기 제4 반도체층으로부터 연장된 부분인, 커패시터; 및
    상기 제1 게이트전극과 상기 커패시터의 상부전극을 연결하는 연결전극;을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 커패시터의 하부전극은 상기 제1 게이트전극과 동일층에 배치되고,
    상기 커패시터의 상부전극은 상기 제1 게이트전극과 연결된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 게이트전극의 상부면 및 상기 커패시터의 상부전극의 상부면과 컨택하는 연결전극;을 포함하는 디스플레이 장치.
  4. 제1항에 있어서,
    실리콘 반도체를 포함하는 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하고, 상기 제1 박막트랜지스터로 데이터신호를 전달하는 제2 박막트랜지스터; 및
    상기 제2 게이트전극에 연결된 제1 신호선;을 포함하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 커패시터의 하부전극이 상기 제1 신호선과 연결된, 디스플레이 장치.
  6. 제4항에 있어서,
    상기 커패시터의 하부전극은 상기 제1 신호선의 일부로부터 돌출된 영역인, 디스플레이 장치.
  7. 제4항에 있어서,
    산화물 반도체를 포함하는 제3 반도체층 및 상기 제3 반도체층과 절연된 제3 게이트전극을 포함하고, 상기 제1 게이트전극 및 상기 제1 반도체층에 연결된 제3 박막트랜지스터; 및
    상기 제3 게이트전극에 연결된 제2 신호선;을 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 신호선 및 상기 제2 신호선은 제1 방향을 따라 이격 배치되고,
    상기 제1 박막트랜지스터는 평면상 상기 제1 신호선 및 상기 제2 신호선 사이에 배치된, 디스플레이 장치.
  9. 제7항에 있어서,
    상기 제1 신호선과 상기 제2 신호선은 상이한 층에 배치된, 디스플레이 장치.
  10. 제7항에 있어서,
    상기 제1 게이트전극에 연결된 상기 제3 반도체층의 일 단이 상기 커패시터의 상부전극과 전기적으로 연결된, 디스플레이 장치.
  11. 제4항에 있어서,
    실리콘 반도체를 포함하는 제7 반도체층 및 상기 제7 반도체층과 절연된 제7 게이트전극을 포함하고, 상기 제7 게이트전극이 상기 제1 신호선과 연결된 제7 박막트랜지스터;를 포함하는, 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제4 박막트랜지스터는 상기 제1 게이트전극으로 외부전압을 인가하는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제4 반도체층은 상기 제1 반도체층의 상부층에 배치된, 디스플레이 장치.
  14. 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터;
    제4 반도체층 및 상기 제4 반도체층과 절연된 제4 게이트전극을 포함하는 제4 박막트랜지스터;
    상기 제1 게이트전극에 연결된 제1 하부전극 및 상기 제4 반도체층과 연결되고 산화물 반도체를 포함하는 제1 상부전극을 포함하는 제1 커패시터; 및
    상기 제1 게이트전극의 일부인 제2 하부전극 및 전압선에 연결된 제2 상부전극을 포함하는 제2 커패시터;를 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 게이트전극의 상부면 및 상기 커패시터의 상부전극의 상부면과 컨택하는 연결전극;을 포함하는 디스플레이 장치.
  16. 제14항에 있어서,
    상기 제1 반도체층은 실리콘 반도체를 포함하고,
    상기 제4 반도체층은 산화물 반도체를 포함하는, 디스플레이 장치.
  17. 제14항에 있어서,
    제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하고, 상기 제1 박막트랜지스터로 데이터신호를 전달하는 제2 박막트랜지스터;
    상기 제2 게이트전극에 연결된 제1 신호선;
    제3 반도체층 및 상기 제3 반도체층과 절연된 제3 게이트전극을 포함하고, 상기 제1 게이트전극 및 상기 제1 반도체층에 연결된 제3 박막트랜지스터; 및
    상기 제3 게이트전극에 연결된 제2 신호선;을 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 신호선 및 상기 제2 신호선은 제1 방향을 따라 이격 배치되고,
    상기 제1 박막트랜지스터는 평면상 상기 제1 신호선 및 상기 제2 신호선 사이에 배치된, 디스플레이 장치.
  19. 제17항에 있어서,
    제7 반도체층 및 상기 제7 반도체층과 절연된 제7 게이트전극을 포함하고, 상기 제7 게이트전극이 상기 제1 신호선과 연결된 제7 박막트랜지스터;를 포함하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제7 반도체층은 실리콘 반도체를 포함하는, 디스플레이 장치.
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