JP6138244B2 - 表示装置およびその駆動電流検出方法 - Google Patents

Description

本発明は、表示装置に関し、より詳細には、有機ＥＬ（Electro Luminescence）素子などの電気光学素子を含む画素回路を備えた表示装置、および、その駆動電流検出方法に関する。

薄型、高画質、低消費電力の表示装置として、有機ＥＬ表示装置が知られている。アクティブマトリクス型の有機ＥＬ表示装置は、それぞれが有機ＥＬ素子および駆動トランジスタを含み、２次元状に配置された複数の画素回路を備えている。有機ＥＬ素子は、駆動電流に応じて輝度が変化する自発光型の電気光学素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、ゲート−ソース間電圧に応じて有機ＥＬ素子に流れる駆動電流の量を制御する。

一般に、画素回路内の駆動トランジスタには、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略称する）が使用される。具体的には、駆動トランジスタには、アモルファスシリコンＴＦＴ、低温ポリシリコンＴＦＴ、酸化物ＴＦＴ（酸化物半導体ＴＦＴとも呼ばれる）などが使用される。酸化物ＴＦＴは、半導体層を酸化物半導体で形成したＴＦＴである。酸化物ＴＦＴには、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）が用いられる。

一般に、トランジスタのゲインは移動度、チャネル幅、チャネル長、ゲート絶縁膜容量などによって決定され、トランジスタを流れる電流の量はゲート−ソース間電圧、ゲイン、閾値電圧などに応じて変化する。駆動トランジスタにＴＦＴを使用した場合、閾値電圧、移動度、チャネル幅、チャネル長、ゲート絶縁膜容量などにばらつきが生じる。駆動トランジスタの特性にばらつきが生じると、有機ＥＬ素子に流れる駆動電流の量にばらつきが生じる。このため、画素の輝度にもばらつきが生じ、表示品位が低下する。

そこで、駆動トランジスタの特性ばらつきを補償する有機ＥＬ表示装置が、従来から考案されている。特許文献１〜４および非特許文献１には、閾値電圧補償だけを行う有機ＥＬ表示装置が記載されている。特許文献５〜９には、閾値電圧補償とゲイン補償（移動度補償）の両方を行う有機ＥＬ表示装置が記載されている。

特許文献８には、図３３に示す画素回路を備えた有機ＥＬ表示装置が記載されている。図３３に示す画素回路は、有機ＥＬ素子Ｌ０、駆動トランジスタＤＲ、２個の制御トランジスタＳＷ１、ＳＷ２、および、コンデンサＣｓｔを含んでいる。走査信号ＧＬがハイレベルのときに、制御トランジスタＳＷ１はオンし、コンデンサＣｓｔの一端に固定の基準電圧Ｖｒｅｆが与えられる。特許文献９には、メモリに記憶された画素回路ごとの補正データを用いて、閾値電圧補償とゲイン補償の両方を画素回路ごとに行う有機ＥＬ表示装置が記載されている。

日本国特開２００５−３１６３０号公報 国際公開２００８／１０８０２４号 日本国特開２０１１−２４２７６７号公報 米国特許第７６１９５９７号公報 日本国特開２００５−２８４１７２号公報 日本国特開２００７−２３３３２６号公報 日本国特開２００７−３１０３１１号公報 日本国特開２００９−１９９０５７号公報 日本国特開２００９−２５８３０２号公報

Yeon Gon Mo et al., "Amorphous Oxide TFT Backplane for Large Size AMOLED TVs"Symposium Digest for 2010 Society for Information Display Symposium, pp.1037-1040, 2010

有機ＥＬ表示装置では、駆動トランジスタの閾値電圧は、経年劣化によって変化する。例えば、図３３に示す画素回路について閾値電圧補償とゲイン補償を行うために、画素回路に検出用電圧を与えたときの駆動電流（駆動トランジスタＤＲを流れる電流）を画素回路の外部で検出する場合を考える。この場合に駆動トランジスタＤＲの閾値電圧が変化すると、駆動電流の量が大幅に変化し、電流検出精度が低下する。また、駆動電流が検出範囲を超える場合もある。また、駆動トランジスタＤＲの閾値電圧が変化すると、有機ＥＬ素子Ｌ０の両端電圧が変化するので、有機ＥＬ素子Ｌ０に不要な電流が流れて、電流検出精度が低下する。

また、駆動トランジスタの閾値電圧を示すデータをメモリに記憶する有機ＥＬ表示装置では、閾値電圧のばらつき量と変化量を考慮してデータのビット数を決定する必要があるので、データのビット数が増加して、必要なメモリ容量が増加するという課題もある。これらの課題は、経年劣化によって特性が変化しやすい酸化物ＴＦＴ（例えば、半導体層が酸化インジウムガリウム亜鉛を含むＴＦＴ）を駆動トランジスタとして用いた有機ＥＬ表示装置で顕著になる。

それ故に、本発明は、駆動トランジスタの閾値電圧が変化したときでも、駆動電流を高い精度で検出できる表示装置を提供することを目的とする。

本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
複数の走査線、複数のデータ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部と、
前記走査線を駆動する走査線駆動回路と、
前記データ線を駆動するデータ線駆動回路と、
表示制御回路とを備え、
前記画素回路は、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含み、
前記データ線駆動回路は、電流検出時に、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与え、前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出し、
前記表示制御回路は、前記基準電圧を制御し、
前記表示部は、前記画素回路に前記基準電圧を供給する基準電圧線をさらに含み、
前記データ線駆動回路は、電流検出時に、前記データ線に前記検出用電圧を与え、前記画素回路から前記データ線に流れた駆動電流を検出することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記駆動トランジスタの閾値電圧に応じたデータを前記画素回路ごとに記憶する記憶部をさらに備え、
前記表示制御回路は、前記記憶部に記憶されたデータに基づき前記基準電圧を制御することを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記表示制御回路は、前記記憶部に記憶されたデータに基づき前記駆動トランジスタの閾値電圧の統計値を求め、求めた統計値に基づき前記基準電圧を制御することを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記記憶部は、前記駆動トランジスタの閾値電圧の統計値と前記基準電圧との差を示すデータを前記画素回路ごとに記憶することを特徴とする。

本発明の第５の局面は、本発明の第２の局面において、
前記表示制御回路は、前記データ線駆動回路による検出結果に基づき、前記記憶部に記憶されたデータを更新することを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記表示制御回路は、前記記憶部に記憶されたデータを用いて、前記駆動トランジスタの閾値電圧とゲインを補償する補正処理を映像データに対して行うことを特徴とする。

本発明の第７の局面は、本発明の第５の局面において、
前記表示制御回路は、前記記憶部に記憶されたデータを用いて、前記駆動トランジスタの閾値電圧を補償する補正処理を映像データに対して行うことを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記表示制御回路は、累積点灯時間を測定し、測定した累積点灯時間に基づき前記基準電圧を制御することを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記表示部は特性検出用トランジスタをさらに含み、
前記表示制御回路は、前記特性検出用トランジスタの特性に基づき前記基準電圧を制御することを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
前記画素回路は、
前記基準電圧線と前記駆動トランジスタの制御端子との間に設けられ、前記走査線に接続された制御端子を有する基準電圧印加トランジスタと、
前記データ線と前記駆動トランジスタの第１導通端子との間に設けられ、前記走査線に接続された制御端子を有する入出力トランジスタと、
前記駆動トランジスタの制御端子と第１導通端子との間に設けられた容量素子とをさらに含むことを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記走査線は１以上のブロックに分割され、
前記走査線駆動回路は、各ブロックについて、第１期間ではブロック内の全部または一部の走査線を一括して選択し、第２期間ではブロック内の全部の走査線を順に選択し、
前記データ線駆動回路は、各ブロックについて、第１期間では前記画素回路の外部に出力された駆動電流を電圧に変換し、第２期間では映像データに応じた電圧と第１期間で求めた電圧とに基づく電圧を前記データ線に印加することを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記駆動トランジスタは、半導体層が酸化物半導体で形成された薄膜トランジスタであることを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。

本発明の第１４の局面は、本発明の第１３の局面において、
前記酸化インジウムガリウム亜鉛が結晶性を有することを特徴とする。
本発明の第１５の局面は、アクティブマトリクス型の表示装置であって、
複数の走査線、複数のデータ線、複数のモニタ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部と、
前記走査線を駆動する走査線駆動回路と、
前記データ線を駆動するデータ線駆動回路と、
表示制御回路とを備え、
前記画素回路は、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含み、
前記データ線駆動回路は、電流検出時に、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与え、前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出し、
前記表示制御回路は、前記基準電圧を制御し、
前記データ線駆動回路は、電流検出時に、前記データ線に前記検出用電圧を与えると共に前記モニタ線に前記基準電圧を与え、前記画素回路から前記モニタ線に流れた駆動電流を検出することを特徴とする。
本発明の第１６の局面は、本発明の第１５の局面において、
前記画素回路は、
前記データ線と前記駆動トランジスタの制御端子との間に設けられ、前記走査線に接続された制御端子を有する入力トランジスタと、
前記モニタ線と前記駆動トランジスタの第１導通端子との間に設けられ、前記走査線に接続された制御端子を有する出力トランジスタと、
前記駆動トランジスタの制御端子と第１導通端子との間に設けられた容量素子とをさらに含むことを特徴とする。

本発明の第１７の局面は、複数の走査線、複数のデータ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部を有するアクティブマトリクス型の表示装置の駆動電流検出方法であって、
前記画素回路が、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含む場合に、
前記走査線と前記データ線とを駆動することにより、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与えるステップと、
前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出するステップと、
前記基準電圧を制御するステップとを備え、
前記表示部は、前記画素回路に前記基準電圧を供給する基準電圧線をさらに含み、
前記電圧を与えるステップは、前記データ線に前記検出用電圧を与え、
前記駆動電流を検出するステップは、前記画素回路から前記データ線に流れた駆動電流を検出することを特徴とする。
本発明の第１８の局面は、複数の走査線、複数のデータ線、複数のモニタ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部を有するアクティブマトリクス型の表示装置の駆動電流検出方法であって、
前記画素回路が、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含む場合に、
前記走査線と前記データ線とを駆動することにより、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与えるステップと、
前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出するステップと、
前記基準電圧を制御するステップとを備え、
前記電圧を与えるステップは、前記データ線に前記検出用電圧を与えると共に前記モニタ線に前記基準電圧を与え、
前記駆動電流を検出するステップは、前記画素回路から前記モニタ線に流れた駆動電流を検出することを特徴とする。

本発明の第１または第１７の局面によれば、基準電圧を好適に制御することにより、駆動トランジスタの閾値電圧が変化したときでも、駆動トランジスタを流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時に電気光学素子の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。特に、画素回路に基準電圧を供給する表示装置において、データ線に検出用電圧を与え、基準電圧を好適に制御することにより、データ線に流れる駆動電流を高い精度で検出することができる。また、データ線を用いて駆動電流を検出することにより、配線の本数を削減することができる。

本発明の第２の局面によれば、画素回路ごとに記憶した、駆動トランジスタの閾値電圧に応じたデータに基づき基準電圧を制御することにより、基準電圧を好適に制御して、駆動電流を高い精度で検出することができる。

本発明の第３の局面によれば、駆動トランジスタの閾値電圧の統計値に基づき基準電圧を制御することにより、基準電圧を好適に制御して、駆動電流を高い精度で検出することができる。

本発明の第４の局面によれば、駆動トランジスタの閾値電圧の統計値と基準電圧との差を示すデータを記憶することにより、記憶すべきデータのビット数を削減し、記憶部の容量を削減することができる。

本発明の第５の局面によれば、駆動電流の検出結果に基づき、駆動トランジスタの閾値電圧に応じたデータを求めることができる。

本発明の第６の局面によれば、画素回路ごとに駆動トランジスタの閾値電圧とゲインを補償することにより、表示画像の画質を向上させることができる。

本発明の第７の局面によれば、画素回路ごとに駆動トランジスタの閾値電圧を補償することにより、表示画像の画質を向上させることができる。

本発明の第８の局面によれば、駆動トランジスタの特性は累積点灯時間に応じて変化するので、累積点灯時間に基づき基準電圧を好適に制御することにより、駆動電流を高い精度で検出することができる。

本発明の第９の局面によれば、特性検出用トランジスタの特性に基づき基準電圧を好適に制御することにより、駆動電流を高い精度で検出することができる。

本発明の第１０の局面によれば、駆動トランジスタの制御端子と第１導通端子との間に容量素子を有し、容量素子の両端にデータ線の電圧と基準電圧をそれぞれ印加して使用する画素回路において基準電圧を制御することにより、駆動電流を高い精度で検出することができる。

本発明の第１１の局面によれば、画素回路の外部に出力された電流をブロックごとに検出することにより、電流検出に要する時間を短縮することができる。

本発明の第１２〜１４の局面によれば、駆動トランジスタとして酸化物ＴＦＴ（例えば、半導体層が酸化インジウムガリウム亜鉛を含むＴＦＴ）を用いることにより、駆動電流を増加させて、書き込み時間を短縮し、画面の輝度を高くすることができる。
本発明の第１５または第１８の局面によれば、基準電圧を好適に制御することにより、駆動トランジスタの閾値電圧が変化したときでも、駆動トランジスタを流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時に電気光学素子の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。特に、データ線とは別にモニタ線を有する表示装置において、データ線に検出用電圧を与え、モニタ線に基準電圧を与え、基準電圧を好適に制御することにより、モニタ線に流れる駆動電流を高い精度で検出することができる。
本発明の第１６の局面によれば、駆動トランジスタの制御端子と第１導通端子との間に容量素子を有し、容量素子の一端にデータ線の電圧を印加して（あるいは、容量素子の両端にデータ線の電圧と基準電圧をそれぞれ印加して）使用する画素回路において基準電圧を制御することにより、駆動電流を高い精度で検出することができる。

本発明の第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図１に示す有機ＥＬ表示装置の実装形態の例を示す図である。 図１に示す有機ＥＬ表示装置の動作を示すタイミングチャートである。 図１に示すデータ線駆動回路の詳細を示すブロック図である。 図１に示す有機ＥＬ表示装置に含まれる画素回路と電圧出力／電流測定回路の回路図である。 図１に示す有機ＥＬ表示装置における１フレーム期間内の信号の変化を示すタイミングチャートである。 図１に示す有機ＥＬ表示装置における映像信号期間内の信号の変化を示すタイミングチャートである。 図１に示す有機ＥＬ表示装置のプログラム期間における電流の流れを示す図である。 図１に示す有機ＥＬ表示装置の発光期間における電流の流れを示す図である。 図１に示す有機ＥＬ表示装置における垂直同期期間内の信号の変化を示すタイミングチャートである。 図１に示す有機ＥＬ表示装置の測定期間における電流の流れを示す図である。 図１に示す有機ＥＬ表示装置における補正処理を示すブロック図である。 図１に示す走査線駆動回路の回路図である。 図１３に示す走査線駆動回路のタイミングチャートである。 本発明の第２の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図１５に示す有機ＥＬ表示装置に含まれる検出／補正出力回路の回路図である。 図１５に示す有機ＥＬ表示装置におけるブロック分割を示す図である。 図１５に示す有機ＥＬ表示装置における信号の変化を示すタイミングチャートである。 本発明の第２の実施形態の第１変形例に係る有機ＥＬ表示装置におけるブロック分割を示す図である。 本発明の第２の実施形態の第２変形例に係る有機ＥＬ表示装置におけるデータ線駆動回路とデータ線の接続形態を示す図である。 本発明の第２の実施形態の第２変形例に係る有機ＥＬ表示装置における信号の変化を示すタイミングチャートである。 本発明の第３の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 参考例に係る有機ＥＬ表示装置の構成を示すブロック図である。 図２３に示すデータ線駆動回路の詳細を示すブロック図である。 図２３に示す有機ＥＬ表示装置に含まれる画素回路と電圧出力／電流測定回路の回路図である。 本発明の第４の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図２６に示すデータ線駆動回路の詳細を示すブロック図である。 図２６に示す有機ＥＬ表示装置に含まれる画素回路と電圧出力／電流測定回路の回路図である。 本発明の実施形態の変形例に係る有機ＥＬ表示装置に含まれる画素回路の回路図である。 本発明の実施形態の変形例に係る有機ＥＬ表示装置に含まれる画素回路の回路図である。 本発明の実施形態の変形例に係る有機ＥＬ表示装置に含まれる画素回路の回路図である。 本発明の実施形態の変形例に係る有機ＥＬ表示装置に含まれる画素回路の回路図である。 従来の有機ＥＬ表示装置に含まれる画素回路の回路図である。

以下、図面を参照して、本発明の実施形態および参考例に係る有機ＥＬ表示装置について説明する。以下の説明では、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。各実施形態および参考例において、画素回路に含まれるトランジスタは、電界効果トランジスタであり、典型的には薄膜トランジスタである。画素回路に含まれるトランジスタには、例えば、酸化物ＴＦＴ、低温ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴなどが使用される。酸化物ＴＦＴは、ｎチャネル型のトランジスタとして使用する場合に有効である。なお、本発明においてｐチャネル型の酸化物ＴＦＴを用いてもよい。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。図１に示す有機ＥＬ表示装置１は、表示部１０、表示制御回路１００、走査線駆動回路１１０、データ線駆動回路１２０、Ｖｒｅｆ生成回路１３０、ＤＲＡＭ１４０、および、フラッシュメモリ１５０を備えている。有機ＥＬ表示装置１は、アクティブマトリクス型の表示装置である。

表示部１０は、ｎ本の走査線Ｇ１〜Ｇｎ、ｍ本のデータ線Ｓ１〜Ｓｍ、および、（ｍ×ｎ）個の画素回路１１を含んでいる。データ線Ｓ１〜Ｓｍは、互いに平行に配置される。走査線Ｇ１〜Ｇｎは、互いに平行に、データ線Ｓ１〜Ｓｍと直交するように配置される。走査線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路１１は、走査線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍの交点に対応して設けられる。以下、走査線Ｇ１〜Ｇｎの伸延方向を行方向、データ線Ｓ１〜Ｓｍの伸延方向を列方向、ｊ行目かつｉ列目に配置された画素回路１１を画素回路ＰＸ（ｉ，ｊ）という。

表示部１０には、電源回路（図示せず）からハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳが供給され、Ｖｒｅｆ生成回路１３０から基準電圧Ｖｒｅｆが供給される。これらの電圧を画素回路１１に供給するために、表示部１０にはハイレベル電源線、ローレベル電源線、および、基準電圧線（いずれも図示せず）が設けられる。ハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳは、固定の電圧である。基準電圧Ｖｒｅｆは、表示制御回路１００によって制御される可変の電圧である。表示制御回路１００は、基準電圧Ｖｒｅｆを制御するために、Ｖｒｅｆ生成回路１３０に対して制御信号ＣＳ３を出力する。Ｖｒｅｆ生成回路１３０は、制御信号ＣＳ３に応じた基準電圧Ｖｒｅｆを生成し、生成した基準電圧Ｖｒｅｆを表示部１０に供給する。

表示制御回路１００は、有機ＥＬ表示装置１の外部から供給された制御信号ＣＳ０と映像データＶ０に基づき、走査線駆動回路１１０とデータ線駆動回路１２０を制御する。より詳細には、表示制御回路１００は、走査線駆動回路１１０に対して制御信号ＣＳ１を出力し、データ線駆動回路１２０に対して制御信号ＣＳ２と映像データＶ１を出力する。また、表示制御回路１００は、データ線駆動回路１２０から測定データＭＤ（詳細は後述）を受け取る。表示制御回路１００とデータ線駆動回路１２０の間のデータ送受信は、通信バス９０を用いて行われる。

走査線駆動回路１１０は走査線Ｇ１〜Ｇｎを駆動し、データ線駆動回路１２０はデータ線Ｓ１〜Ｓｍを駆動する。より詳細には、走査線駆動回路１１０は、制御信号ＣＳ１に従い走査線Ｇ１〜Ｇｎを順に選択し、選択した走査線に対して選択電圧（ハイレベル電圧）を印加し、それ以外の走査線に対して非選択電圧（ローレベル電圧）を印加する。データ線駆動回路１２０は、インターフェイス回路１２１、駆動信号生成回路１２２、および、ｍ個の電圧出力／電流測定回路１２３を含んでいる。データ線駆動回路１２０は、制御信号ＣＳ２に従い、映像データＶ１に応じたデータ電圧をデータ線Ｓ１〜Ｓｍに印加する。

映像データＶ１は、映像データＶ０に対して補正処理を行うことにより求められる。ＤＲＡＭ１４０は、映像データＶ０の補正に用いる２種類の補正データ（ゲイン補正データと閾値電圧補正データ）を画素回路１１ごとに記憶する。表示制御回路１００は、ＤＲＡＭ１４０に記憶された補正データを用いて映像データＶ０を補正することにより、映像データＶ１を求める。また、表示制御回路１００は、データ線駆動回路１２０から受け取った測定データＭＤに基づき、ＤＲＡＭ１４０に記憶された補正データを更新する。表示制御回路１００は、電源オフ時に、ＤＲＡＭ１４０に記憶された補正データを読み出してフラッシュメモリ１５０に書き込む。表示制御回路１００は、電源オン時に、フラッシュメモリ１５０に記憶された補正データを読み出してＤＲＡＭ１４０に書き込む。なお、ＤＲＡＭ１４０とフラッシュメモリ１５０を表示制御回路１００に内蔵してもよい。

図２は、有機ＥＬ表示装置１の実装形態の例を示す図である。図２に示すように、表示部１０は表示パネル１２に形成され、表示パネル１２上にはゲートドライバ１１９とソースドライバ１２９が配置される。ゲートドライバ１１９は走査線駆動回路１１０として機能し、ソースドライバ１２９はデータ線駆動回路１２０として機能する。図２に示す例では、表示パネル１２上に２個のゲートドライバ１１９と６個のソースドライバ１２９が配置されている。一方のゲートドライバ１１９は表示パネル１２の左辺に沿って配置され、他方のゲートドライバ１１９は表示パネル１２の右辺に沿って配置される。３個のソースドライバ１２９は表示パネル１２の上辺に沿って配置され、残り３個のソースドライバ１２９は表示パネル１２の下辺に沿って配置される。なお、走査線駆動回路１１０に含まれるゲートドライバ１１９の個数、データ線駆動回路１２０に含まれるソースドライバ１２９の個数、ゲートドライバ１１９の配置位置、および、ソースドライバ１２９の配置位置は任意でよい。また、走査線駆動回路１１０とデータ線駆動回路１２０の全部または一部を表示パネル１２と一体に形成してもよい。

図３は、有機ＥＬ表示装置１の動作を示すタイミングチャートである。有機ＥＬ表示装置１では、１フレーム期間は映像信号期間と垂直同期期間に分割される。映像信号期間では走査線Ｇ１〜Ｇｎが１水平期間（１Ｈ期間）に１本ずつ順に選択され、各水平期間では映像データＶ１に応じたｍ個のデータ電圧がｍ個の画素回路１１にそれぞれ書き込まれる（図３では「プログラム」と記載）。垂直同期期間では、走査線Ｇ１〜Ｇｎの中からｋ本（ｋは１以上ｎ未満の整数）の走査線が順に選択され、選択された走査線に接続されたｍ個の画素回路１１から駆動トランジスタを通過した電流（以下、駆動電流という）がデータ線Ｓ１〜Ｓｍにそれぞれ出力される。データ線駆動回路１２０は、データ線Ｓ１〜Ｓｍに出力されたｍ個の駆動電流を検出する機能を有する。表示制御回路１００は、データ線駆動回路１２０による検出結果に基づき、ＤＲＡＭ１４０に記憶された補正データを更新する（図３では「電流検出と補正データ更新」と記載）。

垂直同期期間で選択されるｋ本の走査線は、１フレーム期間ごとに切り替えられる。例えば、第Ｎフレーム期間の垂直同期期間（図３に示すＭ１）で走査線Ｇ１〜Ｇｋが選択された場合、第（Ｎ＋１）フレーム期間の垂直同期期間（図３に示すＭ２）では走査線Ｇｋ＋１〜Ｇ２ｋが選択され、第（Ｎ＋２）フレーム期間の垂直同期期間（図３ではＭ３）では走査線Ｇ２ｋ＋１〜Ｇ３ｋが選択される。各フレーム期間では、選択されたｋ本の走査線に接続された（ｍ×ｋ）個の画素回路１１の外部に出力された駆動電流が検出される。

図４は、データ線駆動回路１２０の詳細を示すブロック図である。上述したように、データ線駆動回路１２０は、インターフェイス回路１２１（図示せず）、駆動信号生成回路１２２、および、ｍ個の電圧出力／電流測定回路１２３を含んでいる。インターフェイス回路１２１は、表示制御回路１００との間でデータを送信および受信する。駆動信号生成回路１２２は、シフトレジスタ１２４、第１ラッチ部１２５、第２ラッチ部１２６、および、ｍ個のＤ／Ａ変換器２０を含んでいる。シフトレジスタ１２４はｍ段のシフトレジスタであり、第１および第２ラッチ部１２５、１２６はそれぞれｍ個のラッチ回路（図示せず）を含んでいる。

表示制御回路１００からデータ線駆動回路１２０に供給される制御信号ＣＳ２には、データスタートパルスＤＳＰ、データクロックＤＣＫ、ラッチストローブ信号ＬＳ、および、入出力制御信号ＤＷＴが含まれる。シフトレジスタ１２４は、データクロックＤＣＫに同期してデータスタートパルスＤＳＰを順にシフトする。シフトレジスタ１２４の各段の出力は、１水平期間に１回ずつ順にハイレベルになる。第１ラッチ部１２５は、シフトレジスタ１２４の出力信号に同期して、１行分の映像データＶ１（ｍ個の映像データ）を順に記憶する。第２ラッチ部１２６は、ラッチストローブ信号ＬＳに同期して、第１ラッチ部１２５に記憶されたｍ個の映像データを保持する。各Ｄ／Ａ変換器２０は、第２ラッチ部１２６に含まれるｍ個のラッチ回路のいずれかに対応する。Ｄ／Ａ変換器２０は、対応するラッチ回路に保持された映像データに応じた電圧をデータ電圧として出力する。

各電圧出力／電流測定回路１２３は、データ線Ｓ１〜Ｓｍのいずれかに接続される。電圧出力／電流測定回路１２３は、入出力制御信号ＤＷＴに応じて、電圧出力回路および電流測定回路のいずれかとして機能する。より詳細には、入出力制御信号ＤＷＴがハイレベルのときには、電圧出力／電流測定回路１２３は、対応するデータ線Ｓｉに対して、Ｄ／Ａ変換器２０から出力されたデータ電圧を印加する（電圧出力回路として機能）。入出力制御信号ＤＷＴがローレベルのときには、電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からデータ線Ｓｉに流れた駆動電流を測定し、測定結果を示す測定データＭＤを出力する（電流測定回路として機能）。

図５は、画素回路１１と電圧出力／電流測定回路１２３の回路図である。図５には、画素回路ＰＸ（ｉ，ｊ）、データ線Ｓｉに対応したＤ／Ａ変換器２０、および、データ線Ｓｉに対応した電圧出力／電流測定回路１２３が記載されている。

画素回路１１は、有機ＥＬ素子Ｌ１、３個のトランジスタＴ１〜Ｔ３、および、コンデンサＣ１を含んでいる。トランジスタＴ１〜Ｔ３は、いずれもｎチャネル型である。トランジスタＴ１〜Ｔ３は、例えば、半導体層が酸化インジウムガリウム亜鉛などの酸化物半導体を含む酸化物ＴＦＴである。トランジスタＴ１〜Ｔ３は、それぞれ、駆動トランジスタ、基準電圧印加トランジスタおよび入出力トランジスタとして機能し、コンデンサＣ１は容量素子として機能する。

トランジスタＴ１は、有機ＥＬ素子Ｌ１と直列に接続され、ハイレベル電源電圧ＥＬＶＤＤを供給するハイレベル電源線とローレベル電源電圧ＥＬＶＳＳを供給するローレベル電源線との間に設けられる。トランジスタＴ１のドレイン端子はハイレベル電源線に接続され、トランジスタＴ１のソース端子は有機ＥＬ素子Ｌ１のアノード端子に接続される。有機ＥＬ素子Ｌ１のカソード端子は、ローレベル電源線に接続される。トランジスタＴ２は、基準電圧Ｖｒｅｆを供給する基準電圧線とトランジスタＴ１のゲート端子との間に設けられる。トランジスタＴ３は、データ線ＳｉとトランジスタＴ１のソース端子との間に設けられる。トランジスタＴ２、Ｔ３のゲート端子は、走査線Ｇｊに接続される。コンデンサＣ１は、トランジスタＴ１のゲート端子とソース端子との間に設けられる。

電圧出力／電流測定回路１２３は、オペアンプ２１、コンデンサ２２、スイッチ２３、Ａ／Ｄ変換器２４、減算器２５、および、除算器２６を含んでいる。オペアンプ２１の反転入力端子はデータ線Ｓｉに接続され、オペアンプ２１の非反転入力端子はＤ／Ａ変換器２０の出力端子に接続される。オペアンプ２１の非反転入力端子には、映像データＶ１に応じたデータ電圧が与えられる。コンデンサ２２は、オペアンプ２１の反転入力端子と出力端子との間に設けられる。スイッチ２３は、オペアンプ２１の反転入力端子と出力端子との間に、コンデンサ２２と並列に設けられる。コンデンサ２２は電流電圧変換素子として機能し、スイッチ２３は機能選択スイッチとして機能する。

入出力制御信号ＤＷＴがハイレベルのときには、スイッチ２３はオンし、オペアンプ２１の出力端子と反転入力端子は短絡される。このとき、オペアンプ２１は、バッファアンプとして機能し、Ｄ／Ａ変換器２０から出力されたデータ電圧を低出力インピーダンスでデータ線Ｓｉに与える。なお、このとき、入出力制御信号ＤＷＴを用いて、データ電圧をＤ／Ａ変換器２０に入力しないように制御することが好ましい。

入出力制御信号ＤＷＴがローレベルのときには、スイッチ２３はオフし、オペアンプ２１の出力端子と反転入力端子はコンデンサ２２を介して接続される。このとき、オペアンプ２１とコンデンサ２２は積分アンプとして機能する。オペアンプ２１の非反転入力端子に与えられたデータ電圧をＶｍ（ｉ，ｊ，Ｐ）とすると、オペアンプ２１の反転入力端子の電圧も仮想短絡によってＶｍ（ｉ，ｊ，Ｐ）となる。このときに画素回路ＰＸ（ｉ，ｊ）からデータ線Ｓｉに流れる駆動電流をＩｍ（ｉ，ｊ，Ｐ）とすると、オペアンプ２１の出力電圧は｛Ｖｍ（ｉ，ｊ，Ｐ）−Ｒ×Ｉｍ（ｉ，ｊ，Ｐ）｝となる。ただし、入出力制御信号ＤＷＴがローレベルである期間の長さをＴｍ、コンデンサ２２の容量値をＣｍとしたとき、Ｒ＝Ｔｍ／Ｃｍである。

Ａ／Ｄ変換器２４、減算器２５、および、除算器２６は、オペアンプ２１の出力電圧に基づき、データ線Ｓｉに流れる電流の量を求める電流算出部として機能する。Ａ／Ｄ変換器２４は、オペアンプ２１の出力電圧をデジタル値に変換する。減算器２５は、Ａ／Ｄ変換器２４から出力されたデジタル値から、Ｄ／Ａ変換器２０に入力された映像データ（デジタル値）を減算する。除算器２６は、減算器２５の出力を（−Ｒ）で除算する。減算器２５の出力は｛−Ｒ×Ｉｍ（ｉ，ｊ，Ｐ）｝となり、除算器２６の出力はＩｍ（ｉ，ｊ，Ｐ）となる。

このようにして電圧出力／電流測定回路１２３は、データ線Ｓｉに流れる駆動電流を測定し、駆動電流の量を示す測定データＭＤを出力する。なお、電圧出力／電流測定回路１２３は、電流電圧変換素子として抵抗素子を含んでいてもよい。この場合、Ｒは抵抗素子の抵抗値である。

以下、データ電圧Ｖｍ（ｉ，ｊ，Ｐ）に対応した映像データＶ１を同じ記号を用いてＶｍ（ｉ，ｊ，Ｐ）と表し、駆動電流Ｉｍ（ｉ，ｊ，Ｐ）の値を示す測定データＭＤを同じ記号を用いてＩｍ（ｉ，ｊ，Ｐ）と表すことがある。また、走査線Ｇｊ上の信号を走査信号Ｇｊという。

図６は、有機ＥＬ表示装置１における１フレーム期間内の信号の変化を示すタイミングチャートである。以下の説明では、ｋ＝７、すなわち、１垂直同期期間内に７本の走査線が選択されるとする。図６に示す期間種別信号Ｖは、映像信号期間ではローレベルになり、垂直同期期間ではハイレベルになる。

図７は、有機ＥＬ表示装置１における映像信号期間内の信号の変化を示すタイミングチャートである。図７に示すように、映像信号期間では、入出力制御信号ＤＷＴは常にハイレベルである。時刻ｔ１１〜ｔ１２（以下、プログラム期間Ａ１という）では、画素回路ＰＸ（ｉ，ｊ）にデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）を書き込む処理が行われる。なお、データ電圧Ｖｍ（ｉ，ｊ，Ｐ）は、階調値Ｐに対応した電圧に対して、画素回路ＰＸ（ｉ，ｊ）内の駆動トランジスタＴ１の閾値電圧補償とゲイン補償を行うことにより得られた電圧である。

時刻ｔ１１より前では、走査信号Ｇｊはローレベルである。このとき、トランジスタＴ２、Ｔ３はオフ状態であり、トランジスタＴ１と有機ＥＬ素子Ｌ１にはコンデンサＣ１に保持された電圧に応じた駆動電流が流れる。有機ＥＬ素子Ｌ１は、このときの駆動電流に応じた輝度で発光する。

時刻ｔ１１において、走査信号Ｇｊはハイレベルに変化する。これに伴い、トランジスタＴ２、Ｔ３はオンする。プログラム期間Ａ１では、オペアンプ２１の作用によって、データ線Ｓｉにデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）が印加される。このため、図８に示すように、コンデンサＣ１の一端（下側の端子）にはデータ線ＳｉとトランジスタＴ３を介してデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）が与えられ、コンデンサＣ１の他端（上側の端子）にはトランジスタＴ２を介して基準電圧Ｖｒｅｆが与えられる。したがって、プログラム期間Ａ１において、コンデンサＣ１は次式（１）に示す電圧Ｖｇｓに充電される。
Ｖｇｓ＝Ｖｒｅｆ−Ｖｍ（ｉ，ｊ，Ｐ） …（１）

ただし、有機ＥＬ素子Ｌ１の発光閾値電圧をＶｔｈ＿Ｌ１としたとき、データ電圧Ｖｍ（ｉ，ｊ，Ｐ）は次式（２）を満たすように決定される。
Ｖｍ（ｉ，ｊ，Ｐ）＜ＥＬＶＳＳ＋Ｖｔｈ＿Ｌ１ …（２）
式（２）を満たすデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）を有機ＥＬ素子Ｌ１のアノード端子に与えることにより、プログラム期間Ａ１における有機ＥＬ素子Ｌ１の発光を防止することができる。

時刻ｔ１２において、走査信号Ｇｊはローレベルに変化する。これに伴い、トランジスタＴ２、Ｔ３はオフし、コンデンサＣ１には式（１）に示す電圧Ｖｇｓが保持される。時刻ｔ１２以降、トランジスタＴ１のソース端子はデータ線Ｓｉから電気的に切り離される。したがって、時刻ｔ１２以降、有機ＥＬ素子Ｌ１にはトランジスタＴ１を通過した駆動電流ＩＬ１が流れ、有機ＥＬ素子Ｌ１は駆動電流ＩＬ１に応じた輝度で発光する（図９を参照）。トランジスタＴ１は飽和領域で動作するので、駆動電流ＩＬ１は次式（３）で与えられる。式（３）に含まれるトランジスタＴ１のゲインβは、次式（４）で与えられる。
ＩＬ１＝（β／２）×（Ｖｇｓ−Ｖｔ）²
＝（β／２）×｛Ｖｒｅｆ−Ｖｍ（ｉ，ｊ，Ｐ）−Ｖｔ｝²
…（３）
β＝μ×（Ｗ／Ｌ）×Ｃｏｘ …（４）
ただし、式（３）および式（４）において、Ｖｔ、μ、Ｗ、Ｌ、Ｃｏｘは、それぞれ、トランジスタＴ１の閾値電圧、移動度、ゲート幅、ゲート長、および、単位面積あたりのゲート絶縁膜容量を表す。

図１０は、有機ＥＬ表示装置１における垂直同期期間内の信号の変化を示すタイミングチャートである。以下、画素回路ＰＸ（ｉ，ｊ）に関する処理について説明する。図１０に示すように、走査信号Ｇｊは５水平期間に亙ってハイレベルになり、各水平期間では以下の処理が行われる。時刻ｔ２１〜ｔ２２（以下、第１プログラム期間Ｂ１という）では、第１階調値Ｐ１に対応したデータ電圧を書き込む処理が行われる。時刻ｔ２２〜ｔ２３（以下、第１測定期間Ｂ２という）では、このときの駆動電流を測定する処理が行われる。時刻ｔ２３〜ｔ２４（以下、第２プログラム期間Ｂ３という）では、第２階調値Ｐ２に対応したデータ電圧を書き込む処理が行われる。時刻ｔ２４〜ｔ２５（以下、第２測定期間Ｂ４という）では、このときの駆動電流を測定する処理が行われる。時刻ｔ２５〜ｔ２６（以下、第３プログラム期間Ｂ５という）では、階調値Ｐに対応したデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）を書き込む処理が行われる。

第１階調値Ｐ１と第２階調値Ｐ２は、映像データＶ０が取り得る階調値の範囲内で、Ｐ１＜Ｐ２を満たすように決定される。例えば、映像データＶ０が取り得る階調値の範囲が０〜２５５である場合、第１階調値Ｐ１は８０に決定され、第２階調値Ｐ２は１６０に決定される。

以下、第１階調値Ｐ１に対応したデータ電圧を第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）、第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）を書き込んだときの駆動電流を第１駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）、第２階調値Ｐ２に対応したデータ電圧を第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ２）、第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ２）を書き込んだときの駆動電流を第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ２）という。また、第１駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）に対応した測定データを第１測定データといい、同じ記号を用いてＩｍ（ｉ，ｊ，Ｐ１）と表す。第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ２）に対応した測定データを第２測定データといい、同じ記号を用いてＩｍ（ｉ，ｊ，Ｐ２）と表す。

図１０に示すように、時刻ｔ２１〜ｔ２６において、走査信号Ｇｊはハイレベルである。入出力制御信号ＤＷＴは、第１〜第３プログラム期間Ｂ１、Ｂ３、Ｂ５ではハイレベルになり、第１および第２測定期間Ｂ２、Ｂ４ではローレベルになる。このため、第１〜第３プログラム期間Ｂ１、Ｂ３、Ｂ５では、スイッチ２３はオンし、オペアンプ２１はバッファアンプとして機能する。第１および第２測定期間Ｂ２、Ｂ４では、スイッチ２３はオフし、オペアンプ２１とコンデンサ２２は積分アンプとして機能する。

時刻ｔ２１より前では、走査信号Ｇｊはローレベルである。時刻ｔ２１より前の画素回路ＰＸ（ｉ，ｊ）の動作は、図７に示す時刻ｔ１１より前の動作と同じである。時刻ｔ２１において、走査信号Ｇｊはハイレベルに変化する。これに伴い、トランジスタＴ２、Ｔ３はオンする。第１プログラム期間Ｂ１では、オペアンプ２１の非反転入力端子には第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）が入力される。また、第１プログラム期間Ｂ１では、スイッチ２３はオンし、オペアンプ２１はバッファアンプとして機能する。このため、第１プログラム期間Ｂ１では、データ線Ｓｉには第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）が印加される。したがって、第１プログラム期間Ｂ１において、コンデンサＣ１は次式（５）に示す電圧Ｖｇｓに充電される。
Ｖｇｓ＝Ｖｒｅｆ−Ｖｍ（ｉ，ｊ，Ｐ１） …（５）

時刻ｔ２２において、入出力制御信号ＤＷＴはローレベルに変化する。これに伴い、スイッチ２３はオフし、オペアンプ２１とコンデンサ２２は積分アンプとして機能する。第１測定期間Ｂ２でも、オペアンプ２１の非反転入力端子には第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）が入力される。このため、オペアンプ２１の反転入力端子の電圧も、仮想短絡によってＶｍ（ｉ，ｊ，Ｐ１）となる。

第１測定期間Ｂ２では、オン状態のトランジスタＴ３を経由する電流経路が形成される。第１階調値Ｐ１についても式（２）が成立するので、第１測定期間Ｂ２では有機ＥＬ素子Ｌ１に電流は流れない。したがって、トランジスタＴ１を通過した第１駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）は、データ線Ｓｉに流れる（図１１を参照）。電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からデータ線Ｓｉに流れた第１駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）を測定し、その値を示す第１測定データＩｍ（ｉ，ｊ，Ｐ１）を出力する。

第２プログラム期間Ｂ３における画素回路ＰＸ（ｉ，ｊ）とデータ線駆動回路１２０の動作は、第１プログラム期間Ｂ１における動作と同様である。第２測定期間Ｂ４における画素回路ＰＸ（ｉ，ｊ）とデータ線駆動回路１２０の動作は、第１測定期間Ｂ２における動作と同様である。ただし、第２プログラム期間Ｂ３では画素回路ＰＸ（ｉ，ｊ）に第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ２）が書き込まれ、第２測定期間Ｂ４では第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ２）が測定され、その値を示す第２測定データＩｍ（ｉ，ｊ，Ｐ２）が出力される。

第３プログラム期間Ｂ５における画素回路ＰＸ（ｉ，ｊ）とデータ線駆動回路１２０の動作は、プログラム期間Ａ１（図７）における動作と同様である。ただし、第３プログラム期間Ｂ５で書き込まれるデータ電圧Ｖｍ（ｉ，ｊ，Ｐ）は、第１測定期間Ｂ２で求めた第１測定データＩｍ（ｉ，ｊ，Ｐ１）と第２測定期間Ｂ４で求めた第２測定データＩｍ（ｉ，ｊ，Ｐ２）を用いて補正データを更新し、更新後の補正データを用いて閾値電圧補償とゲイン補償を行うことにより得られた電圧である。時刻ｔ２６において、走査信号Ｇｊはローレベルに変化する。時刻ｔ２６より後の画素回路ＰＸ（ｉ，ｊ）の動作は、図７に示す時刻ｔ１２より後の動作と同じである。

１垂直同期期間内にｋ本の走査線が順に選択され、選択された走査線について上記５個の処理（期間Ｂ１〜Ｂ５における処理）が順に行われる。これにより、１垂直同期期間内に、ｋ本の走査線に接続された（ｍ×ｋ）個の画素回路１１について、第１測定データＩｍ（ｉ，ｊ，Ｐ１）と第２測定データＩｍ（ｉ，ｊ，Ｐ２）を求めることができる。したがって、（ｎ／ｋ）個のフレーム期間で、表示部１０に含まれるすべての画素回路１１について、第１測定データＩｍ（ｉ，ｊ，Ｐ１）と第２測定データＩｍ（ｉ，ｊ，Ｐ２）を求めることができる。例えば、表示パネル１２がＦＨＤ（Full High Definition）方式の場合、走査線の総数は１１２５本であり、有効走査線数は１０８０本である。ｋ＝７とした場合、１５５（＝１０８０／７）フレーム期間で、表示部１０に含まれるすべての画素回路１１について、第１測定データＩｍ（ｉ，ｊ，Ｐ１）と第２測定データＩｍ（ｉ，ｊ，Ｐ２）を求めることができる。

図１２は、有機ＥＬ表示装置１における補正処理を示すブロック図である。図１２に示す通信バス９０は、２本の単方向通信バスまたは１本の双方向通信バスである。通信バス９０の種類は任意でよい。通信バス９０には、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）、ＭＩＰＩ（Mobile Industry Processor Interface ）、ｅ−ＤＰ（Embedded Display Port ）などが使用される。

表示制御回路１００は、ＤＲＡＭ１４０の記憶領域の一部をゲイン補正メモリ１４１として使用し、ＤＲＡＭ１４０の記憶領域の他の一部を閾値電圧補正メモリ１４２として使用する。ゲイン補正メモリ１４１は、画素回路１１内の駆動トランジスタについてゲイン補償を行うためのデータ（以下、ゲイン補正データという）を記憶する。閾値電圧補正メモリ１４２は、画素回路１１内の駆動トランジスタの閾値電圧の値を示すデータ（以下、閾値電圧補正データという）を記憶する。閾値電圧補正メモリ１４２は、駆動トランジスタの閾値電圧に応じたデータを画素回路ごとに記憶する記憶部として機能する。

（ｍ×ｎ）個の画素回路１１に対応して、ゲイン補正メモリ１４１は（ｍ×ｎ）個のゲイン補正データを記憶し、閾値電圧補正メモリ１４２は（ｍ×ｎ）個の閾値電圧補正データを記憶する。以下、画素回路ＰＸ（ｉ，ｊ）に対応したゲイン補正データをＢ２Ｒ（ｉ，ｊ）と表し、画素回路ＰＸ（ｉ，ｊ）に対応した閾値電圧補正データをＶｔ（ｉ，ｊ）と表す。初期状態では、ゲイン補正データＢ２Ｒ（ｉ，ｊ）はすべて１に設定され、閾値電圧補正データＶｔ（ｉ，ｊ）はすべて同じ値に設定される。

表示制御回路１００は、第１ＬＵＴ（Look up Table ）１０１、乗算器１０２、加算器１０３、減算器１０４、第２ＬＵＴ１０５、ＣＰＵ１０６、および、Ｖｒｅｆ制御部１０９を含んでいる。なお、ＣＰＵ１０６に代えてロジック回路を用いてもよく、ＣＰＵ１０６がＶｒｅｆ制御部１０９の機能を有していてもよい。

第１ＬＵＴ１０１は、映像データＶ０の階調値と電圧値を対応づけて記憶している。映像データＶ０の階調値がＰのとき、第１ＬＵＴ１０１は階調値Ｐに対応した電圧値Ｖｃ（Ｐ）を出力する。乗算器１０２は、第１ＬＵＴ１０１から出力された電圧値Ｖｃ（Ｐ）と、ゲイン補正メモリ１４１から読み出されたゲイン補正データＢ２Ｒ（ｉ，ｊ）とを乗算する。加算器１０３は、乗算器１０２の出力と、閾値電圧補正メモリ１４２から読み出された閾値電圧補正データＶｔ（ｉ，ｊ）とを加算する。減算器１０４は、Ｖｒｅｆ制御部１０９で求めた基準電圧Ｖｒｅｆの値から加算器１０３の出力を減算し、得られた値を映像データＶｍ（ｉ，ｊ，Ｐ）として出力する。映像データＶｍ（ｉ，ｊ，Ｐ）は、次式（６）で与えられる。
Ｖｍ（ｉ，ｊ，Ｐ）
＝Ｖｒｅｆ−Ｖｃ（Ｐ）×Ｂ２Ｒ（ｉ，ｊ）−Ｖｔ（ｉ，ｊ） …（６）

式（６）を式（３）に代入すると、次式（７）が導かれる。
ＩＬ１＝（β／２）×｛Ｖｃ（Ｐ）×Ｂ２Ｒ（ｉ，ｊ）
＋Ｖｔ（ｉ，ｊ）−Ｖｔ｝² …（７）
したがって、トランジスタＴ１の状態に応じてゲイン補正データＢ２Ｒ（ｉ，ｊ）と閾値電圧補正データＶｔ（ｉ，ｊ）を変化させることにより、閾値電圧補償とゲイン補償の両方を画素回路１１ごとに行うことができる。

映像データＶｍ（ｉ，ｊ，Ｐ）は、例えばバッファメモリ（図示せず）に一時的に保持された後、ＣＰＵ１０６の制御に基づき、通信バス９０を介してデータ線駆動回路１２０に送信される。

第１ＬＵＴ１０１は、階調値Ｐに対して以下の変換を行う。有機ＥＬ素子Ｌ１が最大輝度で発光するときに有機ＥＬ素子を流れる電流をＩｗとし、そのときのトランジスタＴ１のゲート−ソース間電圧Ｖｇｓが次式（８）で与えられるとする。
Ｖｇｓ＝Ｖｗ＋Ｖｔｈ …（８）
この場合、第１ＬＵＴ１０１は、例えば次式（９）に示す変換を行う。
Ｖｃ（Ｐ）＝Ｖｗ×Ｐ^1.1 …（９）

式（９）に示す電圧Ｖｃ（Ｐ）を用いた場合、階調値Ｐに対応した駆動電流ＩＬ１（Ｐ）は次式（１０）で与えられる。なお、Ｂ２Ｒ（ｉ，ｊ）＝１、Ｖｔ（ｉ，ｊ）＝Ｖｔと仮定する。
ＩＬ１（Ｐ）＝（β／２）×Ｖｗ²×Ｐ^2.2 …（１０）
したがって、駆動電流ＩＬ１は、階調値Ｐに対してγ＝２．２の特性を有する。有機ＥＬ素子Ｌ１の発光輝度は駆動電流ＩＬ１に比例するので、有機ＥＬ素子Ｌ１の発光輝度も階調値Ｐに対してγ＝２．２の特性を有する。

トランジスタＴ１の出力電流が入力電圧に対して２乗特性になる理想的な場合には、式（１０）が成立する。しかし、実際には、出力電流が小さい領域では、出力電流は２乗特性から外れる。そこで、第１ＬＵＴ１０１は、式（９）に示す変換に代えて、階調値Ｐに応じて非線形に変化する値Ｖｎ（Ｐ）を用いて次式（１１）に示す変換を行うことがより好ましい。これにより、第１ＬＵＴ１０１における変換精度を向上させることができる。
Ｖｃ（Ｐ）＝Ｖｗ×Ｖｎ（Ｐ） …（１１）

第２ＬＵＴ１０５は、第１階調値Ｐ１を次式（１２）に示す第１理想特性データＩＯ（Ｐ１）に変換し、第２階調値Ｐ２を次式（１３）に示す第２理想特性データＩＯ（Ｐ２）に変換する。
ＩＯ（Ｐ１）＝Ｉｗ×Ｐ１^2.2 …（１２）
ＩＯ（Ｐ２）＝Ｉｗ×Ｐ２^2.2 …（１３）

ＣＰＵ１０６は、データ線駆動回路１２０から第１測定データＩｍ（ｉ，ｊ，Ｐ１）と第２測定データＩｍ（ｉ，ｊ，Ｐ２）を受け取る。ＣＰＵ１０６は、第１測定データＩｍ（ｉ，ｊ，Ｐ１）を受け取ったときには、第１階調値Ｐ１に対応した第１理想特性データＩＯ（Ｐ１）を第２ＬＵＴ１０５から読み出し、第１理想特性データＩＯ（Ｐ１）と第１測定データＩｍ（ｉ，ｊ，Ｐ１）の比較結果に応じて、閾値電圧補正メモリ１４２に記憶された閾値電圧補正データＶｔ（ｉ，ｊ）を更新する。ＣＰＵ１０６は、次式（１４）が成立する場合には閾値電圧補正データＶｔ（ｉ，ｊ）にΔＶを加算し、次式（１５）が成立する場合には閾値電圧補正データＶｔ（ｉ，ｊ）からΔＶを減算し、次式（１６）が成立する場合には閾値電圧補正データＶｔ（ｉ，ｊ）を更新しない。なお、ΔＶは予め定めた固定値である。
ＩＯ（Ｐ１）−Ｉｍ（ｉ，ｊ，Ｐ１）＞０ …（１４）
ＩＯ（Ｐ１）−Ｉｍ（ｉ，ｊ，Ｐ１）＜０ …（１５）
ＩＯ（Ｐ１）−Ｉｍ（ｉ，ｊ，Ｐ１）＝０ …（１６）

ＣＰＵ１０６は、第２測定データＩｍ（ｉ，ｊ，Ｐ２）を受け取ったときには、第２階調値Ｐ２に対応した第２理想特性データＩＯ（Ｐ２）を第２ＬＵＴ１０５から読み出し、第２理想特性データＩＯ（Ｐ２）と第２測定データＩｍ（ｉ，ｊ，Ｐ２）の比較結果に応じて、ゲイン補正メモリ１４１に記憶されたゲイン補正データＢ２Ｒ（ｉ，ｊ）を更新する。ＣＰＵ１０６は、次式（１７）が成立する場合にはゲイン補正データＢ２Ｒ（ｉ，ｊ）にΔＢを加算し、次式（１８）が成立する場合にはゲイン補正データＢ２Ｒ（ｉ，ｊ）からΔＢを減算し、次式（１９）が成立する場合にはゲイン補正データＢ２Ｒ（ｉ，ｊ）を更新しない。なお、ΔＢは予め定めた固定値である。
ＩＯ（Ｐ２）−Ｉｍ（ｉ，ｊ，Ｐ２）＞０ …（１７）
ＩＯ（Ｐ２）−Ｉｍ（ｉ，ｊ，Ｐ２）＜０ …（１８）
ＩＯ（Ｐ２）−Ｉｍ（ｉ，ｊ，Ｐ２）＝０ …（１９）

第１測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）をトランジスタＴ１のゲート端子に印加したとき、トランジスタＴ１のゲート−ソース間電圧Ｖｇｓは比較的小さい。このため、第１測定データＩｍ（ｉ，ｊ，Ｐ１）は、閾値電圧Ｖｔのずれに応じて大きく変動する。一方、第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ２）をトランジスタＴ１のゲート端子に印加したとき、トランジスタＴ１のゲート−ソース間電圧Ｖｇｓは比較的大きい。このため、第２測定データＩｍ（ｉ，ｊ，Ｐ２）は、閾値電圧Ｖｔのずれに応じて変動しにくい一方で、ゲインβのずれによって大きく変動する。このため、有機ＥＬ表示装置１では、閾値電圧補正データＶｔ（ｉ，ｊ）を更新するか否かの判断基準として第１測定データＩｍ（ｉ，ｊ，Ｐ１）が使用され、ゲイン補正データＢ２Ｒ（ｉ，ｊ）を更新するか否かの判断基準として第２測定データＩｍ（ｉ，ｊ，Ｐ２）が使用される。

図１３は、走査線駆動回路１１０の回路図である。走査線駆動回路１１０は、２個のシフトレジスタ１１１、１１２、および、セレクタ部１１３を含んでいる。シフトレジスタ１１１は、ｎ個のＤフリップフロップとｎ個のＡＮＤ回路を含んでいる。ｎ個のＤフリップフロップは直列に接続され、初段のＤフリップフロップのＤ端子には第１スタートパルスＳＰＶが入力される。シフトレジスタ１１１は、１水平期間を周期とする第１クロックＨＣＫに従い動作する。ＡＮＤ回路は、シフトレジスタ１１１の各段の出力と第１イネーブル信号ＤＯＥの論理積を出力する。シフトレジスタ１１１は、映像信号期間における走査信号を生成する。

シフトレジスタ１１２は、ｎ個のＤフリップフロップとｎ個のＡＮＤ回路を含んでいる。ｎ個のＤフリップフロップは直列に接続され、初段のＤフリップフロップのＤ端子には第２スタートパルスＳＰＭが入力される。シフトレジスタ１１２は、５水平期間を周期とする第２クロックＨ５ＣＫに従い動作する。ＡＮＤ回路は、シフトレジスタ１１２の各段の出力と第２イネーブル信号ＭＯＥの論理積を出力する。シフトレジスタ１１２は、垂直同期期間における走査信号を生成する。

セレクタ部１１３は、ｎ個のセレクタを含んでいる。セレクタは、セレクタ制御信号ＭＳ＿ＩＭがローレベルのときにはシフトレジスタ１１１の出力を選択し、セレクタ制御信号ＭＳ＿ＩＭがハイレベルのときにはシフトレジスタ１１２の出力を選択する。したがって、セレクタ部１１３は、映像信号期間ではシフトレジスタ１１１の出力を選択し、垂直同期期間ではシフトレジスタ１１２の出力を選択する。セレクタ部１１３の出力は、走査線Ｇ１〜Ｇｎに与えられる。

図１４は、走査線駆動回路１１０のタイミングチャートである。図１４において、ＱＡ１〜ＱＡｎはシフトレジスタ１１１に含まれるｎ個のＤフリップフロップの出力を表し、ＱＢ１〜ＱＢｎはシフトレジスタ１１２に含まれるｎ個のＤフリップフロップの出力を表す。第１クロックＨＣＫは、映像信号期間において１水平期間につき１回ハイレベルになる。第２クロックＨ５ＣＫは、垂直同期期間において５水平期間につき１回、全部でｋ回ハイレベルになる。第１イネーブル信号ＤＯＥは、映像信号期間では第１クロックＨＣＫと逆のレベルになり、垂直同期期間では常にローレベルになる。第２イネーブル信号ＭＯＥは、映像信号期間では常にローレベルになり、垂直同期期間では、第２クロックＨ５ＣＫの１個目のパルスの立ち下がりでハイレベルに変化し、第２クロックＨ５ＣＫのｋ個目のパルスの立ち下がり時から５水平期間後にローレベルに変化する。

このようにして有機ＥＬ表示装置１は、駆動トランジスタの閾値電圧補償とゲイン補償の両方を画素回路１１ごとに行う。

以下、有機ＥＬ表示装置１における基準電圧Ｖｒｅｆの制御について説明する。図１および図１２に示すように、表示制御回路１００は、Ｖｒｅｆ制御部１０９を含んでいる。Ｖｒｅｆ制御部１０９は、閾値電圧補正メモリ１４２から（ｍ×ｎ）個の閾値電圧補正データＶｔ（ｉ，ｊ）を読み出し、読み出したデータの平均値を求める。これにより、駆動トランジスタの閾値電圧の平均値ＶＭが算出される。

Ｖｒｅｆ制御部１０９は、平均値ＶＭに基づき基準電圧Ｖｒｅｆのレベルを決定する。例えばＶｒｅｆ制御部１０９は、平均値ＶＭが大きいときには基準電圧Ｖｒｅｆのレベルを高くし、平均値ＶＭが小さいときには基準電圧Ｖｒｅｆのレベルを低くする。Ｖｒｅｆ制御部１０９は、平均値ＶＭの増加分だけ基準電圧Ｖｒｅｆのレベルを従前よりも高くし、閾値電圧の平均値ＶＭの減少分だけ基準電圧Ｖｒｅｆのレベルを従前よりも低くしてもよい。表示制御回路１００は、Ｖｒｅｆ生成回路１３０に対して、Ｖｒｅｆ制御部１０９で決定した基準電圧Ｖｒｅｆのレベルを示す制御信号ＣＳ３を出力する。Ｖｒｅｆ生成回路１３０は、制御信号ＣＳ３に応じた基準電圧Ｖｒｅｆを表示部１０に供給する。このように表示制御回路１００は、閾値電圧補正メモリ１４２に記憶されたデータに基づき、表示部１０に含まれるすべての駆動トランジスタの閾値電圧の平均値ＶＭを求め、求めた平均値ＶＭに基づき基準電圧Ｖｒｅｆを制御する。

表示制御回路１００は、閾値電圧補正メモリ１４２に記憶されたデータに基づき、駆動トランジスタの閾値電圧について平均値以外の統計値（例えば、中央値、最頻値、最大値あるいは最小値）を求め、求めた統計値に基づき基準電圧Ｖｒｅｆを制御してもよい。また、表示制御回路１００は、閾値電圧補正メモリ１４２に記憶されたデータに基づき、表示部１０に含まれる一部の駆動トランジスタについて統計値を求め、求めた統計値に基づき基準電圧Ｖｒｅｆを制御してもよい。

表示制御回路１００は、有機ＥＬ表示装置１の動作中、所定の時間間隔で基準電圧Ｖｒｅｆを制御する。表示制御回路１００は、電源オン時にだけ基準電圧Ｖｒｅｆを制御してもよく、電源オフ時にだけ基準電圧Ｖｒｅｆを制御してもよい。後者の場合、表示制御回路１００は、電源オフ時に求めた基準電圧Ｖｒｅｆのレベルをフラッシュメモリ１５０に書き込み、電源オン時に基準電圧Ｖｒｅｆのレベルをフラッシュメモリ１５０から読み出して基準電圧Ｖｒｅｆの制御に使用する。

このように有機ＥＬ表示装置１は、基準電圧Ｖｒｅｆを制御する表示制御回路１００を備えている。したがって、画素回路１１内の駆動トランジスタＴ１の閾値電圧が変化したときでも、駆動トランジスタＴ１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、第１および第２測定期間Ｂ２、Ｂ４における有機ＥＬ素子Ｌ１の両端電圧の変化が抑制される。したがって、有機ＥＬ素子Ｌ１に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

以上に示すように、本実施形態に係る有機ＥＬ表示装置１では、画素回路１１は、電気光学素子（有機ＥＬ素子Ｌ１）と、電気光学素子と直列に設けられた駆動トランジスタＴ１とを含んでいる。データ線駆動回路１２０は、電流検出時（第１および第２測定期間Ｂ２、Ｂ４）に、駆動トランジスタＴ１の制御端子（ゲート端子）と第１導通端子（ソース端子）との間に検出用電圧（第１および第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）、Ｖｍ（ｉ，ｊ，Ｐ２））と基準電圧Ｖｒｅｆとに応じた電圧（電圧｛Ｖｒｅｆ−Ｖｍ（ｉ，ｊ，Ｐ１）｝、｛Ｖｒｅｆ−Ｖｍ（ｉ，ｊ，Ｐ２）｝）を与え、駆動トランジスタＴ１を通過して画素回路１１の外部に出力された駆動電流（第１および第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）、Ｉｍ（ｉ，ｊ，Ｐ２））を検出する。表示制御回路１００は、基準電圧Ｖｒｅｆを制御する。したがって、本実施形態に係る有機ＥＬ表示装置１によれば、基準電圧Ｖｒｅｆを好適に制御することにより、駆動トランジスタＴ１の閾値電圧が変化したときでも、駆動トランジスタＴ１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時に電気光学素子の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

また、有機ＥＬ表示装置１は、駆動トランジスタＴ１の閾値電圧に応じたデータ（閾値電圧補正データＶｔ（ｉ，ｊ））を画素回路１１ごとに記憶する記憶部（閾値電圧補正メモリ１４２）を備え、表示制御回路１００は、記憶部に記憶されたデータに基づき駆動トランジスタＴ１の閾値電圧の統計値（例えば、平均値ＶＭ）を求め、求めた統計値に基づき基準電圧Ｖｒｅｆを制御する。したがって、駆動トランジスタＴ１の閾値電圧の統計値に基づき基準電圧Ｖｒｅｆを制御することにより、基準電圧Ｖｒｅｆを好適に制御して、駆動電流を高い精度で検出することができる。

また、表示制御回路１００は、データ線駆動回路１２０による検出結果に基づき、記憶部に記憶されたデータを更新する。したがって、駆動電流の検出結果に基づき、駆動トランジスタＴ１の閾値電圧に応じたデータを求めることができる。また、表示制御回路１００は、記憶部に記憶されたデータを用いて、駆動トランジスタＴ１の閾値電圧とゲインを補償する補正処理（図１２に示す処理）を映像データＶ０に対して行う。したがって、画素回路１１ごとに駆動トランジスタＴ１の閾値電圧とゲインを補償することにより、表示画像の画質を向上させることができる。

また、表示部１０は、画素回路１１に基準電圧Ｖｒｅｆを供給する基準電圧線を含み、データ線駆動回路１２０は、電流検出時に、画素回路１１からデータ線Ｓｉに流れる駆動電流を検出する。したがって、画素回路１１に基準電圧Ｖｒｅｆを供給する表示装置において、データ線Ｓｉに検出用電圧を与え、基準電圧Ｖｒｅｆを好適に制御することにより、データ線Ｓｉに流れる駆動電流を高い精度で検出することができる。また、データ線Ｓｉを用いて駆動電流を検出することにより、配線の本数を削減することができる。

また、画素回路１１は、基準電圧Ｖｒｅｆを供給する基準電圧線と駆動トランジスタＴ１の制御端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する基準電圧印加トランジスタＴ２と、データ線Ｓｉと駆動トランジスタＴ１の第１導通端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する入出力トランジスタＴ３と、駆動トランジスタＴ１の制御端子と第１導通端子との間に設けられた容量素子Ｃ１を含んでいる。したがって、駆動トランジスタＴ１の制御端子と第１導通端子との間に容量素子Ｃ１を有し、容量素子Ｃ１の両端にデータ線Ｓｉの電圧と基準電圧Ｖｒｅｆをそれぞれ印加して使用する画素回路１１において基準電圧Ｖｒｅｆを制御することにより、駆動電流を高い精度で検出することができる。また、駆動トランジスタＴ１として酸化物ＴＦＴ（例えば、半導体層が酸化インジウムガリウム亜鉛を含むＴＦＴ）を用いることにより、駆動電流を増加させて、書き込み時間を短縮し、画面の輝度を高くすることができる。

以下、第１の実施形態に係る有機ＥＬ表示装置１について２種類の変形例を説明する。第１変形例に係る有機ＥＬ表示装置では、閾値電圧補正メモリ１４２は、駆動トランジスタＴ１の閾値電圧の統計値（例えば、平均値ＶＭ）と基準電圧Ｖｒｅｆの差を示すデータを記憶する。第１変形例に係る有機ＥＬ表示装置によれば、駆動トランジスタＴ１の閾値電圧の統計値と基準電圧Ｖｒｅｆの差を示すデータを記憶することにより、記憶すべきデータのビット数を削減し、記憶部の容量を削減することができる。

例えば、閾値電圧の初期状態におけるばらつき量の最大値がＶｄｉｓ、経年劣化による閾値電圧の変化量の最大値がＶｓｆｔ＿ｍａｘ、経年劣化による閾値電圧の変化量の最小値がＶｓｆｔ＿ｍｉｎであるとする。第１の実施形態に係る有機ＥＬ表示装置１では、閾値電圧が初期状態の中央値から最大で（Ｖｄｉｓ＋Ｖｓｈｔ＿ｍａｘ）だけ離れることを考慮して、閾値電圧補正メモリ１４２に記憶するデータのビット数を決定する必要がある。これに対して、第１変形例に係る有機ＥＬ表示装置では、閾値電圧が初期状態の中央値から最大で（Ｖｄｉｓ＋Ｖｓｈｔ＿ｍａｘ−Ｖｓｈｔ＿ｍｉｎ）だけ離れることを考慮して、閾値電圧補正メモリ１４２に記憶するデータのビット数を決定すればよい。前者よりも後者のほうがデータのビット数は少ない。したがって、第１変形例に係る有機ＥＬ表示装置によれば、閾値電圧補正メモリ１４２の容量を削減することができる。

第２変形例に係る有機ＥＬ表示装置は、閾値電圧補正データを記憶する閾値電圧補正メモリを備え、駆動トランジスタの閾値電圧補償だけを行う。第２変形例に係る有機ＥＬ表示装置によれば、画素回路ごとに駆動トランジスタの閾値電圧を補償することにより、表示画像の画質を向上させることができる。

（第２の実施形態）
図１５は、本発明の第２の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。図１５に示す有機ＥＬ表示装置２は、表示部１０、表示制御回路２００、走査線駆動回路２１０、データ線駆動回路２２０、および、Ｖｒｅｆ生成回路１３０を備えている。以下、各実施形態および参考例の構成要素のうち先に述べた実施形態または参考例と同一の要素については、同一の参照符号を付して説明を省略する。

表示制御回路２００は、第１の実施形態に係る表示制御回路１００と同様に、走査線駆動回路２１０とデータ線駆動回路２２０を制御する。有機ＥＬ表示装置２では、映像データＶ１は、映像データＶ０と同じでもよく、映像データＶ０に補正処理などを行ったものでもよい。走査線駆動回路２１０は、第１の実施形態に係る走査線駆動回路１１０とは異なるタイミングで走査線Ｇ１〜Ｇｎを駆動する。データ線駆動回路２２０は、インターフェイス回路１２１、駆動信号生成回路１２２、および、ｍ個の検出／補正出力回路２２３を含み、データ線Ｓ１〜Ｓｍを駆動する。

表示制御回路２００からデータ線駆動回路２２０に供給される制御信号ＣＳ２には、クロックＣＬＫ１、ＣＬＫ２が含まれる。検出／補正出力回路２２３は、クロックＣＬＫ１、ＣＬＫ２に従い動作する。検出／補正出力回路２２３は、画素回路ＰＸ（ｉ，ｊ）からデータ線Ｓｉに流れる駆動電流を電圧に変換し、映像データＶ１に応じた電圧と電流電圧変換で求めた電圧とに基づく電圧をデータ線Ｓｉに印加する。本実施形態では、Ｄ／Ａ変換器２０から出力された電圧をデータ電圧Ｖｄａｔａという。

図１６は、検出／補正出力回路２２３の回路図である。図１６には、データ線Ｓｉに対応した検出／補正出力回路２２３が記載されている。検出／補正出力回路２２３は、オペアンプ３０、７個のトランジスタ３１〜３７、および、２個のコンデンサ３８、３９を含んでいる。トランジスタ３１〜３７は、いずれもｎチャネル型である。なお、ｎチャネル型のトランジスタに代えて、ｐチャネル型のトランジスタを用いてもよく、他のスイッチ素子を用いてもよい。図１６において、コンデンサ３９の右側の端子をノードＮａ、コンデンサ３９の左側の端子をノードＮｂという。

オペアンプ３０の反転入力端子は、データ線Ｓｉに接続される。トランジスタ３７の一方の導通端子とゲート端子はオペアンプ３０の反転入力端子に接続され、トランジスタ３７の他方の導通端子はオペアンプ３０の出力端子に接続される。トランジスタ３７は、ダイオード素子として機能する。トランジスタ３３は、オペアンプ３０の反転入力端子と出力端子との間にトランジスタ３７と並列に設けられる。トランジスタ３３のゲート端子にはクロックＣＬＫ１が与えられる。トランジスタ３７は電流電圧変換素子として機能し、トランジスタ３３は機能選択スイッチとして機能する。コンデンサ３８は、オペアンプ３０の反転入力端子と出力端子との間に、トランジスタ３３、３７と並列に設けられる。コンデンサ３８は、オペアンプ３０の負帰還を安定させる機能を有する。

トランジスタ３１の一方の導通端子はノードＮｂに接続され、トランジスタ３１の他方の導通端子にはデータ電圧Ｖｄａｔａ（Ｄ／Ａ変換器２０の出力電圧）が与えられる。トランジスタ３２の一方の導通端子はノードＮａに接続され、トランジスタ３２の他方の導通端子はオペアンプ３０の非反転入力端子に接続される。トランジスタ３４の一方の導通端子はノードＮａに接続され、トランジスタ３４の他方の導通端子にはハイレベル電源電圧ＥＬＶＤＤが与えられる。トランジスタ３５は、ノードＮｂとオペアンプ３０の出力端子との間に設けられる。トランジスタ３６の一方の導通端子はオペアンプ３０の非反転入力端子に接続され、トランジスタ３６の他方の導通端子には電源回路（図示せず）から供給された測定用電圧Ｖｍｅａｓが与えられる。トランジスタ３１、３２のゲート端子にはクロックＣＬＫ１が与えられ、トランジスタ３４〜３６のゲート端子にはクロックＣＬＫ２が与えられる。トランジスタ３１、３２、３４〜３６は、スイッチ部として機能する。

有機ＥＬ表示装置２では、走査線Ｇ１〜Ｇｎは１個以上のブロックに分割され、駆動電流はブロックごとに検出される。以下、ｐはｎ以外のｎの約数であり、ｑ＝ｎ／ｐであるとする。図１７は、有機ＥＬ表示装置２におけるブロック分割を示す図である。図１７に示すように、走査線Ｇ１〜Ｇｎは、ｑ本ずつｐ個のブロックに分割される。第１ブロックには走査線Ｇ１〜Ｇｑが含まれ、第２ブロックには走査線Ｇｑ＋１〜Ｇ２ｑが含まれ、第ｐブロックには走査線Ｇｎ−ｑ＋１〜Ｇｎが含まれる。なお、ブロック数ｐは１でもよく、各ブロックに含まれる走査線の本数は異なっていてもよい。

有機ＥＬ表示装置２では、１フレーム期間にｐ個のブロック選択期間が設定され、各ブロック選択期間には共通選択期間と走査期間が設定される。走査線駆動回路２１０は、各ブロックについて、共通選択期間ではブロック内のｑ本の走査線を一括して選択し、走査期間ではブロック内のｑ本の走査線を順に選択する。走査線駆動回路２１０は、いずれのブロックを選択するかをブロック選択期間ごとに切り替える。データ線駆動回路２２０は、各ブロックについて、共通選択期間ではデータ線Ｓｉに流れる電流を電圧に変換し、走査期間ではデータ電圧Ｖｄａｔａと共通選択期間で求めた電圧とに基づく電圧をデータ線Ｓｉに印加する。

図１８は、有機ＥＬ表示装置２における信号の変化を示すタイミングチャートである。図１８において、時刻ｔ３２〜ｔ３６は第１ブロックの選択期間であり、時刻ｔ３２〜ｔ３３は共通選択期間Ｘ１であり、時刻ｔ３４〜ｔ３６は走査期間Ｘ２である。図１８において、Ｄｊは画素回路ＰＸ（ｉ，ｊ）に書き込まれる補正後のデータ電圧を表す。以下、１〜ｑ行目かつｉ列目に配置されたｑ個の画素回路１１を総称して画素回路ＰＸ（ｉ，１：ｑ）という。

時刻ｔ３１より前では、走査信号Ｇ１〜ＧｑとクロックＣＬＫ２はローレベル、クロックＣＬＫ１はハイレベルである。このとき、画素回路ＰＸ（ｉ，１：ｑ）では、トランジスタＴ２、Ｔ３はオフ状態であり、トランジスタＴ１と有機ＥＬ素子Ｌ１にはコンデンサＣ１に保持された電圧に応じた駆動電流が流れる。有機ＥＬ素子Ｌ１は、このときの駆動電流に応じた輝度で発光する。時刻ｔ３１において、クロックＣＬＫ１がローレベルに変化する。これに伴い、トランジスタ３１〜３３はオフする。

時刻ｔ３２において、走査信号Ｇ１〜Ｇｑはハイレベルに変化する。これに伴い、画素回路ＰＸ（ｉ，１：ｑ）内のトランジスタＴ２、Ｔ３はオンする。また、時刻ｔ３２において、クロックＣＬＫ２がハイレベルに変化する。これに伴い、トランジスタ３４〜３６はオンする。このため、ノードＮａにはハイレベル電源電圧ＥＬＶＤＤが与えられ、オペアンプ３０の出力端子はノードＮｂに接続され、オペアンプ３０の非反転入力端子には測定用電圧Ｖｍｅａｓが与えられる。したがって、オペアンプ３０の反転入力端子に接続されたデータ線Ｓｉは、仮想短絡によって測定用電圧Ｖｍｅａｓに充電される。このため、図８と同様に、画素回路ＰＸ（ｉ，１：ｑ）では、コンデンサＣ１の一端（下側の端子）にはトランジスタＴ３を介して測定用電圧Ｖｍｅａｓが与えられ、コンデンサＣ１の他端（上側の端子）にはトランジスタＴ２を介して基準電圧Ｖｒｅｆが与えられる。したがって、共通選択期間Ｘ１において、画素回路ＰＸ（ｉ，１：ｑ）内のコンデンサＣ１は次式（２０）に示す電圧Ｖｇｓａに充電される。
Ｖｇｓａ＝Ｖｒｅｆ−Ｖｍｅａｓ …（２０）

ただし、有機ＥＬ素子Ｌ１の発光閾値電圧をＶｔｈ＿Ｌ１としたとき、測定用電圧Ｖｍｅａｓは次式（２１）を満たすように決定される。
Ｖｍｅａｓ＜ＥＬＶＳＳ＋Ｖｔｈ＿Ｌ１ …（２１）

このときトランジスタ３３はオフ状態であるので、オペアンプ３０とトランジスタ３７はトランスインピーダンス回路として機能する。より詳細には、共通選択期間Ｘ１では、式（２０）に示す電圧Ｖｇｓａに応じた駆動電流が、ｑ個の画素回路ＰＸ（ｉ，１：ｑ）からデータ線Ｓｉにそれぞれ流れる。ｑ個の画素回路ＰＸ（ｉ，１：ｑ）からデータ線Ｓｉに流れた駆動電流はすべてトランジスタ３７に流れ、トランジスタ３７はこの駆動電流を電圧に変換する。このときに得られた電圧が、オペアンプ３０の出力電圧になる。

ここで、トランジスタＴ１の閾値電圧をＶｔｈａ、トランジスタＴ１のゲインをβａ、トランジスタ３７の閾値電圧をＶｔｈｂ、トランジスタ３７のゲインをβｂ、共通選択期間Ｘ１におけるトランジスタ３７のゲート−ソース間電圧をＶｇｓｂとする。共通選択期間Ｘ１においてトランジスタＴ１を流れる電流Ｉａは次式（２２）で与えられ、共通選択期間Ｘ１においてトランジスタ３７を流れる電流Ｉｂは次式（２３）で与えられる。
Ｉａ＝（βａ／２）×（Ｖｇｓａ−Ｖｔｈａ）² …（２２）
Ｉｂ＝（βｂ／２）×（Ｖｇｓｂ−Ｖｔｈｂ）² …（２３）
画素回路ＰＸ（ｉ，１：ｑ）における電流Ｉａが互いに等しいと仮定すると、ｑ×Ｉａ＝Ｉｂが成立する。また、ゲインβｂはゲインβａのｑ倍である（ｑ×βａ＝βｂ）と仮定する。このとき、電圧Ｖｇｓｂは次式（２４）で与えられ、オペアンプ３０の出力電圧Ｖｏｕｔは次式（２５）で与えられる。
Ｖｇｓｂ＝Ｖｇｓａ−Ｖｔｈａ＋Ｖｔｈｂ
＝Ｖｒｅｆ−Ｖｍｅａｓ−Ｖｔｈａ＋Ｖｔｈｂ …（２４）
Ｖｏｕｔ＝Ｖｍｅａｓ−Ｖｇｓｂ
＝２Ｖｍｅａｓ−Ｖｒｅｆ＋Ｖｔｈａ−Ｖｔｈｂ …（２５）

さらに、閾値電圧Ｖｔｈｂにはばらつきと経年劣化がないと仮定する。式（２５）に含まれるＶｔｈａ以外の項は定数であるので、オペアンプ３０の出力電圧ＶｏｕｔはトランジスタＴ１の閾値電圧Ｖｔｈａだけに応じて変化する。オペアンプ３０の出力電圧ＶｏｕｔはノードＮｂに与えられ、ノードＮａにはトランジスタ３４を介してハイレベル電源電圧ＥＬＶＤＤが与えられる。したがって、共通選択期間Ｘ１において、コンデンサ３９は次式（２６）に示す電圧Ｖｄに充電される。
Ｖｄ＝Ｖｏｕｔ−ＥＬＶＤＤ
＝２Ｖｍｅａｓ−Ｖｒｅｆ−ＥＬＶＤＤ＋Ｖｔｈａ−Ｖｔｈｂ
…（２６）

時刻ｔ３３において、走査信号Ｇ１〜ＧｑとクロックＣＬＫ２はローレベルに変化する。これに伴い、画素回路ＰＸ（ｉ，１：ｑ）ではトランジスタＴ２、Ｔ３がオフし、コンデンサＣ１には式（２０）に示す電圧Ｖｇｓａが保持される。検出／補正出力回路２２３ではトランジスタ３４〜３６がオフし、コンデンサ３９には式（２６）に示す電圧Ｖｄが保持される。

時刻ｔ３４において、クロックＣＬＫ１はハイレベルに変化する。これに伴い、トランジスタ３１〜３３はオンする。時刻ｔ３４以降、オペアンプ３０はバッファアンプとして機能し、ノードＮｂにはトランジスタ３１を介してデータ電圧Ｖｄａｔａが与えられる。したがって、データ線Ｓｉにはオペアンプ３０から、次式（２７）に示す補正後のデータ電圧Ｖｃｄが与えられる。
Ｖｃｄ＝Ｖｄａｔａ−Ｖｄ
＝Ｖｄａｔａ−２Ｖｍｅａｓ＋Ｖｒｅｆ＋ＥＬＶＤＤ
−Ｖｔｈａ＋Ｖｔｈｂ …（２７）

また、時刻ｔ３４において、走査信号Ｇ１はハイレベルに変化する。これに伴い、画素回路ＰＸ（ｉ，１）内のトランジスタＴ２、Ｔ３はオンする。このため、コンデンサＣ１の一端（図面では下側の端子）にはトランジスタＴ３を介して式（２７）に示す電圧Ｖｃｄが与えられ、コンデンサＣ１の他端（図面では上側の端子）にはトランジスタＴ２を介して基準電圧Ｖｒｅｆが与えられる。したがって、時刻ｔ３４〜ｔ３５において、コンデンサＣ１は次式（２８）に示す電圧Ｖｇｓに充電される。
Ｖｇｓ＝Ｖｒｅｆ−Ｖｃｄ
＝−Ｖｄａｔａ＋２Ｖｍｅａｓ−ＥＬＶＤＤ
＋Ｖｔｈａ−Ｖｔｈｂ …（２８）

時刻ｔ３５において、走査信号Ｇ１はローレベルに変化する。これに伴い、画素回路ＰＸ（ｉ，１）内のトランジスタＴ２、Ｔ３はオフする。時刻ｔ３５以降、画素回路ＰＸ（ｉ，１）では、コンデンサＣ１に式（２８）に示す電圧Ｖｇｓが保持され、トランジスタＴ１と有機ＥＬ素子Ｌ１には次式（２９）に示す電流ＩＬ１が流れ、有機ＥＬ素子Ｌ１は電流ＩＬ１に応じた輝度で発光する。
ＩＬ１＝（βａ／２）×（Ｖｇｓ−Ｖｔｈａ）²
＝（βａ／２）×（−Ｖｄａｔａ＋２Ｖｍｅａｓ−ＥＬＶＤＤ
−Ｖｔｈｂ）² …（２９）
式（２９）において（−Ｖｄａｔａ）以外の項は定数であるので、式（２９）に示す電流ＩＬ１はトランジスタＴ１の閾値電圧Ｖｔｈａに依存しない。したがって、有機ＥＬ表示装置２によれば、トランジスタＴ１の閾値電圧補償を行うことができる。

時刻ｔ３５〜ｔ３６では、走査信号Ｇ２〜Ｇｑが順にハイレベルになる。これにより、２〜ｑ行目に配置された画素回路１１に補正後のデータ電圧が順に書き込まれる。このようにして有機ＥＬ表示装置２は、駆動トランジスタＴ１の閾値電圧補償を行う。なお、以上の説明では、走査線駆動回路２１０は、共通選択期間ではブロック内の全部の走査線を一括して選択することとしたが、共通選択期間ではブロック内の一部の走査線を一括して選択してもよい。

以下、有機ＥＬ表示装置２における基準電圧Ｖｒｅｆの制御について説明する。図１５に示すように、表示制御回路２００は、点灯時間測定部２０８、および、Ｖｒｅｆ制御部２０９を含んでいる。点灯時間測定部２０８は、有機ＥＬ表示装置２の動作時間（すなわち、有機ＥＬ素子Ｌ１の累積点灯時間）を測定し、測定した累積点灯時間ＬＴを出力する。Ｖｒｅｆ制御部２０９は、点灯時間測定部２０８で測定された累積点灯時間ＬＴに基づき、基準電圧Ｖｒｅｆのレベルを決定する。例えば、Ｖｒｅｆ制御部２０９は、累積点灯時間ＬＴが大きいほど基準電圧Ｖｒｅｆのレベルを高くする。表示制御回路２００は、Ｖｒｅｆ生成回路１３０に対して、Ｖｒｅｆ制御部２０９で決定した基準電圧Ｖｒｅｆのレベルを示す制御信号ＣＳ３を出力する。

以上に示すように、本実施形態に係る有機ＥＬ表示装置２は、累積点灯時間ＬＴを測定し、測定した累積点灯時間ＬＴに基づき基準電圧Ｖｒｅｆを制御する表示制御回路２００を備えている。また、駆動トランジスタＴ１の特性は、累積点灯時間ＬＴに応じて変化する。したがって、本実施形態に係る有機ＥＬ表示装置２によれば、累積点灯時間ＬＴに基づき基準電圧Ｖｒｅｆを好適に制御することにより、駆動トランジスタＴ１の閾値電圧が変化したときでも、駆動トランジスタＴ１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時（共通選択期間Ｘ１）に電気光学素子（有機ＥＬ素子Ｌ１）の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

また、有機ＥＬ表示装置２では、走査線Ｇ１〜Ｇｎは１以上のブロックに分割される。走査線駆動回路２１０は、各ブロックについて、第１期間（共通選択期間）ではブロック内の全部または一部の走査線を一括して選択し、第２期間（走査期間）ではブロック内の全部の走査線を順に選択する。データ線駆動回路２２０は、各ブロックについて、第１期間では画素回路１１の外部に出力された電流を電圧に変換し、第２期間では映像データに応じた電圧Ｖｄａｔａと第１期間で求めた電圧とに基づく電圧をデータ線Ｓｉに印加する。このように画素回路１１の外部に出力された電流をブロックごとに検出することにより、電流検出に要する時間を短縮することができる。

以下、第２の実施形態に係る有機ＥＬ表示装置２について２種類の変形例を説明する。第１変形例に係る有機ＥＬ表示装置は、フレーム期間によってブロック分割の方法を切り替える。第１変形例に係る有機ＥＬ表示装置では、走査線Ｇ１〜Ｇｎは、第Ｎフレーム期間において図１７に示す方法でｐ個のブロックに分割され、第（Ｎ＋１）フレーム期間では図１９に示す方法で（ｐ＋１）個のブロックに分割される。図１９に示すブロック分割では、第１ブロックには走査線Ｇ１〜Ｇｑ／２が含まれ、第２ブロックには走査線Ｇｑ／２＋１〜Ｇ３ｑ／２が含まれ、第（ｐ＋１）ブロックには走査線Ｇｎ−ｑ／２＋１〜Ｇｎが含まれる。第１変形例に係る有機ＥＬ表示装置では、図１７に示す方法でブロック分割を行うフレーム期間と、図１９に示す方法でブロック分割を行うフレーム期間とが交互に現れる。

駆動トランジスタＴ１の閾値電圧のブロック内の平均値がブロック間で異なる場合に、常に同じブロック分割を行うと、ブロック内の平均値の差に起因する輝度境界が表示画面に現れることがある。第１変形例に係る有機ＥＬ表示装置によれば、フレーム期間によってブロック分割の方法を切り替えることにより、輝度境界が表示画面に現れることを防止することができる。

なお、第１変形例に係る有機ＥＬ表示装置は、ブロック分割の方法を３とおり以上に切り替えてもよく、ブロック分割の方法を複数のフレーム期間ごとに切り替えてもよく、図１７および図１９に示すブロック分割以外のブロック分割を行ってもよい。

図２０は、第２変形例に係る有機ＥＬ表示装置におけるデータ線駆動回路とデータ線の接続形態を示す図である。第２変形例に係る有機ＥＬ表示装置は、図２０に示すデータ線駆動回路２２４を含んでいる。データ線駆動回路２２４は、ｍ本のデータ線に対応して、（ｍ／ｘ）個の検出／補正出力回路２２３を含んでいる。また、第２変形例に係る有機ＥＬ表示装置は、（ｍ／ｘ）個のセレクタ２２５を備えている。ただし、ｘは２以上ｍ未満の整数である。以下の説明では、ｘ＝３とする。

検出／補正出力回路２２３は、セレクタ２２５を介して３本のデータ線に接続される。セレクタ２２５は、表示制御回路（図示せず）から出力された選択制御信号ＳＥＬ１〜ＳＥＬ３に従い動作する。選択制御信号ＳＥＬ１がハイレベルのときには、検出／補正出力回路２２３と第１のデータ線は電気的に接続される。選択制御信号ＳＥＬ２がハイレベルのときには、検出／補正出力回路２２３と第２のデータ線は電気的に接続される。選択制御信号ＳＥＬ３がハイレベルのときには、検出／補正出力回路２２３と第３のデータ線は電気的に接続される。

図２１は、第２変形例に係る有機ＥＬ表示装置における信号の変化を示すタイミングチャートである。図２１において、時刻ｔ４２〜ｔ４７は第１ブロックの選択期間であり、時刻ｔ４２〜ｔ４３は共通選択期間Ｙ１であり、時刻ｔ４４〜ｔ４７は走査期間Ｙ２である。

共通選択期間Ｙ１では、選択制御信号ＳＥＬ１〜ＳＥＬ３はハイレベルである。このため、共通選択期間Ｙ１では、第２の実施形態に係る有機ＥＬ表示装置２における共通選択期間Ｘ１の処理（１列に並んだｑ個の画素回路に対する処理）が、３列に並んだ３ｑ個の画素回路１１に対して実行される。したがって、コンデンサ３９は、３ｑ個の画素回路１１内の駆動トランジスタの閾値電圧に応じた電圧に充電される。

時刻ｔ４４〜ｔ４５において、選択制御信号ＳＥＬ１〜ＳＥＬ３は順にハイレベルになる。選択制御信号ＳＥＬ１がハイレベルのとき、検出／補正出力回路２２３はデータ線Ｓ１に接続され、データ線Ｓ１は補正後のデータ電圧Ｄ１＿１に充電される。選択制御信号ＳＥＬ２がハイレベルのとき、検出／補正出力回路２２３はデータ線Ｓ２に接続され、データ線Ｓ２は補正後のデータ電圧Ｄ１＿２に充電される。選択制御信号ＳＥＬ３がハイレベルのとき、検出／補正出力回路２２３はデータ線Ｓ３に接続され、データ線Ｓ３は補正後のデータ電圧Ｄ１＿３に充電される。

第２変形例に係る有機ＥＬ表示装置によれば、検出／補正出力回路２２３を複数のデータ線に対応づけて設けることにより、データ線駆動回路２２４の回路規模を削減することができる。

（第３の実施形態）
図２２は、本発明の第３の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。図２２に示す有機ＥＬ表示装置３は、表示部１３、表示制御回路３００、走査線駆動回路２１０、データ線駆動回路３２０、および、Ｖｒｅｆ生成回路１３０を備えている。

表示部１３は、第１の実施形態に係る表示部１０に特性検出用トランジスタ１４を追加したものである。データ線駆動回路３２０は、第２の実施形態に係るデータ線駆動回路２２０に特性検出回路３２１を追加したものである。特性検出回路３２１は、特性検出用トランジスタ１４に接続され、特性検出用トランジスタ１４の特性（例えば、閾値電圧）を検出する。データ線駆動回路３２０は、特性検出回路３２１で検出された特性検出用トランジスタ１４の特性を示す特性データＣＤを表示制御回路３００に出力する。

表示制御回路３００は、Ｖｒｅｆ制御部３０９を含んでいる。Ｖｒｅｆ制御部３０９は、特性データＣＤに基づき、基準電圧Ｖｒｅｆのレベルを決定する。例えば、Ｖｒｅｆ制御部３０９は、特性検出用トランジスタ１４の閾値電圧が高いときには基準電圧Ｖｒｅｆのレベルを高くし、特性検出用トランジスタ１４の閾値電圧が低いときには基準電圧Ｖｒｅｆのレベルを低くする。表示制御回路３００は、Ｖｒｅｆ生成回路１３０に対して、Ｖｒｅｆ制御部３０９で決定した基準電圧Ｖｒｅｆのレベルを示す制御信号ＣＳ３を出力する。

以上に示すように、本実施形態に係る有機ＥＬ表示装置３の表示部１３は、特性検出用トランジスタ１４を含んでいる。また、有機ＥＬ表示装置３は、特性検出用トランジスタ１４の特性に基づき基準電圧Ｖｒｅｆを制御する表示制御回路３００を備えている。したがって、本実施形態に係る有機ＥＬ表示装置３によれば、特性検出用トランジスタ１４の特性に基づき基準電圧Ｖｒｅｆを好適に制御することにより、駆動トランジスタＴ１の閾値電圧が変化したときでも、駆動トランジスタＴ１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時（共通選択期間Ｘ１）に電気光学素子（有機ＥＬ素子Ｌ１）の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

（参考例）
図２３は、参考例に係る有機ＥＬ表示装置の構成を示すブロック図である。図２３に示す有機ＥＬ表示装置４は、表示部１５、表示制御回路１００、走査線駆動回路１１０、データ線駆動回路４２０、ＤＲＡＭ１４０、および、フラッシュメモリ１５０を備えている。

表示部１５は、ｎ本の走査線Ｇ１〜Ｇｎ、ｍ本のデータ線Ｓ１〜Ｓｍ、ｍ本のモニタ線Ｍ１〜Ｍｍ、および、（ｍ×ｎ）個の画素回路１６を含んでいる。データ線Ｓ１〜Ｓｍ、走査線Ｇ１〜Ｇｎ、および、（ｍ×ｎ）個の画素回路１６は、第１の実施形態に係る表示部１０と同様に配置される。モニタ線Ｍ１〜Ｍｍは、データ線Ｓ１〜Ｓｍと平行に配置される。画素回路１６にハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳを供給するために、表示部１５にはハイレベル電源線とローレベル電源線（いずれも図示せず）が設けられる。表示部１５は、基準電圧線を有しない。有機ＥＬ表示装置４では、表示制御回路１００は、通信バス９０を用いてデータ線駆動回路４２０に対して制御信号ＣＳ３を出力する。

図２４は、データ線駆動回路４２０の詳細を示すブロック図である。データ線駆動回路４２０は、インターフェイス回路１２１（図示せず）、駆動信号生成回路４２２、および、ｍ個の電圧出力／電流測定回路１２３を含んでいる。データ線駆動回路４２０は、データ線Ｓ１〜Ｓｍを駆動すると共に、画素回路１６からモニタ線Ｍ１〜Ｍｍに流れた駆動電流を検出する。

駆動信号生成回路４２２は、第１の実施形態に係る駆動信号生成回路１２２にｍ個の加算器２７を追加したものである。各加算器２７は、第２ラッチ部１２６に含まれるｍ個のラッチ回路のいずれか、および、ｍ個のＤ／Ａ変換器２０のいずれかに対応する。データ線駆動回路４２０は、制御信号ＣＳ３に基づき、基準電圧Ｖｒｅｆの値を示す基準電圧データＶｒｅｆ＿ｄを求める。各加算器２７は、対応するラッチ回路に保持された映像データと基準電圧データＶｒｅｆ＿ｄとを加算する。Ｄ／Ａ変換器２０は、対応する加算器２７で求めた値に応じた電圧を出力する。Ｄ／Ａ変換器２０からは、データ電圧に基準電圧を加算した電圧｛Ｖｍ（ｉ，ｊ，Ｐ）＋Ｖｒｅｆ｝が出力される。

各電圧出力／電流測定回路１２３は、モニタ線Ｍ１〜Ｍｍのいずれかに接続される。入出力制御信号ＤＷＴがハイレベルのときには、電圧出力／電流測定回路１２３は、対応するモニタ線Ｍｉに対してローレベル電源電圧ＥＬＶＳＳを固定的に印加する。入出力制御信号ＤＷＴがローレベルのときには、電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からモニタ線Ｍｉに流れた駆動電流を測定し、測定結果を示す測定データＭＤを出力する。

図２５は、画素回路１６と電圧出力／電流測定回路１２３の回路図である。図２５には、画素回路ＰＸ（ｉ，ｊ）、データ線Ｓｉに対応した加算器２７、データ線Ｓｉに対応したＤ／Ａ変換器２０、および、モニタ線Ｍｉに対応した電圧出力／電流測定回路１２３が記載されている。

画素回路１６は、有機ＥＬ素子Ｌ１、３個のトランジスタＴ１１〜Ｔ１３、および、コンデンサＣ１を含んでいる。トランジスタＴ１１〜Ｔ１３は、いずれもｎチャネル型である。トランジスタＴ１１〜Ｔ１３は、例えば、半導体層が酸化インジウムガリウム亜鉛などの酸化物半導体を含む酸化物ＴＦＴである。トランジスタＴ１１〜Ｔ１３は、それぞれ、駆動トランジスタ、入力トランジスタおよび出力トランジスタとして機能し、コンデンサＣ１は容量素子として機能する。

トランジスタＴ１１は、有機ＥＬ素子Ｌ１と直列に接続され、ハイレベル電源電圧ＥＬＶＤＤを供給するハイレベル電源線とローレベル電源電圧ＥＬＶＳＳを供給するローレベル電源線との間に設けられる。トランジスタＴ１１のドレイン端子はハイレベル電源線に接続され、トランジスタＴ１１のソース端子は有機ＥＬ素子Ｌ１のアノード端子に接続される。有機ＥＬ素子Ｌ１のカソード端子は、ローレベル電源線に接続される。トランジスタＴ１２は、データ線ＳｉとトランジスタＴ１１のゲート端子との間に設けられる。トランジスタＴ１３は、モニタ線ＭｉとトランジスタＴ１１のソース端子との間に設けられる。トランジスタＴ１２、Ｔ１３のゲート端子は、走査線Ｇｊに接続される。コンデンサＣ１は、トランジスタＴ１１のゲート端子とソース端子との間に設けられる。

電圧出力／電流測定回路１２３は、第１の実施形態とは異なる態様に接続される。本参考例では、オペアンプ２１の反転入力端子はモニタ線Ｍｉに接続され、オペアンプ２１の非反転入力端子にはローレベル電源電圧ＥＬＶＳＳが固定的に与えられる。減算器２５の一方の端子には、ローレベル電源電圧ＥＬＶＳＳに対応したデジタル値ＥＬＶＳＳ＿ｄが固定的に与えられる。減算器２５は、Ａ／Ｄ変換器２４から出力されたデジタル値からデジタル値ＥＬＶＳＳ＿ｄを減算する。なお、ローレベル電源電圧ＥＬＶＳＳがゼロの場合には、減算器２５を削除してもよい。

入出力制御信号ＤＷＴがハイレベルのときには、スイッチ２３はオンする。このときオペアンプ２１は、バッファアンプとして機能し、ローレベル電源電圧ＥＬＶＳＳを低出力インピーダンスでモニタ線Ｍｉに与える。入出力制御信号ＤＷＴがローレベルのときには、スイッチ２３はオフし、オペアンプ２１とコンデンサ２２は積分アンプとして機能する。このとき除算器２６の出力は、トランジスタＴ１１を通過してモニタ線Ｍｉに流れる駆動電流の値を示すＩｍ（ｉ，ｊ，Ｐ）となる。

画素回路１６と電圧出力／電流測定回路１２３は、第１の実施形態と同じタイミングで動作する（図６、図７および図１０を参照）。入出力制御信号ＤＷＴと走査信号Ｇ１〜Ｇｎは、図６に示すタイミングで変化する。映像信号期間（図７）では、入出力制御信号ＤＷＴは常にハイレベルであるので、電圧出力／電流測定回路１２３はモニタ線Ｍｉにローレベル電源電圧ＥＬＶＳＳを与える。プログラム期間Ａ１では、走査信号Ｇｊはハイレベルになり、データ線Ｓｉには電圧｛Ｖｍ（ｉ，ｊ，Ｐ）＋Ｖｒｅｆ｝が印加される。このため、プログラム期間Ａ１では、トランジスタＴ１２、Ｔ１３はオンし、コンデンサＣ１は電圧｛Ｖｍ（ｉ，ｊ，Ｐ）＋Ｖｒｅｆ−ＥＬＶＳＳ｝に充電される。プログラム期間Ａ１が終了し、走査信号Ｇｊがローレベルになると、トランジスタＴ１２、Ｔ１３はオフし、コンデンサＣ１には電圧｛Ｖｍ（ｉ，ｊ，Ｐ）＋Ｖｒｅｆ−ＥＬＶＳＳ｝が保持される。これ以降、有機ＥＬ素子Ｌ１は、コンデンサＣ１に保持された電圧に応じた輝度で発光する。

垂直同期期間（図１０）では、走査信号Ｇｊは５水平期間に亙ってハイレベルになり、入出力制御信号ＤＷＴは第１〜第３プログラム期間Ｂ１、Ｂ３、Ｂ５ではハイレベルになり、第１および第２測定期間Ｂ２、Ｂ４ではローレベルになる。このため、第１〜第３プログラム期間Ｂ１、Ｂ３、Ｂ５ではオペアンプ２１はバッファアンプとして機能し、第１および第２測定期間Ｂ２、Ｂ４ではオペアンプ２１とコンデンサ２２は積分アンプとして機能する。第１プログラム期間Ｂ１では、第１階調値Ｐ１に対応したデータ電圧に基準電圧を加算した電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）＋Ｖｒｅｆ｝がデータ線Ｓｉに印加され、コンデンサＣ１は電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）＋Ｖｒｅｆ−ＥＬＶＳＳ｝に充電される。第１測定期間Ｂ２では、トランジスタＴ１１を通過した駆動電流は、モニタ線Ｍｉに流れる。電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からモニタ線Ｍｉに流れた駆動電流を測定し、その値を示す第１測定データＩｍ（ｉ，ｊ，Ｐ１）を出力する。第２および第３プログラム期間Ｂ３、Ｂ５では第１プログラム期間Ｂ１と同様の処理が行われ、第２測定期間Ｂ４では第１測定期間Ｂ２と同様の処理が行われる。

表示制御回路１００は、第１の実施形態と同様に、図１２に示す補正処理を行う。Ｖｒｅｆ制御部１０９は、閾値電圧補正メモリ１４２に記憶されたデータに基づき駆動トランジスタＴ１１の閾値電圧の統計値（例えば、平均値ＶＭ）を求め、求めた統計値に基づき基準電圧Ｖｒｅｆを制御する。有機ＥＬ表示装置４においても、基準電圧Ｖｒｅｆを制御することにより、第１の実施形態と同様の効果が得られる。

以上に示すように、本参考例に係る有機ＥＬ表示装置４では、画素回路１６は、電気光学素子（有機ＥＬ素子Ｌ１）と、電気光学素子と直列に設けられた駆動トランジスタＴ１１とを含んでいる。データ線駆動回路４２０は、電流検出時（第１および第２測定期間Ｂ２、Ｂ４）に、駆動トランジスタＴ１１の制御端子（ゲート端子）と第１導通端子（ソース端子）との間に検出用電圧（第１および第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）、Ｖｍ（ｉ，ｊ，Ｐ２））と基準電圧Ｖｒｅｆとに応じた電圧（電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）＋Ｖｒｅｆ−ＥＬＶＳＳ｝、｛Ｖｍ（ｉ，ｊ，Ｐ２）＋Ｖｒｅｆ−ＥＬＶＳＳ｝）を与え、駆動トランジスタＴ１１を通過して画素回路１６の外部に出力された駆動電流（第１および第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）、Ｉｍ（ｉ，ｊ，Ｐ２））を検出する。表示制御回路１００は、基準電圧Ｖｒｅｆを制御する。したがって、本参考例に係る有機ＥＬ表示装置４によれば、基準電圧Ｖｒｅｆを好適に制御することにより、駆動トランジスタＴ１１の閾値電圧が変化したときでも、駆動トランジスタＴ１１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時に電気光学素子の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

また、表示部１５は複数のモニタ線Ｍ１〜Ｍｍを含み、データ線駆動回路４２０は、電流検出時に、検出用電圧に基準電圧Ｖｒｅｆを加算した電圧（電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）＋Ｖｒｅｆ｝、｛Ｖｍ（ｉ，ｊ，Ｐ２）＋Ｖｒｅｆ｝）をデータ線Ｓｉに与え、画素回路１６からモニタ線Ｍｉに流れた駆動電流を検出する。したがって、データ線Ｓ１〜Ｓｍとは別にモニタ線Ｍ１〜Ｍｍを有する表示装置において、検出用電圧に基準電圧を加算した電圧をデータ線Ｓｉに与え、基準電圧Ｖｒｅｆを好適に制御することにより、モニタ線Ｍｉに流れる駆動電流を高い精度で検出することができる。

また、画素回路１６は、データ線Ｓｉと駆動トランジスタＴ１１の制御端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する入力トランジスタＴ１２と、モニタ線Ｍｉと駆動トランジスタＴ１１の第１導通端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する出力トランジスタＴ１３と、駆動トランジスタＴ１１の制御端子と第１導通端子との間に設けられた容量素子Ｃ１とを含んでいる。したがって、駆動トランジスタＴ１１の制御端子と第１導通端子との間に容量素子Ｃ１を有し、容量素子Ｃ１の一端にデータ線Ｓｉの電圧を印加して使用する画素回路１６において基準電圧Ｖｒｅｆを制御することにより、駆動電流を高い精度で検出することができる。

（第４の実施形態）
図２６は、本発明の第４の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。図２６に示す有機ＥＬ表示装置５は、表示部１５、表示制御回路１００、走査線駆動回路１１０、データ線駆動回路５２０、Ｖｒｅｆ生成回路１３０、ＤＲＡＭ１４０、および、フラッシュメモリ１５０を備えている。

有機ＥＬ表示装置５では、表示制御回路１００は、通信バス９０を用いてデータ線駆動回路５２０に対して制御信号ＣＳ３を出力すると共に、Ｖｒｅｆ生成回路１３０に対して制御信号ＣＳ３を出力する。Ｖｒｅｆ生成回路１３０は、制御信号ＣＳ３に基づき基準電圧Ｖｒｅｆを生成し、生成した基準電圧Ｖｒｅｆをデータ線駆動回路５２０に供給する。有機ＥＬ素子Ｌ１の発光閾値電圧をＶｔｈ＿Ｌ１としたとき、基準電圧Ｖｒｅｆは次式（３０）を満たすように決定される。
Ｖｒｅｆ＜ＥＬＶＳＳ＋Ｖｔｈ＿Ｌ１ …（３０）

図２７は、データ線駆動回路５２０の詳細を示すブロック図である。データ線駆動回路５２０は、インターフェイス回路１２１（図示せず）、駆動信号生成回路１２２、および、ｍ個の電圧出力／電流測定回路１２３を含んでいる。データ線駆動回路５２０は、データ線Ｓ１〜Ｓｍを駆動すると共に、画素回路１６からモニタ線Ｍ１〜Ｍｍに流れた駆動電流を検出する。

各電圧出力／電流測定回路１２３は、モニタ線Ｍ１〜Ｍｍのいずれかに接続される。入出力制御信号ＤＷＴがハイレベルのときには、電圧出力／電流測定回路１２３は、対応するモニタ線Ｍｉに対して、Ｖｒｅｆ生成回路１３０から供給された基準電圧Ｖｒｅｆを印加する。入出力制御信号ＤＷＴがローレベルのときには、電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からモニタ線Ｍｉに流れた駆動電流を測定し、測定結果を示す測定データＭＤを出力する。

図２８は、画素回路１６と電圧出力／電流測定回路１２３の回路図である。図２８には、画素回路ＰＸ（ｉ，ｊ）、データ線Ｓｉに対応したＤ／Ａ変換器２０、および、モニタ線Ｍｉに対応した電圧出力／電流測定回路１２３が記載されている。

電圧出力／電流測定回路１２３は、第１の実施形態および参考例とは異なる態様に接続される。本実施形態では、オペアンプ２１の反転入力端子はモニタ線Ｍｉに接続され、オペアンプ２１の非反転入力端子には基準電圧Ｖｒｅｆが与えられる。データ線駆動回路５２０は、制御信号ＣＳ３に基づき、基準電圧Ｖｒｅｆの値を示す基準電圧データＶｒｅｆ＿ｄを求める。減算器２５の一方の端子には、デジタル値Ｖｒｅｆ＿ｄが与えられる。減算器２５は、Ａ／Ｄ変換器２４から出力されたデジタル値からデジタル値Ｖｒｅｆ＿ｄを減算する。

入出力制御信号ＤＷＴがハイレベルのときには、スイッチ２３はオンする。このときオペアンプ２１は、バッファアンプとして機能し、基準電圧Ｖｒｅｆを低出力インピーダンスでモニタ線Ｍｉに与える。入出力制御信号ＤＷＴがローレベルのときには、スイッチ２３はオフし、オペアンプ２１とコンデンサ２２は積分アンプとして機能する。このとき除算器２６の出力は、トランジスタＴ１１を通過してモニタ線Ｍｉに流れる駆動電流の値を示すＩｍ（ｉ，ｊ，Ｐ）となる。

画素回路１６とデータ線駆動回路５２０は、第１の実施形態および参考例と同じタイミングで動作する（図６、図７および図１０を参照）。入出力制御信号ＤＷＴと走査信号Ｇ１〜Ｇｎは、図６に示すタイミングで変化する。映像信号期間（図７）では、入出力制御信号ＤＷＴは常にハイレベルであるので、電圧出力／電流測定回路１２３はモニタ線Ｍｉに基準電圧Ｖｒｅｆを与える。プログラム期間Ａ１では、走査信号Ｇｊはハイレベルになり、データ線Ｓｉには電圧Ｖｍ（ｉ，ｊ，Ｐ）が印加される。このため、プログラム期間Ａ１では、トランジスタＴ１２、Ｔ１３はオンし、コンデンサＣ１は電圧｛Ｖｍ（ｉ，ｊ，Ｐ）−Ｖｒｅｆ｝に充電される。プログラム期間Ａ１が終了し、走査信号Ｇｊがローレベルになると、トランジスタＴ１２、Ｔ１３はオフし、コンデンサＣ１には電圧｛Ｖｍ（ｉ，ｊ，Ｐ）−Ｖｒｅｆ｝が保持される。これ以降、有機ＥＬ素子Ｌ１は、コンデンサＣ１に保持された電圧に応じた輝度で発光する。

垂直同期期間（図１０）において、第１〜第３プログラム期間Ｂ１、Ｂ３、Ｂ５ではオペアンプ２１はバッファアンプとして機能し、第１および第２測定期間Ｂ２、Ｂ４ではオペアンプ２１とコンデンサ２２は積分アンプとして機能する。第１プログラム期間Ｂ１では、第１階調値Ｐ１に対応したデータ電圧Ｖｍ（ｉ，ｊ，Ｐ１）がデータ線Ｓｉに印加され、基準電圧Ｖｒｅｆがモニタ線Ｍｉに印加され、コンデンサＣ１は電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）−Ｖｒｅｆ｝に充電される。第１測定期間Ｂ２では、トランジスタＴ１１を通過した駆動電流は、モニタ線Ｍｉに流れる。電圧出力／電流測定回路１２３は、画素回路ＰＸ（ｉ，ｊ）からモニタ線Ｍｉに流れた駆動電流を測定し、その値を示す第１測定データＩｍ（ｉ，ｊ，Ｐ１）を出力する。第２および第３プログラム期間Ｂ３、Ｂ５では第１プログラム期間Ｂ１と同様の処理が行われ、第２測定期間Ｂ４では第１測定期間Ｂ２と同様の処理が行われる。

表示制御回路１００は、第１の実施形態と同様に、図１２に示す補正処理を行う。Ｖｒｅｆ制御部１０９は、閾値電圧補正メモリ１４２に記憶されたデータに基づき駆動トランジスタＴ１１の閾値電圧の統計値（例えば、平均値ＶＭ）を求め、求めた統計値に基づき基準電圧Ｖｒｅｆを制御する。有機ＥＬ表示装置５においても、基準電圧Ｖｒｅｆを制御することにより、第１の実施形態と同様の効果が得られる。

以上に示すように、本実施形態に係る有機ＥＬ表示装置５では、画素回路１６は、電気光学素子（有機ＥＬ素子Ｌ１）と、電気光学素子と直列に設けられた駆動トランジスタＴ１１とを含んでいる。データ線駆動回路５２０は、電流検出時（第１および第２測定期間Ｂ２、Ｂ４）に、駆動トランジスタＴ１１の制御端子（ゲート端子）と第１導通端子（ソース端子）との間に検出用電圧（第１および第２測定用電圧Ｖｍ（ｉ，ｊ，Ｐ１）、Ｖｍ（ｉ，ｊ，Ｐ２））と基準電圧Ｖｒｅｆとに応じた電圧（電圧｛Ｖｍ（ｉ，ｊ，Ｐ１）−Ｖｒｅｆ｝、｛Ｖｍ（ｉ，ｊ，Ｐ２）−Ｖｒｅｆ｝）を与え、駆動トランジスタＴ１１を通過して画素回路１６の外部に出力された駆動電流（第１および第２駆動電流Ｉｍ（ｉ，ｊ，Ｐ１）、Ｉｍ（ｉ，ｊ，Ｐ２））を検出する。表示制御回路１００は、基準電圧Ｖｒｅｆを制御する。したがって、本実施形態に係る有機ＥＬ表示装置５によれば、基準電圧Ｖｒｅｆを好適に制御することにより、駆動トランジスタＴ１１の閾値電圧が変化したときでも、駆動トランジスタＴ１１を流れる駆動電流の量の変化を抑制して、駆動電流を高い精度で検出することができる。また、電流検出時に電気光学素子の両端電圧の変化を抑制し、電気光学素子に不要な電流が流れることを防止して、駆動電流を高い精度で検出することができる。

また、表示部１５は複数のモニタ線Ｍ１〜Ｍｍを含み、データ線駆動回路５２０は、電流検出時に、データ線Ｓｉに検出用電圧を与えると共にモニタ線Ｍｉに基準電圧Ｖｒｅｆを与え、画素回路１６からモニタ線Ｍｉに流れた駆動電流を検出する。したがって、データ線Ｓ１〜Ｓｍとは別にモニタ線Ｍ１〜Ｍｍを有する表示装置において、データ線Ｓｉに検出用電圧を与えると共にモニタ線Ｍｉに基準電圧Ｖｒｅｆを与え、基準電圧Ｖｒｅｆを好適に制御することにより、モニタ線Ｍｉに流れる駆動電流を高い精度で検出することができる。

また、画素回路１６は、データ線Ｓｉと駆動トランジスタＴ１１の制御端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する入力トランジスタＴ１２と、モニタ線Ｍｉと駆動トランジスタＴ１１の第１導通端子との間に設けられ、走査線Ｇｊに接続された制御端子（ゲート端子）を有する出力トランジスタＴ１３と、駆動トランジスタの制御端子と第１導通端子との間に設けられた容量素子Ｃ１とをさらに含んでいる。したがって、駆動トランジスタＴ１１の制御端子と第１導通端子との間に容量素子Ｃ１を有し、容量素子Ｃ１の両端にデータ線Ｓｉの電圧と基準電圧Ｖｒｅｆをそれぞれ印加して使用する画素回路１６において基準電圧Ｖｒｅｆを制御することにより、駆動電流を高い精度で検出することができる。

なお、以上の説明では表示部１０、１３は画素回路１１（図５）を含み、表示部１５は画素回路１６（図２５）を含むこととしたが、本発明の有機ＥＬ表示装置の表示部は他の画素回路を含んでいてもよい。例えば、表示部は、ｎ本の発光制御線Ｅ１〜Ｅｎと共に、以下に示す画素回路を（ｍ×ｎ）個含んでいてもよい。

図２９および図３０に示す画素回路１７ａ、１７ｂは、画素回路１１にｎチャネル型のトランジスタＴ４を追加したものである。画素回路１７ａでは、トランジスタＴ４のドレイン端子はハイレベル電源線に接続され、トランジスタＴ４のソース端子はトランジスタＴ１のドレイン端子に接続され、トランジスタＴ４のゲート端子は発光制御線Ｅｊに接続される。画素回路１７ｂでは、トランジスタＴ４のドレイン端子はトランジスタＴ１のソース端子に接続され、トランジスタＴ４のソース端子は有機ＥＬ素子Ｌ１のアノード端子に接続され、トランジスタＴ４のゲート端子は発光制御線Ｅｊに接続される。

図３１および図３２に示す画素回路１８ａ、１８ｂは、画素回路１６にｎチャネル型のトランジスタＴ１４を追加したものである。画素回路１８ａでは、トランジスタＴ１４のドレイン端子はハイレベル電源線に接続され、トランジスタＴ１４のソース端子はトランジスタＴ１１のドレイン端子に接続され、トランジスタＴ１４のゲート端子は発光制御線Ｅｊに接続される。画素回路１８ｂでは、トランジスタＴ１４のドレイン端子はトランジスタＴ１１のソース端子に接続され、トランジスタＴ１４のソース端子は有機ＥＬ素子Ｌ１のアノード端子に接続され、トランジスタＴ１４のゲート端子は発光制御線Ｅｊに接続される。

有機ＥＬ素子Ｌ１の発光期間では、発光制御線Ｅｊ上の信号はハイレベルに制御され、トランジスタＴ４、Ｔ１４はオンする。有機ＥＬ素子Ｌ１の非発光期間では、発光制御線Ｅｊ上の信号はローレベルに制御され、トランジスタＴ４、Ｔ１４はオフする。このように画素回路１７ａ、１７ｂ、１８ａ、１８ｂは、電気光学素子（有機ＥＬ素子Ｌ１）および駆動トランジスタＴ１（またはＴ１１）と直列に設けられ、発光制御線Ｅｊに接続された制御端子（ゲート端子）を有する発光制御トランジスタＴ４（またはＴ１４）を含んでいる。発光制御トランジスタを含む画素回路を備えた有機ＥＬ表示装置によれば、発光制御トランジスタを制御して電気光学素子に不要な電流が流れることを防止することにより、駆動電流を高い精度で検出することができる。

以下、酸化物ＴＦＴに含まれる酸化物半導体層について説明する。酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は、特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでもよい。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べて２０倍を超える）と低いリーク電流（アモルファスシリコンＴＦＴに比べて１００分の１未満）を有するので、画素回路内の駆動ＴＦＴおよびスイッチングＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することができる。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよく、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば日本国特開２０１２−１３４４７５号公報に開示されている。

酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体に代えて、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ₂ Ｏ₃ −ＳｎＯ₂ −ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。

以上に述べたように、本発明の表示装置によれば、駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与え、駆動トランジスタを通過して画素回路の外部に出力された駆動電流を検出する場合に、基準電圧を制御することにより、駆動トランジスタの閾値電圧が変化したときでも、駆動電流を高い精度で検出することができる。

本発明の表示装置は、駆動トランジスタの閾値電圧が変化したときでも、駆動電流を高い精度で検出できるという特徴を有するので、有機ＥＬ表示装置など、電気光学素子を含む画素回路を備えた各種のアクティブマトリクス型の表示装置に利用することができる。

Ｌ１…有機ＥＬ素子
Ｔ１〜Ｔ４、Ｔ１１〜Ｔ１４、３１〜３７…トランジスタ
Ｃ１、２２、３８〜３９…コンデンサ
１〜５…有機ＥＬ表示装置
１０、１３、１５…表示部
１１、１６〜１８…画素回路
１２…表示パネル
１４…特性検出用トランジスタ
２１、３０…オペアンプ
２３…スイッチ
１００、２００、３００…表示制御回路
１０９、２０９、３０９…Ｖｒｅｆ制御部
１１０、２１０…走査線駆動回路
１２０、２２０、２２４、３２０、４２０、５２０…データ線駆動回路
１２３…電圧出力／電流測定回路
１３０…Ｖｒｅｆ生成回路
１４２…閾値電圧補正メモリ
２０８…点灯時間測定部
２２３…検出／補正出力回路
３２１…特性検出回路

Claims (18)

1. アクティブマトリクス型の表示装置であって、
   複数の走査線、複数のデータ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部と、
   前記走査線を駆動する走査線駆動回路と、
   前記データ線を駆動するデータ線駆動回路と、
   表示制御回路とを備え、
   前記画素回路は、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含み、
   前記データ線駆動回路は、電流検出時に、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与え、前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出し、
   前記表示制御回路は、前記基準電圧を制御し、
   前記表示部は、前記画素回路に前記基準電圧を供給する基準電圧線をさらに含み、
   前記データ線駆動回路は、電流検出時に、前記データ線に前記検出用電圧を与え、前記画素回路から前記データ線に流れた駆動電流を検出することを特徴とする、表示装置。
2. 前記駆動トランジスタの閾値電圧に応じたデータを前記画素回路ごとに記憶する記憶部をさらに備え、
   前記表示制御回路は、前記記憶部に記憶されたデータに基づき前記基準電圧を制御することを特徴とする、請求項１に記載の表示装置。
3. 前記表示制御回路は、前記記憶部に記憶されたデータに基づき前記駆動トランジスタの閾値電圧の統計値を求め、求めた統計値に基づき前記基準電圧を制御することを特徴とする、請求項２に記載の表示装置。
4. 前記記憶部は、前記駆動トランジスタの閾値電圧の統計値と前記基準電圧との差を示すデータを前記画素回路ごとに記憶することを特徴とする、請求項３に記載の表示装置。
5. 前記表示制御回路は、前記データ線駆動回路による検出結果に基づき、前記記憶部に記憶されたデータを更新することを特徴とする、請求項２に記載の表示装置。
6. 前記表示制御回路は、前記記憶部に記憶されたデータを用いて、前記駆動トランジスタの閾値電圧とゲインを補償する補正処理を映像データに対して行うことを特徴とする、請求項５に記載の表示装置。
7. 前記表示制御回路は、前記記憶部に記憶されたデータを用いて、前記駆動トランジスタの閾値電圧を補償する補正処理を映像データに対して行うことを特徴とする、請求項５に記載の表示装置。
8. 前記表示制御回路は、累積点灯時間を測定し、測定した累積点灯時間に基づき前記基準電圧を制御することを特徴とする、請求項１に記載の表示装置。
9. 前記表示部は特性検出用トランジスタをさらに含み、
   前記表示制御回路は、前記特性検出用トランジスタの特性に基づき前記基準電圧を制御することを特徴とする、請求項１に記載の表示装置。
10. 前記画素回路は、
    前記基準電圧線と前記駆動トランジスタの制御端子との間に設けられ、前記走査線に接続された制御端子を有する基準電圧印加トランジスタと、
    前記データ線と前記駆動トランジスタの第１導通端子との間に設けられ、前記走査線に接続された制御端子を有する入出力トランジスタと、
    前記駆動トランジスタの制御端子と第１導通端子との間に設けられた容量素子とをさらに含むことを特徴とする、請求項１に記載の表示装置。
11. 前記走査線は１以上のブロックに分割され、
    前記走査線駆動回路は、各ブロックについて、第１期間ではブロック内の全部または一部の走査線を一括して選択し、第２期間ではブロック内の全部の走査線を順に選択し、
    前記データ線駆動回路は、各ブロックについて、第１期間では前記画素回路の外部に出力された駆動電流を電圧に変換し、第２期間では映像データに応じた電圧と第１期間で求めた電圧とに基づく電圧を前記データ線に印加することを特徴とする、請求項１に記載の表示装置。
12. 前記駆動トランジスタは、半導体層が酸化物半導体で形成された薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
13. 前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項１２に記載の表示装置。
14. 前記酸化インジウムガリウム亜鉛が結晶性を有することを特徴とする、請求項１３に記載の表示装置。
15. アクティブマトリクス型の表示装置であって、
    複数の走査線、複数のデータ線、複数のモニタ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部と、
    前記走査線を駆動する走査線駆動回路と、
    前記データ線を駆動するデータ線駆動回路と、
    表示制御回路とを備え、
    前記画素回路は、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含み、
    前記データ線駆動回路は、電流検出時に、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与え、前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出し、
    前記表示制御回路は、前記基準電圧を制御し、
    前記データ線駆動回路は、電流検出時に、前記データ線に前記検出用電圧を与えると共に前記モニタ線に前記基準電圧を与え、前記画素回路から前記モニタ線に流れた駆動電流を検出することを特徴とする、表示装置。
16. 前記画素回路は、
    前記データ線と前記駆動トランジスタの制御端子との間に設けられ、前記走査線に接続された制御端子を有する入力トランジスタと、
    前記モニタ線と前記駆動トランジスタの第１導通端子との間に設けられ、前記走査線に接続された制御端子を有する出力トランジスタと、
    前記駆動トランジスタの制御端子と第１導通端子との間に設けられた容量素子とをさらに含むことを特徴とする、請求項１５に記載の表示装置。
17. 複数の走査線、複数のデータ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部を有するアクティブマトリクス型の表示装置の駆動電流検出方法であって、
    前記画素回路が、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含む場合に、
    前記走査線と前記データ線とを駆動することにより、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与えるステップと、
    前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出するステップと、
    前記基準電圧を制御するステップとを備え、
    前記表示部は、前記画素回路に前記基準電圧を供給する基準電圧線をさらに含み、
    前記電圧を与えるステップは、前記データ線に前記検出用電圧を与え、
    前記駆動電流を検出するステップは、前記画素回路から前記データ線に流れた駆動電流を検出することを特徴とする、表示装置の駆動電流検出方法。
18. 複数の走査線、複数のデータ線、複数のモニタ線、および、前記走査線と前記データ線の交点に対応して設けられた複数の画素回路を含む表示部を有するアクティブマトリクス型の表示装置の駆動電流検出方法であって、
    前記画素回路が、電気光学素子と、前記電気光学素子と直列に設けられた駆動トランジスタとを含む場合に、
    前記走査線と前記データ線とを駆動することにより、前記駆動トランジスタの制御端子と第１導通端子との間に検出用電圧と基準電圧とに応じた電圧を与えるステップと、
    前記駆動トランジスタを通過して前記画素回路の外部に出力された駆動電流を検出するステップと、
    前記基準電圧を制御するステップとを備え、
    前記電圧を与えるステップは、前記データ線に前記検出用電圧を与えると共に前記モニタ線に前記基準電圧を与え、
    前記駆動電流を検出するステップは、前記画素回路から前記モニタ線に流れた駆動電流を検出することを特徴とする、表示装置の駆動電流検出方法。
    

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