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JP2008152156A - 表示装置およびその製造方法 - Google Patents

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Abstract

【課題】パネルの歩留まりの向上を図ることができる表示装置およびその製造方法を提供する。
【解決手段】マトリクス状に配列された複数の画素回路１０１と、画素回路が接続される少なくとも一つの駆動配線ＷＳＬと、駆動配線ＷＳＬと交差するように配線され、画素回路が接続される信号線ＳＧＬと、を有し、信号線ＳＧＬは、複数本が併走するように配線されている。
【選択図】図１２

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路がマトリクス状に配列されたアクティブマトリクス型表示装置およびその製造方法に関するものである。
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
ところが、パネルの大型化、高精細化が進むとその分配線間ショートや層間ショートといった不良が多く現れる。
特に、信号線やゲートラインは層間、同層ショートが起きてしまうと線欠陥となってしまい低歩留まりの原因となる。
この問題は、パネルの大型化、高精細化が進むほど、影響が大きい。
本発明は、パネルの歩留まりの向上を図ることができる表示装置およびその製造方法を提供することにある。
本発明の第１の観点の表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路が接続される少なくとも一つの駆動配線と、上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、上記信号線は、複数本が併走するように配線されている。
好適には、上記信号線は、主信号線と予備信号線の２本が併走するように配線され、上記主信号線と予備信号線は、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置においてそれぞれ接続配線で接続されている。
好適には、接続すべき画素回路が不良である場合、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある。
好適には、上記信号線は、主信号線と予備信号線の２本が併走するように配線され、接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、かつ、上記第２の位置の主信号線と予備信号線を接続配線で接続し、上記第１の位置より処理領域外における上記予備信号線を切断し、上記第２の位置より処理領域外における予備信号線を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある。
好適には、上記信号線は、主信号線と予備信号線の２本が併走するように配線され、かつ、上記予備信号線は画素回路ごとに配線され、接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、かつ、上記第２の位置の主信号線と予備信号線を接続配線で接続して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある。
本発明の第２の観点は、マトリクス状に配列された複数の画素回路と、上記画素回路が接続される少なくとも一つの駆動配線と、上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、上記信号線は、複数本が併走するように配線されている表示装置の製造方法であって、上記信号線を、主信号線と予備信号線の２本が併走するように配線し、上記主信号線と予備信号線を、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置においてそれぞれ接続配線で接続し、接続すべき画素回路が不良である場合、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる。
本発明の第３の観点は、マトリクス状に配列された複数の画素回路と、上記画素回路が接続される少なくとも一つの駆動配線と、上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、上記信号線は、複数本が併走するように配線されている表示装置の製造方法であって、上記信号線を、主信号線と予備信号線の２本が併走するように配線し、接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、上記第２の位置の主信号線と予備信号線を接続配線で接続し、上記第１の位置より処理領域外における上記予備信号線を切断し、上記第２の位置より処理領域外における予備信号線を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる。
本発明の第４の観点は、マトリクス状に配列された複数の画素回路と、上記画素回路が接続される少なくとも一つの駆動配線と、上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、上記信号線は、複数本が併走するように配線されている表示装置の製造方法であって、上記信号線を、主信号線と予備信号線の２本が併走するように配線し、かつ、上記予備信号線を画素回路ごとに配線し、接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、上記第２の位置の主信号線と予備信号線を接続配線で接続して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる。
本発明によれば、パネルの歩留まりの向上を図ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図６は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
ところで、パネルの大型化、高精細化が進むとその分配線間ショートや層間ショートといった不良が多く現れる。
特に、信号線やゲートラインは層間、同層ショートが起きてしまうと線欠陥となってしまい低歩留まりの原因となる。
そこで、本実施形態においては、図６および図７においては図示していないが、パネルの歩留まりの向上を図るべく、信号線を本来の１本のみではなく複数本（本実施形態では２本）を、画素配列の各列ごとに併走させて配線させ、たとえば製造後に、信号線ＳＧＬと走査線（ゲートライン）ＷＳＬとがショートあるいはオープンして不良の画素回路が発生した場合に、２本の信号線を所望の箇所で接続し、かつ切断してその不良画素回路をバイパスするような対策を施している。
以下に、第１〜第３の対策例について説明する。
図９は、パネルの歩留まり向上を図るための第１の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。
図１０は、パネルの歩留まり向上を図るための第１の対策例を説明するための画素回路の簡略的な等価回路を示す図である。
本第１の対策例は、図９および図１０に示すように、信号線を複数本、本実施形態においては、本来の主信号線ＳＧＬＭと予備（サブ）信号線ＳＧＬＳの２本を併走させて配線させ、かつ、主信号線ＳＧＬＭと予備信号線ＳＧＬＳは、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１の位置Ｐ１および第２の位置Ｐ２で、接続配線ＣＮＬ１およびＣＮＴ２で、いわゆるハシゴ状につなげておく。
なお、図９および図１０の例においては、位置Ｐ２は電源ラインであるパワー信号線ＰＳＬと重ならない位置として選定されている。
図１１は、第１の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。
図１１の例は、画素回路１０１のＴＦＴ１１２のゲートが接続された走査線（ゲートライン）ＷＳＬと主信号線ＳＧＬＭとが位置Ｐ３でショートした場合である。
この場合、不良画素回路をバイパスさせるために、位置Ｐ１と位置Ｐ３との間おける主信号線ＳＧＬＭの所定箇所を切断し、位置Ｐ２と位置Ｐ３との間における主信号線ＳＧＬＭの所定箇所を切断し、位置Ｐ１と位置Ｐ２間の主信号線ＳＧＬＭを予備信号線ＳＧＬＳに代替させる。
換言すると、第１の対策例においては、ショート若しくはオープンを起こした部分を切断して線欠陥を点欠陥とするという方式がとられている。
図１２は、パネルの歩留まり向上を図るための第２の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。
図１３は、パネルの歩留まり向上を図るための第２の対策例を説明するための画素回路の簡略的な等価回路を示す図である。
本第２の対策例が上述した第１の対策例と異なる点は、図１２および図１３に示すように、信号線を複数本、本実施形態においては、本来の主信号線ＳＧＬＭと予備（サブ）信号線ＳＧＬＳの２本を併走させて配線させておくのみで、信号線の配線方向において、画素回路を挟んで所定の２箇所の位置Ｐ１，Ｐ２で、接続配線ＣＮＬ１およびＣＮＴ２で、いわゆるハシゴ状につなげておかない方式を採用している。
そして、不良画素回路がある場合には、主信号線ＳＧＬＭの切断処理と、位置Ｐ１と位置Ｐ２で接続配線ＣＮＬ１，ＣＮＬ２の接続処理を行う。
本来の主信号線ＳＧＬＭと予備（サブ）信号線ＳＧＬＳの２本を併走させて配線させておくのみとする理由について説明する。
図７の画素回路は、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路であるが、この２Ｔｒ＋１Ｃ画素回路では、前述したように、信号線は１ＨにＶｏｆｓという電位とＶｓｉｇという電位をとる必要がある。
それゆえ信号線の周波数は通常の倍となる。その状態で第１の対策例のように信号線を１画素内に複数ハシゴ状に接続してしまうと容量という点では大きくなり、低消費電力化という点で不利になる場合もあり得る。
そこで、本第２の対策例においては、本来の主信号線ＳＧＬＭと予備（サブ）信号線ＳＧＬＳの２本を併走させて配線させておくのみとしている。
図１４は、第２の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。
図１４の例も図１１の例と同様に、画素回路１０１のＴＦＴ１１２のゲートが接続された走査線（ゲートライン）ＷＳＬと主信号線ＳＧＬＭとが位置Ｐ３でショートした場合である。
この場合、不良画素回路をバイパスさせるために、位置Ｐ１と位置Ｐ３との間おける主信号線ＳＧＬＭの所定箇所を切断し、位置Ｐ２と位置Ｐ３との間における主信号線ＳＧＬＭの所定箇所を切断し、位置Ｐ１の主信号線ＳＧＬＭと予備信号線ＳＧＬＳをメタルＣＶＤ法等により接続配線ＣＮＬ１１で接続し、かつ、位置Ｐ２の主信号線ＳＧＬＭと予備信号線ＳＧＬＳをＣＶＤ法等により接続配線ＣＮＬ１２で接続し、そして、位置Ｐ１より処理領域外における予備信号線ＳＧＬＳを切断し、位置Ｐ２より処理領域外における予備信号線ＳＧＬＳを切断して、位置Ｐ１と位置Ｐ２間の主信号線ＳＧＬＭを予備信号線ＳＧＬＳに代替させる。
本第２の対策例によれば、パネルの歩留まり向上させることができることはもとより、信号線の容量を小さく抑えることが可能となり、ドライバの低消費電力化が可能となる。
図１５は、パネルの歩留まり向上を図るための第３の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。
図１６は、パネルの歩留まり向上を図るための第３の対策例を説明するための画素回路の簡略的な等価回路を示す図である。
本第３の対策例が上述した第２の対策例と異なる点は、図１５および図１６に示すように、信号線を複数本、本実施形態においては、本来の主信号線ＳＧＬＭと予備（サブ）信号線ＳＧＬＳの２本を併走させて配線させておくが、予備信号線ＳＧＬは配線方向において、１画素単位としたことにある。
図１７は、第３の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。
図１７の例も図１１および図１４の例と同様に、画素回路１０１のＴＦＴ１１２のゲートが接続された走査線（ゲートライン）ＷＳＬと主信号線ＳＧＬＭとが位置Ｐ３でショートした場合である。
この場合、不良画素回路をバイパスさせるために、位置Ｐ１と位置Ｐ３との間おける主信号線ＳＧＬＭの所定箇所を切断し、位置Ｐ２と位置Ｐ３との間における主信号線ＳＧＬＭの所定箇所を切断し、予備信号線ＳＧＬＳＳの一端位置Ｐ１の主信号線ＳＧＬＭと予備信号線ＳＧＬＳをメタルＣＶＤ法等により接続配線ＣＮＬ１１で接続し、かつ、予備信号線ＳＧＬＳＳの他端位置Ｐ２の主信号線ＳＧＬＭと予備信号線ＳＧＬＳをＣＶＤ法等により接続配線ＣＮＬ１２で接続して、位置Ｐ１と位置Ｐ２間の主信号線ＳＧＬＭを予備信号線ＳＧＬＳに代替させる。
本第３の対策例によれば、予備信号線を切断する必要がないため、リペアの処理時間の短縮が可能となり、ドライバの低消費電力化、低コスト化、高歩留まり化のみならずタクトタイムの減少に起因する低コスト化を実現することが可能であるという利点がある。
また、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルス（ゲートパルス）を印加している配線である走査線ＷＳＬの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および／または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
図１８は、画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
第１の対策例においては、各画素回路１０１のスイッチングトランジスタであるＴＦＴ１１２のゲートＧＴが接続される走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される信号線ＳＧＬを、走査線ＷＳＬおよび電源ラインＰＳＬより下層（図示しない基板側の層）として形成している。
そして、上層にある走査線ＷＳＬと、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造としている。
さらに、本第１の対策例においては、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。
なお、各画素回路のＴＦＴ１１２は、いわゆるボトムゲート型であり、そのゲート電極（制御端子）は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線ＷＳＬに接続されている。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
以上のように、この対策例においては、走査線（ゲートライン）ＷＳＬを低抵抗な電源配線と同一の層と信号線と同一の層１１５の２段配線でレイアウトすることを特徴としている。
このような特徴を有する対策例によれば、走査線（ゲートライン）ＷＳＬの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線ＳＧＬを形成する配線層も低抵抗金属で形成されることから、２段配線とすることにより、走査線ＷＳＬの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのＴＦＴ１１２のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ１０３のゲートパルス（制御信号）ＧＰの走査線ＷＳＬへの出力端側と、この出力端から離れた位置のゲートパルスＧＰのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。 そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
図１９は、図１８の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
図１９に示すように、走査線(ゲートライン)ＷＳＬの層の積層方向に重なる位置に容量（キャパシタ）や信号線を配置した構成をとることで、走査線ＷＳＬの寄生容量を増加させる傾向にある。
これに対して、本対策例のように、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置し、走査線ＷＳＬ下には信号線ＳＧＬのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
図２０は、画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
本対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化している。
前述したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
たとえば、上層の電源用配線層１２２上に平坦化膜１２３が形成され、平坦化膜１２３にコンタクト１２４が形成され、電源用配線層１２２は、平坦化膜１２３上に形成されたアノード電極１２５とコンタクト１２４を介して接続される。
本対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図２１（Ａ）〜（Ｅ）、および図２２〜図２９に関連付けて説明する。
なお、図２１（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図２１（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図２１（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図２１（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図２１（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
まず、ＥＬ発光素子１１３の発光状態時は、図２１（Ｂ）および図２２に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
次に、非発光期間において、図２１（Ｂ）および図２３示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図２１（Ｅ）に示すように、Ｖｓｓに充電される。
さらに、図２１（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図２４に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図２５に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図２５に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２６に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
しきい値キャンセル動作終了後、図２１（Ａ），（Ｃ）、および図２７に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図２１（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２８に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
最後に、図２１（Ａ）〜（Ｃ）、および図２９に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ'をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
このように駆動される画素回路においては、前述したような第１〜第３の対策例に係る構成を有することから、パネルの歩留まり向上を図ることができ、また、信号線の容量を小さく抑えることが可能となり、ドライバの低消費電力化が可能となる。
また、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
以上、本第１の実施形態においては、図７の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的なパネルの歩留まり向上を図ることができる対策として第１〜第３の対策例について説明した。
ただし、第１〜第３の対策例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、５個のトランジスタと１個のキャパシタの５Ｔｒ＋１Ｃ画素回路を有する表示装置の構成例について第２の実施形態として説明する。
図３０は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図３１は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置２００は、図３０および図３１に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
本実施形態に係る画素回路２０１は、図３０および図３１に示すように、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
ＴＦＴ２１１により第１のスイッチトランジスタが形成され、ＴＦＴ２１３により第２のスイッチトランジスタが形成され、ＴＦＴ２１５により第３のスイッチトランジスタが形成され、ＴＦＴ２１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
画素回路２０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがＴＦＴ２１１のドレインに接続され、ＴＦＴ２１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２１３のドレインが第１のノード２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３に介して固定電位に接続し、また、ＴＦＴ２１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
そして、本第２の実施形態においては、第１の実施形態として説明した画質改善のための第１〜第１１の対策が、走査線ＷＳＬ、駆動線ＤＳＬ、オートゼロ線ＡＺＬ１，ＡＺＬ２のうちの少なくとも走査線ＷＳＬおよび駆動線ＤＳＬのいずれか、または２つ以上、あるいは全部に対して施される。
所望の対策を施すことにより、パネル全体で駆動信号(パルス)の配線抵抗や配線容量による遅延に起因するシェーディング、スジムラ等の対策が行われ、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
次に、上記構成の動作を、画素回路の動作を中心に、図３２（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図３２（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図３２（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図３２（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図３２（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図３２（Ｅ）は第２のノードＮＤ１１２の電位を、図３２（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。
ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ２１３がオンし、このとき、ＴＦＴ２１３を介して電流が流れ、ＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子２１６は非発光となる。
この場合、ＴＦＴ２１４がオンしてもキャパシタＣ２１１に保持されている電圧、すなわち、ＴＦＴ２１２のゲート電圧は変わらない。
次に、ＥＬ発光素子２１７の非発光期間において、図３２（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２１３がオフし、ＴＦＴ２１５、ＴＦＴ２１２がオンすることにより、ＴＦＴ２１２，ＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ２１２がオンし、そして、ＴＦＴ２１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ２１４がオフしており、ＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ＴＦＴ２１２は一定電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ２１１の電位も変化する。しかしながら、ＴＦＴ２１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子２１６に流れる電流は変化しない。よって、ＥＬ発光素子２１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１６の輝度が変化することはない。
このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
一般的な有機ＥＬ表示装置の構成を示すブロック図である。 図１の画素回路の一構成例を示す回路図である。 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。 本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第１の第実施形態に係る画素回路の具体的な構成を示す回路図である。 図７の画素回路の基本的な動作を示すタイミングチャートである。 パネルの歩留まり向上を図るための第１の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。 パネルの歩留まり向上を図るための第１の対策例を説明するための画素回路の簡略的な等価回路を示す図である。 第１の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。 パネルの歩留まり向上を図るための第２の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。 パネルの歩留まり向上を図るための第２の対策例を説明するための画素回路の簡略的な等価回路を示す図である。 第２の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。 パネルの歩留まり向上を図るための第２の対策例を説明するための図であって、画素回路の要部の簡略的な平面図である。 パネルの歩留まり向上を図るための第２の対策例を説明するための画素回路の簡略的な等価回路を示す図である。 第２の対策例における不良画素回路をバイパスする対処方法（製造方法）を説明するための図である。 画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。 図１８の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。 画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 図７の画素回路の具体的な動作を示すタイミングチャートである。 図７の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。 図７の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。 図７の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。 図７の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。 図７の画素回路の動作を説明するための図であって、発光状態を示す図である。 本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。 本第２の第実施形態に係る画素回路の具体的な構成を示す回路図である。 図３１の画素回路の基本的な動作を示すタイミングチャートである。
符号の説明
１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、２００・・・表示装置、２０１・・・画素回路、２０２・・・画素アレイ部、２０３・・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・ドライブスキャナ（ＤＳＣＮ）、２０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、２０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、ＳＧＬ・・・信号タ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺＬ１，ＡＺＬ２・・・オートゼロ線、２１１・・・スイッチとしてのｐチャネルＴＦＴ、２１２…駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、２１３〜２１５・・・…スイッチとしてのｎチャネルＴＦＴ、ＮＤ２１１・・・第１のノード、ＮＤ１１２・・・第２のノード。

Claims (8)

  1. マトリクス状に配列された複数の画素回路と、
    上記画素回路が接続される少なくとも一つの駆動配線と、
    上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、
    上記信号線は、
    複数本が併走するように配線されている
    表示装置。
  2. 上記信号線は、
    主信号線と予備信号線の２本が併走するように配線され、
    上記主信号線と予備信号線は、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置においてそれぞれ接続配線で接続されている
    請求項１記載の表示装置。
  3. 接続すべき画素回路が不良である場合、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある
    請求項１記載の表示装置。
  4. 上記信号線は、
    主信号線と予備信号線の２本が併走するように配線され、
    接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、かつ、上記第２の位置の主信号線と予備信号線を接続配線で接続し、上記第１の位置より処理領域外における上記予備信号線を切断し、上記第２の位置より処理領域外における予備信号線を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある
    請求項１記載の表示装置。
  5. 上記信号線は、
    主信号線と予備信号線の２本が併走するように配線され、かつ、上記予備信号線は画素回路ごとに配線され、
    接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、かつ、上記第２の位置の主信号線と予備信号線を接続配線で接続して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させてある
    請求項１記載の表示装置。
  6. マトリクス状に配列された複数の画素回路と、
    上記画素回路が接続される少なくとも一つの駆動配線と、
    上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、
    上記信号線は、
    複数本が併走するように配線されている
    表示装置の製造方法であって、
    上記信号線を、主信号線と予備信号線の２本が併走するように配線し、
    上記主信号線と予備信号線を、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置においてそれぞれ接続配線で接続し、
    接続すべき画素回路が不良である場合、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、
    上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる
    表示装置の製造方法。
  7. マトリクス状に配列された複数の画素回路と、
    上記画素回路が接続される少なくとも一つの駆動配線と、
    上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、
    上記信号線は、
    複数本が併走するように配線されている
    表示装置の製造方法であって、
    上記信号線を、主信号線と予備信号線の２本が併走するように配線し、
    接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、
    上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、
    上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、
    上記第２の位置の主信号線と予備信号線を接続配線で接続し、
    上記第１の位置より処理領域外における上記予備信号線を切断し、
    上記第２の位置より処理領域外における予備信号線を切断して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる
    表示装置の製造方法
  8. マトリクス状に配列された複数の画素回路と、
    上記画素回路が接続される少なくとも一つの駆動配線と、
    上記駆動配線と交差するように配線され、上記画素回路が接続される信号線と、を有し、
    上記信号線は、
    複数本が併走するように配線されている
    表示装置の製造方法であって、
    上記信号線を、主信号線と予備信号線の２本が併走するように配線し、かつ、上記予備信号線を画素回路ごとに配線し、
    接続すべき画素回路が不良である場合、信号線の配線方向において、画素回路を挟んで所定の２箇所の第１および第２の位置のうち、上記第１の位置と不良位置との間おける主信号線の所定箇所を切断し、
    上記第２の位置と上記不良位置との間における主信号線の所定箇所を切断し、
    上記第１の位置における上記主信号線と上記予備信号線を接続配線で接続し、
    上記第２の位置の主信号線と予備信号線を接続配線で接続して、上記第１の位置と上記第２の位置間の主信号線を予備信号線に代替させる
    表示装置の製造方法。
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