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JP7560335B2 - インタフェース回路、ソースドライバ及び表示装置 - Google Patents

インタフェース回路、ソースドライバ及び表示装置 Download PDF

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Description

本発明は、インタフェース回路、ソースドライバ及び表示装置に関する。
液晶表示装置では、タイミングコントローラ等の表示制御装置から液晶パネルを駆動するソースドライバへと映像信号が伝送される。例えば、映像信号の伝送方式として、ｍｉｎｉ－ＬＶＤＳ（mini-Low Voltage Differential Signaling）方式が用いられている。ｍｉｎｉ－ＬＶＤＳ方式は、映像信号を差動信号として伝送する差動信号方式の１種であり、１ペア（２本１組）の信号配線で８ｂｉｔの映像信号まで伝送することが可能となっている。
ところで、液晶表示装置には、ソースドライバ等に発生した異常を検出するため、異常検出回路が設けられている。例えば、温度異常、電圧値の異常、極性反転の異常等の様々な異常を検出するため、ソースドライバには複数の異常検出回路が設けられる場合がある。これらの複数の異常検出回路による検出結果を出力するため、異常検出回路の各々を異なるタイミングで選択し、選択した回路の検出結果を時分割で出力することが行われる。その際、ソースドライバ内のインタフェース回路は、タイミングコントローラ等の表示制御装置から選択信号の供給を受け、これに応じて異常検出回路の選択を行う。このようなインタフェース回路として、例えば、各異常検出回路による異常状態の検出結果をｍｉｎｉ－ＬＶＤＳ方式の通信を用いて、ソースドライバからＴＣＯＮ（Timing Controller）に伝送することが可能なインタフェース回路が提案されている（例えば、特許文献１）。
かかるインタフェース回路には、例えばＴＣＯＮから供給されたクロック信号及び複数の入力データ信号を取り込む入力データ制御回路と、表示データの区切りとなるＬＳ信号の供給を受けてデータ入力開始のタイミングを計るコントロール信号入力モード信号を生成するコントロールモード信号入力検知回路と、が設けられている。また、インタフェース回路には、複数のソースドライバをカスケード接続した際にソースドライバ間で入出力されるスタートパルス信号を伝送するための信号ラインが設けられている。そして、これらの回路とは別に、複数の異常検出回路と、ｍｉｎｉ－ＬＶＤＳインタフェースの差動入力信号のＮＡＮＤ出力を選択信号とし、複数の異常検出回路の検出結果を選択的に出力する異常検出セレクト回路と、が設けられている。異常検出セレクト回路の出力は、ＦＤ－ＯＵＴ信号としてオープンドレイン端子構成となっており、チップの外側で電源によりプルアップされている。
例えば、コントロール信号入力モードでは、Ｈレベルのコントロールモード信号が供給され、複数の異常検出回路の検出結果がＦＤ＿ＯＵＴ信号として順次出力される。また、ＴＣＯＮからの入力データ信号が全てＨレベルなるとＬレベルのＦＤ＿ＯＵＴ信号を出力するように制御することにより、ＦＤ＿ＯＵＴ端子の断線（すなわち、オープン不良）が起きていないかを検知することができる。
特開２０１８－５４８３０号公報
しかしながら、上記のような構成のインタフェース回路では、複数のソースドライバがカスケード接続されているような場合に、オープン不良を検知することができないという問題があった。例えば、互いにカスケード接続された第１～第３のドライバのうち、第１のドライバ及び第２のドライバが正常に動作し、第３のドライバのみが断線（オープン）となっていた場合、ＦＤ＿ＯＵＴ端子のオープン不良を検出するために入力データ信号を全てＨレベルにすると、第１のドライバ及び第２のドライバがＬレベルの信号を出力するため、ＴＣＯＮ側はＬレベルの信号を検知し、断線が生じていないと判断してしまう。したがって、複数のソースドライバのうちの１つにオープン不良が生じていたとしても、ＴＣＯＮ側がこれを検知することができないという問題があった。
上記課題を解決するため、本発明は、複数のソースドライバがカスケード接続されている場合にも、ソースドライバの信号出力端子のオープン不良を検知することが可能なインタフェース回路を提供することを目的とする。
本発明に係るインタフェース回路は、表示デバイスを駆動する１のソースドライバに設けられ、各々が画素データ片の系列からなる複数のデータ信号の入力を受け、前記複数のデータ信号を前記１のソースドライバに設けられたデータラッチ部に供給するインタフェース回路であって、クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記データラッチ部に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、前記データラッチ部への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記データラッチ部への前記複数のデータ信号の供給を制御するとともに、前記第１のスタートパルス信号を遅延させた信号である第２のスタートパルス信号を前記１のソースドライバに接続された他のソースドライバに出力するデータ制御回路と、前記１のソースドライバに発生した異常を検出する複数の異常検出回路と、前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、前記第２のスタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記第２のスタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、を有し、前記セレクタは、前記タイミング信号の信号レベルが前記非入力期間に対応する信号レベルである場合には前記検出結果信号を出力し、前記タイミング信号の信号レベルが前記データ入力期間に対応する信号レベルである場合には前記第２のスタートパルス信号を出力することを特徴とする。
本発明に係るソースドライバは、各々が画素データ片の系列からなる複数のデータ信号に基づいて表示デバイスを駆動するソースドライバであって、クロック信号及び前記複数のデータ信号を受信し、前記クロック信号のクロックタイミングに応じて前記複数のデータ信号を出力するインタフェース回路と、前記インタフェース回路から出力された前記複数のデータ信号を取り込み、前記表示デバイスの走査線方向の画素列に対応する複数の画素データ片毎に出力するラッチ回路と、前記ラッチ回路から出力された前記複数の画素データ片に基づいて複数の階調電圧を生成する階調電圧生成部と、前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記表示デバイスの駆動信号として出力する出力部と、を含み、前記インタフェース回路は、前記クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記ラッチ回路に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、前記ラッチ回路への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記ラッチ回路への前記複数のデータ信号の供給を制御するとともに、前記第１のスタートパルス信号を遅延させた信号である第２のスタートパルス信号を前記ソースドライバに接続された他のソースドライバに出力するデータ制御回路と、前記ソースドライバに発生した異常を検出する複数の異常検出回路と、前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、前記第２のスタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記第２のスタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、を有し、前記セレクタは、前記タイミング信号の信号レベルが前記非入力期間に対応する信号レベルである場合には前記検出結果信号を出力し、前記タイミング信号の信号レベルが前記データ入力期間に対応する信号レベルである場合には前記第２のスタートパルス信号を出力することを特徴とする。
本発明に係る表示装置は、複数本のデータ線及び複数本の走査線と、前記複数本のデータ線及び複数本の走査線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示デバイスと、クロック信号と、各々が画素データ片の系列からなる複数のデータ信号と、前記画素データ片の取り込み開始を示すスタートパルス信号と、を出力する表示制御部と、前記走査線の伸長方向にそって複数配置され、各々が前記複数のデータ信号に基づいて前記表示デバイスを駆動する複数のソースドライバと、を有する表示装置であって、前記複数のソースドライバの各々は、クロック信号及び前記複数のデータ信号を受信し、前記クロック信号のクロックタイミングに応じて前記複数のデータ信号を出力するインタフェース回路と、前記インタフェース回路から出力された前記複数のデータ信号を取り込み、前記表示デバイスの走査線方向の画素列に対応する複数の画素データ片毎に出力するラッチ回路と、前記ラッチ回路から出力された前記複数の画素データ片に基づいて複数の階調電圧を生成する階調電圧生成部と、前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記表示デバイスの駆動信号として出力する出力部と、を含み、前記インタフェース回路は、前記クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記ラッチ回路に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、前記ラッチ回路への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記ラッチ回路への前記複数のデータ信号の供給を制御するとともに、前記スタートパルス信号を遅延させた信号を前記ソースドライバに接続された他のソースドライバに出力するデータ制御回路と、前記ソースドライバに発生した異常を検出する複数の異常検出回路と、前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、前記スタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記スタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、を有し、前記表示制御部は、前記複数のソースドライバの各々の前記信号出力部から出力された出力信号の信号レベルに基づいて、前記出力信号の信号レベルが所定レベルになった回数と前記複数のソースドライバの個数とを比較し、比較結果に基づいて前記複数のソースドライバのいずれかにおいて前記信号出力部の不良が発生しているか否かを判定するすることを特徴とする。
本発明に係るインタフェース回路によれば、複数のソースドライバがカスケード接続されている場合にも、信号出力端子のオープン不良が生じているか否かを検知することが可能となる。
本発明に係る表示装置１００の構成を示すブロック図である。 ソースドライバ１３の内部構成を示すブロック図である。 本実施例のインタフェース回路１４の構成を示すブロック図である。 複数のソースドライバ及び表示制御部の接続関係を示すブロック図である。 異常検出結果の出力動作を示すタイムチャートである。 オープン不良の検出に関する各信号の変化を示すタイムチャートである。 オープン不良が発生した場合の信号変化を示すタイムチャートである。 表示制御部に設けられるオープン不良検出回路の構成を示すブロック図である。 比較例のインタフェース回路の構成を示すブロック図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本発明に係るインタフェース回路を含む表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示制御部１１、ゲートドライバ１２Ａ、１２Ｂ、ソースドライバ１３－１～１３－ｐ、及び表示デバイス２０を有する。
表示制御部１１は、例えばタイミングコントローラ（ＴＣＯＮ）等から構成され、ソースドライバ１３－１～１３－ｐに映像データ信号ＶＤ、クロック信号ＣＬＫ及びライン開始信号ＬＳを供給することにより、液晶表示パネルにおける画像の表示タイミングを制御する表示制御装置である。表示制御部１１は、例えばｍｉｎｉ－ＬＶＤＳ（mini-Low Voltage Differential Signaling）等の差動信号方式により、映像データ信号ＶＤの伝送を行う。
表示制御部１１は、入力映像信号ＶＳに基づき各画素の輝度レベルを例えば６ビットの輝度階調で表す画素データ片ＰＤの系列を生成し、この画素データ片ＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。以下の説明では、映像データ信号ＶＤが、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２からなる例について説明する。なお、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２は、クロック信号ＣＬＫのクロック周期に応じて信号レベルが論理レベル１及び論理レベル０の間でレベル変化する信号であり、ｍｉｎｉ－ＬＶＤＳ方式によって伝送される差動信号である。以下の説明では、論理レベル１のことをＨレベル（ハイレベル）、論理レベル０のことをＬレベル（ローレベル）と称する。
また、表示制御部１１は、クロック信号ＣＬＫと、各水平走査ラインに対応したｎ個の画素データ片ＰＤの系列の区切りとなる位置（例えば先頭位置）を示すライン開始信号ＬＳと、をソースドライバ１３－１～１３－ｐに供給する。更に、表示制御部１１は、入力映像信号ＶＳから水平同期信号ＨＳを検出し、ゲートドライバ１２Ａ及び１２Ｂに供給する。
表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬ（electro luminescence）パネル等からなる画像表示デバイスである。表示デバイス２０には、２次元画面の水平方向に伸張するｎ本（ｎは２以上の自然数）の水平走査ラインＧＬ１～Ｇｌｎと、２次元画面の垂直方向に伸張するｍ本（ｍは２以上の自然数）のソースラインＳＬ１～ＳＬｍとが形成されている。水平走査ライン及びソースラインの各交叉部の領域、には、画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍが設けられ、画素を担う表示セルが形成されている。
ゲートドライバ１２Ａ及び１２Ｂは、表示制御部１１から供給された水平同期信号ＨＳの同期タイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎをゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ１１～Ｐｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１３－１～１３－ｐから階調電圧信号Ｖｄ１～Ｖｄｍが供給されることにより、画素電極への階調電圧信号Ｖｄ１～Ｖｄｍの書き込みが行われる。
ソースドライバ１３－１～１３－ｐは、ソース線ＳＬ１～ＳＬｍを分割した所定数のソース線毎に設けられている。各ソースドライバが駆動するソース線の本数は、当該ソースドライバの出力ｃｈ数に対応している。例えば、ソースドライバ１個あたり９６０ｃｈの出力を有し、表示パネルが１画素列あたりソース線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のソースドライバでソース線が駆動される。ソースドライバ１４－１～１４－ｐの各々は、半導体ＩＣ（Integrated Circuit）チップに形成されている。
ソースドライバ１３－１～１３－ｐは、映像データ信号ＶＤ、ライン開始信号ＬＳ及びクロック信号ＣＬＫに基づいて階調電圧信号Ｖｄ１～Ｖｄｍを生成し、ソースラインＳＬ１～ＳＬｎに印加する。また、ソースドライバ１３－１～１３－ｐの各々は、自身の内部における異常を検出し、検出結果を示す異常検出信号ＥＲＲを生成して表示制御部１１に供給する機能を有する。
図２は、ソースドライバ１３－１～１３－ｐのうちの１つであるソースドライバ１３－１の内部構成を示すブロック図である。ソースドライバ１３－１は、ラッチ部１３１、階調電圧変換部１３２、出力部１３３、及びインタフェース回路１４を含む。なお、他のソースドライバ１３－２～１３－ｐも同様の構成を有する。
ラッチ部１３１は、表示制御部１１からインタフェース回路１４を介して供給された映像データ信号ＶＤに含まれる画素データ片ＰＤの系列を順次取り込む。ラッチ部１３１は、ラッチ開始信号ＬＳに応じてソースドライバ１３－１の出力ｃｈ数（すなわち、１水平走査ライン分の画素データ片をソースドライバの数に応じて分割した数）に相当する画素データ片ＰＤの取り込みが為される度に、ｋ個の画素データ片ＰＤを画素データＱ１～Ｑｋとして階調電圧変換部１３２に供給する。
階調電圧変換部１３２は、画素データＱ１～Ｑｋの各々を、その画素データＱによって表される輝度階調に対応した電圧値を有する正極性及び負極性の階調電圧Ａ１～Ａｋに変換する。
出力部１３３は、階調電圧Ａ１～Ａｋを夫々個別に利得１で増幅した電圧を生成し、画素駆動電圧Ｇ１～Ｇｋとして表示デバイス２０のソースラインＤ１～Ｄｋに夫々供給する。
インタフェース回路１４は、表示制御部１１から映像データ信号ＶＤ、クロック信号ＣＬＫ及びライン開始信号ＬＳの供給を受け、これらの信号に示されるタイミングで映像データ信号ＶＤをラッチ部１３１に供給する。また、インタフェース回路１４は、ソースドライバ１３における異常を検出し、検出結果を示す異常検出信号ＥＲＲを表示制御部１１に出力する。
図３は、インタフェース回路１４の構成を示すブロック図である。インタフェース回路１４は、データ制御ブロック１５及び異常検出ブロック１６から構成されている。
データ制御ブロック１５は、コントロール信号入力モード検知回路１５１及び入力データ制御回路１５２を有する。また、データ制御ブロック１５は入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４を有し、クロック信号ＣＬＫ及び入力データ信号ＬＶ０～ＬＶ２の入力を受ける。入力端子Ｔ１、Ｔ２、Ｔ３及びＴ４は、夫々データ信号ライン（図示せず）により表示制御部１１に接続されている。
入力端子Ｔ１に入力されたクロック信号ＣＬＫは、コントロール信号入力モード検知回路１５１及び入力データ制御回路１５２に供給される。入力端子Ｔ２に入力された入力データ信号ＬＶ０は、コントロール信号入力モード検知回路１５１、入力データ制御回路１５２及び異常検出ブロック１６の異常検出セレクト回路１６８に供給される。入力端子Ｔ３及びＴ４に入力された入力データ信号ＬＶ１及びＬＶ２は、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給される。
コントロール信号入力モード検知回路１５１は、表示制御部１１からライン開始信号ＬＳの供給を受けるとともに、入力端子Ｔ１及びＴ２を介してクロック信号ＣＬＫ及び入力データ信号ＬＶ０の供給を受ける。コントロール信号入力モード検知回路１５１は、ライン開始信号ＬＳ、クロック信号ＣＬＫ及び入力データ信号ＬＶ０に基づいて、ラッチ回路１３１への入力データＬＶ０、ＬＶ１及びＬＶ１の供給を行うデータ入力モードの期間（データ入力期間）と、ラッチ回路１３１への入力データＬＶ０、ＬＶ１及びＬＶ２の供給を行わず入力データ信号以外の制御信号（コントロール信号）の入力を行うコントロール信号入力モードの期間（データ非入力期間）とを検知する。例えば、コントロール信号入力モード検知回路１５１は、入力データ信号ＬＶ０の信号レベルが２クロック期間の間論理レベル１となり、続くクロック期間で論理レベル０となった場合（すなわち、Ｈ→Ｈ→Ｌへと３クロック期間に亘って変化した場合）に、コントロール信号入力モードからデータ入力モードに切り替わったことを検知する。
コントロール信号入力モード検知回路１５１は、コントロール信号入力モードであるか否かを信号レベルによって示すコントロールモード信号ＣＴＭを生成し、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給する。このコントロールモード信号ＣＴＭは、コントロール信号入力モードの期間とデータ入力モードの期間との切り替えのタイミングを信号レベルの変化によって示すタイミング信号としての性質を有する。
入力データ制御回路１５２は、データ入力モードの期間において、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２をラッチ回路１３１に供給する。
また、入力データ制御回路１５２は、カスケード接続された隣接する他のソースドライバ（すなわち、カスケード接続されたソースドライバ）のインタフェース回路内に設けられた入力データ制御回路に、信号ラインＬ１及びＬ２を介して接続されている。入力データ制御回路１５２は、信号ラインＬ１に接続された信号入力端子ＳＰＯＩと、信号ラインＬ２に接続された信号出力端子ＳＰＩＯと、を有する。入力データ制御回路１５２は、隣接する１のソースドライバ又は表示制御部１１から、信号ラインＬ１を介してスタートパルス信号ＳＰ（第１のスタートパルス信号）の供給を受ける。そして、入力データ制御回路１５２は、受信したスタートパルス信号ＳＰを遅延させたスタートパルス信号ＳＰ（第２のスタートパルス信号）を生成し、他のソースドライバ又は表示制御部１１に供給する。スタートパルス信号ＳＰは、データ入力の開始を示す信号であり、ソースドライバのカスケード接続時にｍｉｎｉ－ＬＶＤＳの画像データの入力のタイミングを各ソースドライバにおいて認識するために用いられる。
図４は、カスケード接続された複数のソースドライバと表示制御部１１との接続関係を模式的に示すブロック図である。ここでは、ソースドライバの個数が３個の場合（すなわち、図１のブロック図においてｐ＝３の場合）を例として示している。
表示制御部１１からソースドライバ１３－１、１３－２及び１３－３の各々に、ライン開始信号ＬＳ、クロック信号ＣＬＫ及び入力データ信号ＬＶ０～ＬＶ２がそれぞれ供給される。また、表示制御部１１から出力されたスタートパルス信号ＳＰは、ソースドライバ１３－３に供給され、ソースドライバ１３－２、ソースドライバ１３－１へと順次供給される。
また、ソースドライバ１３－１～１３－３の各々は、異常検出信号ＥＲＲを出力して表示制御部１１に供給するためのＦＤ＿ＯＵＴ端子を有する。
再び図３を参照すると、異常検出ブロック１６は、第１異常検出回路１６１、第２異常検出回路１６２、第３異常検出回路１６３、第４異常検出回路１６４、第５異常検出回路１６５、第６異常検出回路１６６及び第７異常検出回路１６７（以下、これらをまとめて第１～第７異常検出回路１６１～１６７と称する）と、異常検出セレクト回路１６８とを有する。
第１～第７異常検出回路１６１～１６７は、ソースドライバ１３内における温度異常、電圧異常、極性反転の異常等の異常状態を検出する。なお、第１～第７異常検出回路１６１～１６７は、夫々異なる種類の異常を検出する。第１～第７異常検出回路１６１～１６７は、各々の異常検出の結果を示す検出結果信号ＥＲ１～ＥＲ７を異常検出セレクト回路１６８に供給する。
異常検出セレクト回路１６８は、データ制御ブロック１５から供給されたコントロールモード信号ＣＴＭ、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２に基づいて第１～第７異常検出回路１６１～１６７のうちの１つを異なるクロックタイミングで選択し、選択した異常検出回路の検出結果信号を異常検出信号ＥＲＲとして出力する。
また、異常検出ブロック１６は、オープンドレイン端子を構成するトランジスタを含む信号出力部１７と、オープンドレイン端子の不良（以下、オープン不良と称する）を検知するための追加回路であるセレクタ１８と、を有する。
信号出力部１７は、第１導電型であるＮチャネル型のＭＯＳトランジスタからなるトランジスタＴＲ１と、トランジスタＴＲ１のドレイン端子に接続された信号出力ラインＬ３と、を含む。
トランジスタＴＲ１のソース端子は接地され、所定電位（すなわち、本実施例では接地電位）に接続されている。トランジスタＴＲ１のゲート端子は、セレクタ１８の出力部に接続されている。トランジスタＴＲ１のドレイン端子は、ＦＤ＿ＯＵＴ信号を出力する信号出力ラインＬ３に接続されている。すなわち、トランジスタＴＲ１のドレイン端子は、ＦＤ＿ＯＵＴ信号を出力するオープンドレイン端子（以下の説明では、ＦＤ＿ＯＵＴ端子とも称する）を構成している。
セレクタ１８は、異常検出セレクト回路１６８から出力された異常検出信号ＥＲＲ、及び入力データ制御回路１５２から出力されたスタートパルス信号ＳＰの入力を受け、これらの信号のうちの一方を選択的に切り替えて出力するセレクタである。セレクタ１８は、コントロール信号入力モード検知回路１５１からコントロールモード信号ＣＴＭの供給を受け、コントロールモード信号ＣＴＭの信号レベルに応じて出力信号の切り替えを行う。例えば、コントロールモード信号ＣＴＭの信号レベルがＨレベルである場合、セレクタ１８は、異常検出信号ＥＲＲを出力する。例えば、コントロールモード信号ＣＴＭの信号レベルがＬレベルである場合、セレクタ１８は、スタートパルス信号ＳＰを出力する。
セレクタ１８の出力信号は、トランジスタＴＲ１のゲート端子に供給される。これにより、セレクタ１８の出力信号がＨレベルである場合には、トランジスタＴＲ１がオン状態となり、接地電位レベル（すなわち、Ｌレベル）の信号がＦＤ＿ＯＵＴ端子から出力される。
次に、データ制御ブロック１５及び異常検出ブロック１６の動作について、図５及び図６のタイムチャートを参照して説明する。
まず、コントロール信号入力モードの期間において行われる異常検出動作について、図５のタイムチャートを参照して説明する。なお、コントロールモード信号ＣＴＭは、コントロール信号入力モードの期間においてＨレベル、データ入力モードの期間においてＬレベルの信号レベルを有する信号である。また、異常検出信号ＥＲＲは、異常が検出されない正常な状態ではＨレベル、異常が検出された場合にはＬレベルの信号レベルを有する信号である。
コントロール信号入力モード検知回路１５１は、ライン開始信号ＬＳが立ち上がるタイミングに合わせて信号レベルがＨレベルとなるコントロールモード信号ＣＴＭを生成し、入力データ制御回路１５２及び異常検出セレクト回路１６８に供給する。コントロールモード信号ＣＴＭがＨレベルの期間はコントロール信号入力モードの期間（すなわち、データ非入力期間）であるため、入力データ制御回路１５２はラッチ部１３１への入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の供給を行わない。一方、異常検出セレクト回路１６８は、当該期間において第１～第７異常検出回路１６１～１６７の選択及び検出結果の出力を行う。
入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の信号レベルがいずれもＬレベルの場合、異常検出セレクト回路１６８は第１～第７異常検出回路１６１～１６７をいずれも選択せず、Ｈレベルの異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０及びＬＶ２がＬレベル、入力データ信号ＬＶ１がＨレベルとなった場合、異常検出セレクト回路１６８は、第１異常検出回路１６１を選択する。異常検出セレクト回路１６８は、第１異常検出回路１６１から供給された検出結果信号ＥＲ１に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０及びＬＶ１がＬレベル、入力データ信号ＬＶ２がＨレベルとなった場合、異常検出セレクト回路１６８は、第２異常検出回路１６２を選択する。異常検出セレクト回路１６８は、第２異常検出回路１６２から供給された検出結果信号ＥＲ２に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０がＬレベル、入力データ信号ＬＶ１及びＬＶ２がＨレベルとなった場合、異常検出セレクト回路１６８は、第３異常検出回路１６３を選択する。異常検出セレクト回路１６８は、第３異常検出回路１６３から供給された検出結果信号ＥＲ３に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０がＨレベル、入力データ信号ＬＶ１及びＬＶ２がＬレベルとなった場合、異常検出セレクト回路１６８は、第４異常検出回路１６４を選択する。異常検出セレクト回路１６８は、第４異常検出回路１６４から供給された検出結果信号ＥＲ４に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０及びＬＶ１がＨレベル、入力データ信号ＬＶ２がＬレベルとなった場合、異常検出セレクト回路１６８は、第５異常検出回路１６５を選択する。異常検出セレクト回路１６８は、第５異常検出回路１６５から供給された検出結果信号ＥＲ５に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０及びＬＶ２がＨレベル、入力データ信号ＬＶ１がＬレベルとなった場合、異常検出セレクト回路１６８は、第６異常検出回路１６６を選択する。異常検出セレクト回路１６８は、第６異常検出回路１６６から供給された検出結果信号ＥＲ６に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
入力データ信号ＬＶ０、ＬＶ１及びＬＶ２がいずれもＨレベルとなった場合、異常検出セレクト回路１６８は、第７異常検出回路１６７を選択する。異常検出セレクト回路１６８は、第７異常検出回路１６７から供給された検出結果信号ＥＲ７に応じて、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有する異常検出信号ＥＲＲを出力する。
セレクタ１８は、Ｈレベルのコントロールモード信号の供給に応じて、異常検出信号ＥＲＲを出力する。これにより、異常検出信号ＥＲＲの信号レベルに応じてトランジスタＴＲ１がオン又はオフに制御され、異常が検出された場合にはＬレベル、検出されなかった場合にはＨレベルの信号レベルを有するＦＤ＿ＯＵＴ信号がＦＤ＿ＯＵＴ端子から出力される。
その後、入力データ信号ＬＶ０がＬレベルになると、入力データ信号ＬＶ０の３クロック期間に亘る信号レベルの変化がＨ→Ｈ→Ｌであることから、コントロール信号入力モード検知回路１５１は、コントロール信号入力モードからデータ入力モードに移行したことを検知し、コントロールモード信号ＣＴＭの信号レベルをＬレベルに変化させる。
Ｌレベルのコントロールモード信号ＣＴＭの供給を受け、異常検出セレクト回路１６８は、異常検出回路の選択を停止する。異常検出セレクト回路１６８は、信号レベルがＨレベルに固定された異常検出信号ＥＲＲを出力する。
入力データ制御回路１５２は、コントロールモード信号ＣＴＭの信号レベルがＬレベルに変化したことを受け、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２のラッチ回路１３１への供給を開始する。
次に、データ入力モードの期間において行われるオープン異常検知処理の処理動作について、図６のタイムチャートを参照して説明する。
コントロールモード信号ＣＴＭの信号レベルがＬレベルとなり、クロック信号ＣＬＫの立ち上がりで入力データ信号ＬＶ０の信号レベルがＨ→Ｈ→Ｌと変化したことを検知すると、ソースドライバ１３－１（図６のドライバ１）の入力データ制御回路１５２は、スタートパルス信号ＳＰを出力する。スタートパルス信号ＳＰは、所定期間に亘ってＨレベルとなる１パルスの信号である。スタートパルス信号ＳＰは、信号出力端子ＳＰＩＯから隣接する他のソースドライバに向けて出力されるとともに、セレクタ１８に供給される。
セレクタ１８は、Ｌレベルのコントロールモード信号ＣＴＭの供給を受けて出力信号の切り替えを行い、スタートパルス信号ＳＰを出力する。
トランジスタＴＲ１は、ゲート端子にスタートパルス信号ＳＰの印加を受け、スタートパルス信号ＳＰの信号レベルがＨレベルの期間においてオン状態となる。これにより、トランジスタＴＲ１のドレイン端子からＬレベルのＦＤ＿ＯＵＴ信号が出力される。
同様の動作が、ソースドライバ１３－１、１３－２及び１３－３の各々において順次行われる。すなわち、図６に示すように、スタートパルス信号ＳＰとは逆の論理で所定期間の間ＬレベルとなるＦＤ＿ＯＵＴ信号が各々のソースドライバについて順次出力され、表示制御部１１に供給される。
図７は、ソースドライバ１３－３（ドライバ３）にオープン不良があった場合のＦＤ＿ＯＵＴ信号の信号レベルを示すタイムチャートである。ソースドライバ１３－３にオープン不良があった場合、本来はソースドライバ１３－３からＬレベルのＦＤ＿ＯＵＴ信号が出力されるべき期間（図中に破線の円で示す部分）において、ＨレベルのＦＤ＿ＯＵＴ信号が出力される。
表示制御部１１は、ソースドライバ１３－１～１３－３の各々からＦＤ＿ＯＵＴ信号の供給を受け、ＦＤ＿ＯＵＴ信号のＬレベルの回数とソースドライバの数（例えば、本実施例では“３”）とを比較することにより、ソースドライバ１３－１～１３－３のいずれかにオープン不良があるか否かを判定する。
図８は、表示制御部１１の内部に設けられる不良検知回路１１０の構成例を示すブロック図である。不良検知回路１１０は、ＯＲゲート１１１、カウンタ１１２、比較部１１３、ディレイ回路１１４、及びＤフリップフロップ１１５から構成されている。
ＮＯＲゲート１１１は、ソースドライバ１３－１から出力されたＦＤ＿ＯＵＴ信号（以下、第１ＦＤ＿ＯＵＴ信号（１）と称する）、ソースドライバ１３－２から出力されたＦＤ＿ＯＵＴ信号（以下、第２ＦＤ＿ＯＵＴ信号（２）と称する）、及びソースドライバ１３－３から出力されたＦＤ＿ＯＵＴ信号（以下、第３ＦＤ＿ＯＵＴ信号（３）と称する）の入力を受け、これらの否定論理和からなる否定論理和信号ＮＲＳを出力する。第１ＦＤ＿ＯＵＴ信号（１）、第２ＦＤ＿ＯＵＴ信号（２）及び第３ＦＤ＿ＯＵＴ信号（３）のうちの少なくとも１つがＬレベルになった場合、Ｌレベルの否定論理和信号ＮＲＳが出力される。
カウンタ１１２は、否定論理和信号ＮＲＳのＬレベルをカウントするカウンタである。カウンタ１１２は、Ｌレベルの否定論理和信号ＮＲＳの供給に応じてカウントアップを行い、カウント値ＣＯＵＴを出力する。カウンタ１１２のリセット端子にはスタートパルス信号ＳＰが供給され、スタートパルス信号ＳＰの立ち上がりに応じてカウント値ＣＯＵＴがリセットされる。
比較部１１３は、カウント値ＣＯＵＴと、ソースドライバの数（本実施例では、３）とを比較し、一致した場合には“１”、不一致の場合には“０”を示す比較結果信号ＣＲＳを出力する。なお、ソースドライバの数についての情報は、例えば表示制御部１１内のメモリ（図示せず）に格納されており、当該メモリから読み出された情報が比較部１１３に供給される。
ディレイ回路１１４は、スタートパルス信号ＳＰを所定期間遅らせたディレイ信号ＤＳ信号を生成し、Ｄフリップフロップ１１５のクロック端子に供給する。
Ｄフリップフロップ１１５は、比較部１１３から出力された比較結果信号ＣＲＳの信号値をディレイ信号ＤＳに同期して読み込み、所定期間保持した後、不良判定信号ＪＳとして出力する。
不良判定信号ＪＳの信号レベルにより、ソースドライバ１３－１～１３－３のオープンドレイン端子がいずれも正常であるか、あるいは少なくとも１つにオープン不良があるかが判定される。例えば、ＦＤ＿ＯＵＴ信号のＬレベルの数とソースドライバの数とが一致していれば、いずれのソースドライバにもオープン不良が生じていない（すなわち、正常である）ことを示すＨレベルの不良判定信号ＪＳが出力される。一方、ＦＤ＿ＯＵＴ信号のＬレベルの数とソースドライバの数とが一致していない場合、いずれかのソースドライバにおいてオープン不良が生じている（すなわち、異常である）ことを示すＬレベルの不良判定信号ＪＳが出力される。
以上のように、本実施例のインタフェース回路１４では、オープンドレイン端子の不良がない場合、スタートパルス信号ＳＰの供給のタイミングに応じて、ＬレベルのＦＤ＿ＯＵＴ信号が出力され、表示制御部１１に供給される。表示制御部１１は、ソースドライバ１３－１～１３－３の各々からＦＤ＿ＯＵＴ信号を受信し、ＦＤ＿ＯＵＴ信号の信号レベルがＬレベルになった回数とソースドライバの数とを比較することにより、ソースドライバ１３－１～１３－３にオープン不良が生じているか否かを判定（すなわち、ソースドライバのいずれかにオープン不良が生じていること又はいずれのソースドライバにもオープン不良が生じていないことを検知）する。
したがって、本実施例に係るインタフェース回路１４によれば、カスケード接続された複数のソースドライバのうちのいずれかに信号出力端子のオープン不良が生じている場合に、それを検知することが可能となる。
図９は、本実施例のインタフェース回路１４とは異なり、セレクタ１８に相当する構成を有しない比較例のインタフェース回路２４の構成を示すブロック図である。本実施例のインタフェース回路１４とは異なり、比較例のインタフェース回路２４では、スタートパルス信号ＳＰの供給タイミングにかかわらず、異常検出セレクト回路１６８の出力に応じた電圧がトランジスタＴＲ１のゲート端子に印加される。
比較例のインタフェース回路２４では、入力データ信号ＬＶ０、ＬＶ１及びＬＶ２の信号レベルが全てＨレベルになった場合に、ＬレベルのＦＤ＿ＯＵＴ信号を出力するように構成することにより、ＦＤ＿ＯＵＴ端子のオープン不良を検知することができる。しかし、複数のソースドライバがカスケード接続されている場合、ソースドライバのうちの１つ（例えば、図４のソースドライバ１３－３）のＦＤ＿ＯＵＴ端子に断線が生じていたとしても、他のソースドライバ（例えば、図４のソースドライバ１３－１及び１３－２）がＬレベルのＦＤ＿ＯＵＴ信号を出力するため、表示制御部１１はいずれのソースドライバにもオープン不良が生じていないと判定してしまう。
これに対し、本実施例のインタフェース回路１４によれば、複数のソースドライバの各々が異なるタイミングでＦＤ＿ＯＵＴ信号を出力するため、表示制御部１１は、ＬレベルのＦＤ＿ＯＵＴ信号の数をカウントし、ソースドライバの数と比較することにより、ソースドライバ１３－１～１３－３のいずれかにオープン不良が生じていないかどうかを判定することができる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ソースドライバの数が３個である場合を例として説明したが、ソースドライバの個数はこれに限られない。
また、各信号の信号レベル（Ｈ及びＬ）の組み合わせは、適宜変更可能である。例えば、上記実施例では、オープン不良が生じていない場合にＬレベルのＦＤ＿ＯＵＴ信号を出力する構成について説明したが、信号レベルを反転させてＨレベルのＦＤ＿ＯＵＴ信号を出力する構成としてもよい。
１１ 表示制御部
１２ ゲートドライバ
１３ ソースドライバ
１４ インタフェース回路
１５ データ制御ブロック
１６ 異常検出ブロック
１７ 信号出力部
１８ セレクタ
２０ 表示デバイス
１００ 表示装置
１３１ ラッチ部
１３２ 階調電圧変換部
１３３ 出力部
１５１ コントロール信号入力モード検知回路
１５２ 入力データ制御回路
１６１～１６７ 異常検出回路
１６８ 異常検出セレクト回路

Claims (3)

  1. 表示デバイスを駆動する１のソースドライバに設けられ、各々が画素データ片の系列からなる複数のデータ信号の入力を受け、前記複数のデータ信号を前記１のソースドライバに設けられたデータラッチ部に供給するインタフェース回路であって、
    クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記データラッチ部に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、
    前記データラッチ部への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記データラッチ部への前記複数のデータ信号の供給を制御するとともに、前記第１のスタートパルス信号を遅延させた信号である第２のスタートパルス信号を前記１のソースドライバに接続された他のソースドライバに出力するデータ制御回路と、
    前記１のソースドライバに発生した異常を検出する複数の異常検出回路と、
    前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、
    前記第２のスタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記第２のスタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、
    ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、
    を有し、
    前記セレクタは、前記タイミング信号の信号レベルが前記非入力期間に対応する信号レベルである場合には前記検出結果信号を出力し、前記タイミング信号の信号レベルが前記データ入力期間に対応する信号レベルである場合には前記第２のスタートパルス信号を出力することを特徴とするインタフェース回路。
  2. 各々が画素データ片の系列からなる複数のデータ信号に基づいて表示デバイスを駆動するソースドライバであって、
    クロック信号及び前記複数のデータ信号を受信し、前記クロック信号のクロックタイミングに応じて前記複数のデータ信号を出力するインタフェース回路と、
    前記インタフェース回路から出力された前記複数のデータ信号を取り込み、前記表示デバイスの走査線方向の画素列に対応する複数の画素データ片毎に出力するラッチ回路と、
    前記ラッチ回路から出力された前記複数の画素データ片に基づいて複数の階調電圧を生成する階調電圧生成部と、
    前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記表示デバイスの駆動信号として出力する出力部と、
    を含み、
    前記インタフェース回路は、
    前記クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記ラッチ回路に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、
    前記ラッチ回路への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記ラッチ回路への前記複数のデータ信号の供給を制御するとともに、前記第１のスタートパルス信号を遅延させた信号である第２のスタートパルス信号を前記ソースドライバに接続された他のソースドライバに出力するデータ制御回路と、
    前記ソースドライバに発生した異常を検出する複数の異常検出回路と、
    前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、
    前記第２のスタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記第２のスタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、
    ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、
    を有し、
    前記セレクタは、前記タイミング信号の信号レベルが前記非入力期間に対応する信号レベルである場合には前記検出結果信号を出力し、前記タイミング信号の信号レベルが前記データ入力期間に対応する信号レベルである場合には前記第２のスタートパルス信号を出力することを特徴とするソースドライバ。
  3. 複数本のデータ線及び複数本の走査線と、前記複数本のデータ線及び複数本の走査線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示デバイスと、
    クロック信号と、各々が画素データ片の系列からなる複数のデータ信号と、前記画素データ片の取り込み開始を示すスタートパルス信号と、を出力する表示制御部と、
    前記走査線の伸長方向にそって複数配置され、各々が前記複数のデータ信号に基づいて前記表示デバイスを駆動する複数のソースドライバと、
    を有する表示装置であって、
    前記複数のソースドライバの各々は、
    クロック信号及び前記複数のデータ信号を受信し、前記クロック信号のクロックタイミングに応じて前記複数のデータ信号を出力するインタフェース回路と、
    前記インタフェース回路から出力された前記複数のデータ信号を取り込み、前記表示デバイスの走査線方向の画素列に対応する複数の画素データ片毎に出力するラッチ回路と、
    前記ラッチ回路から出力された前記複数の画素データ片に基づいて複数の階調電圧を生成する階調電圧生成部と、
    前記複数の階調電圧のうちから前記画素データ片にて示される輝度レベルに対応した１の階調電圧を選択し、前記１の階調電圧を有する信号を前記表示デバイスの駆動信号として出力する出力部と、
    を含み、
    前記インタフェース回路は、
    前記クロック信号の入力を受け、前記複数のデータ信号のうちの少なくとも１つと前記クロック信号とに基づいて、前記ラッチ回路に前記複数のデータ信号の供給を行うデータ入力期間と前記複数のデータ信号の供給を停止する非入力期間との切り替えのタイミングを示すタイミング信号を生成するタイミング信号生成回路と、
    前記ラッチ回路への前記複数のデータ信号のデータ入力の開始を示す第１のスタートパルス信号の入力を受け、前記タイミング信号及び前記第１のスタートパルス信号に基づいて前記ラッチ回路への前記複数のデータ信号の供給を制御するとともに、前記スタートパルス信号を遅延させた信号を前記ソースドライバに接続された他のソースドライバに出力するデータ制御回路と、
    前記ソースドライバに発生した異常を検出する複数の異常検出回路と、
    前記非入力期間において、前記複数のデータ信号に基づいて前記複数の異常検出回路のうちの１つを選択し、選択した前記異常検出回路の検出結果を示す検出結果信号を、前記タイミング信号及び前記クロック信号に応じたタイミングで出力する検出結果選択回路と、
    前記スタートパルス信号及び前記検出結果信号の入力を受け、前記タイミング信号に基づいて、前記スタートパルス信号及び前記検出結果選択回路の出力のうちのいずれか一方を選択的に出力するセレクタと、
    ゲート端子が前記セレクタの出力部に接続され且つソース端子が所定電位に接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン端子に接続された信号出力ラインと、を含む信号出力部と、
    を有し、
    前記表示制御部は、前記複数のソースドライバの各々の前記信号出力部から出力された出力信号の信号レベルに基づいて、前記出力信号の信号レベルが所定レベルになった回数と前記複数のソースドライバの個数とを比較し、比較結果に基づいて前記複数のソースドライバのいずれかにおいて前記信号出力部の不良が発生しているか否かを判定することを特徴とする表示装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008152023A (ja) 2006-12-18 2008-07-03 Seiko Epson Corp 表示ドライバ、ブリッジ回路、電気光学装置及び電子機器
JP2011112970A (ja) 2009-11-27 2011-06-09 Sharp Corp ソースドライバ及び表示装置
JP2012163734A (ja) 2011-02-07 2012-08-30 Renesas Electronics Corp ソースドライバ及びそれを備えた表示装置
JP2018054830A (ja) 2016-09-28 2018-04-05 ラピスセミコンダクタ株式会社 インタフェース回路
WO2019208390A1 (ja) 2018-04-26 2019-10-31 ローム株式会社 半導体装置、ディスプレイ装置、車載ディスプレイシステム
US20200251036A1 (en) 2019-01-31 2020-08-06 Silicon Works Co., Ltd. Data processing device, data driving device and system for driving display device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576734B2 (en) * 2001-10-30 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Signal line driving circuit, light emitting device, and method for driving the same
US7742064B2 (en) * 2001-10-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd Signal line driver circuit, light emitting device and driving method thereof
TWI308314B (en) * 2005-12-02 2009-04-01 Chi Mei Optoelectronics Corp Liquid crystal display and driving method thereof
KR100719665B1 (ko) * 2006-03-14 2007-05-17 삼성에스디아이 주식회사 데이터 구동회로와 이를 이용한 유기 전계발광 표시장치
CN105144274B (zh) * 2013-04-23 2017-07-11 夏普株式会社 显示装置及其驱动电流检测方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008152023A (ja) 2006-12-18 2008-07-03 Seiko Epson Corp 表示ドライバ、ブリッジ回路、電気光学装置及び電子機器
JP2011112970A (ja) 2009-11-27 2011-06-09 Sharp Corp ソースドライバ及び表示装置
JP2012163734A (ja) 2011-02-07 2012-08-30 Renesas Electronics Corp ソースドライバ及びそれを備えた表示装置
JP2018054830A (ja) 2016-09-28 2018-04-05 ラピスセミコンダクタ株式会社 インタフェース回路
WO2019208390A1 (ja) 2018-04-26 2019-10-31 ローム株式会社 半導体装置、ディスプレイ装置、車載ディスプレイシステム
US20200251036A1 (en) 2019-01-31 2020-08-06 Silicon Works Co., Ltd. Data processing device, data driving device and system for driving display device

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