JP5387211B2 - 線形性改善回路、σδａ／ｄ変換器、および受信装置 - Google Patents

Description

本発明は、デジタルアナログ（Ｄ／Ａ）変換器の線形性改善回路、ΣΔＡ／Ｄ変換器、および受信装置に関するものである。本発明は、特に、ΣΔＡ／Ｄ変換器内部のフィードバックＤ／Ａ変換器やΣΔＤ／Ａ変換器などΣΔ変調を用いたＡ／Ｄ変換器、Ｄ／Ａ変換器に用いられる線形性改善回路に関するものである。

図１は、ΣΔＡ／Ｄ変換器の基本的な構成を示すブロック図である。

ΣΔＡ／Ｄ変換器１は、フィルタ部２と、１〜５ビット（bit）と分解能が低いＡ／Ｄ変換器３と、Ａ／Ｄ変換器と同じビット数のＤ／Ａ変換器４と、入力段の減算器５により構成される。
ΣΔＡ／Ｄ変換器１は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。

しかしながら、ΣΔＡ／Ｄ変換器１は、アナログ入力部に近い部分ほど、回路の非線形、ノイズを圧縮することができないため、フィルタ部２の入力回路とＤ／Ａ変換器４には高い線形性と低ノイズが求められる。
特に、Ｄ／Ａ変換器４の非線形性はノイズフロアを増加させる要因になるため、１ビット以外のＡ／Ｄ変換器を使用する場合は、Ｄ／Ａ変換器の線形性を確保することが重要になる。

マルチビット（Multi bit）Ｄ／Ａ変換器の線形性を改善する手法として非特許文献1に開示されたデータ加重平均化（Data Weighted Averaging（以下ＤＷＡ））という技術が知られている。

図２（Ａ）および（Ｂ）は、ＤＷＡを使用しない場合と使用した場合のＤ／Ａ変換器の動作例を示す図である。
図２（Ａ）および（Ｂ）は、７個の電流源Ｉ１〜Ｉ７で構成された３ビットのＤ／Ａ変換器を示している。
ＤＷＡを使用しない場合は、図２（Ａ）に示すように、ＤＡＣコード（Code）により常に左側（ＬＳＢ）から順番に電流源が使用される。
これに対して、ＤＷＡを使用した場合は、図２（Ｂ）に示すように、常に直前に使用された電流源とは別の電流源を使用する。
このＤＷＡを使用することにより、電流源のばらつき(非線形性)が原因で生じるノイズを帯域外の高域に移動させることができる。

図３は、一般的なＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。

線形性改善回路６は、入力側にＡ／Ｄ変換器７が配置され、出力側にＤ／Ａ変換器８が配置されている。
図３は、３ビットのＡ／Ｄ変換器７を利用した場合で、３ビットのＡ／Ｄ変換器７にはフラッシュ（Flash）型が使用され、その出力コードはサーモメータコード（Thermometer Code）となっている。

線形性改善回路６は、サーモメータコードをバイナリコード（Binary Code）に変換する変換回路６１、加算器６２、フリップフロップ回路６３，６４、サーモメータコードをビットシフトさせるシフタ回路６５により構成される。
線形性改善回路６において、シフタ回路６５によるビットシフト後のコードは、図４に示すように、常にコードが回転し、回転したコードでＤ／Ａ変換器８を動作させることで、図２（Ｂ）の動作を実現する。

図３の回路の構成例としては、たとえば特許文献１、非特許文献２，３に記載されている。

特開２００６−２６２４８８号公報（特許第４１９５０４０)

Linearity Enhancement of Multibit ΔΣA/D and D/A Converters Using Data Weighted Averaging, Rex T. Baird and Terri S. Fiez, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING VOL.42, NO.12, DECEMBER 1995 A 32-mW 320-MHz Continuous-Time Complex Delta-Sigma ADC for Multi-Mode Wireless-LAN Receivers, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.41, NO.2, FEBRUARY 2006 A Power Optimized Continuous-Time ΔΣADC for Audio Applications, IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.43,NO.2,FEBRUARY 2008

特許文献１に記載された構成では、ＤＷＡを実現するために全加算器を２つ用意し、縦続接続しているため、桁上げ(キャリー)信号パスのレイテンシが非常に大きくなり、高速動作を妨げる可能性がある。

非特許文献２，３に記載された構成も同様で高速化、低消費電力化を加算器が妨げる可能性がある。
加算器は一般にビット数が増えるほど桁上げの信号パスの遅延が大きくなり、高速動作を妨げ、さらに回路規模が大きくなることから消費電力を増加させる。
ΣΔＡ／Ｄ変換器は動作クロック周波数を増加させるほど、内部Ａ／Ｄ変換器（１〜５ビット）のビット数が大きいほど高分解能を得ることができる。
このため、バイナリコードで演算する加算器を必要としない、高速、低消費電力で動作するＤＷＡの構成が望まれていた。

本発明は、バイナリコードで演算する加算器が不要で、高速、低消費電力で動作することが可能なデジタルアナログ変換器の線形性改善回路、ΣΔＡ／Ｄ変換器、および受信装置を提供することにある。

本発明の第１の観点の線形性改善回路は、ｎビットのアナログデジタル（Ａ／Ｄ）変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトしてｎビットのデジタルアナログ（Ｄ／Ａ）変換器に出力する第２シフタ回路と、を有する。

本発明の第２の観点のΣΔＡ／Ｄ変換器は、供給されるアナログ信号をフィルタリングするフィルタ部と、上記フィルタ部の出力信号をデジタル信号に変換するｎビットのアナログデジタル（Ａ／Ｄ）変換器と、上記Ａ／Ｄ変換器のフィードバック系においてデジタル信号をアナログ信号に変換するｎビットのデジタルアナログ（Ｄ／Ａ）変換器と、上記フィードバック系において上記Ａ／Ｄ変換器の出力と上記Ｄ／Ａ変換器の入力との間に接続され、当該Ｄ／Ａ変換器の線形性を改善する線形性改善回路と、入力アナログ信号から上記Ｄ／Ａ変換器の出力信号を減算し、当該アナログ信号を上記フィルタ部に供給する減算器と、を有し、上記線形性改善回路は、上記Ａ／Ｄ変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトして上記Ｄ／Ａ変換器に出力する第２シフタ回路と、を含む。

本発明の第３の観点の受信装置は、受信信号を抽出するフロントエンド部と、上記フロントエンド部によるアナログ信号をデジタル信号に変換するΣΔアナログデジタル（Ａ／Ｄ）変換器と、上記ΣΔＡ／Ｄ変換器の出力デジタル信号に対して復調処理を行う復調部と、を有し、上記ΣΔＡ／Ｄ変換器は、供給されるアナログ信号をフィルタリングするフィルタ部と、上記フィルタ部の出力信号をデジタル信号に変換するｎビットのＡ／Ｄ変換器と、上記Ａ／Ｄ変換器のフィードバック系においてデジタル信号をアナログ信号に変換するｎビットのデジタルアナログ（Ｄ／Ａ）変換器と、上記フィードバック系において上記Ａ／Ｄ変換器の出力と上記Ｄ／Ａ変換器の入力との間に接続され、当該Ｄ／Ａ変換器の線形性を改善する線形性改善回路と、入力アナログ信号から上記Ｄ／Ａ変換器の出力信号を減算し、当該アナログ信号を上記フィルタ部に供給する減算器と、を有し、上記線形性改善回路は、上記Ａ／Ｄ変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトして上記Ｄ／Ａ変換器に出力する第２シフタ回路と、を含む。

本発明によれば、バイナリコードで演算する加算器が不要で、高速、低消費電力で動作することができる。

ΣΔＡ／Ｄ変換器の基本的な構成を示すブロック図である。 ＤＷＡを使用しない場合と使用した場合のＤ／Ａ変換器の動作例を示す図である。 一般的なＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。 サーモメータコードの変化状態の一例を示す図である。 本発明の第１の実施形態に係るＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。 本第１の実施形態に係る第１レジスタの出力と第１ロジック部の出力であるビットシフト量との対応関係を示す図である。 本第１の実施形態に係るシフタ回路の機能を説明するための図である。 本第１の実施形態に係る第１シフタ回路と第２レジスタ回路によるループ回路の動作例を説明するための図である。 本第１の実施形態に係る第２ロジック部の機能を説明するための図である。 本第１の実施形態に係る第２シフタ回路の機能を説明するための図である。 本第１の実施形態に係る線形性改善回路の動作を説明するための図である。 本発明の第２の実施形態に係るＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。 本第２の実施形態に係るシフタ回路の構成例を示す回路図である。 図１３のシフタ回路の機能を説明するための図である。 本第２の実施形態に係るＡ／Ｄ変換器（第１レジスタ）の出力と第１ロジック部の出力であるシフト信号との対応関係を示す図である。 第２の実施形態における第２レジスタを構成するフリップフロップ回路の初期状態時の設定例を示す図である。 本発明の第３の実施形態に係るΣΔＡ／Ｄ変換器の構成例を示すブロック図である。 本発明の第４の実施形態に係る受信装置の構成例を示すブロック図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（線形性改善回路の第１の構成例）
２．第２の実施形態（線形性改善回路の第２の構成例）
３．第３の実施形態（ΣΔＡ／Ｄ変換器の構成例）
４．第４の実施形態（受信装置の構成例）

＜１．第１の実施形態＞
図５は、本発明の第１の実施形態に係るＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。

本第１の実施形態に係る線形性改善回路１０は、入力側にｎビットのＡ／Ｄ変換器２０が配置され、出力側にｎビットのＤ／Ａ変換器３０が配置されている。
図５は、ｎビットのＡ／Ｄ変換器２０を利用した場合で、ｎビットのＡ／Ｄ変換器２０の出力は（２^ｎ−１）ビットのたとえばサーモメータコードである。たとえば、３ビットのＡ／Ｄ変換器の出力は７ビットである。
なお、サーモメータコードとは、ビット“１”の個数で値を表したコードである。

線形性改善回路１０は、第１レジスタ１１、第１シフト量生成部としての第１ロジック部１２、第１シフタ回路１３、第２レジスタ１４、第２シフト量生成部としての第２ロジック部１５、および第２シフタ回路１６を含んで構成されている。

第１レジスタ１１は、１クロック前（前回）のＡ／Ｄ変換器２０の（２^ｎ−１）ビットの出力コードを記憶する。

第１ロジック部１２は、第１シフト量生成部として機能する。
第１ロジック部１２は、第１レジスタ１１の記憶されたＡ／Ｄ変換器２０の出力コードを第１シフタ回路１３のビットシフト量ＢＳＦ（第１シフト量）に変換し、第１シフタ回路１３に出力する。

図６は、本第１の実施形態に係る第１レジスタの出力と第１ロジック部の出力であるビットシフト量との対応関係を示す図である。

図６は、３ビットＡ／Ｄ変換器の場合のデコード出力を示している。
ここでは、理解を容易にするため、Ａ／Ｄ変換器２０の出力をサーモメータコード、第１ロジック部１２の出力を１０進数に変換している例を示している。
図６の例では、第１ロジック部１２は、Ａ／Ｄ変換器２０の出力が最大出力のときのみビットシフト量ＢＳＦを「０」に設定し、それ以外はＡ／Ｄ変換器２０の出力値をそのままビットシフト量ＢＳＦに変換する。

第１シフタ回路１３は、２入力１出力であり、制御端子ＣＴＬに入力される第１ロジック部１２によるビットシフト量ＢＳＦに応じて、入力端子ｉｎに入力されるビット列をシフトする。
第１シフタ回路１３は、シフトしたビット列を出力端子ｏｕｔから第２レジスタ１４に出力する。
第１シフタ回路１３は、第２レジスタ１４の出力コード（格納コード）が入力端子ｉｎに入力される。

図７（Ａ）および（Ｂ）は、本第１の実施形態に係るシフタ回路の機能を説明するための図である。

なお、ここでは、第１シフタ回路１３の機能として説明するが、第２シフタ回路１６も同様の機能を有する。

図７（Ａ）の例では、第１シフタ回路１３は、制御端子ＣＴＬにビットシフト量ＢＳＦ３が与えられている。
第１シフタ回路１３は、入力端子ｉｎに供給されている「２'ｂ００００１１１」であるコードデータ（ビット列）を、ＭＳＢ側に３ビットシフトする。
その結果、第１シフタ回路１３の出力端子ｏｕｔから３ビットシフトされた「２'ｂ０１１１０００」のコードデータ（ビット列）が出力される。

図７（Ｂ）の例では、第１シフタ回路１３は、制御端子ＣＴＬにビットシフト量ＢＳＦ６が与えられている。
第１シフタ回路１３は、入力端子ｉｎに供給されている「２’ｂ００００１１１」であるコードデータ（ビット列）を、ＭＳＢ側に６ビットシフトする。この場合、ビットシフトによりＭＳＢより大きくなる場合は、ＬＳＢに循環する。
その結果、第１シフタ回路１３の出力端子ｏｕｔから６ビットシフトされた「２’ｂ１００００１１」のコードデータ（ビット列）が出力される。

第２レジスタ１４は、初期状態において、（２^ｎ−１）ビットのデータのうちいずれかの１ビットだけ“１”という状態にセットされる。
第２レジスタ１４は、記憶したコードデータを第１シフタ回路１３の入力端子ｉｎに供給する。
第２レジスタ１４は、第１シフタ回路１３でビットシフタされたコードデータを記憶し、記憶したコードデータを第１シフタ回路１３の入力端子ｉｎおよび第２ロジック部１５に供給する。

図８は、本第１の実施形態に係る第１シフタ回路と第２レジスタ回路によるループ回路の動作例を説明するための図である。

第１シフタ回路１３と第２レジスタ１４により構成されるループ回路は、第１ロジック部１２の出力であるビットシフト量ＢＳＦにより図８のように動作する。
上述したように、第２レジスタ１４は、動作開始時に初期状態としていずれかのビットだけ“１”という状態にセットされる。
図８の例では、３ビットＡ／Ｄ変換器、Ｄ／Ａ変換器の場合で、２^３−１＝７ビット必要になる。ここでは、「２'ｂ００００００１」を初期状態としている。
なお、どのビットが最初に“１”とセットされても同じ効果が得られる。
第１ロジック部１２から与えられるビットシフト量ＢＳＦに応じて、“１”にセットされるビットが移動する。なお、前回の状態を基準に“１”にセットさせるビットを移動させる必要がある。
このため、図８のようにループ構成になっている。
“１”にセットさせるビットの位置が第１シフタ回路１３のビットシフトによりＭＳＢよりも大きくなる場合は、ＬＳＢに循環する。

図８の例において、ビットシフト量ＢＳＦに応じて第２レジスタ１４の出力結果が得られる。
ビットシフト量ＢＳＦ０の場合、第１シフタ回路１３でビットシフトされないため、第２レジスタ１４の出力は初期状態の「２'ｂ００００００１」となる。
次に、ビットシフト量ＢＳＦ３になると、第１シフタ回路１３で３ビットシフトされ、第２レジスタ１４の出力は初期状態の「２'ｂ００００００１」から「２'ｂ０００１０００」となる。
次に、ビットシフト量ＢＳＦ５になると、第１シフタ回路１３で５ビットシフトされ、第２レジスタ１４の出力は前回の「２'ｂ０００１０００」から「２'ｂ０００００１０」となる。
次に、ビットシフト量ＢＳＦ４になると、第１シフタ回路１３で４ビットシフトされ、第２レジスタ１４の出力は前回の「２'ｂ０００００１０」から「２'ｂ０１０００００」となる。

このように、第２レジスタ１４の出力結果は、７ビットのデータうち“１”となっているビットは常に１つだけである。

第２ロジック部１５は、第２シフト量生成部として機能する。
第２ロジック部１５は、（２^ｎ−１）ビットの第２レジスタ１４の出力結果を、１０進数に変換し、変換データを第２シフタ回路１６のビットシフト量ＢＳＦＴ（第１シフト量）として生成する。
第２ロジック部１５は、生成したビットシフト量ＢＳＦＴを第２シフタ回路１６の制御端子ＣＴＬに供給する。

図９は、本第１の実施形態に係る第２ロジック部の機能を説明するための図である。

図９の例では、３ビットＡ／Ｄ変換器、Ｄ／Ａ変換器の場合である。
図９の例において、第２レジスタ１４の出力結果は７ビット存在するが、７ビットのうち“１”となっているビットは常に１つだけであるため、０〜６の値のみに変換することができる。

第２レジスタ１４の出力結果が「２'ｂ００００００１」である場合、第２ロジック部１５により出力される変換データは「０」となる。
第２レジスタ１４の出力結果が「２'ｂ０００００１０」である場合、第２ロジック部１５により出力される変換データは「１」となる。
第２レジスタ１４の出力結果が「２'ｂ００００１００」である場合、第２ロジック部１５により出力される変換データは「２」となる。
第２レジスタ１４の出力結果が「２'ｂ０００１０００」である場合、第２ロジック部１５により出力される変換データは「３」となる。
第２レジスタ１４の出力結果が「２'ｂ００１００００」である場合、第２ロジック部１５により出力される変換データは「４」となる。
第２レジスタ１４の出力結果が「２'ｂ０１０００００」である場合、第２ロジック部１５により出力される変換データは「５」となる。
第２レジスタ１４の出力結果が「２'ｂ１００００００」である場合、第２ロジック部１５により出力される変換データは「６」となる。

一般にｎビットＡ／Ｄ変換器、Ｄ／Ａ変換器を使用する場合は、“１”がセットされるビットに応じて、ＬＳＢ→０、ＬＳＢ＋１→１、ＬＳＢ＋２→２・・・ＭＳＢ−1→２^ｎ−３、ＭＳＢ→２^ｎ−２となるように変換する。

第２シフタ回路１６は、第２ロジック部１５の出力の値であるビットシフト量に応じて、Ａ／Ｄ変換器２０の出力のサーモメータコードをビットシフトし、ビットシフトしたデータをＤ／Ａ変換器３０の入力に供給する。
以上の各機能によりＤＷＡを実現する。

図１０は、本第１の実施形態に係る第２シフタ回路の機能を説明するための図である。
図１０は、Ａ／Ｄ変換器２０の出力、第２ロジック部１５の出力、および第２シフタ回路１６の出力（Ｄ／Ａ変換器３０の入力）の関係を具体例として示している。

この例では、３ビットＡ／Ｄ変換器２０の出力、すなわち第２シフタ回路１６の入力は、次のように遷移する。
第２シフタ回路１６の入力は、「２'ｂ０００００００」→「２'ｂ００００１１１」→「２'ｂ００１１１１１」→「２'ｂ０００１１１１」→「２'ｂ００００００１」のように遷移する。
この場合、第２ロジック部１５の出力であるビットシフト量ＢＳＦＴは「０」→「０」→「３」→「１」→「５」のように遷移する。
その結果、Ｄ／Ａ変換器３０の入力、すなわち第２シフタ回路１６の出力は次のように遷移する。
第２シフタ回路１６の出力は、「２'ｂ０００００００」→「２'ｂ００００１１１」→「２'ｂ１１１１００１」→「２'ｂ００１１１１０」→「２'ｂ０１０００００」のように遷移する。
すなわち、第２シフタ回路１６の入力が「２'ｂ０００００００」の場合、ビットシフト量ＢＳＦＴは「０」であることから、第２シフタ回路１６ではビットシフトされず、第２シフタ回路１６から「２'ｂ０００００００」のままで出力される。
第２シフタ回路１６の入力が「２'ｂ００００１１１」の場合、ビットシフト量ＢＳＦＴは「０」であることから、第２シフタ回路１６ではビットシフトされず、第２シフタ回路１６から「２'ｂ００００１１１」のままで出力される。
第２シフタ回路１６の入力が「２'ｂ００１１１１１」の場合、ビットシフト量ＢＳＦＴは「３」であることから、第２シフタ回路１６ではＬＳＢ側から３ビットシフトされ、第２シフタ回路１６からコード「２'ｂ１１１１００１」が出力される。
第２シフタ回路１６の入力が「２'ｂ０００１１１１」の場合、ビットシフト量ＢＳＦＴは「１」であることから、第２シフタ回路１６ではＬＳＢ側から１ビットシフトされ、第２シフタ回路１６からコード「２'ｂ００１１１１０」が出力される。
第２シフタ回路１６の入力が「２'ｂ００００００１」の場合、ビットシフト量ＢＳＦＴは「５」であることから、第２シフタ回路１６ではＬＳＢ側から１ビットシフトされ、第２シフタ回路１６からコード「２'ｂ０１０００００」が出力される。

図１１は、本第１の実施形態に係る線形性改善回路の動作を説明するための図である。

図１１の例では、上述した３ビットＡ／Ｄ変換器、Ｄ／Ａ変換器の場合の機能動作例を集約して示してある。
この場合、ループにした第１シフタ回路１３と第２レジスタ１４は（２^３−１）ビット必要になり、その場合は（２^３−１）＝７進カウンタを実現している。
以下、重複する部分もあるが、図１１に関連付けて線形性改善回路１０の動作を説明する。

この例では、３ビットＡ／Ｄ変換器２０の出力は、次のように遷移する。
第２シフタ回路１６の入力は、「２'ｂ０００００００」→「２'ｂ００００１１１」→「２'ｂ００１１１１１」→「２'ｂ０００１１１１」→「２'ｂ００００００１」のように遷移する。
このＡ／Ｄ変換器２０の出力コードは、第２シフタ回路１６の入力に供給され、１クロック前のコードが第１レジスタ１１に格納される。
第１レジスタ１１には、コードが「２'ｂ０００００００」→「２'ｂ００００１１１」→「２'ｂ００１１１１１」→「２'ｂ０００１１１１」のように格納され、第１ロジック部１２に出力される。
第１ロジック部１２では、Ａ／Ｄ変換器２０の出力が最大出力のときのみビットシフト量ＢＳＦが「０」に設定され、それ以外はＡ／Ｄ変換器２０の出力値をそのままビットシフト量ＢＳＦに変換される。
したがって、第１ロジック部１２からは、ビットシフト量ＢＳＦが「０」→「３」→「５」→「４」の順で第１シフタ回路１３の制御端子ＣＴＬに供給される。

第１シフタ回路１３と第２レジスタ１４により構成されるループ回路において、第１ロジック部１２の出力であるビットシフト量ＢＳＦにより次のような動作が行われる。
なお、第２レジスタ１４は、動作開始時に初期状態としていずれかのビットだけ“１”という状態にセットされる。図１１の例では、３ビットＡ／Ｄ変換器、Ｄ／Ａ変換器の場合で、２^３−１＝７ビット必要になり、ここでは、「２'ｂ００００００１」が初期状態として設定されている。
そして、ビットシフト量ＢＳＦ０の場合、第１シフタ回路１３でビットシフトされないため、第２レジスタ１４からは初期状態と同じコード「２'ｂ００００００１」が第２ロジック部１５に出力される。
ビットシフト量ＢＳＦ３になると、第１シフタ回路１３で３ビットシフトされ、第２レジスタ１４から初期状態の「２'ｂ００００００１」からビットシフタされたコード「２'ｂ０００１０００」が第２ロジック部１５に出力される。
ビットシフト量ＢＳＦ５になると、第１シフタ回路１３で５ビットシフトされ、第２レジスタ１４からは前回の「２'ｂ０００１０００」からビットシフトされたコード「２'ｂ０００００１０」が第２ロジック部１５に出力される。
ビットシフト量ＢＳＦ４になると、第１シフタ回路１３で４ビットシフトされ、第２レジスタ１４からは前回の「２'ｂ０００００１０」からビットシフタされたコード「２'ｂ０１０００００」が第２ロジック部１５に出力される。
このように、第２レジスタ１４の出力結果は、７ビットのデータのうち“１”となっているビットは常に１つだけである。

第２ロジック部１５では、７ビットの第２レジスタ１４の出力結果が、１０進数に変換され、変換データを第２シフタ回路１６のビットシフト量ＢＳＦＴとして生成される。
第２ロジック部１５において、第２レジスタ１４の出力結果は７ビット存在するが、７ビットのうち“１”となっているビットは常に１つだけであるため、０〜６の値のみに変換される。
第２レジスタ１４の出力結果が「２'ｂ００００００１」である場合、第２ロジック部１５により出力される変換データは「０」となり、第２シフタ回路１６の制御端子ＣＴＬに供給される。
第２レジスタ１４の出力結果が「２'ｂ０００１０００」である場合、第２ロジック部１５により出力される変換データは「３」となり、第２シフタ回路１６の制御端子ＣＴＬに供給される。
第２レジスタ１４の出力結果が「２'ｂ０００００１０」である場合、第２ロジック部１５により出力される変換データは「１」となり、第２シフタ回路１６の制御端子ＣＴＬに供給される。
第２レジスタ１４の出力結果が「２'ｂ０１０００００」である場合、第２ロジック部１５により出力される変換データは「５」となり、第２シフタ回路１６の制御端子ＣＴＬに供給される。

第２シフタ回路１６においては、第２ロジック部１５の出力の値であるビットシフト量に応じて、Ａ／Ｄ変換器２０の出力のサーモメータコードがビットシフトされ、ビットシフトしたデータがＤ／Ａ変換器３０の入力に供給される。
第２シフタ回路１６の入力が「２'ｂ０００００００」の場合、ビットシフト量ＢＳＦＴは「０」であることから、第２シフタ回路１６ではビットシフトされず、第２シフタ回路１６から「２'ｂ０００００００」のままで出力される。
第２シフタ回路１６の入力が「２'ｂ００００１１１」の場合、ビットシフト量ＢＳＦＴは「０」であることから、第２シフタ回路１６ではビットシフトされず、第２シフタ回路１６から「２'ｂ００００１１１」のままで出力される。
第２シフタ回路１６の入力が「２'ｂ００１１１１１」の場合、ビットシフト量ＢＳＦＴは「３」であることから、第２シフタ回路１６ではＬＳＢ側から３ビットシフトされ、第２シフタ回路１６からコード「２'ｂ１１１１００１」が出力される。
第２シフタ回路１６の入力が「２'ｂ０００１１１１」の場合、ビットシフト量ＢＳＦＴは「１」であることから、第２シフタ回路１６ではＬＳＢ側から１ビットシフトされ、第２シフタ回路１６からコード「２'ｂ００１１１１０」が出力される。
第２シフタ回路１６の入力が「２'ｂ００００００１」の場合、ビットシフト量ＢＳＦＴは「５」であることから、第２シフタ回路１６ではＬＳＢ側から５ビットシフトされ、第２シフタ回路１６からコード「２'ｂ０１０００００」が出力される。
以上の各機能によりＤＷＡが実現される。

本第１の実施形態によれば、第１ロジック部１２、ループにした第１シフタ回路１３と第２レジスタ１４、第２ロジック部１５を組み合わせることで、加算器を用いないカウンタを実現している。
ｎビットのＡ／Ｄ変換器、Ｄ／Ａ変換器であれば、ループにした第１シフタ回路１３と第２レジスタ１４は（２^ｎ−１）ビット必要になり、その場合は（２^ｎ−１）進カウンタを実現していることになる。

＜２．第２の実施形態＞
図１２は、本発明の第２の実施形態に係るＤＷＡ方式を採用したＤ／Ａ変換器の線形性改善回路の構成を示す図である。

図１２の例は、３ビットＡ／Ｄ変換器、Ｄ／Ａ変換器の場合である。
本第２の実施形態に係る線形性改善回路１０Ａと第１の実施形態に係る線形性改善回路１０と異なる点は、以下のとおりである。
第２の実施形態の線形性改善回路１０Ａは、第２ロジック部を有していない。
また、第１ロジック部は、（２^ｎ−１）ビット、本例では７ビットのサーモメータコードを１０進数に変換せず、７ビットのコードとして第１シフタ回路１３Ａに供給する。
第１レジスタ１１Ａ、第２レジスタ１４Ａに加えて、第２シフタ回路１６Ａの出力段に第３レジスタ１７が配置されている。
そして、第１レジスタ１１Ａ、第２レジスタ１４Ａ、第３レジスタ１７は、（２^ｎ−１）個、本例では７個のフリップフロップＦＦにより構成されている。
そして、第１シフタ回路１３Ａおよび第２シフタ回路１６Ａの構成が７ビットのコードデータを受けてシフト動作を行うように構成されている。

まず、第１シフタ回路１３Ａおよび第２シフタ回路１６Ａの具体的な構成例について説明する。
図１３は、本第２の実施形態に係るシフタ回路の構成例を示す回路図である。

なお、ここでは、第１シフタ回路１３Ａの機能として説明するが、第２シフタ回路１６Ａも同様の機能を有する。
また、ここでは、説明および図面の簡単化のため、３ビット対応ではなく２ビット対応の構成例を示している。基本概念は何ビットであっても同じである。
このシフタ回路の構成については、種々の構成を採用可能である。（たとえば非特許文献４：A 100mW 10MHz-BW CTΔΣModulator with 87dB DR and 91dBc IMD Solid-State Circuits Conference, 2008.ISSCC2008.Digest of Technical Papers, IEEE international Date: 3-7 Feb.2008, Pages: 498-631参照）

このシフタ回路１３Ａは、スイッチＳＷ００〜ＳＷ０３、ＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３、入力ラインＬＩ０〜ＬＩ３、出力ラインＬＯ０〜ＬＯ３、およびシフト制御ラインＬＳ０〜ＬＳ３を含んで構成されている。

入力ラインＬＩ０は入力端子ｉｎ［０］、並びに、スイッチＳＷ００，ＳＷ１０，ＳＷ２０，ＳＷ３０の端子ａに接続されている。
入力ラインＬＩ１は入力端子ｉｎ［１］、並びに、スイッチＳＷ０１，ＳＷ１１，ＳＷ２１，ＳＷ３１の端子ａに接続されている。
入力ラインＬＩ２は入力端子ｉｎ［２］、並びに、スイッチＳＷ０２，ＳＷ１２，ＳＷ２２，ＳＷ３２の端子ａに接続されている。
入力ラインＬＩ３は入力端子ｉｎ［３］、並びに、スイッチＳＷ０３，ＳＷ１３，ＳＷ２３，ＳＷ３３の端子ａに接続されている。
出力ラインＬＯ０は出力端子ｏｕｔ［０］、並びに、スイッチＳＷ００，ＳＷ０１，ＳＷ０２，ＳＷ０３の端子ｂに接続されている。
出力ラインＬＯ１は出力端子ｏｕｔ［１］、並びに、スイッチＳＷ１０，ＳＷ１１，ＳＷ１２，ＳＷ１３の端子ｂに接続されている。
出力ラインＬＯ２は出力端子ｏｕｔ［２］、並びに、スイッチＳＷ２０，ＳＷ２１，ＳＷ２２，ＳＷ２３の端子ｂに接続されている。
出力ラインＬＯ３は出力端子ｏｕｔ［３］、並びに、スイッチＳＷ３０，ＳＷ３１，ＳＷ３２，ＳＷ３３の端子ｂに接続されている。
シフト制御ラインＬＳ０はシフト端子ＳＦＴ［０］、並びに、スイッチＳＷ００，ＳＷ１１，ＳＷ２２，ＳＷ３３の制御端子に接続されている。
シフト制御ラインＬＳ１はシフト端子ＳＦＴ［１］、並びに、スイッチＳＷ０３，ＳＷ１０，ＳＷ２１，ＳＷ３２の制御端子に接続されている。
シフト制御ラインＬＳ２はシフト端子ＳＦＴ［２］、並びに、スイッチＳＷ０２，ＳＷ１３，ＳＷ２０，ＳＷ３１の制御端子に接続されている。
シフト制御ラインＬＳ３はシフト端子ＳＦＴ［３］、並びに、スイッチＳＷ０１，ＳＷ１２，ＳＷ２３，ＳＷ３０の制御端子に接続されている。

スイッチＳＷ００〜ＳＷ０３、ＳＷ１０〜ＳＷ１３、ＳＷ２０〜ＳＷ２３、ＳＷ３０〜ＳＷ３３は、制御端子が接続されるシフト制御ラインＬＳ０〜ＬＳ３に「１」が入力されるとオンし、「０」が入力されるとオフする。
第１ロジック部１２Ａから供給される（２^ｎ−１）ビットのシフト信号のうち１ビットのみ「１」がセットされ、他のビットは「０」がセットされる。

シフト端子ＳＦＴ［０］に「１」が入力されると、スイッチＳＷ００，ＳＷ１１，ＳＷ２２，ＳＷ３３のみがオンする。
この場合、入力端子ｉｎ［０］から入力したビット信号は、入力ラインＬＩ０、スイッチＳＷ００、出力ラインＬＯ０を介して出力端子ｏｕｔ［０］から出力される。
入力端子ｉｎ［１］から入力したビット信号は、入力ラインＬＩ１、スイッチＳＷ１１、出力ラインＬＯ１を介して出力端子ｏｕｔ［１］から出力される。
入力端子ｉｎ［２］から入力したビット信号は、入力ラインＬＩ２、スイッチＳＷ２２、出力ラインＬＯ２を介して出力端子ｏｕｔ［２］から出力される。
入力端子ｉｎ［３］から入力したビット信号は、入力ラインＬＩ３、スイッチＳＷ３３、出力ラインＬＯ３を介して出力端子ｏｕｔ［３］から出力される。
このように、シフト端子ＳＦＴ［０］に「１」が入力されると、ビットシフトされず入力コードがそのまま出力される。

シフト端子ＳＦＴ［１］に「１」が入力されると、スイッチＳＷ０３，ＳＷ１０，ＳＷ２１，ＳＷ３２のみがオンする。
この場合、入力端子ｉｎ［０］から入力したビット信号は、入力ラインＬＩ０、スイッチＳＷ１０、出力ラインＬＯ１を介して出力端子ｏｕｔ［１］から出力される。
入力端子ｉｎ［１］から入力したビット信号は、入力ラインＬＩ１、スイッチＳＷ２１、出力ラインＬＯ２を介して出力端子ｏｕｔ［２］から出力される。
入力端子ｉｎ［２］から入力したビット信号は、入力ラインＬＩ２、スイッチＳＷ３２、出力ラインＬＯ３を介して出力端子ｏｕｔ［３］から出力される。
入力端子ｉｎ［３］から入力したビット信号は、入力ラインＬＩ３、スイッチＳＷ０３３、出力ラインＬＯ０を介して出力端子ｏｕｔ［０］から出力される。
このように、シフト端子ＳＦＴ［１］に「１」が入力されると、１ビットシフトされて出力される。

シフト端子ＳＦＴ［２］に「１」が入力されると、スイッチＳＷ０２，ＳＷ１３，ＳＷ２０，ＳＷ３１のみがオンする。
この場合、入力端子ｉｎ［０］から入力したビット信号は、入力ラインＬＩ０、スイッチＳＷ２０、出力ラインＬＯ２を介して出力端子ｏｕｔ［２］から出力される。
入力端子ｉｎ［１］から入力したビット信号は、入力ラインＬＩ１、スイッチＳＷ３１、出力ラインＬＯ３を介して出力端子ｏｕｔ［３］から出力される。
入力端子ｉｎ［２］から入力したビット信号は、入力ラインＬＩ２、スイッチＳＷ０２、出力ラインＬＯ０を介して出力端子ｏｕｔ［０］から出力される。
入力端子ｉｎ［３］から入力したビット信号は、入力ラインＬＩ３、スイッチＳＷ１３３、出力ラインＬＯ１を介して出力端子ｏｕｔ［１］から出力される。
このように、シフト端子ＳＦＴ［２］に「１」が入力されると、２ビットシフトされて出力される。

シフト端子ＳＦＴ［３］に「１」が入力されると、スイッチＳＷ０１，ＳＷ１２，ＳＷ２３，ＳＷ３０のみがオンする。
この場合、入力端子ｉｎ［０］から入力したビット信号は、入力ラインＬＩ０、スイッチＳＷ３０、出力ラインＬＯ３を介して出力端子ｏｕｔ［３］から出力される。
入力端子ｉｎ［１］から入力したビット信号は、入力ラインＬＩ１、スイッチＳＷ０１、出力ラインＬＯ０を介して出力端子ｏｕｔ［０］から出力される。
入力端子ｉｎ［２］から入力したビット信号は、入力ラインＬＩ２、スイッチＳＷ１２、出力ラインＬＯ１を介して出力端子ｏｕｔ［１］から出力される。
入力端子ｉｎ［３］から入力したビット信号は、入力ラインＬＩ３、スイッチＳＷ２３、出力ラインＬＯ２を介して出力端子ｏｕｔ［２］から出力される。
このように、シフト端子ＳＦＴ［３］に「１」が入力されると、３ビットシフトされて出力される。

以上は２ビット対応のシフタ回路の構成および機能であるが、３ビット、さらに（２^ｎ−１）ビットの場合、スイッチ数等は増加するが、基本的に２ビット対応の場合と同様の概念で同様に構成され、同様に機能する。

図１４（Ａ）および（Ｂ）は、図１３のシフタ回路の機能を説明するための図である。

第１シフタ回路１３Ａは、ビットシフト量を図１４（Ａ）および（Ｂ）に示すように制御する。

第１シフタ回路１３Ａは、第１ロジック部１２Ａからのシフト信号shift[6:0]が「２'ｂ０００１０００」ならばＬＳＢ側から４ビットに“１”がセットされているため、（４−１）で３ビットシフトを行う。
図１４（Ａ）の例では、入力端子ｉｎに供給されている「２'ｂ００００１１１」であるコードデータ（ビット列）を、ＭＳＢ側に３ビットシフトする。
その結果、第１シフタ回路１３Ａの出力端子ｏｕｔ［０］〜ｏｕｔ［６］から３ビットシフトされた「２'ｂ０１１１０００」のコードデータ（ビット列）が出力される。

第１シフタ回路１３Ａは、第１ロジック部１２Ａからのシフト信号shift[6:0]が「２'ｂ１００００００」ならば７ビット目が“１”であるため、（７−１）で６ビットシフトを行う。
図１４（Ｂ）の例では、入力端子ｉｎに供給されている「２'ｂ００００１１１」であるコードデータ（ビット列）を、ＭＳＢ側に６ビットシフトする。
その結果、第１シフタ回路１３Ａの出力端子ｏｕｔ［０］〜ｏｕｔ［６］から６ビットシフトされた「２'ｂ１００００１１」のコードデータ（ビット列）が出力される。

なお、シフト信号shift[6:0]はいずれかのビットのみが“１”にセットされていることを前提とする。

第１シフタ回路１３Ａは、以上の構成および機能を有することから、第１ロジック部１２Ａは、Ａ／Ｄ変換器２０の出力のサーモメータコード（Thermometer Code）を図１５に示すように変換する。
全ビットが０または１の場合は前述のように同じコードに変換する。

図１５は、本第２の実施形態に係るＡ／Ｄ変換器２０（第１レジスタ）の出力と第１ロジック部の出力であるシフト信号との対応関係を示す図である。

第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ０００００００」の場合、シフト信号shift[6:0]を「２'ｂ００００００１」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ００００００１」の場合、シフト信号shift[6:0]を「２'ｂ０００００１０」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ０００００１１」の場合、シフト信号shift[6:0]を「２'ｂ００００１００」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ００００１１１」の場合、シフト信号shift[6:0]を「２'ｂ０００１０００」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ０００１１１１」の場合、シフト信号shift[6:0]を「２'ｂ００１００００」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ００１１１１１」の場合、シフト信号shift[6:0]を「２'ｂ０１０００００」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ０１１１１１１」の場合、シフト信号shift[6:0]を「２'ｂ１００００００」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。
第１ロジック部１２Ａは、入力される７ビットのサーモメータコードが「２'ｂ１１１１１１１」の場合、シフト信号shift[6:0]を「２'ｂ００００００１」に設定して、第１シフタ回路１３Ａのシフト端子ＳＦＴに出力する。

本第２の実施形態に係るシフタ回路を採用する場合には、第１の実施形態において第１シフタ回路１３と第２シフタ回路１６の間の第２ロジック部１５が不要となる。
その理由は、これらは、第１シフタ回路１３と第２レジスタ１４で構成されるループ回路を回るコードのいずれかのビットのみが“１”となり、このコードを図１３のシフタ回路にそのまま利用すれば、所望の動作を得ることができるからである。

また、本第２の実施形態においては、第１の実施形態の第１シフタ回路１３と第２レジスタ１４で構成されるループ回路を回るコード(いずれかのビットのみ“１”がセットされたコード)を実現するために、初期状態で図１６に示すようにセットされる。
すなわち、図１２のループを形成する第１シフタ回路１３Ａと接続される第２レジスタ１４Ａとしてのフリップフロップ回路ＦＦ０〜ＦＦ６が、図１６に示すように、初期状態において、「１００００００」にセットされる。

図１６の例はＬＳＢに相当するフリップフロップ回路ＦＦ０のみ初期状態でリセット信号ＲＳＴにより“１”の状態にセットされているが、前述したように初期状態で“１”にセットさせるフリップフロップ回路はＬＳＢでなくても同じ動作を実現する。

本実施形態によれば、以下の効果を得ることができる。
加算器を不要とするため、桁上げなどの高速動作を妨げるクリティカルパスが存在せず、高速動作が可能であり、加算操作を行う信号パスのレイテンシがほぼ同じであるため、タイミング設計が非常に容易になる。
さらに、構成を非常に簡単にすることができるため、回路規模を削減することができ、低消費電力を実現することができる。

以上説明した線形性改善回路１０，１０Ａは、たとえばΣΔＡ／Ｄ変換器に適用することが可能である。

＜３．第３の実施形態＞
図１７は、本発明の第３の実施形態に係るΣΔＡ／Ｄ変換器の基本的な構成を示すブロック図である。

ΣΔＡ／Ｄ変換器１００は、フィルタ部１１０と、ｎビット、たとえば１〜５ビット（bit）と分解能が低いＡ／Ｄ変換器１２０と、Ａ／Ｄ変換器と同じビット数のＤ／Ａ変換器１３０と、線形性改善回路１４０と、入力段の減算器１５０により構成される。
ΣΔＡ／Ｄ変換器１００は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。

Ａ／Ｄ変換器１２０は図５および図１２のＡ／Ｄ変換器２０に相当し、Ｄ／Ａ変換器１３０は図５および図１２のＤ／Ａ変換器３０に相当する。
そして、フィードバック系ＦＤＢにおいて、Ａ／Ｄ変換器１２０の出力とＤ／Ａ変換器１３０の入力との間に配置された線形性改善回路１４０として、図５および図１２の線形性改善回路１０，１０Ａが採用される。

フィルタ部１１０は、減算器１５０から供給されるアナログ信号をフィルタリングし、そのアナログ信号をＡ／Ｄ変換器１２０に出力する。
Ａ／Ｄ変換器１２０は、フィルタ部１１０の出力信号をデジタル信号に変換し、デジタル信号を外部に出力し、かつフィードバック系ＦＤＢに配置された線形性改善回路１４０に出力する。
Ｄ／Ａ変換器１３０は、フィードバック系ＦＤＢにおいて線形性改善回路１４０を介したデジタル信号をアナログ信号に変換し、そのアナログ信号を減算器１５０に出力する。
減算器１５０は、入力アナログ信号からＤ／Ａ変換器１３０の出力信号を減算し、そのアナログ信号をフィルタ部１１０に供給する。

本第３の実施形態のΣΔＡ／Ｄ変換器１００は、１ビット以外のＡ／Ｄ変換器１２０を使用した場合にも、非線形性はノイズフロアを増加させる要因になるＤ／Ａ変換器の線形性を十分に確保することができる。

このΣΔＡ／Ｄ変換器は、たとえばテレビジョン放送信号の受信装置に適用することが可能である。

＜４．第４の実施形態＞
図１８は、本発明の第４の実施形態に係る受信装置の構成例を示すブロック図である。

受信装置２００は、アンテナ２１０、フロントエンド部２２０、ΣΔＡ／Ｄ変換器２３０、および復調部２４０を有する。
ΣΔＡ／Ｄ変換器２３０には、図１８に示すΣΔＡ／Ｄ変換器１００が採用される。

受信装置２００は、アンテナ２１０で受信したテレビジョン放送信号を、フロントエンド部２２０で、不要成分の除去、低雑音増幅器で増幅後、局部発振器の発振信号に基づく信号を用いてミキサで中間周波信号の抽出が行われる。
このフロントエンド部２２０によるアナログ信号がΣΔＡ／Ｄ変換器２３０でデジタル信号に変換され、復調部２４０に供給される。
そして、復調部２４０で映像信号および音声信号が復調されて、図示しない表示系、あるいは録画系に出力される。

この受信装置２００によれば、高精度にデジタル放送信号を得ることができる。

１０，１０Ａ・・・線形性改善回路、１１，１１Ａ・・・第１レジスタ、１２，１２Ａ・・・第１ロジック部、１３，１３Ａ・・・第１シフタ回路、１４，１４Ａ・・・第２レジスタ、１５・・・第２ロジック部、１６，１６Ａ・・・第２シフタ回路、２０・・・Ａ／Ｄ変換器、３０・・・Ｄ／Ａ変換器、１００・・・ΣΔＡ／Ｄ変換器、１１０・・・フィルタ部、１２０・・・Ａ／Ｄ変換器、１３０・・・Ｄ／Ａ変換器、１４０・・・線形性改善回路、ＦＤＢ・・・フィードバック系、２００・・・受信装置、２３０・・・ΣΔＡ／Ｄ変換器。

Claims (8)

1. ｎビットのアナログデジタル（Ａ／Ｄ）変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、
   入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、
   上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、
   上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトしてｎビットのデジタルアナログ（Ｄ／Ａ）変換器に出力する第２シフタ回路と、
   を有する線形性改善回路。
2. 上記レジスタは、
   （２^ｎ−１）ビットのコードデータを格納し、
   初期状態で、いずれかのビットだけ“１”という状態にセットされる
   請求項１記載の線形性改善回路。
3. 上記第１シフタ回路および上記第２シフタ回路は、
   与えられるシフト量に応じてＬＳＢ側からＭＳＢ側にむかってビットシフトし、ＭＳＢより大きくなる場合にはＬＳＢに循環する
   請求項１または２記載の線形性改善回路。
4. 上記レジスタの第２シフト量として出力コードを１０進数に変換する第２シフト量生成部と、を有し、
   上記レジスタの出力コードはいずれかのビットだけ“１”がセットされており、
   上記第１シフト量生成部は、
   上記Ａ／Ｄ変換器の出力コードが最大出力のときビットシフト量を０に設定し、最大出力以外のＡ／Ｄ変換器の出力コード値をそのまま１０進数に変換して、上記第１シフト量として上記第１シフタ回路に出力し、
   上記第２シフト量生成部は、
   上記レジスタの出力コードにおける“１”のセットビットに応じて０〜（２^ｎ−２）の値に変換する
   請求項１から３のいずれか一に記載の線形性改善回路。
5. 上記レジスタの出力コードはいずれかのビットだけ“１”がセットされており、
   上記第１シフト量生成部は、
   上記Ａ／Ｄ変換器の出力コードに応じていずれかのビットだけ“１”がセットされた上記第１シフト量を示す（２^ｎ−１）ビットのシフト信号を上記第１シフタ回路に出力し、
   上記第１シフタ回路は、
   上記シフト信号の“１”がセットされたビットによりシフト量が指定され、
   上記第２シフタ回路は、
   上記レジスタの出力コードの“１”がセットされたビットによりシフト量が指定される
   請求項１から３のいずれか一に記載の線形性改善回路。
6. 上記Ａ／Ｄ変換器の前回の出力コードを記憶し、記憶したコードを上記第１シフト量生成部に出力する入力用レジスタを有する
   請求項１から５のいずれか一に記載の線形性改善回路。
7. 供給されるアナログ信号をフィルタリングするフィルタ部と、
   上記フィルタ部の出力信号をデジタル信号に変換するｎビットのアナログデジタル（Ａ／Ｄ）変換器と、
   上記Ａ／Ｄ変換器のフィードバック系においてデジタル信号をアナログ信号に変換するｎビットのデジタルアナログ（Ｄ／Ａ）変換器と、
   上記フィードバック系において上記Ａ／Ｄ変換器の出力と上記Ｄ／Ａ変換器の入力との間に接続され、当該Ｄ／Ａ変換器の線形性を改善する線形性改善回路と、
   入力アナログ信号から上記Ｄ／Ａ変換器の出力信号を減算し、当該アナログ信号を上記フィルタ部に供給する減算器と、を有し、
   上記線形性改善回路は、
   上記Ａ／Ｄ変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、
   入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、
   上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、
   上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトして上記Ｄ／Ａ変換器に出力する第２シフタ回路と、を含む
   ΣΔＡ／Ｄ変換器。
8. 受信信号を抽出するフロントエンド部と、
   上記フロントエンド部によるアナログ信号をデジタル信号に変換するΣΔアナログデジタル（Ａ／Ｄ）変換器と、
   上記ΣΔＡ／Ｄ変換器の出力デジタル信号に対して復調処理を行う復調部と、を有し、
   上記ΣΔＡ／Ｄ変換器は、
   供給されるアナログ信号をフィルタリングするフィルタ部と、
   上記フィルタ部の出力信号をデジタル信号に変換するｎビットのＡ／Ｄ変換器と、
   上記Ａ／Ｄ変換器のフィードバック系においてデジタル信号をアナログ信号に変換するｎビットのデジタルアナログ（Ｄ／Ａ）変換器と、
   上記フィードバック系において上記Ａ／Ｄ変換器の出力と上記Ｄ／Ａ変換器の入力との間に接続され、当該Ｄ／Ａ変換器の線形性を改善する線形性改善回路と、
   入力アナログ信号から上記Ｄ／Ａ変換器の出力信号を減算し、当該アナログ信号を上記フィルタ部に供給する減算器と、を有し、
   上記線形性改善回路は、
   上記Ａ／Ｄ変換器の前回の出力コードに応じた第１シフト量を生成する第１シフト量生成部と、
   入力コードデータを、供給される上記第１シフト量をもってビットシフトして出力する第１シフタ回路と、
   上記第１シフタ回路の出力を格納し、格納データを上記第１シフタ回路の上記入力コードデータとして出力して上記第１シフタ回路とループ回路を形成し、かつ、格納コードデータを第２シフト量として出力するレジスタと、
   上記Ａ／Ｄ変換器の出力コードを供給される第２シフト量をもってビットシフトして上記Ｄ／Ａ変換器に出力する第２シフタ回路と、を含む
   受信装置。

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