KR102441025B1

KR102441025B1 - 반도체 장치 및 그 동작 방법

Info

Publication number: KR102441025B1
Application number: KR1020170166803A
Authority: KR
Inventors: 나승인; 박다솜
Original assignee: 삼성전자주식회사
Priority date: 2017-12-06
Filing date: 2017-12-06
Publication date: 2022-09-05
Also published as: CN109889203A; US20190199367A1; KR20190069650A; CN109889203B; US10404270B2

Abstract

반도체 장치 및 그 동작 방법이 제공된다. 반도체 장치는 아날로그 입력 신호를 입력 받고, 상기 아날로그 입력 신호와 DAC(digital to analog converter)로부터 제공되는 피드백 신호 사이의 오차(error)를 처리하기 위한 루프 필터(loop filter); 상기 루프 필터를 통과한 상기 아날로그 입력 신호의 제1 디지털 표현(digital representation)을 제공하는 제1 ADC(analog to digital converter); 및 상기 아날로그 입력 신호의 제2 디지털 표현을 제공하는 제2 ADC를 포함하고, 상기 제2 ADC의 출력 신호는 상기 제1 ADC의 출력 신호에 가산(add)되어 상기 DAC에 제공되고, 상기 제1 ADC는 멀티 비트 SAR(Successive Approximation Register) ADC를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다. 구체적으로, 본 발명은 아날로그 신호를 디지털 신호로 변환하는 반도체 장치 및 그 동작 방법에 관한 것이다.

많은 전자 기기에서 아날로그 신호는 디지털 신호로 변환된다. 예를 들어, 센서(sensor)를 이용하여 측정을 수행하는 측정 장비들은, 센서로부터 획득한 아날로그 신호를 ADC(analog to digital converter)에 제공하여 후속 처리를 위해 디지털 신호로 변환한다. 이러한 센서들의 예로서, 온도 센서, 습도 센서, 압력 센서, 마이크, 라디오 수신기, 디지털 측정 장비 등을 들 수 있다.

특히 고해상도가 요구되는 측정 장비들의 경우 델타 시그마 변조기(delta-sigma modulator)가 널리 사용된다. 델타 시그마 변조기는 낮은 비용과 높은 해상도로 아날로그 신호를 디지털 신호로 변환할 수 있다는 장점이 있다. 일반적으로, 델타 시그마 ADC는 델타 시그마 변조기를 이용하여 아날로그 신호를 인코딩한 후, 델타 시그마 변조기의 출력에 디지털 필터(digital filter)를 적용하여 고해상도 디지털 출력을 생성한다.

델타 시그마 변조기는 오차 피드백(error feedback)을 위한 루프 필터(loop filter)를 포함하는 것이 일반적이다. 델타 시그마 변조기는 양자화 노이즈(quantization noise)를 높은 주파수 대역으로 이동시키는 노이즈 셰이핑(noise shaping) 기능을 가진다.

델타 시그마 ADC 중 다중 스테이지 노이즈 셰이핑(multi-stage noise shaping, MASH) ADC는 프론트 엔드(front-end)와 백 엔드(back-end)를 포함한다. 프론트 엔드는 아날로그 입력 신호를 디지털화하고, 백 엔드는 프론트 엔드의 출력과 아날로그 입력 신호 사이의 오차(error)를 디지털화한다. MASH ADC는 계수 오차(coefficient error)에 영향을 많이 받는다는 취약점을 가지므로 이를 완화하기 위해 높은 차수의 프론트 엔드 변조기가 사용될 수 있고, 또한 안정성을 확보하기 위해 피드백 타입의 프론트 엔드 변조기가 사용될 수 있다.

0-L MASH ADC는 프론트 엔드에 0차 플래시 ADC를 사용한 경우를 말한다. 즉, 0-L MASH ADC는 프론트 엔드에 루프 필터가 존재하지 않는다. 그리고 백 엔드의 델타 시그마 변조기가 프론트 엔드의 오차까지도 디지털화하기 위해 사용된다.

본 발명이 해결하고자 하는 기술적 과제는 전력 소모를 줄이고 동작 안정성을 향상시킨 아날로그 신호를 디지털 신호로 변환하는 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 전력 소모를 줄이고 동작 안정성을 향상시킨 아날로그 신호를 디지털 신호로 변환하는 반도체 장치의 동작 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 아날로그 입력 신호를 입력 받고, 아날로그 입력 신호와 DAC(digital to analog converter)로부터 제공되는 피드백 신호 사이의 오차(error)를 처리하기 위한 루프 필터(loop filter); 루프 필터를 통과한 아날로그 입력 신호의 제1 디지털 표현(digital representation)을 제공하는 제1 ADC(analog to digital converter); 및 아날로그 입력 신호의 제2 디지털 표현을 제공하는 제2 ADC를 포함하고, 제2 ADC의 출력 신호는 제1 ADC의 출력 신호에 가산(add)되어 DAC에 제공되고, 제1 ADC는 멀티 비트 SAR(Successive Approximation Register) ADC를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 아날로그 입력 신호와, DAC로부터 제공되는 피드백 신호를 입력 받고, 감산(subtract) 연산을 수행하는 제1 노드; 제1 노드의 출력 신호를 입력 받고, 증폭 연산을 수행하는 게인 블록; 게인 블록의 출력 신호를 입력 받고, 제1 적분 연산을 수행하는 제1 적분기; 제1 적분기의 출력 신호를 입력 받고, 제1 필터 연산 및 제2 필터 연산을 각각 수행하는 제1 필터 및 제2 필터; 제2 노드의 출력 신호를 입력 받고, 제2 적분 연산을 수행하는 제2 적분기; 및 제2 적분기의 출력 신호를 입력 받고, 아날로그 입력 신호의 제1 디지털 표현을 제공하는 제1 ADC를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 루프 필터를 이용하여 아날로그 입력 신호와 DAC로부터 제공되는 피드백 신호 사이의 오차를 처리하고, 제1 ADC를 이용하여 루프 필터를 통과한 아날로그 입력 신호의 제1 디지털 표현을 제공하고, 제2 ADC를 이용하여 아날로그 입력 신호의 제2 디지털 표현을 제공하는 것을 포함하되, 제2 ADC의 출력 신호는 제1 ADC의 출력 신호에 가산되어 DAC에 제공되고, 제1 ADC는 멀티 비트 SAR ADC를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 4 내지 도 6는 본 발명의 일 실시예에 따른 반도체 장치의 세부 구현례를 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 아날로그 입력 신호(IN)를 디지털 신호(OUT)로 변환한다. 본 실시예에서, 반도체 장치(1)는 다중 스테이지 노이즈 셰이핑(multi-stage noise shaping, MASH) ADC(analog to digital converter)일 수 있다.

MASH ADC는 프론트 엔드(front-end)와 백 엔드(back-end)를 포함한다. 프론트 엔드는 아날로그 입력 신호를 디지털화하고, 백 엔드는 프론트 엔드의 출력과 아날로그 입력 신호 사이의 오차(error)를 디지털화한다. MASH ADC는 계수 오차(coefficient error)에 영향을 많이 받는다는 취약점을 가지므로 이를 완화하기 위해 높은 차수의 프론트 엔드 변조기가 사용될 수 있고, 또한 안정성을 확보하기 위해 피드백 타입의 프론트 엔드 변조기가 사용될 수 있다.

0-L MASH ADC는 프론트 엔드에 나이퀴스트 ADC(Nyquist ADC)를 사용한 경우를 말한다. 즉, 0-L MASH ADC는 프론트 엔드에 루프 필터(loop filter)가 존재하지 않는다. 그리고 백 엔드의 델타 시그마 변조기(delta-sigma modulator)가 프론트 엔드의 오차까지도 디지털화하기 위해 사용된다.

본 실시예에서, 반도체 장치(1)는 0-L MASH ADC일 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.

반도체 장치(1)는 델타 시그마 변조기(10) 및 제2 ADC(220)를 포함한다. 또한, 반도체 장치(1)는 STF(Signal Transfer Function) 블록(240) 및 데시메이터(decimator)(260)를 더 포함할 수 있다.

제2 ADC(220)를 먼저 설명하면, 제2 ADC(220)는 아날로그 입력 신호(IN)을 입력 받고, 아날로그 입력 신호(IN)에 대한 제2 디지털 표현(digital representation)을 출력한다. 다시 말해서, 제2 ADC(220)는 아날로그 입력 신호(IN)에 대한 근사적인 디지털 표현을 출력한다.

ADC의 전력 소모를 낮추고 높은 해상도를 실현하기 위해 고안된 코어스 파인(coarse-fine) ADC 아키텍처는 코어스(coarse) ADC 및 파인(fine) ADC를 포함한다. 제1 단위의 단계 전압을 갖는 코어스 ADC는 입력 신호가 해당하는 구간(예컨대 P 내지 P+1의 구간)을 검출한다. 제2 ADC(220)가 출력하는 근사적인 디지털 표현인 제2 디지털 표현은 바로 P를 의미하는 것이며, DAC(digital to analog converter)를 이용하여 입력 신호로부터 P를 감산(subtract)한 레지듀(residue)가 파인 ADC에 입력된다. 파인 ADC는 제1 단위보다 작은 제2 단위의 단계 전압을 가지며, 파인 ADC는 레지듀를 입력 받아 디지털 신호를 출력하게 된다. 파인 ADC가 출력하는 디지털 신호는 후술할 제1 ADC(120)의 아날로그 입력 신호(IN)에 대한 제1 디지털 표현에 해당한다.

즉, 본 실시예에서, 제2 ADC(220)는 코어스 ADC이고, 제1 ADC(120)는 파인 ADC(120)일 수 있다.

코어스 ADC에서 출력되는 제2 디지털 표현은 파인 ADC에서 출력되는 제1 디지털 표현과 함께 디지털 신호 처리되어 최종 디지털 값으로 변환될 수 있다.

본 발명의 몇몇의 실시예에서, 제2 ADC(220)는 SAR(Successive Approximation Register) ADC일 수 있다. 특히, 본 발명의 몇몇의 실시예에서, 제2 ADC(220)는 멀티 비트 SAR ADC일 수 있다.

SAR ADC는 높은 에너지 효율을 갖기 때문에 전력 소모가 낮다는 장점이 있으나, SAR ADC의 해상도는 일반적으로 12 비트 정도라는 점에서 고해상도가 요구되는 환경에서는 적합하지 않다. 고해상도가 요구되는 환경에서는 일반적으로 20 비트 이상의 해상도를 제공하는 델타 시그마 변조기가 적합하지만 그 에너지 효율이 낮다는 단점이 있다.

코어스 파인 ADC는 코어스 ADC로 SAR ADC를 채용하고 파인 ADC로 델타 시그마 변조기를 채용함으로써 저전력 고해상도를 실현하고 있으나, 공정 정합성과 물리적 노이즈 요소에 취약한 면이 있다. 예를 들어 코어스 파인 ADC는 코어스 ADC와 파인 ADC의 LSB(least significant bit)의 사이즈가 어긋나게 되는 경우 오차가 발생되어 해상도가 떨어질 수 있다.

이제 델타 시그마 변조기(10)를 설명하면, 델타 시그마 변조기(10)는 루프 필터(100), 제1 ADC(120) 및 DAC(140)를 포함한다.

루프 필터(100)는 아날로그 입력 신호(IN)를 입력 받고, 아날로그 입력 신호(IN)와 DAC(140)로부터 제공되는 피드백 신호 사이의 오차를 처리한다.

루프 필터(100)에 대한 구체적인 내용은 도 2를 참조하여 후술하도록 한다.

제1 ADC(120)는 루프 필터(100)를 통과한 아날로그 입력 신호(IN)에 대한 제1 디지털 표현을 제공한다. 그리고 제1 ADC(120)에서 출력된 신호는 노드(180) 및 노드(280)에 제공된다.

노드(180)는 제2 ADC(220)의 출력 신호와 제1 ADC(120)의 출력 신호에 대해 가산(add) 연산을 수행하고, 그 결과 신호를 DAC(140)에 제공한다.

DAC(140)는 노드(180)에서 제2 ADC(220)의 출력 신호와 제1 ADC(120)의 출력 신호를 가산한 결과 신호를 디지털화하여 노드(160)에 제공한다.

노드(160)는 아날로그 입력 신호(IN)와 DAC(140)의 출력 신호에 대해 감산 연산을 수행한 후, 그 결과 신호(피드백 신호)를 루프 필터(100)에 제공한다.

노드(280)는 STF 블록(240)를 통과한 제2 ADC(220)의 출력 신호와 제1 ADC(120)의 출력 신호에 대해 가산 연산을 수행하고, 그 결과 신호를 데시메이터(260)에 제공한다.

STF 블록(240)은 디지털 신호 처리 블록에 해당하며, 제2 ADC(220)의 출력 신호를 입력 받고, 미리 설정된 특성식에 따른 디지털 신호 처리를 수행한다. 예컨대, 본 실시예에서 STF 블록(240)은 제2 ADC(220)의 출력 신호에 대해 다음과 같은 특성식

에 따른 디지털 신호 처리를 수행할 수 있다.

즉, 루프 필터(100)의 신호 특성을 반영한 특성식에 제2 ADC(220)의 출력 신호를 곱한 결과와, 제1 ADC(120)의 출력 신호가 가산된 최종 출력이 후술할 데이메이터(260)에 인가된다.

데시메이터(260)는 STF 블록(240)의 출력 신호와 제1 ADC(120)의 출력 호가 가산된 신호를 입력 받고, n 비트(여기서 n은 자연수) 출력을 생성한다. 특히 본 발명의 몇몇의 실시예에서, n은 20 이상의 자연수일 수 있다.

즉, 데시메이터(260)는 디지털 로우 패스 필터(digital low-pass filter)로 동작하여, 시그마 델타 변조기(10)의 출력 신호에서 고주파수 성분을 억제하고, 저주파수 출력 레이트로 예컨대 20 비트의 고해상도 코드를 생성할 수 있다.

본 발명의 몇몇의 실시예에서, 제1 ADC(120)는 SAR ADC일 수 있다. 특히, 본 발명의 몇몇의 실시예에서, 제1 ADC(120)는 멀티 비트 SAR ADC일 수 있다. 또한, 본 발명의 몇몇의 실시예에서, 제2 ADC(220)와 제1 ADC(120)의 단계 전압은 동일하게 설정될 수 있다.

제1 ADC(120)를, 제2 ADC(220)의 단계 전압과 동일하게 설정된 단계 전압을 갖는 멀티 비트 SAR ADC로 구현하는 것은, 예컨대 제1 ADC(120)를 1 비트 플래시 ADC로 구현되는 경우와 비교하면 다음과 같은 장점이 있다.

제2 ADC(220)는 앞서 설명한 바와 같이 저전력 고해상도를 만족시키기 위한 코어스 파인 ADC 구조에 따라 멀티 비트 SAR ADC를 채택하였는데, 제1 ADC(120)를 1 비트 플래시 ADC로 구현하는 경우 LSB의 사이즈가 어긋나게 되어 발생되는 오차를 보완하기 위한 추가적인 회로가 더 요구된다. 예를 들어, 상기 오차를 보완하기 위해 제1 ADC(120)의 출력 신호에 K(여기서 K >> 1)를 곱하는 연산을 수행하여 리던던시(redundancy)를 부여하기 위한 회로가 추가적으로 필요할 수 있다.

그런데 K를 곱하는 연산을 수행하는 회로를 구현하게 되면 추가 비용이 발생되고 회로의 면적이 증가하는 문제점이 있고, 나아가 델타 시그마 변조기에서 피드백 신호의 최소 값이 K로 제한되는 문제점이 있다.

이에 본 발명은 제1 ADC(120)를 멀티 비트 SAR ADC로 구현함으로써, 어긋난 LSB 사이즈로 인한 오차 보상 회로를 추가할 필요가 없고, 나아가 델타 시그마 변조기의 피드백 신호의 최소 값을 특정 범위로 제한하지 않아 전체적인 ADC의 동작 안정성을 높일 수 있다는 장점을 갖는다.

특히, 델타 시그마 변조기(10)의 입력에 해당하는 '델타' 값이 보다 세밀하게 표현되어, 델타 시그마 변조기(10) 내에 구현된 적분기를 비롯한 회로 요소에서 전압 레벨의 요동을 감소시켜 그 안정성을 향상킬 수 있으며, 나아가 필터 성능을 높이거나 필터 계수 선택의 자유도를 높일 수 있다는 장점을 갖는다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)의 델타 시그마 변조기(10)는 루프 필터(100), 제1 ADC(120), DAC(140) 및 노드(160, 180)를 포함한다.

루프 필터(100)는 게인(gain) 블록(130), 제1 적분기(102), 제1 필터(103), 제2 필터(104), 노드(105), 제2 적분기(106), 노드(107) 및 제3 필터(108)를 포함할 수 있다.

게인 블록(130)은 아날로그 입력 신호(IN)와 DAC(140)의 출력 신호(피드백 신호)에 대해 감산 연산을 수행한 결과를 입력 받아 스케일링을 수행하여 그 결과를 제1 적분기(102)에 전달한다.

제1 적분기(102)는 게인 블록(130)의 출력 신호를 입력 받고, 제1 적분 연산을 수행하여 그 결과를 제1 필터(103) 및 제2 필터(104)에 전달한다. 본 실시예에서, 제1 적분기(102)의 계수는 다음과 같이 정해질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 상기 계수는 얼마든지 변경될 수 있다. 특히 본 실시예에서 C₁은 1일 수 있다.

제1 필터(103)는 제1 적분기(102)의 출력 신호를 입력 받고, 제1 필터 연산을 수행하여 그 결과를 노드(105)에 전달한다. 본 실시예에서, 제1 필터(103)의 계수는 다음과 같이 정해질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 상기 계수는 얼마든지 변경될 수 있다. 특히 본 실시예에서 C₂는 1일 수 있다.

제2 필터(104)는 제1 적분기(102)의 출력 신호를 입력 받고, 제2 필터 연산을 수행하여 그 결과를 노드(105)에 전달한다. 본 실시예에서, 제2 필터(104)의 계수는 다음과 같이 정해질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 상기 계수는 얼마든지 변경될 수 있다. 특히 본 실시예에서 A₁은 2일 수 있다.

노드(105)는 제1 필터(103)의 출력 신호와 제2 필터(104)의 출력 신호를 입력 받고, 가산 연산을 수행한다. 또한, 노드(105)는 가산된 제1 필터(103)의 출력 신호 및 제2 필터(104)의 출력 신호와, 후술할 제3 필터(108)의 출력 신호에 대해 감산 연산을 수행하여 그 결과를 제2 적분기(106)에 전달한다.

제2 적분기(106)는 노드(105)의 출력 신호를 입력 받고, 제2 적분 연산을 수행하여 그 결과를 노드(107) 및 제1 ADC(120)에 전달한다. 본 실시예에서, 제2 적분기(106)의 계수는 다음과 같이 정해질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 상기 계수는 얼마든지 변경될 수 있다.

노드(107)는 제2 적분기(120)의 출력 신호와 제1 ADC(120)의 출력 신호를 입력 받고, 감가산 연산을 수행하여 그 결과를 후술할 제3 필터(108)에 전달한다.

제3 필터(108)는 노드(107)의 출력 신호를 입력 받고, 제3 필터 연산을 수행하여 그 결과를 노드(105)에 전달한다. 즉, 제3 필터(108)는 제1 ADC(120)의 디지털 변환이 종료된 후, 잔여 전압을 입력으로 제3 필터 연산을 수행한다. 본 실시예에서, 제3 필터(108)의 계수는 다음과 같이 정해질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 상기 계수는 얼마든지 변경될 수 있다.

본 실시예에서, 델타 시그마 변조기(10)는 제1 적분기(102) 및 제2 적분기(106)의 2차 적분기를 채용하였고, 멀티비트 SAR ADC로 구현된 제1 ADC(120)의 레지듀를 이용하여 노드(107), 제3 필터(108) 및 노드(105)를 포함하는 노이즈 커플링 경로(noise coupling path)를 구현하여, 3차 필터 특성을 나타낼 수 있도록 하였다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 델타 시그마 변조기(100)만을 분리하여 NTF(Noise Trasfer Function)과 STF(Signal Transfer Function)을 유도하면 다음과 같다.

여기서 STF(z)는 디지털 신호 처리 블록인 STF 블록(240)에서 구현되어야 하는 특성식이다. 그런데 상기 특성식의 계수는 정수만을 포함하기 때문에, 시프터(shifter), 딜레이(delay), 감산기(subtractor) 만으로 구현이 가능하며 별도의 추가 하드웨어가 필요하지 않다는 장점이 있다.

또한 STF 블록(240)으로 인해 아날로그 입력 신호(IN)의 대역폭에서 고조파 왜곡음(harmonic distortion tone)을 제거할 수 있다는 장점도 있다.

도 4 내지 도 6는 본 발명의 일 실시예에 따른 반도체 장치의 세부 구현례를 설명하기 위한 도면들이다.

도 4는 앞서 설명한 2차 적분기의 SC 네트워크(switched capacitor network)를 나타낸 것이다.

도 4에서 Z^- ¹E₁N 이 인가되는 제1 경로, Vop1이 인가되는 제2 경로 및 Vop3이 인가되는 제3 경로는 노드(105)에 접속된다. 여기서 제1 경로는 도 3의 제3 필터(108)에서 출력되는 경로에 대응하고, 제2 경로는 도 3의 제1 필터(103)에서 출력되는 경로에 대응한다. 그리고 제3 경로는 도 3의 제2 필터(104)에서 출력되는 경로에 대응한다.

도 5는 제1 적분기(120)를 멀티 비트 SAR ADC로 구현하는 경우 일 구현례를 나타낸 회로도이고, 도 6은 도 5의 회로가 동작하는 타이밍도를 나타낸 것이다. 이에 관한 내용은 통상적으로 구현되는 SAR ADC의 기술적 내용에 해당하므로 이에 대한 자세한 설명은 생략하도록 한다.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.

도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 ADC (120)를 이용하여 루프 필터(100)를 통과한 아날로그 입력 신호(IN)의 제1 디지털 표현을 제공(S701)하는 것을 포함한다. 여기서, 제1 ADC(120)는 멀티 비트 SAR ADC를 포함한다.

또한, 상기 방법은 제2 ADC(220)를 이용하여 아날로그 입력 신호(IN)의 제2 디지털 표현을 제공(S703)하는 것을 포함한다.

또한, 상기 방법은 루프 필터(100)를 이용하여 아날로그 입력 신호(IN)와 DAC(140)로부터 제공되는 피드백 신호 사이의 오차를 처리(S705)하는 것을 포함한다. 여기서, 제2 ADC(220)의 출력 신호는 제1 ADC(120)의 출력 신호에 가산되어 DAC(140)에 제공된다.

본 발명의 몇몇의 실시예에서, 단계(S705)는 제1 적분기(102)를 이용하여 게인 블록(130)의 출력 신호에 대해 제1 적분 연산을 수행하고, 제1 필터(103) 및 제2 필터(104)를 이용하여 제1 적분기(102)의 출력 신호에 대해 제1 필터 연산 및 제2 필터 연산을 각각 수행하고, 제2 노드(105)를 이용하여 제1 필터(103)의 출력 신호와 제2 필터(104)의 출력 신호에 대해 가산 연산을 수행하고, 제2 적분기(120)를 이용하여 제2 노드(105)의 출력 신호에 대해 제2 적분 연산을 수행하여 그 결과 신호를 제1 ADC(120)에 제공하는 것을 포함할 수 있다.

또한, 본 발명의 몇몇의 실시예에서, 단계(S705)는 제3 노드(107)를 이용하여 제2 적분기(120)의 출력 신호와 제1 ADC(120)의 출력 신호에 대해 감산 연산을 수행하고, 제3 필터(108)를 이용하여 제3 노드(107)의 출력 신호에 대해 제3 필터 연산을 수행하고, 제2 노드(105)를 이용하여, 가산된 제1 필터(103)의 출력 신호 및 제2 필터(104)의 출력 신호와, 제3 필터(108)의 출력 신호에 대해 감산 연산을 수행하는 것을 더 포함할 수 있다.

또한, 상기 방법은 제1 디지털 표현과 제2 디지털 표현을 가산(S707)하는 것을 포함한다.

본 발명의 몇몇의 실시예에서, 상기 방법은 제1 노드(160)를 이용하여 아날로그 입력 신호(IN)와 피드백 신호에 대해 감산 연산을 수행하는 것을 더 포함할 수 있다.

또한, 본 발명의 몇몇의 실시예에서, 상기 방법은 STF 블록(240)을 이용하여 제2 ADC(220)의 출력 신호에 대해 미리 설정된 디지털 신호 처리를 수행하는 것을 더 포함할 수 있다.

또한, 본 발명의 몇몇의 실시예에서, 상기 방법은 데시메이터 (260)를 이용하여 STF 블록(240)의 출력 신호와 제1 ADC(120)의 출력 신호가 가산된 신호에 대해 n 비트(여기서 n은 자연수) 출력을 생성하는 것을 더 포함할 수 있다.

이제까지 설명한 본 발명의 다양한 실시예에 따르면 같이, 전력 소모를 줄이고 동작 안정성을 향상시킨 ADC를 제공할 수 있다.

특히, 제1 ADC(120)를 멀티 비트 SAR ADC로 구현함으로써, 어긋난 LSB 사이즈로 인한 오차 보상 회로를 추가할 필요가 없고, 나아가 델타 시그마 변조기의 피드백 신호의 최소 값을 특정 범위로 제한하지 않아 전체적인 ADC의 동작 안정성을 높일 수 있다는 장점을 갖는다.

또한, 델타 시그마 변조기(10)의 입력에 해당하는 '델타' 값이 보다 세밀하게 표현되어, 델타 시그마 변조기(10) 내에 구현된 적분기를 비롯한 회로 요소에서 전압 레벨의 요동을 감소시켜 그 안정성을 향상킬 수 있으며, 나아가 필터 성능을 높이거나 필터 계수 선택의 자유도를 높일 수 있다는 장점을 갖는다.

또한, 델타 시그마 변조기(10)는 제1 적분기(102) 및 제2 적분기(106)의 2차 적분기만을 채용하면서 멀티비트 SAR ADC로 구현된 제1 ADC(120)의 레지듀를 이용하여 노이즈 커플링 경로를 구현하여 3차 필터 특성을 나타낼 수 있도록 하였다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 반도체 장치 10: 델타 시그마 변조기
100: 루프 필터 102: 제1 적분기
103: 제1 필터 104: 제2 필터
106: 제2 적분기 108: 제3 필터
120: 제1 ADC 130: 게인 블록
140: DAC 150, 160, 170, 180, 280: 노드
220: 제2 ADC 240: STF 블록
260: 데시메이터

Claims

아날로그 입력 신호를 입력 받고, 상기 아날로그 입력 신호와 DAC(digital to analog converter)로부터 제공되는 피드백 신호 사이의 오차(error)를 처리하기 위한 루프 필터(loop filter);
상기 루프 필터를 통과한 상기 아날로그 입력 신호의 제1 디지털 표현(digital representation)을 제공하는 제1 ADC(analog to digital converter); 및
상기 아날로그 입력 신호의 제2 디지털 표현을 제공하는 제2 ADC를 포함하고,
상기 제2 ADC의 출력 신호는 상기 제1 ADC의 출력 신호에 가산(add)되어 상기 DAC에 제공되고,
상기 제1 ADC는 제1 단계 전압을 사용하는 멀티 비트 SAR(Successive Approximation Register) ADC를 포함하는 반도체 장치.
제1항에 있어서,
상기 제2 ADC는 제2 단계 전압을 사용하는 멀티 비트 SAR ADC를 포함하고,
상기 제2 단계 전압과 상기 제1 단계 전압은 동일하게 설정된 반도체 장치.
제1항에 있어서,
상기 아날로그 입력 신호와 상기 피드백 신호를 입력 받고, 상기 아날로그 입력 신호로부터 상기 피드백 신호를 감산(subtract)하는 감산 연산을 수행하는 제1 노드를 더 포함하고,
상기 루프 필터는 상기 제1 노드의 연산 결과를 입력 받아 스케일링을 수행하는 게인 블록을 더 포함하는 반도체 장치.
제3항에 있어서,
상기 루프 필터는,
상기 게인 블록의 출력 신호를 입력 받고, 제1 적분 연산을 수행하는 제1 적분기;
상기 제1 적분기의 출력 신호를 입력 받고, 제1 필터 연산 및 제2 필터 연산을 각각 수행하는 제1 필터 및 제2 필터;
상기 제1 필터의 출력 신호와 상기 제2 필터의 출력 신호를 입력 받고, 가산 연산을 수행하는 제2 노드; 및
상기 제2 노드의 출력 신호를 입력 받고, 제2 적분 연산을 수행하여 그 결과 신호를 상기 제1 ADC에 제공하는 제2 적분기를 포함하는 반도체 장치.
제4항에 있어서,
상기 루프 필터는,
상기 제2 적분기의 출력 신호와 상기 제1 ADC의 출력 신호를 입력 받고, 상기 제2 적분기의 출력 신호로부터 상기 제1 ADC의 출력 신호를 감산하는 감산 연산을 수행하는 제3 노드; 및
상기 제3 노드의 출력 신호를 입력 받고, 제3 필터 연산을 수행하는 제3 필터를 더 포함하고,
상기 제2 노드는, 상기 제1 필터의 출력 신호 및 상기 제2 필터의 출력 신호를 가산하고, 상기 가산된 신호로부터 상기 제3 필터의 출력 신호를 감산하는 감산 연산을 수행하는 반도체 장치.
제1항에 있어서,
상기 제2 ADC의 출력 신호를 입력 받고, 미리 설정된 디지털 신호 처리를 수행하는 STF(Signal Transfer Function) 블록을 더 포함하는 반도체 장치.
제6항에 있어서,
상기 제1 ADC의 출력 신호는, 상기 제2 ADC의 출력 신호와의 가산 연산을 수행하는 제4 노드 및 상기 STF 블록의 출력 신호와의 가산 연산을 수행하는 제5 노드에 각각 입력되는 반도체 장치.
아날로그 입력 신호와, DAC(digital to analog converter)로부터 제공되는 피드백 신호를 입력 받고, 상기 아날로그 입력 신호로부터 상기 피드백 신호를 감산(subtract)하는 감산 연산을 수행하는 제1 노드;
상기 제1 노드의 출력 신호를 입력 받고, 증폭 연산을 수행하는 게인 블록;
상기 게인 블록의 출력 신호를 입력 받고, 제1 적분 연산을 수행하는 제1 적분기;
상기 제1 적분기의 출력 신호를 입력 받고, 제1 필터 연산 및 제2 필터 연산을 각각 수행하는 제1 필터 및 제2 필터;
상기 제1 필터의 출력 신호와 상기 제2 필터의 출력 신호를 입력 받고, 가산 연산을 수행하는 제2 노드;
상기 제2 노드의 출력 신호를 입력 받고, 제2 적분 연산을 수행하는 제2 적분기; 및
상기 제2 적분기의 출력 신호를 입력 받고, 상기 아날로그 입력 신호의 제1 디지털 표현(digital representation)을 제공하는 제1 ADC(analog to digital converter)를 포함하는 반도체 장치.
제8항에 있어서,
상기 제2 적분기의 출력 신호와 상기 제1 ADC의 출력 신호를 입력 받고, 상기 제2 적분기의 출력 신호로부터 상기 제1 ADC의 출력 신호를 감산하는 감산 연산을 수행하는 제3 노드; 및
상기 제3 노드의 출력 신호를 입력 받고, 제3 필터 연산을 수행하는 제3 필터를 더 포함하고,
상기 제2 노드는, 상기 제1 필터의 출력 신호 및 상기 제2 필터의 출력 신호를 가산하고, 상기 가산된 신호로부터 상기 제3 필터의 출력 신호를 감산하는 감산 연산을 수행하는 반도체 장치.
제9항에 있어서,
상기 제1 ADC는 제1 단계 전압을 사용하는 멀티 비트 SAR(Successive Approximation Register) ADC를 포함하는 반도체 장치.
제9항에 있어서,
아날로그 입력 신호를 입력 받고, 상기 아날로그 입력 신호의 제2 디지털 표현을 제공하는 제2 ADC; 및
상기 제2 ADC의 출력 신호와 상기 제1 ADC의 출력 신호를 입력받고 가산 연산을 수행하는 제4 노드를 더 포함하고,
상기 DAC는 상기 제4 노드의 출력 신호를 입력 받고, 상기 피드백 신호를 출력하는 반도체 장치.
제11항에 있어서,
상기 제2 ADC는 제2 단계 전압을 사용하는 멀티 비트 SAR ADC를 포함하고,
상기 제2 단계 전압과, 상기 제1 ADC가 사용하는 제1 단계 전압은 동일하게 설정된 반도체 장치.
제11항에 있어서,
상기 제2 ADC의 출력 신호를 입력 받고, 미리 설정된 디지털 신호 처리를 수행하는 STF(Signal Transfer Function) 블록을 더 포함하는 반도체 장치.
제13항에 있어서,
상기 제1 ADC의 출력 신호는, 상기 제4 노드 및 상기 STF 블록의 출력 신호와의 가산 연산을 수행하는 제5 노드에 각각 입력되는 반도체 장치.
루프 필터(loop filter)를 이용하여 아날로그 입력 신호와 DAC(digital to analog converter)로부터 제공되는 피드백 신호 사이의 오차(error)를 처리하고,
제1 ADC(analog to digital converter)를 이용하여 상기 루프 필터를 통과한 상기 아날로그 입력 신호의 제1 디지털 표현을 제공하고,
제2 ADC를 이용하여 상기 아날로그 입력 신호의 제2 디지털 표현을 제공하는 것을 포함하되,
상기 제2 ADC의 출력 신호는 상기 제1 ADC의 출력 신호에 가산되어 상기 DAC에 제공되고,
상기 제1 ADC는 제1 단계 전압을 사용하는 멀티 비트 SAR(Successive Approximation Register) ADC를 포함하는 반도체 장치의 동작 방법.
제15항에 있어서,
상기 제2 ADC는 제2 단계 전압을 사용하는 멀티 비트 SAR ADC를 포함하고,
상기 제2 단계 전압과 상기 제1 단계 전압은 동일하게 설정된 반도체 장치의 동작 방법.
제15항에 있어서,
제1 노드를 이용하여 상기 아날로그 입력 신호로부터 상기 피드백 신호를 감산(subtract)하는 감산 연산을 수행하는 것을 더 포함하고,
상기 루프 필터는 상기 제1 노드의 연산 결과를 입력 받아 스케일링을 수행하는 게인 블록을 더 포함하는 반도체 장치의 동작 방법.
제17항에 있어서,
상기 오차를 처리하는 것은,
제1 적분기를 이용하여 상기 게인 블록의 출력 신호에 대해 제1 적분 연산을 수행하고,
제1 필터 및 제2 필터를 이용하여 상기 제1 적분기의 출력 신호에 대해 제1 필터 연산 및 제2 필터 연산을 각각 수행하고,
제2 노드를 이용하여 상기 제1 필터의 출력 신호와 상기 제2 필터의 출력 신호에 대해 가산 연산을 수행하고,
제2 적분기를 이용하여 상기 제2 노드의 출력 신호에 대해 제2 적분 연산을 수행하여 그 결과 신호를 상기 제1 ADC에 제공하는 것을 포함하는 반도체 장치의 동작 방법.
제18항에 있어서,
상기 오차를 처리하는 것은,
제3 노드를 이용하여 상기 제2 적분기의 출력 신호로부터 상기 제1 ADC의 출력 신호를 감산하는 감산 연산을 수행하고,
제3 필터를 이용하여 상기 제3 노드의 출력 신호에 대해 제3 필터 연산을 수행하고,
상기 제2 노드를 이용하여, 상기 제1 필터의 출력 신호 및 상기 제2 필터의 출력 신호를 가산하고, 상기 가산된 신호로부터 상기 제3 필터의 출력 신호를 감산하는 감산 연산을 수행하는 것을 더 포함하는 반도체 장치의 동작 방법.
제15항에 있어서,
STF(Signal Transfer Function) 블록을 이용하여 상기 제2 ADC의 출력 신호에 대해 미리 설정된 디지털 신호 처리를 수행하는 것을 더 포함하는 반도체 장치의 동작 방법.