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CN101989860A - 线性增强电路、σδ a/d转换器、以及接收装置 - Google Patents

线性增强电路、σδ a/d转换器、以及接收装置 Download PDF

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CN101989860A CN2010102373709A CN201010237370A CN101989860A CN 101989860 A CN101989860 A CN 101989860A CN 2010102373709 A CN2010102373709 A CN 2010102373709A CN 201010237370 A CN201010237370 A CN 201010237370A CN 101989860 A CN101989860 A CN 101989860A
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Abstract

公开了一种线性增强电路，其包括：第一移位量创建块，按照n比特A/D转换器的之前紧接的输出码来创建第一移位量；第一移位电路，依据已经提供的第一移位量来对输入码数据进行比特移位，第一移位电路还输出比特移位后的输入码数据；寄存器，存储第一移位电路的输出，以便向第一移位电路输出存储的数据作为输入码数据，由此连同第一移位电路形成环形电路，寄存器还输出存储的码数据作为第二移位量；以及第二移位电路，依据已经提供的第二移位量对A/D转换器的输出码进行比特移位，第二移位电路还将比特移位后的输出码输出至n比特D/A转换器。

Description

线性增强电路、ΣΔA/D转换器、以及接收装置 
技术领域
本发明涉及一种数字/模拟(D/A)转换器的线性增强电路、∑ΔA/D转换器、以及接收装置。更具体地，本发明涉及A/D转换器使用的线性增强电路和涉及∑Δ调制的使用的D/A转换器，诸如∑ΔA/D转换器内部的反馈D/A转换器和∑ΔD/A转换器。 
背景技术
图1是示出∑ΔA/D转换器的基本结构的框图。∑ΔA/D转换器1由滤波器块2、具有低分辨率(1到5比特)的A/D转换器3、具有与A/D转换器3相同比特数的D/A转换器4，以及输入级处的减法器5。因为∑ΔA/D转换器是基于反馈的系统，所以减少了电路的非线性和噪声并且由此实现了高分辨率。 
然而，∑ΔA/D转换器的组件越靠近模拟输入侧，对于这些组件减少电路的非线性和噪声则越困难。为此，需要滤波器块2的输入电路和D/A转换器4具有增强的线性和低噪声特性。因为D/A转换器4的非线性倾向于升高噪声基底(noise floor)，所以重要地是保证D/A转换器的线性度，尤其在所用的A/D转换器是除了一比特A/D转换器之外的A/D转换器的情况下。 
作为一种改善多比特D/A转换器的线性度的方式，存在被称为数据加权平均(以下称为DWA)的技术，所述技术在1995年12月的IEEETRANSACTIONS ON CIRCUITS AND SYSTEMS-II：ANALOG ANDDIGITAL SIGNAL PROCESSING VOL.42，NO.12，Rex T. Baird和Terri S.Fiez的“Linearity Enhancement of Multibit ∑Δ A/D and D/A Converters Using Data Weighted Averaging”中进行了公开。 
图2A和2B是分别示出在没有DWA和使用DWA的情况下D/A转换器怎样操作的示意图。图2A和2B每一个图示由七个电流源I1至I7组成的三比特D/A转换器。在没有使用DWA的情况下，如在图2A的情形下的，总是基于DAC码从左至右(即，从LSB(最低位)开始)相继地使用电流源。 另一方面，在图2B所指示的在使用DWA的情况下，要使用的电流源总是与之前刚刚使用的电流源不同。凭借DWA使得可以将带外的源自电流源的分散性(dispersion)(即，非线性)的噪声移动到更高的频率。 
图3是示出采用DWA方案的D/A转换器的普通的线性增强电路6的典型结构。线性增强电路6具有在其输入侧布置的A/D转换器7以及在其输出侧布置的D/A转换器8。图3示出涉及三比特A/D转换器7的使用的情形，所述三比特A/D转换器7是具有用作其输出码的温度计码(thermometer code)的快闪式(flash type)A/D转换器。 
线性增强电路6由以下电路组成：用于将温度计码转换为二进制码的转换电路61、加法器62、触发器电路63和64，以及用于对温度计码进行比特移位的移位电路65。在线性增强电路6中，如图4所示，总是旋转由移位电路65进行比特移位后的码。旋转后的码促使D/A转换器8以实施图2B的工作的方式来动作。 
图3的电路的典型结构在以下文献中进行了例示性的描述：日本专利特许公开NO.2006-262488(专利号No.4195040；以下称为专利文献1)；2006年2月的IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.41，NO.2，“A 32-mW 320-MHz Continuous-Time Complex Delta-Sigma ADC for Multi-Mode Wireless LAN Receivers”(以下称为非专利文献1)；以及2008年2月的IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.43，NO.2，“A Power Optimized Continuous-TimeΔ∑ADC for Audio Applications”(以下称为非专利文献2) 
发明内容
在以上引用的专利文献1中描述的结构利用两个串联的全加器来实施DWA。该结构倾向于具有承载信号路径的非常大的等待时间(latency)以及干扰高速性能的风险。 
对于非专利文献1和2中描述的结构，相同的情况成立。内部的加法器对于妨碍减少功耗的努力有责任。通常，加法器所使用的比特数越大，则其承载信号路径的延迟也越大。这阻碍了高速性能并且倾向于增加功率消耗，这是因为所涉及的电路的规模更大。 
操作时钟频率越高并且其内部A/D转换器的比特数(1至5比特)越大，则∑ΔA/D转换器获得的分辨率越高。因此，需要一种允许较高速度的操作并 且消耗较少的功率、而无需使加法器以二进制码来操作的DWA结构。 
鉴于以上情况提出本发明并且本发明提供了每个以减少的功率高速操作的供D/A转换器使用的线性增强电路、∑ΔA/D转换器、以及接收装置，而无需使加法器以二进制码来操作。 
为了实施本发明、并且根据本发明的一个实施例，提供了一种线性增强电路，其包括：第一移位量创建块，配置为按照n比特模拟/数字(A/D)转换器的之前紧接的输出码来创建第一移位量；第一移位电路，配置为依据已经提供的第一移位量来对输入码数据进行比特移位，第一移位电路还输出比特移位后的输入码数据；寄存器，配置为存储第一移位电路的输出，以便向第一移位电路输出存储的数据作为输入码数据，由此连同第一移位电路形成环形电路，寄存器还输出存储的码数据作为第二移位量；以及第二移位电路，配置为依据已经提供的第二移位量对A/D转换器的输出码进行比特移位，第二移位电路还将比特移位后的输出码输出至n比特数字/模拟(D/A)转换器。 
根据本发明的另一实施例，提供了一种∑Δ模拟/数字(A/D)转换器，其包括：滤波器块，配置为对提供的模拟信号进行滤波；n比特模拟/数字(A/D)转换器，配置为将滤波器块的输出信号转换为数字信号；n比特数字/模拟(D/A)转换器，配置为在A/D转换器的反馈环中将数字信号转换为模拟信号；线性增强电路，配置为被插入连接在A/D转换器的输出和反馈环中的D/A转换器的输入之间，线性增强电路还增强D/A转换器的线性度；以及减法器，配置为从输入模拟信号中减去D/A转换器的输出信号，减法器还将作为结果的模拟信号提供给滤波器块。线性增强电路包括：第一移位量创建块，配置为按照A/D转换器的之前紧接的输出码来创建第一移位量；第一移位电路，配置为依据已经提供的第一移位量来对输入码数据进行比特移位，第一移位电路还输出比特移位后的输入码数据；寄存器，配置为存储第一移位电路的输出，以便向第一移位电路输出存储的数据作为输入码数据，由此连同第一移位电路形成环形电路，寄存器还输出存储的码数据作为第二移位量；以及第二移位电路，配置为依据已经提供的第二移位量对A/D转换器的输出码进行比特移位，第二移位电路还将比特移位后的输出码输出至D/A转换器。 
根据本发明的另一实施例，提供了一种接收装置，其包括：前端块，配置为提取接收的信号；∑Δ模拟/数字(A/D)转换器，配置为将来自前端块的模拟形式的信号转换为数字信号；以及解调块，配置为解调从∑ΔA/D转换器 输出的数字信号。∑ΔA/D转换器包括：滤波器块，配置为对提供的模拟信号进行滤波；n比特模拟/数字(A/D)转换器，配置为将滤波器块的输出信号转换为数字信号；n比特数字/模拟(D/A)转换器，配置为在A/D转换器的反馈环将数字信号转换为模拟信号；线性增强电路，配置为被插入连接在A/D转换器的输出和反馈环中的D/A转换器的输入之间，线性增强电路还增强D/A转换器的线性度；以及减法器，配置为从输入模拟信号中减去D/A转换器的输出信号，减法器还将作为结果的模拟信号提供给滤波器块。线性增强电路包括：第一移位量创建块，配置为按照A/D转换器的之前紧接的输出码来创建第一移位量；第一移位电路，配置为依据已经提供的第一移位量来对输入码数据进行比特移位，第一移位电路还输出比特移位后的输入码数据；寄存器，配置为存储第一移位电路的输出，以便向第一移位电路输出存储的数据作为输入码数据，由此连同第一移位电路形成环形电路，寄存器还输出存储的码数据作为第二移位量；以及第二移位电路，配置为依据已经提供的第二移位量对A/D转换器的输出码进行比特移位，第二移位电路还将比特移位后的输出码输出至D/A转换器。 
根据如上概述的本发明的实施例，可以以低功耗实现高速转换性能，而无需加法器以二进制码进行计算。 
附图说明
图1是示出∑ΔA/D转换器的基本结构的框图； 
图2A和2B是分别示出在没有DWA和使用DWA的情况下D/A转换器怎样操作的示意图 
图3是示出采用DWA方案的D/A转换器的普通的线性增强电路的典型结构的示意图； 
图4是示出温度计码的典型的改变状态的示意图； 
图5是示出被实施为采用DWA方案的本发明的第一实施例的D/A转换器的线性增强电路的典型结构的框图； 
图6是示出第一实施例中第一寄存器的输出和作为比特移位量的第一逻辑块的输出之间的对应关系的示意图； 
图7A和7B是解释第一实施例中的移位电路的功能的示意图； 
图8是解释第一实施例中的第一移位电路和第二寄存器电路怎样以构成 环形电路的方式来操作的示意图； 
图9是解释第一实施例中第二逻辑块的功能的示意图； 
图10是解释第一实施例中第二移位电路的功能的示意图； 
图11是解释第一实施例的线性增强电路怎样操作的示意图； 
图12是示出被实施为采用DWA方案的本发明的第二实施例的D/A转换器的线性增强电路的典型结构的框图； 
图13是示出第二实施例中移位电路的典型结构的电路图； 
图14A和14B是解释图13所示的移位电路的功能的示意图； 
图15是示出第二实施例中A/D转换器(第一寄存器)的输出与作为第一逻辑块的输出的移位信号之间的对应关系的示意图； 
图16是示出第二实施例中构成第二寄存器的触发器电路的典型的初始状态设置的示意图； 
图17是示出被实施为本发明的第三实施例的∑ΔA/D转换器的典型结构的框图；以及 
图18是示出被实施为本发明的第四实施例的接收装置的典型结构的框图。 
具体实施方式
现在将参照附图来描述本发明的优选的实施例。将按照以下标题给出该描述： 
1.第一实施例(线性增强电路的第一典型结构)； 
2.第二实施例(线性增强电路的第二典型结构)； 
3.第三实施例(∑ΔA/D转换器的典型结构)； 
4.第四实施例(接收装置的典型结构)。 
<1.第一实施例> 
图5示出被实施为采用DWA方案的本发明的第一实施例的D/A转换器的线性增强电路10的典型结构。作为第一实施例的线性增强电路10具有在输入侧布置的n比特A/D转换器20和在输出侧布置的n比特D/A转换器30。 
图5示出了其中使用n比特A/D转换器20的情形。n比特A/D转换器20的输出例示地为(2n-1)比特的温度计码。例如，三比特A/D转换器的输出是七比特。温度计码是通过比特“1”的数目来表示值的码。 
线性增强电路10被构造为包括第一寄存器11、充当第一移位量创建块的第一逻辑块12、第一移位电路13、第二寄存器14、充当第二移位量创建块的第二逻辑块5，以及第二移位电路16。第一寄存器11存储一个时钟前(在之前紧接的时钟)给出的、来自A/D转换器20的(2n-1)比特的输出码。第一逻辑块12发挥第一移位量创建块的功能。第一逻辑块12将存储在第一寄存器11中的A/D转换器20的输出码转换为用于第一移位电路13的比特移位量BSF(第一移位量)，并且将作为结果的比特移位量输出至第一移位电路13。 
图6示出第一实施例中第一寄存器的输出和作为比特移位量的第一逻辑块的输出之间的对应关系。具体地，图6指示在使用三比特A/D转换器的情况下的有效的解码器输出。为了简化和说明的目的，在此的示例是其中A/D转换器20的输出被转换为温度计码并且第一逻辑块12的输出被转换为十进制数的示例。在图6的示例中，只有当A/D转换器20的输出是最大值时，第一逻辑块12才将比特移位量BSF设置为“0”；在其他情况下，第一逻辑块12将A/D转换器20的输出值按原样转换为比特移位量BSF。 
第一移位电路13是二输入、一输出电路。按照由第一逻辑块12输入到其控制端子CTL的比特移位量BSF，第一移位电路13对输入到其输入端子“in”的比特序列进行移位。第一移位电路13继而经由其输出端子“out”向第二寄存器14输出移位后的比特序列。第二寄存器14的输出码(存储的码)被输入到第一移位电路13的输入端子“in”。 
图7A和7B是解释第一实施例中的移位电路的功能的示意图。虽然下文中的解释关于第一移位电路13的功能，但第二移位电路16也具有等效的功能。 
在图7A的示例中，第一移位电路13将比特移位量BSF 3输入到其控制端子CTL。第一移位电路13在MSB(最高位)的方向上将馈送到其输入端子“in”的码数据(比特序列)“2′b0000111”移位3比特。结果，从第一移位电路13的输出端子“out”输出被移位3比特的码数据(比特序列)“2’b0111000”。 
在图7B的示例中，第一移位电路13将比特移位量BSF 6输入到其控制端子CTL。第一移位电路13在MSB(最高位)的方向上将馈送到其输入端子“in”的码数据(比特序列)“2’b0000111”移位6比特。如果在比特移位后，超过了MSB，则以循环的方式再次到达LSB。结果，从第一移位电路13的 输出端子“out”输出被移位6比特的码数据(比特序列)“1000011”。 
在初始状态中，第二寄存器14在其(2n-1)比特数据中仅仅有一个比特被设置为“1”。第二寄存器14将存储的码数据提供给第一移位电路13的输入端子“in”。第二寄存器14存储由第一移位电路13进行比特移位后的码数据，并且将存储的码数据发送给第一移位电路13的输入端子“in”和第二逻辑块15。在第二寄存器14的输出结果中，在(2n-1)比特数据中总是仅仅一个比特被设置为“1”。 
图8是解释第一实施例中的第一移位电路13和第二寄存器14怎样以构成环形电路的方式来操作的示意图。如图8所图示的，由第一移位电路13和第二寄存器14组成的环形电路按照由第一逻辑块12输出的比特移位量BSF进行操作。如上所讨论的，在初始状态中，第二寄存器14仅仅有存储的数据的一个比特被设置为“1”。 
图8的示例涉及每个需要23-1＝7比特的三比特A/D转换器和三比特D/A转换器的使用。在该情形下，初始地建立“2’b0000001”。不管初始地被设置为“1”的比特，结果是相同的。 
依据由第一逻辑块12提供的比特移位量BSF来移位该“1”比特。要求“1”比特参照之前紧接的状态被移位。该要求使得实施图8中所示的环形结构是必要的。如果在第一移位电路13执行了比特移位之后，发现被设置为“1”的比特的位置超过了MSB，则以循环的方式再次到达LSB。 
在图8的示例中，按照比特移位量BSF来获得第二寄存器14的输出结果。当比特移位量BSF是0时，第一移位电路13不实行比特移位。在这种情形下，第二寄存器14的输出是“2’b0000001”，这与初始状态相同。当比特移位量BSF变成3时，第一移位电路13实行3比特移位。这促使第二寄存器14输出“2′b0001000”来取代初始状态“2′b0000001”。当比特移位量BSF变成5时，第一移位电路13实行5比特移位，这促使第二寄存器14输出“2′b0000010”来取代之前紧接的状态“2′b0001000”。当比特移位量BSF变成4时，第一移位电路13实行4比特移位，这促使第二寄存器14输出“2′b0100000”来取代之前紧接的状态“2′b0000010”。以此方式，在第二寄存器14输出的7比特数据中总是仅仅1个比特被设置为“1”。 
第二逻辑块15发挥本发明的第二移位量创建块的功能。第二逻辑块15将来自第二寄存器14的(2n-1)比特的输出结果转换为十进制数，并且创建 转换后的数据作为第二移位电路16的移位量BSFT(第二移位量)。第二逻辑块15继而将所创建的比特移位量BSFT提供给第二移位电路16的控制端子CTL。 
图9是解释第一实施例中第二逻辑块的功能的示意图。图9中的示例是其中使用三比特A/D转换器和三比特D/A转换器的示例。在图9的示例中，第二寄存器14的输出结果由7比特组成，其中总是仅仅1个比特被设置为1。由此，可以将输出结果仅仅转换为范围从0到6的值。 
如果第二寄存器14的输出结果是“2′b0000001”，则第二逻辑块15输出的转换后的数据是“0”。如果第二寄存器14的输出结果是“2’b0000010”，则第二逻辑块15输出的转换后的数据是“1”。如果第二寄存器14的输出结果是“2’b0000100”，则第二逻辑块15输出的转换后的数据是“2”。如果第二寄存器14的输出结果是“2’b0001000”，则第二逻辑块15输出的转换后的数据是“3”。如果第二寄存器14的输出结果是“2’b0010000”，则第二逻辑块15输出的转换后的数据是“4”。如果第二寄存器14的输出结果是“2’b0100000”，则第二逻辑块15输出的转换后的数据是“5”。如果第二寄存器14的输出结果是“2’b1000000”，则第二逻辑块15输出的转换后的数据是“6”。 
通常，在采用n比特A/D转换器和n比特D/A转换器的情况下，取决于被设置为“1”的比特，按照如下发生转换：LSB→0，LSB+1→1，LSB+2→2，...MSB-1→2n-3，以及MSB→2n-2。 
第二移位电路16按照第二逻辑块15输出的比特移位量对A/D转换器20输出的温度计码进行比特移位。第二移位电路16然后将比特移位后的数据馈送到D/A转换器30的输入。上述功能组合以实施DWA。 
图10是解释第一实施例中第二移位电路16的功能的示意图。图10示出了A/D转换器20的输出、第二逻辑块15的输出、以及第二移位电路16的输出(即，D/A转换器30的输入)怎样例示性地彼此相关。 
在这个示例中，三比特A/D转换器20的输出(即，第二移位电路16的输入)进行以下转变：“2′b0000000”→“2’b0000111”→“2’b0011111”→“2’b0001111”→“2’b0000001”。在这种情形下，由第二逻辑块15输出的比特移位量BSFT进行以下转变：“0”→“0”→“3”→“1”→“5”。结果，D/A转换器30的输入，即，第二移位电路16的输出，进行以下转变：“2’b0000000”→“2’b0000111”→“2’b1111001”→“2’b0011110”→“2’b0100000”。 
也就是说，当第二移位电路16的输入是“2’b0000000”时，比特移位量BSFT是“0”，使得第二移位电路16不执行任何比特移位并输出未修改的“2’b0000000”。当第二移位电路16的输入是“2’b0000111”时，比特移位量BSFT仍然是“0”，使得第二移位电路16不执行任何比特移位并输出未修改的“2’b0000111”。当第二移位电路16的输入是“2’b0011111”时，比特移位量BSFT是“3”，使得第二移位电路16执行3比特移位并输出码“2’b1111001”。当第二移位电路16的输入是“2’b0001111”时，比特移位量BSFT是“1”，使得第二移位电路16执行从LSB的1比特移位并输出码“2’b0011110”。当第二移位电路16的输入是“2’b0000001”时，比特移位量BSFT是“5”，使得第二移位电路16执行从LSB的5比特移位并输出码“2’b0100000”。 
图11是解释第一实施例的线性增强电路怎样操作的示意图。图11的示例概括了上述的三比特A/D转换器和三比特D/A转换器的典型的功能工作。在该情况中，形成环的第一移位电路13和第二寄存器14每个需要(23-1)比特，使得实施七进制计数器(＝23-1)。以下参照图11来描述第一实施例的线性增强电路10怎样工作。后继描述的部分可能是冗余的但是为了描述清楚没有被省略。 
在这个示例中，三比特A/D转换器20的输出(即，第二移位电路16的输入)进行以下转变：“2’b0000000”→“2’b0000111”→“2’b0011111”→“2’b0001111”→“2’b0000001”。A/D转换器20的输出码被馈送到第二移位电路16的输入，而1时钟前给出的码被置入第一寄存器11。在被输出至第一逻辑块12之前，按照“2’b0000000”→“2’b0000111”→“2’b0011111”→“2’b0001111”的顺序将码存储进第一寄存器11。 
在第一逻辑块12中，仅仅当A/D转换器20的输出是最大值时，才将比特移位量BSF设置为“0”；在其他情况下，A/D转换器20的输出值被未修改地转换为比特移位量BSF。由此，比特移位量BSF按照“0”→“3”→“5”→“4”的顺序从第一逻辑块12被提供至第一移位电路13的控制端子CTL。 
在第一移位电路13和第二寄存器14构成的环形电路中，依据由第一逻辑块12输出的比特移位量BSF发生下述的操作。在初始状态中，第二寄存器14在其存储的比特中仅仅有一个比特被设置为“1”。在图11的示例中，三比特A/D转换器和3比特D/A转换器每个需要23-1＝7比特。在此，建立“2’b0000001”的初始状态。 
当比特移位量是0时，第一移位电路13不执行任何比特移位，使得第二寄存器14向第二逻辑块15输出作为初始状态的相同的码“2’b0000001”。当比特移位量BSF变成3时，第一移位电路13执行3比特移位，使得第二寄存器14在从初始状态“2’b0000001”进行的比特移位之后，将码“2’b0001000”输出给第二逻辑块15。当比特移位量BSF变成5时，第一移位电路13执行5比特移位，使得第二寄存器14在从之前紧接的码“2’b0001000”进行的比特移位之后，将码“2’b0000010”输出给第二逻辑块15。当比特移位量BSF变成4时，第一移位电路13执行4比特移位，使得第二寄存器14在从之前紧接的码“2’b0000010”进行的比特移位之后，将码“2’b0100000”输出给第二逻辑块15。如上所述，由第二寄存器14输出的7比特数据中总是仅仅有一比特被设置为“1”。 
在第二逻辑块15中，第二寄存器14的7比特输出结果被转换为十进制数。转换后的数据被创建为第二移位电路16的比特移位量BSFT。尽管在第二逻辑块15中，由第二寄存器14输出7比特，但在7比特中总是仅仅一个比特被设置为“1”。因此输出结果只被转换为范围从0到6的值。 
如果第二寄存器14的输出结果是“2’b0000001”，则被馈送到第二移位电路16的控制端子CTL的、第二逻辑块15输出的转换后的数据是“0”。如果第二寄存器14的输出结果是“2’b0001000”，则然后被馈送到第二移位电路16的控制端子CTL的、第二逻辑块15输出的转换后的数据是“3”。如果第二寄存器14的输出结果是“2’b0000010”，则被提供至第二移位电路16的控制端子CTL的、第二逻辑块15输出的转换后的数据是“1”。如果第二寄存器14的输出结果是“2’b0100000”，则被发送至第二移位电路16的控制端子CTL的、第二逻辑块15输出的转换后的数据是“5”。 
在第二移位电路16中，按照第二逻辑块15输出的比特移位量对由A/D转换器20输出的温度计码进行比特移位。比特移位后的数据被馈送到D/A转换器30的输入。 
当第二移位电路16的输入是“2’b0000000”时，比特移位量BSFT是“0”，使得第二移位电路16不执行比特移位并输出未修改的“2’b0000000”。当第二移位电路16的输入是“2’b0000111”时，比特移位量BSFT是“0”，使得第二移位电路16不执行比特移位并输出未修改的“2’b0000111”。当第二移位电路16的输入是“2’b0011111”时，比特移位量BSFT是“3”，使得第二移位电路16执 行从LSB的3比特移位并输出码“2’b1111001”。当第二移位电路16的输入是“2’b0001111”时，比特移位量BSFT是“1”，使得第二移位电路16执行从LSB的1比特移位并输出码“2’b0011110”。当第二移位电路16的输入是“2’b0000001”时，比特移位量BSFT是“5”，使得第二移位电路16执行从LSB的5比特移位并输出码“2’b0100000”。上述功能组合以实施DWA。 
根据第一实施例，通过组合第一逻辑块12、形成环的第一移位电路13和第二寄存器14、以及第二逻辑块15来实施不依靠加法器的计数器。在利用n比特A/D转换器和n比特D/A转换器的情况下，构成环的第一移位电路13和第二寄存器14每个需要(2n-1)比特。在这种情形下，实施了基于(2n-1)的计数器。 
<2.第二实施例> 
图12是示出被实施为采用DWA方案的本发明的第二实施例的D/A转换器的线性增强电路10A的典型结构的框图。图12示出了其中使用三比特A/D转换器和3比特D/A转换器的示例。第二实施例的线性增强电路10A与第一实施例的线性增强电路10在以下方面不同。 
第二实施例的线性增强电路10A没有第二逻辑块。第二实施例的第一逻辑块不将(2n-1)比特(即，在该示例中7比特)的温度计码转换为十进制数。替代地，第一逻辑块将7比特码馈送至第一移位电路13A。除了第一寄存器11A和第二寄存器14A之外，还在第二移位电路16A的输出级中布置第三寄存器17。第一寄存器11A、第二寄存器14A、以及第三寄存器17中的每一个由(2n-1)触发器FF(在该示例中为7触发器)组成。第一移位电路13A和第二移位电路16A被构造为当接收到7比特码数据时执行移位操作。 
现在将解释第一移位电路13A和第二移位电路16A的典型结构。图13是示出第二实施例中移位电路的典型结构的电路图。尽管以下的解释关于第一移位电路13A的功能，但第二移位电路16A也具有等效的功能。为了简化和例示的目的，该示例的结构被设计为2比特设置而不是3比特的布置。然而，不管所涉及的比特数，基本构思是相同的。对于移位电路可以采用各种结构(例如，参见“A 100mW 10MHz-BW CTΔ∑Modulator with 87dB DR and 91dBc IMD Solid-State Circuits Conference，2008.ISSCC2008.Digest of Technical Papers，IEEE international，日期：2008年2月3日-7日，页码：498-631”)。 
移位电路13A被构造为包括：开关SW00到SW03、SW10到SW13、SW20到SW23、SW30到SW33，输入线LI0到LI3，输出线LO0到LO3，以及移位控制线LS0到LS3。 
输入线LI0连接到输入端子in[0]以及开关SW00、SW10、SW20、SW30的端子“a”。 
输入线LI1连接到输入端子in[1]以及开关SW01、SW11、SW21、SW31的端子“a”。 
输入线LI2连接到输入端子in[2]以及开关SW02、SW12、SW22、SW32的端子“a”。 
输入线LI3连接到输入端子in[3]以及开关SW03、SW13、SW23、SW33的端子“a”。 
输出线LO0连接到输出端子out[0]以及开关SW00、SW01、SW02、SW03的端子“b”。 
输出线LO1连接到输出端子out[1]以及开关SW10、SW11、SW12、SW13的端子“b”。 
输出线LO2连接到输出端子out[2]以及开关SW20、SW21、SW22、SW23的端子“b”。 
输出线LO3连接到输出端子out[3]以及开关SW30、SW31、SW32、SW33的端子“b”。 
移位控制线LS0连接到移位端子SFT[0]以及开关SW00、SW11、SW22、SW33的控制端子。 
移位控制线LS1连接到移位端子SFT[1]以及开关SW03、SW10、SW21、SW32的控制端子。 
移位控制线LS2连接到移位端子SFT[2]以及开关SW02、SW13、SW20、SW31的控制端子。 
移位控制线LS3连接到移位端子SFT[3]以及开关SW01、SW12、SW23、SW30的控制端子。 
当“1”被输入至与开关的控制端子连接的移位控制线LS0到LS3时，开关SW00到SW03、SW10到SW13、SW20到SW23、以及SW30到SW33接通。当“0”被输入至移位控制线LS0到LS3时，这些开关断开。在构成由第一逻辑块12A提供的移位信号的(2n-1)比特中，仅仅一个比特被设置为“1”； 其他比特每个被设置为“0”。 
当“1”被输入至移位端子SFT[0]时，仅仅开关SW00、SW11、SW22和SW33被接通。在该情形下，被输入至输入端子in[0]的比特信号经由输入线LI0、开关SW00以及输出线LO0从输出端子out[0]输出。 
被输入至输入端子in[1]的比特信号经由输入线LI1、开关SW11以及输出线LO1从输出端子out[1]输出。 
被输入至输入端子in[2]的比特信号经由输入线LI2、开关SW22以及输出线LO2从输出端子out[2]输出。 
被输入至输入端子in[3]的比特信号经由输入线LI3、开关SW33以及输出线LO3从输出端子out[3]输出。 
如上所述，当“1”被输入至移位端子SFT[0]时，不对输入码进行比特移位，而不进行修改地输出。 
当“1”被输入至移位端子SFT[1]时，仅仅开关SW03、SW10、SW21和SW32被接通。在该情形下，被输入至输入端子in[0]的比特信号经由输入线LI0、开关SW10以及输出线LO1从输出端子out[1]输出。 
被输入至输入端子in[1]的比特信号经由输入线LI1、开关SW21以及输出线LO2从输出端子out[2]输出。 
被输入至输入端子in[2]的比特信号经由输入线LI2、开关SW32以及输出线LO3从输出端子out[3]输出。 
被输入至输入端子in[3]的比特信号经由输入线LI3、开关SW03以及输出线LO0从输出端子out[0]输出。 
如上所述，当“1”被输入至移位端子SFT[1]时，输入码在输出之前被移位1比特。 
当“1”被输入至移位端子SFT[2]时，仅仅开关SW02、SW13、SW20和SW31被接通。在该情形下，被输入至输入端子in[0]的比特信号经由输入线LI0、开关SW20以及输出线LO2从输出端子out[2]输出。 
被输入至输入端子in[1]的比特信号经由输入线LI1、开关SW31以及输出线LO3从输出端子out[3]输出。 
被输入至输入端子in[2]的比特信号经由输入线LI2、开关SW02以及输出线LO0从输出端子out[0]输出。 
被输入至输入端子in[3]的比特信号经由输入线LI3、开关SW13以及输 出线LO1从输出端子out[1]输出。 
如上所述，当“1”被输入至移位端子SFT[2]时，输入码在输出之前被移位2比特。 
当“1”被输入至移位端子SFT[3]时，仅仅开关SW01、SW12、SW23和SW30被接通。在该情形下，被输入至输入端子in[0]的比特信号经由输入线LI0、开关SW30以及输出线LO3从输出端子out[3]输出。 
被输入至输入端子in[1]的比特信号经由输入线LI1、开关SW01以及输出线LO0从输出端子out[0]输出。 
被输入至输入端子in[2]的比特信号经由输入线LI2、开关SW12以及输出线LO1从输出端子out[1]输出。 
被输入至输入端子in[3]的比特信号经由输入线LI3、开关SW23以及输出线LO2从输出端子out[2]输出。 
如上所述，当“1”被输入至移位端子SFT[3]时，输入码在输出之前被移位3比特。 
以上所描述的是2比特移位电路的结构和功能。与2比特设置的构思和结构相同的构思和结构还可以应用于3比特或者(2n-1)比特设置，尽管在这样的情形下，可能增加所涉及的开关和其他组件的数量。 
图14A和14B是解释图13所示的移位电路的功能的示意图。第一移位电路13A以图14A和14B所图示的方式来控制比特移位量。 
当来自第一逻辑块12A的移位信号shift[6:0]是“2’b0001000”时，第一移位电路13A执行3比特移位，这是因为在从LSB开始数的第四比特(4-1)中设置了“1”。在图14A的示例中，将馈送到输入端子“in”的码数据(比特序列)“2’b0000111”朝向MSB移位3比特。作为结果，从第一移位电路13A的输出端子out[0]到out[6]输出在3比特移位之后的码数据(比特序列)“2’b0111000”。 
当来自第一逻辑块12A的移位信号shift[6:0]是“2’b1000000”时，第一移位电路13A执行6比特移位，这是因为在从LSB开始数的第七比特(7-1)中设置了“1”。在图14B的示例中，将馈送到输入端子“in”的码数据(比特序列)“2’b0000111”朝向MSB移位6比特。作为结果，从第一移位电路13A的输出端子out[0]到out[6]输出在6比特移位之后的码数据(比特序列)“2’b1000011”。在假定码串中仅仅一个比特被设置为“1”的情况下给出移位信 号shift[6:0]。 
因为第一移位电路13A具有上述的结构和功能，第一逻辑块12A按照图15中描绘的方式来转换由A/D转换器20输出的温度计码。如果组成该码的所有比特都是0或者1，则将该码转换为相同的码。 
图15是示出第二实施例中A/D转换器20(第一寄存器)的输出与作为第一逻辑块12A的输出的移位信号之间的对应关系的示意图。 
当输入7比特温度计码是“2’b0000000”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0000001”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0000001”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0000010”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0000011”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0000100”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0000111”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0001000”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0001111”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0010000”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0011111”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0100000”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b0111111”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b1000000”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
当输入7比特温度计码是“2’b1111111”时，第一逻辑块12A将移位信号shift[6:0]设置为“2’b0000001”，并且输出作为结果的移位信号到第一移位电路13A的移位端子SFT。 
在采用第二实施例的移位电路的情况下，第一实施例中的第一移位电路 13和第二移位电路16之间插入连接的第二逻辑块15是不必要的。移除第二逻辑块的原因在于通过由第一移位电路13和第二寄存器14组成的环形电路而循环的码中仅仅一个比特被设置为“1”，并且还在于当通过图13的移位电路不修改地使用该码时，可以获得相关的操作。 
第二实施例使其触发器在初始状态中如图16所示设置，以便通过在第一实施例中的第一移位电路13和第二寄存器14构成的环形电路来实施码的循环(即，该码仅仅有它的一个比特被设置为“1”)。也就是说，如图16所图示的，组成作为图12中环的一部分的、连接到第一移位电路13A的第二寄存器14A的触发器电路FF0到FF6在初始状态中被设置为“1000000”。 
在图16的示例中，在初始状态中通过重置信号RST仅仅将与LSB对应的触发器电路FF0设置为“1”。如上所讨论的，即使除了LSB的触发器电路之外的触发器电路在初始状态中被设置为“1”，也可以实施相同的操作。 
由此，第二实施例提供了以下优点：在不需要加法器的情况下，不存在可能妨碍诸如承载(carry)之类的快速操作的关键路径(critical path)，由此提供了高速性能。由于对于实现加法操作的信号路径来说等待时间近似相同，所以非常容易完成定时设计。因为使得电路结构非常简单，所以可以减少电路的规模并且相应地降低功耗量。 
上述的线性增强电路10和10A可以例示性地应用于∑ΔA/D转换器。 
<3.第三实施例> 
图17是示出被实施为本发明的第三实施例的∑ΔA/D转换器100的典型结构的框图。∑ΔA/D转换器100由滤波器块110、低分辨率(例如，1至5比特)的n比特A/D转换器120、具有与A/D转换器的比特数相同的比特数的D/A转换器130、线性增强电路140，以及输入级中的减法器150。作为基于反馈的系统，∑ΔA/D转换器100减少了电路的非线性和噪声并且由此提供高分辨率。 
A/D转换器120对应于图5和12中的A/D转换器20，而D/A转换器130也对应于图5和12中的D/A转换器30。在反馈环FDB中，采用图5或12中的线性增强电路10或10A作为在A/D转换器120的输出和D/A转换器130的输入之间插入连接的线性增强电路140。 
滤波器块110对由减法器150提供的模拟信号进行滤波，并且将滤波后的模拟信号输出给A/D转换器120。A/D转换器120将滤波器块110的输出 信号转换为数字信号，并且将作为结果的数字信号输出到外侧，以及输出给在反馈环FDB中布置的线性增强电路140。 
D/A转换器130将来自反馈环FDB中的线性增强电路140的数字信号转换为模拟信号，并且将作为结果的模拟信号输出给减法器150。减法器150从输入模拟信号中减去D/A转换器130的输出信号，并且将作为结果的模拟信号馈送至滤波器块110。 
即使在利用除了1比特之外的比特数的A/D转换器120的情况下，第三实施例的∑ΔA/D转换器100也足够保证D/A转换器的线性度，D/A转换器的非线性可能是对升高噪声基底有贡献的因素。该∑ΔA/D转换器可以有利地应用于接收TV广播信号的接收装置中。 
<4.第四实施例> 
图18是示出被实施为本发明的第四实施例的接收装置200的典型结构的框图。接收装置200由天线210、前端块220、∑ΔA/D转换器230以及解调块240构成。采用图17所示的∑ΔA/D转换器100作为∑ΔA/D转换器230。 
在接收装置200中，由天线210接收的TV广播信号被转送到前端块220。在前端块220中，从信号中移除不必要的分量，然后通过低噪声放大器对该信号进行放大。在放大之后，基于由本机振荡器生成的振荡信号通过混频器从该信号中提取中频信号。通过∑ΔA/D转换器230将来自前端块220的模拟信号转换为数字信号，并且作为结果的数字信号被提供给解调块240。解调块240将所接收的信号解调为视频和音频信号，然后视频和音频信号被输出给显示部件或者记录部件(未示出)。 
作为其主要的优点之一，上述的第四实施例的接收装置200允许精确地获取数字广播信号。 
本申请包含于2009年7月30日向日本专利局提交的日本优先权专利申请JP 2009-177477中公开的主题相关的主题，在此通过引用并入其全部内容。 
本领域技术人员应理解，取决于设计需求和其他因素，可以出现各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。 

Claims (8)

1.一种线性增强电路，包括：
第一移位量创建块，配置为按照n比特模拟/数字(A/D)转换器的之前紧接的输出码来创建第一移位量；
第一移位电路，配置为依据已经提供的所述第一移位量来对输入码数据进行比特移位，所述第一移位电路还输出比特移位后的输入码数据；
寄存器，配置为存储所述第一移位电路的输出，以便向所述第一移位电路输出存储的数据作为所述输入码数据，由此连同第一移位电路形成环形电路，所述寄存器还输出存储的码数据作为第二移位量；以及
第二移位电路，配置为依据已经提供的所述第二移位量对所述模拟/数字转换器的输出码进行比特移位，所述第二移位电路还将比特移位后的输出码输出至n比特数字/模拟转换器。
2.根据权利要求1的线性增强电路，其中所述寄存器存储(2n-1)比特码数据，在初始状态中所述(2n-1)比特码数据中仅仅一个比特被设置为“1”。
3.根据权利要求1的线性增强电路，其中所述第一移位电路和所述第二移位电路中的每一个在从最低位到最高位的方向上依据所提供的移位量对码数据进行比特移位，如果超过最高位则比特移位循环回到最低位。
4.根据权利要求1的线性增强电路，还包括第二移位量创建块，配置为将所述寄存器的输出码转换为十进制数作为所述第二移位量；
其中所述寄存器的所述输出码中仅仅一个比特被设置为“1”；
如果所述模拟/数字转换器的输出码是最大值，则所述第一移位量创建块将比特移位量设置为零，如果所述输出码不同于最大值，则所述第一移位量创建块还将所述模拟/数字转换器的输出码转换为十进制数，所述十进制数作为所述第一移位量被输出至所述第一移位电路；以及
所述第二移位量创建块按照所述寄存器的输出码中的被设置为“1”的比特将码转换为范围从0至(2n-2)的值。
5.根据权利要求1的线性增强电路，其中所述寄存器的所述输出码中仅仅一个比特被设置为“1”；
所述第一移位量创建块向所述第一移位电路输出(2n-1)比特移位信号，所述(2n-1)比特移位信号指示所述第一移位量并且其中按照所述模拟/数字转换 器的输出码仅仅一个比特被设置为“1”；
所述第一移位电路具有通过在所述移位信号中被设置为“1”的比特所指定的它的移位量；以及
所述第二移位电路具有通过在所述寄存器的输出码中被设置为“1”的比特所指定的它的移位量。
6.根据权利要求1的线性增强电路，还包括输入寄存器，配置为存储所述模拟/数字转换器的之前紧接的输出码，所述输入寄存器还将存储的码输出给所述第一移位量创建块。
7.一种∑Δ模拟/数字转换器，包括：
滤波器块，配置为对提供的模拟信号进行滤波；
n比特模拟/数字转换器，配置为将所述滤波器块的输出信号转换为数字信号；
n比特数字/模拟转换器，配置为在所述模拟/数字转换器的反馈环中将数字信号转换为模拟信号；
线性增强电路，配置为被插入连接在所述模拟/数字转换器的输出和所述反馈环中的所述数字/模拟转换器的输入之间，所述线性增强电路还增强所述数字/模拟转换器的线性度；以及
减法器，配置为从输入模拟信号中减去所述数字/模拟转换器的输出信号，所述减法器还将作为结果的模拟信号提供给所述滤波器块；
其中所述线性增强电路包括：
第一移位量创建块，配置为按照所述模拟/数字转换器的之前紧接的输出码来创建第一移位量；
第一移位电路，配置为依据已经提供的所述第一移位量来对输入码数据进行比特移位，所述第一移位电路还输出比特移位后的输入码数据；
寄存器，配置为存储所述第一移位电路的输出，以便向所述第一移位电路输出存储的数据作为所述输入码数据，由此连同所述第一移位电路形成环形电路，所述寄存器还输出存储的码数据作为第二移位量；以及
第二移位电路，配置为依据已经提供的所述第二移位量对所述模拟/数字转换器的输出码进行比特移位，所述第二移位电路还将比特移位后的输出码输出至所述数字/模拟转换器。
8.一种接收装置，包括： 
前端块，配置为提取接收的信号；
∑Δ模拟/数字转换器，配置为将来自所述前端块的模拟形式的信号转换为数字信号；以及
解调块，配置为解调从所述∑Δ模拟/数字转换器输出的数字信号；
其中所述∑Δ模拟/数字转换器包括：
滤波器块，配置为对提供的模拟信号进行滤波；
n比特模拟/数字转换器，配置为将所述滤波器块的输出信号转换为数字信号；
n比特数字/模拟转换器，配置为在所述模拟/数字转换器的反馈环中将数字信号转换为模拟信号；
线性增强电路，配置为被插入连接在所述模拟/数字转换器的输出和所述反馈环中的数字/模拟转换器的输入之间，所述线性增强电路还增强所述数字/模拟转换器的线性度；以及
减法器，配置为从输入模拟信号中减去所述数字/模拟转换器的输出信号，所述减法器还将作为结果的模拟信号提供给所述滤波器块；
所述线性增强电路包括：
第一移位量创建块，配置为按照所述模拟/数字转换器的之前紧接的输出码来创建第一移位量；
第一移位电路，配置为依据已经提供的所述第一移位量来对输入码数据进行比特移位，所述第一移位电路还输出比特移位后的输入码数据；
寄存器，配置为存储所述第一移位电路的输出，以便向所述第一移位电路输出存储的数据作为所述输入码数据，由此连同所述第一移位电路形成环形电路，所述寄存器还输出存储的码数据作为第二移位量；以及
第二移位电路，配置为依据已经提供的所述第二移位量对所述模拟/数字转换器的输出码进行比特移位，所述第二移位电路还将比特移位后的输出码输出至所述数字/模拟转换器。 
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