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TWI650956B - 連續漸近暫存器式量化器與連續時間三角積分調變器 - Google Patents

連續漸近暫存器式量化器與連續時間三角積分調變器 Download PDF

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TWI650956B
TWI650956B TW106143612A TW106143612A TWI650956B TW I650956 B TWI650956 B TW I650956B TW 106143612 A TW106143612 A TW 106143612A TW 106143612 A TW106143612 A TW 106143612A TW I650956 B TWI650956 B TW I650956B
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黃必青
陳昱璋
陳志龍
賴傑帆
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瑞昱半導體股份有限公司
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Abstract

本發明揭露了一連續漸近暫存器式量化器，以及採用該連續漸近暫存器式量化器的一連續時間三角積分調變器。該連續漸近暫存器式量化器能夠產生M個高位元作為一數位輸出訊號，並產生L個低位元以依據該L個低位元執行雜訊整型操作。因此，該連續漸近暫存器式量化器以及該連續時間三角積分調變器能夠減少對數位至類比轉換器之電路面積的需求，並能降低關鍵路徑延遲，以提高效能並降低成本。

Description

連續漸近暫存器式量化器與連續時間三角積分調變器
本發明是關於量化器與三角積分調變器，尤其是關於具有雜訊整型功能的量化器與採用該量化器的三角積分調變器。
近年來，本領域對於連續時間三角積分調變器(continuous-time sigma-delta modulator,CTSDM)的性能要求愈來愈高，因此，部分CTSDM採用了更多位元數(不小於4)的量化器，然而，在量化器的位元數高的情形下，CTSDM的數位至類比轉換器(digital-to-analog converter,DAC)為了滿足要求(例如：效能、成本)所搭配的設計即顯得力有不逮，上述設計例如是下列技術的其中之一：
一、DAC校正技術。此技術對不同晶片的DAC可能有不同的校正效果，且此技術的校正效果在特定頻率或溫度下可能不錯，但在其它頻率或溫度(例如：高頻或高溫)下可能不佳。
二、DAC被設計成滿足類比至數位轉換器(analog-to-digital converter,ADC)的動態範圍(dynamic range,DR)。此技術會導致DAC的面積相當大，進而導致成本上升。
三、DAC採用動態元件匹配(dynamic element matching,DEM)技術(例如：資料加權平均(data weighted averaging,DWA)技術)。此技術可能有關鍵路徑延遲(critical path delay)過長的問題，其會影響CTSDM的迴路延遲(excess loop delay)。
四、DAC搭配數位三角積分截斷器(digital delta-sigma truncator)技術以及選擇性地搭配DEM技術。此技術可能有整體延遲時間過長的問題，其會影響CTSDM的迴路延遲。
相關先前技術可見於下列文獻：
一、Chi-Yun Wang, Shu-Wei Chu, Tzu-Hsuin Peng, Jen-Che Tsai, and Chih-Hong Lou, "A Mode-Configurable Analog Baseband for Wi-Fi 11ac Direct-Conversion Receiver Utilizing a Single Filtering ADC", 2016 IEEE Radio Frequency Integrated Circuits Symposium。
二、Yonghua Cong, Student Member, IEEE, and Randall L. Geiger, Fellow, IEEE, "A 1.5-V 14-Bit 100-MSs Self-Calibrated DAC", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 12, DECEMBER 2003。
三、John G. Kauffman, Student Member, IEEE, Pascal Witte, Member, IEEE, Joachim Becker, Member, IEEE, and Maurits Ortmanns, Senior Member, IEEE, "An 8.5 mW Continuous-Time Modulator With 25 MHz Bandwidth Using Digital Background DAC Linearization to Achieve 63.5 dB SNDR and 81 dB SFDR", John G. Kauffman, Student Member, IEEE, Pascal Witte, Member, IEEE, Joachim Becker, Member, IEEE, and Maurits Ortmanns, Senior Member, IEEE。
四、Hung-Chieh Tsai, Chi-Lun Lo, Chen-Yen Ho, Member, IEEE, and Yu-Hsin Lin, "A 64-fJ_Conv.-Step Continuous-Time Sigma Delta Modulator in 40-nm CMOS Using Asynchronous SAR Quantizer and Digital Delta Sigma Truncator", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 48, NO. 11, NOVEMBER 2013。
五、專利號8,928,511之美國專利。
本發明之一目的在於提供一種位元移除式雜訊整型連續漸近暫存器式量化器與一種連續時間三角積分調變器，可以兼顧效能與成本。
本發明揭露了一種位元移除式雜訊整型連續漸近暫存器式量化器，其一實施例包含一連續漸近暫存器式高位元切換電路、一低位元切換電路、一比較電路、一高位元控制電路、以及一低位元控制電路。所述連續漸近暫存器式高位元切換電路用來依據一類比輸入訊號以及一第一開關控制訊號，依序產生M個高位元取樣結果，其中該M為大於或等於(不小於)1的整數。所述低位元切換電路用來依據該類比輸入訊號以及一第二控制訊號，依序產生L個低位元取樣結果，其中該L為正整數。所述比較電路用來依據該M個高位元取樣結果依序產生M個高位元比較結果，並用來依據該L個低位元取樣結果依序產生L個低位元比較結果。所述高位元控制電路用來依據該M個高位元比較結果產生該第一開關控制訊號，並用來依據該M個高位元比較結果輸出一數位輸出訊號。所述低位元控制電路用來依據先前的L個低位元比較結果以及該L個低位元比較結果，產生該第二控制訊號。
本發明另揭露一種連續時間三角積分調變器，其一實施例包含一運算電路、一濾波電路、一位元移除式雜訊整型連續漸近暫存器式量化器、以及一數位至類比轉換器。所述運算電路用來依據一輸入訊號與一回授訊號產生一待濾波訊號。所述濾波電路用來依據該待濾波訊號產生一濾波訊號。所述位元移除式雜訊整型連續漸近暫存器式量化器是本發明之量化器或其均等，用來依據該濾波訊號產生一數位輸出訊號，其中該位元移除式雜訊整型連續漸近暫存器式量化器產生M個高位元作為該數位輸出訊號，並產生L個低位元以依據該L個低位元執行雜訊整型操作，其中該M為大於或等於1的整數以及該L為正整數。所述數位至類比轉換器用來依據該數位輸出訊號產生該回授訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧位元移除式雜訊整型連續漸近暫存器式量化器
110‧‧‧連續漸近暫存器式高位元切換電路(SAR高位元切換電路)
120‧‧‧低位元切換電路
130‧‧‧比較電路
140‧‧‧高位元控制電路
150‧‧‧低位元控制電路
160‧‧‧取樣控制開關
CLKS‧‧‧取樣控制訊號
VIN‧‧‧類比輸入訊號
VCOMP‧‧‧輸入電壓
DOUT‧‧‧數位輸出訊號
Ctrl_1‧‧‧第一開關控制訊號
Ctrl_2‧‧‧第二控制訊號
210‧‧‧第一電容電路
220‧‧‧第一開關電路
VREF‧‧‧正參考電壓端
310‧‧‧第二電容電路
320‧‧‧第二開關電路
2VREF‧‧‧正參考電壓端
400‧‧‧位元移除式雜訊整型連續漸近暫存器式量化器
410‧‧‧連續漸近暫存器式高位元切換電路(SAR高位元切換電路)
420‧‧‧低位元切換電路
430‧‧‧比較電路
440‧‧‧高位元控制電路
450‧‧‧低位元控制電路
VIN(P)‧‧‧差動輸入之正端訊號
VIN(N)‧‧‧差動輸入之負端訊號
500‧‧‧連續時間三角積分調變器
510‧‧‧運算電路
520‧‧‧濾波器
530‧‧‧位元移除式雜訊整型連續漸近暫存器式量化器(位元移除式雜訊整型SAR量化器)
540‧‧‧數位至類比轉換器(DAC)
VINPUT‧‧‧輸入訊號
VF‧‧‧回授訊號
VSUB‧‧‧待濾波訊號
VH(S)‧‧‧濾波訊號
M bits‧‧‧數位輸出訊號的M個位元
600‧‧‧連續時間三角積分調變器
610‧‧‧動態元件匹配電路(DEM)
DIN‧‧‧數位輸入訊號
B bit(s)‧‧‧B個高位元
Q bit(s)‧‧‧Q個低位元
〔圖1〕顯示本發明之位元移除式雜訊整型SAR量化器的一實施例；〔圖2〕顯示圖1之SAR高位元切換電路的一實施例〔圖3〕顯示圖1之低位元切換電路的一實施例；〔圖4〕顯示本發明之位元移除式雜訊整型SAR量化器的另一實施例；〔圖5〕顯示本發明之連續時間三角積分調變器的一實施例；〔圖6〕顯示本發明之連續時間三角積分調變器的另一實施例；以及〔圖7〕顯示圖6之動態元件匹配電路的一實施例。
以下說明內容的用語是參照本技術領域的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。
本發明的揭露內容包含位元移除式雜訊整型連續漸近暫存器式量化器(bit-reducing noise-shaping successive approximation register(SAR)quantizer)與連續時間三角積分調變器(continuous-time sigma-delta modulator,CTSDM)，能夠減少對數位至類比轉換器(DAC)之電路面積的需求，並能降低關鍵路徑延遲(critical path delay)，以提高效能並降低成本。
圖1顯示本發明之位元移除式雜訊整型SAR量化器的一實施例，其適用於單端輸入(single-ended input)的應用。圖1之位元移除式雜訊整型SAR量化器100包含一連續漸近暫存器式(SAR)高位元切換電路110、一低位元切換電路120、一比較電路130、一高位元控制電路140、一低位元控制電路150以及一取樣控制開關160。上述位元移除式雜訊整型SAR量化器100基於節省電路面積與功耗的考量，採用SAR架構；然而，實施本發明者可依其需求採用其它量化器架構電路來實現位元移除式雜訊整型SAR量化器100。上述取樣控制開關160用來依據一取樣控制訊號CLKS(例如：一時脈訊號)，控制SAR量化器100對一類比輸入訊號VIN進行取樣的時間；換言之，取樣控制訊號CLKS決定了位元移除式雜訊整型SAR量化器100的一運作週期(或說類比輸入訊號VIN的一取樣暨量化週期)。
請參閱圖1。SAR高位元切換電路110用來依據類比輸入訊號VIN以及一第一開關控制訊號Ctrl_1，按一預定順序產生M個高位元取樣結果，其中 該預定順序例如是從一最高有效位元(most significant bit,MSB)(例如：第一個位元)往一最低有效位元(least significant bit,LSB)(例如：第(M+L)個位元)遞減的一位元順序的至少一部分，該M為大於或等於1的整數。SAR高位元切換電路110的一實施例如圖2所示，包含一第一電容電路210與一第一開關電路220，第一電容電路210用來依據類比輸入訊號VIN以及複數個第一參考電壓(例如：一正參考電壓與一接地電壓)進行取樣操作以及電荷重分配操作，第一開關電路220用來依據該第一開關控制訊號Ctrl_1，控制第一電容電路210與複數個第一參考電壓端(例如：一正參考電壓端VREF與一接地電壓端)之間的連接關係，其中該複數個第一參考電壓端用來提供該複數個第一參考電壓。由於圖2之第一電容電路210與第一開關電路220的架構與操作與一般SAR類比至數位轉換器(SAR analog-to-digital converter,SAR ADC)的電容與開關電路的架構與操作相仿，因此細節在此省略。
請參閱圖1。低位元切換電路120用來依據類比輸入訊號VIN以及一第二控制訊號Ctrl_2，按一預定順序(例如：前述位元順序的至少一部分)產生L個低位元取樣結果，其中該L為正整數。值得注意的是，在先前的低位元比較結果(例如：SAR量化器100於前一個運作週期所產生的低位元比較結果)尚未產生時(例如：在SAR量化器100的第一個運作週期時)，該先前的低位元比較結果為零或是一個不實質影響SAR量化器100之取樣結果的值。低位元切換電路120的一實施例是一SAR低位元切換電路如圖3所示，包含一第二電容電路310與一第二開關電路320，第二電容電路310用來依據類比輸入訊號VIN以及複數個第二參考電壓(例如：一正參考電壓與一接地電壓)進行取樣操作以及電荷重分配操作，第二開關電路320用來依據該第二控制訊號，控制第二電容電路310與 複數個第二參考電壓端(例如：一正參考電壓端2VREF、一正參考電壓端VREF以及一接地電壓端)之間的連接關係，其中該複數個第二參考電壓端用來提供該複數個第二參考電壓。值得注意的是，於SAR量化器100的一運作週期內，圖2的高位元控制電路140藉由第一開關控制訊號Ctrl_1，於一開始將第一開關電路220的每一開關接到該複數個第一參考電壓端的其中之一(例如：前述正參考電壓端VREF)，之後再依據後述的高位元比較結果來決定第一開關電路220與該複數個第一參考電壓端之間的連接關係，然而，於同一運作週期內，圖3的低位元控制電路150藉由第二控制訊號Ctrl_2，於一開始依據先前的低位元比較結果來決定第二開關電路320與該複數個第二參考電壓端之間的連接關係(例如：當先前的低位元比較結果依前述預定順序為11...0時，第二開關電路320的開關依該預定順序分別連接至上述正參考電壓端2VREF、上述正參考電壓端2VREF、...、以及上述接地電壓端；當先前的低位元比較結果依前述預定順序為1...01時，第二開關電路320的開關依該預定順序分別連接至該正參考電壓端2VREF、該接地電壓端以及該正參考電壓端2VREF；更多例子可以此類推)，之後再依據後述的低位元比較結果來決定第二開關電路320與該複數個第二參考電壓端之間的耦接關係。
值得注意的是，在能夠反映先前的低位元比較結果的情形下，圖3之SAR低位元切換電路120的電容陣列與參考電壓的設計(例如：電容的數目與電容值，以及參考電壓的數目與電壓值)及其控制邏輯可以彈性調整，舉例而言，圖3的第二參考電壓端可以實現於比較器負端，此時，該低位元控制電路150藉由已知或自行開發的技術，將該先前的低位元比較結果轉換為一比較器輸入電壓(包含於該第二控制訊號Ctrl_2)作為圖3之比較電路130所接收的一輸入 電壓VCOMP，該比較器輸入電壓會與該先前的低位元比較結果有關，且SAR低位元切換電路120的操作會與一般SAR ADC之操作相仿。另值得注意的是，低位元切換電路120也可以是其它型式的電路，只要該電路可以反映先前的低位元比較結果以及對當前的類比輸入訊號VIN進行取樣以產生當前的低位元取樣結果即可。
請參閱圖1。比較電路130用來依據輸入電壓VCOMP(例如：接地電壓或前述比較器輸入電壓)及該M個高位元取樣結果依序產生M個高位元比較結果，並用來依據輸入電壓VCOMP以及該L個低位元取樣結果依序產生L個低位元比較結果。高位元控制電路140用來依據第一控制邏輯(例如：一般SAR ADC對於開關電路的控制邏輯)以及該M個高位元比較結果產生該第一開關控制訊號，並用來依據該M個高位元比較結果輸出一數位輸出訊號DOUT，於一非限制性的實施態樣中，數位輸出訊號DOUT的位元數等於該M；於另一非限制性的實施態樣中，數位輸出訊號DOUT的位元數大於或等於1。低位元控制電路150用來依據第二控制邏輯(例如：前述說明中，控制第二開關電路320的邏輯)、先前的L個低位元比較結果、以及該L個低位元比較結果，產生該第二控制訊號，該第二控制訊號會依低位元切換電路120的實施變化選擇性地包含開關控制訊號(例如：控制圖3之第二開關電路320的訊號)、電壓訊號(例如：前述比較器輸入電壓)等等。上述比較電路130之架構與操作與一般SAR ADC的比較電路的架構與操作相仿或功能均等，故細節在此省略。上述高位元控制電路140與低位元控制電路150的架構與操作與一般SAR ADC的控制電路的架構與操作相仿或功能均等，故細節在此省略。
圖4顯示本發明之位元移除式雜訊整型SAR量化器的另一實施例，其適用於差動輸入(differential input)的應用。圖4之位元移除式雜訊整型SAR量化器400包含二個連續漸近暫存器式(SAR)高位元切換電路410(亦即該二個SAR高位元切換電路410是一SAR高位元切換電路所包含的二個子電路)、二個低位元切換電路420(亦即該二個低位元切換電路420是一低位元切換電路所包含的二個子電路)、一比較電路430、一高位元控制電路440以及一低位元控制電路450。每一高位元切換電路410之一實施例為前述高位元切換電路110。每一低位元切換電路420為前述低位元切換電路120。比較電路430藉由二個輸入端來分別接收差動輸入之正端訊號VIN(P)的取樣結果與差動輸入之負端訊號VIN(N)的取樣結果，並可視實施需求選擇性地包含更多個輸入端來接收由先前的低位元比較結果所轉換而得的比較器輸入訊號，再加以處理。由於單端輸入與差動輸入之原理為本領域之通常知識，故本領域具有通常知識者能夠參酌圖1至圖3之實施例的揭露來瞭解圖4之實施例的實施細節與變化，換言之，圖1至圖3的實施例的技術特徵均可合理應用於圖4的實施例中，因此，重複及冗餘之說明在此節略。
圖5顯示本發明之連續時間三角積分調變器(continuous-time sigma-delta modulator,CTSDM)的一實施例。圖5之CTSDM 500包含一運算電路510、一濾波器520、一位元移除式雜訊整型SAR量化器530、以及一數位至類比轉換器(digital-to-analog converter,DAC)540。運算電路510用來依據一輸入訊號VINPUT與一回授訊號VF產生一待濾波訊號VSUB，舉例而言，運算電路510是一減法器或其均等，用來將輸入訊號VINPUT減去回授訊號VF以產生待濾波訊號VSUB。濾波器520用來依據待濾波訊號VSUB產生一濾波訊號VH(S)，舉例而言，濾 波器520是一積分器，用來依據待濾波訊號VSUB產生濾波訊號VH(S)。雜訊整型SAR量化器530為前述之雜訊整型SAR量化器100或其均等，用來依據濾波訊號VH(S)產生一數位輸出訊號DOUT，其中雜訊整型SAR量化器530依據濾波訊號VH(S)產生M個高位元(M bits)作為該數位輸出訊號DOUT，並依據濾波訊號VH(S)產生L個低位元以依據該L個低位元執行雜訊整型操作，因此減少該L個低位元所造成的迴路延遲(excess loop delay)的問題。DAC 540用來依據數位輸出訊號DOUT產生回授訊號VF。上述運算電路510、濾波器520與DAC 540之任一個單獨而言屬本領域的習知技術，故其細節在此省略。
為了在滿足效能的前提下避免DAC 540的面積過大，本發明的CTSDM可進一步採用動態元件匹配(dynamic element matching,DEM)技術。圖6顯示本發明之CTSDM的另一實施例，圖6的CTSDM 600進一步包含一DEM電路610，其耦接於雜訊整型SAR量化器530與DAC 540之間，用來依據數位輸出訊號DOUT產生一數位輸入訊號DIN，DAC 540再依據數位輸入訊號DIN產生回授訊號VF。上述DEM電路610屬本領域的習知技術，故其細節在此省略。
另外，為了避免數位輸出訊號DOUT的所有位元均經由DEM電路610處理而導致CTSDM 600的迴路延遲(excess loop delay)過長，如圖7所示，DEM電路610可僅處理數位輸出訊號DOUT的B個高位元(B bit(s))(即數位輸出訊號DOUT的MSB及它之後的(B-1)個位元)，以輸出經DEM處理的數位輸入訊號DIN的一部分給DAC 540，DEM電路610另將數位輸出訊號DOUT的Q個低位元(Q bit(s))(即數位輸出訊號DOUT的LSB與它之前的(Q-1)個位元)直接輸出給DAC 540，該Q個低位元未經DEM處理，是作為數位輸入訊號DIN的其它部分，其中該 B與該Q均為正整數，且該B與該Q的和等於該M。上述DEM電路610的技術可稱為DAC之高位元限定的隨機化技術(DAC MSB-only Randomization)。
由於本領域具有通常知識者能夠參酌圖1至圖4之實施例的揭露來瞭解圖5至圖7之實施例的實施細節與變化，換言之，圖1至圖4的實施例的技術特徵均可合理應用於圖5至圖7的實施例中，因此，重複及冗餘之說明在此節略。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明的位元移除式雜訊整型SAR量化器是依據高位元比較結果輸出數位輸出訊號，因此，本發明的位元移除式雜訊整型SAR量化器所涉及的SAR ADC之轉換延遲僅包含高位元的轉換延遲，但不包含低位元的轉換延遲，故本發明的位元移除式雜訊整型SAR量化器可達到較佳的效能。另外，本發明的CTSDM除可採用本發明的位元移除式雜訊整型SAR量化器以達到較佳效能外，並可採用DAC之高位元限定的隨機化技術，來減少對DAC之電路面積的需求，並降低DEM技術所造成的關鍵路徑延遲，從而提高效能並降低成本。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

Claims (10)

  1. 一種連續漸近暫存器式量化器（successive approximation register (SAR) quantizer），包含： 一連續漸近暫存器式高位元切換電路，用來依據一類比輸入訊號以及一第一開關控制訊號，依序產生M個高位元取樣結果，其中該M為大於或等於1的整數； 一低位元切換電路，用來依據該類比輸入訊號以及一第二控制訊號，依序產生L個低位元取樣結果，其中該L為正整數； 一比較電路，用來依據該M個高位元取樣結果依序產生M個高位元比較結果，並用來依據該L個低位元取樣結果依序產生L個低位元比較結果； 一高位元控制電路，用來依據該M個高位元比較結果產生該第一開關控制訊號，並用來依據該M個高位元比較結果輸出一數位輸出訊號；以及 一低位元控制電路，用來依據先前的L個低位元比較結果以及該L個低位元比較結果，產生該第二控制訊號。
  2. 如申請專利範圍第1項所述之連續漸近暫存器式量化器，其中該數位輸出訊號之位元數等於該M。
  3. 如申請專利範圍第1項所述之連續漸近暫存器式量化器，其中該連續漸近暫存器式高位元切換電路包含： 一第一電容電路，用來依據該類比輸入訊號以及複數個參考電壓進行取樣操作以及電荷重分配操作，從而產生該M個高位元取樣結果；以及 一第一開關電路，用來依據該第一開關控制訊號，控制該第一電容電路與複數個參考電壓端之間的連接關係，其中該複數個參考電壓端用來提供該複數個參考電壓。
  4. 如申請專利範圍第3項所述之連續漸近暫存器式量化器，其中該低位元切換電路包含： 一第二電容電路，用來依據該類比輸入訊號以及複數個參考電壓進行取樣操作以及電荷重分配操作，從而產生該L個低位元取樣結果；以及 一第二開關電路，用來依據該第二控制訊號，控制該第二電容電路與複數個參考電壓端之間的連接關係，其中該複數個參考電壓端用來提供該複數個參考電壓。
  5. 如申請專利範圍第4項所述之連續漸近暫存器式量化器，其中於該類比輸入訊號的一目前取樣暨量化週期內，藉由該第二控制訊號控制該第二開關電路，該第二電容電路與該複數個參考電壓端之間的一初始連接關係是相依於該先前的L個低位元比較結果。
  6. 如申請專利範圍第1項所述之連續漸近暫存器式量化器，其中該低位元切換電路包含： 一第二電容電路，用來依據該類比輸入訊號以及複數個參考電壓進行取樣操作以及電荷重分配操作，從而產生該L個低位元取樣結果；以及 一第二開關電路，用來依據該第二控制訊號，控制該第二電容電路與複數個參考電壓端之間的連接關係，其中該複數個參考電壓端用來提供該複數個參考電壓。
  7. 如申請專利範圍第6項所述之連續漸近暫存器式量化器，其中於該類比輸入訊號的一目前取樣暨量化週期內，藉由該第二控制訊號控制該第二開關電路，該第二電容電路與該複數個參考電壓端之間的一初始連接關係是相依於該先前的L個低位元比較結果。
  8. 一種連續時間三角積分調變器（continuous-time sigma-delta modulator, CTSDM），包含： 一運算電路，用來依據一輸入訊號與一回授訊號產生一待濾波訊號； 一濾波電路，用來依據該待濾波訊號產生一濾波訊號； 一位元移除式雜訊整型連續漸近暫存器式量化器（bit-reducing noise-shaping successive approximation register (SAR) quantizer），用來依據該濾波訊號產生一數位輸出訊號，其中該位元移除式雜訊整型連續漸近暫存器式量化器產生M個高位元作為該數位輸出訊號，並產生L個低位元以依據該L個低位元執行雜訊整型操作，其中該M為大於或等於1的整數以及該L為正整數；以及 一數位至類比轉換器，用來依據該數位輸出訊號產生該回授訊號。
  9. 如申請專利範圍第8項所述之連續時間三角積分調變器，進一步包含： 一動態元件匹配（dynamic element matching, DEM）電路，耦接於該位元移除式雜訊整型連續漸近暫存器式量化器與該數位至類比轉換器之間，用來依據該數位輸出訊號產生一數位輸入訊號， 其中該數位至類比轉換器依據該數位輸入訊號產生該回授訊號。
  10. 如申請專利範圍第9項所述之連續時間三角積分調變器，其中數位輸出訊號包含B個高位元與Q個低位元，該動態元件匹配電路依據該B個高位元輸出該數位輸入訊號的一部分，並直接輸出該Q個低位元作為該數位輸入訊號的其它部分，其中該B與該Q均為正整數，且該B與該Q的和等於該M。
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