JP4541666B2 - イメージセンサ及びその製造方法 - Google Patents
イメージセンサ及びその製造方法 Download PDFInfo
- Publication number
- JP4541666B2 JP4541666B2 JP2003172499A JP2003172499A JP4541666B2 JP 4541666 B2 JP4541666 B2 JP 4541666B2 JP 2003172499 A JP2003172499 A JP 2003172499A JP 2003172499 A JP2003172499 A JP 2003172499A JP 4541666 B2 JP4541666 B2 JP 4541666B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- pattern
- spacer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000010410 layer Substances 0.000 claims description 137
- 238000009792 diffusion process Methods 0.000 claims description 98
- 125000006850 spacer group Chemical group 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 62
- 229910021332 silicide Inorganic materials 0.000 claims description 59
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 59
- 229910052751 metal Inorganic materials 0.000 claims description 55
- 239000002184 metal Substances 0.000 claims description 52
- 230000000903 blocking effect Effects 0.000 claims description 50
- 230000002265 prevention Effects 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000011109 contamination Methods 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 description 29
- 239000012535 impurity Substances 0.000 description 20
- 230000007547 defect Effects 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 7
- 230000002950 deficient Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 208000001490 Dengue Diseases 0.000 description 5
- 206010012310 Dengue fever Diseases 0.000 description 5
- 208000025729 dengue disease Diseases 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14621—Colour filter arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14685—Process for coatings or optical elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14645—Colour imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は半導体素子及びその製造方法に関するものであり、特に、イメージセンサ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子のうちイメージセンサ（ｉｍａｇｅ ｓｅｎｓｏｒ）は光学的イメージを電気的信号に変換する素子である。前記イメージセンサは大きく二つに区分することができる。ＣＭＯＳ（Ｃｏｍｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）イメージセンサ及びＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサがそれである。前記ＣＣＤイメージセンサは前記ＣＭＯＳイメージセンサに比べて、光感度（ｓｅｎｓｉｔｉｖｉｔｙ）及びノイズに対する特性が優れている。高集積化に困難があり、電力消耗が高い。一方、前記ＣＭＯＳイメージセンサはＣＣＤイメージセンサに比べて、工程が単純であり、高集積化に適し、電力消耗が低い。
【０００３】
最近、半導体素子の製造技術が高度に発展することによって、ＣＭＯＳ素子の製造技術及び特性が大きく向上している。したがって、前記ＣＭＯＳイメージセンサに対する研究が活発に進められている。
【０００４】
通常、前記ＣＭＯＳイメージセンサの画素（ｐｉｘｅｌ）は光を受け入れるフォトダイオードと前記フォトダイオードから入力された映像信号を制御するＣＭＯＳ素子とで構成される。
【０００５】
図１は典型的なＣＭＯＳイメージセンサの画素を示す等価回路図である。
【０００６】
図１を参照すれば、ＣＭＯＳイメージセンサはフォトダイオードＰＤ、移送トランジスタ（ＴＴ；ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（ＴＲ；ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、選択トランジスタ（ＴＳ；ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）及びアクセストランジスタ（ＴＡ；ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）を具備する。前記フォトダイオードＰＤに前記移送トランジスタＴＴ及びリセットトランジスタＴＲが直列に接続され、前記リセットトランジスタＴＲのドレインに印加電圧Ｖｄｄが接続される。前記移送トランジスタＴＴのドレイン（リセットトランジスタのソース）は浮遊拡散層（Ｆ／Ｄ；ｆｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）に該当する。前記浮遊拡散層Ｆ／Ｄは前記選択トランジスタＴＳのゲートに接続される。前記選択トランジスタＴＳ及び前記アクセストランジスタＴＡは直列に接続され、前記選択トランジスタＴＳのドレインに印加電圧Ｖｄｄが接続される。前記アクセストランジスタＴＡのゲートは入力フォト（Ｐｉ；ｉｎｐｕｔ ｐｏｒｔ）に接続され、前記アクセストランジスタＴＡのソースは出力フォト（Ｐｏ；ｏｕｔｐｕｔ ｐｏｒｔ）に接続される。
【０００７】
上述の構造のＣＭＯＳイメージセンサの動作は、先に、前記リセットトランジスタＴＲをターンオンし、前記浮遊拡散層Ｆ／Ｄに前記印加電圧を印加した後に、前記リセットトランジスタＴＲをオフする。したがって、前記浮遊拡散層Ｆ／Ｄには所定の電位が印加され、また前記選択トランジスタＴＳのゲートにも所定の電位が印加される。その結果、前記選択トランジスタＴＳのソースには所定の電位が印加される。この状態をリセット状態という。
【０００８】
前記リセット状態で、前記フォトダイオードＰＤに光が入射されれば、電子ホール対（ＥＨＰ：ｅｌｅｃｔｒｉｃ−ｈｏｌｅｐａｉｒｓ）が生成されて信号電荷が発生し、前記信号電荷は前記フォトダイオードＰＤに蓄積される。この時に、前記移送トランジスタＴＴをターンオンすれば、前記蓄積された信号電荷が前記浮遊拡散層Ｆ／Ｄに移動して前記浮遊拡散層Ｆ／Ｄの電位が変化する。これによって、前記選択トランジスタＴＳのゲート電位も変化する。その結果、前記選択トランジスタＴＳのソースに印加された電位も変化する。前記入力フォトＰｉに印加されるアクセス信号によって、前記出力フォトＰｏにデータが出力される。前記データを出力した後に、前記イメージセンサは前記リセット状態に再転換される。このような過程を繰り返して映像信号を出力する。
【０００９】
前記トランジスタＴＴ、ＴＲ、ＴＳ、ＴＡのソース／ドレインのうちの一部はオーミックコンタクトまたは抵抗を減少させるためにそれらの表面に金属シリサイド膜を形成することができる。
【００１０】
図２は従来のＣＭＯＳイメージセンサの製造方法を説明するための概略的な断面図である。図面において、参照符号「ａ」及び「ｂ」は各々受光素子領域及びＣＭＯＳ素子領域を示す。
【００１１】
図２を参照すれば、受光素子領域ａ及びＣＭＯＳ素子領域ｂを有するｐ型の半導体基板１に素子分離膜２を形成して活性領域を限定する。前記受光素子領域ａはフォトダイオードＰＤが形成される領域であり、前記ＣＭＯＳ素子領域ｂはＣＭＯＳ素子が形成される領域である。前記素子分離膜２を有する半導体基板１の全面にゲート酸化膜３及びゲート電極膜を順次に形成し、前記ゲート電極膜及び前記ゲート酸化膜３を連続してパターニングしてゲートパターン５を形成する。前記ゲートパターン５は前記ＣＭＯＳ素子領域ｂに形成される。前記ゲートパターン５は積層されたゲート酸化膜３及びゲート電極４で構成される。
【００１２】
前記受光素子領域ａに配置された活性領域であるダイオード領域内にｎ型のフォトダイオード６を形成する。前記ｎ型のフォトダイオード６と前記活性領域の表面との間にｐ型のフォトダイオード７を形成する。
【００１３】
前記ゲートパターン５の両側に隣接した活性領域に低濃度不純物拡散層８を形成する。前記低濃度不純物拡散層８を有する半導体基板１の全面上にスペーサ膜９を形成する。前記スペーサ膜９を選択的に等方性エッチングして前記ゲートパターン５の両側にスペーサ９ａを形成する。この時に、前記フォトダイオード６、７の上部にはスペーサ膜９がそのまま残る。
【００１４】
前記スペーサ９ａの両側の活性領域に高濃度不純物拡散層８ａを形成する。前記高濃度不純物拡散層８ａを有する半導体基板１の全面に金属膜１０を形成し、前記金属膜１０をシリサイド化して金属シリサイド膜１０ａを形成する。前記金属シリサイド膜１０ａは前記高濃度不純物拡散層８ａの表面にだけ選択的に形成される。すなわち、前記フォトダイオード６、７の上部の前記スペーサ膜９は前記フォトダイオード６、７の上部に前記金属シリサイド膜１０ａが形成されることを防止する役割を果たす。
【００１５】
前記シリサイド化工程時に、前記フォトダイオード６、７の上部の前記金属膜１０はそのまま残る。したがって、前記シリサイド化工程時に、前記金属膜１０の金属元素が前記フォトダイオード６、７上の前記スペーサ膜９を通過して前記フォトダイオード６、７内に浸透する可能性がある。前記浸透した金属元素によって、前記フォトダイオード６、７はダーク電流（ｄａｒｋ ｃｕｒｒｅｎｔ）の量を増加させる可能性がある。前記ダーク電流とは、前記フォトダイオード６、７に光が入射しない状態の画素に流れる電流を言う。前記ダーク電流は光が入射しない画素が動作するダーク欠陷（ｄａｒｋ ｄｅｆｅｃｔ）を増加させる可能性がある。
【００１６】
【発明が解決しようとする課題】
本発明の課題は、ダーク欠陷を最小化することができるイメージセンサ及びその製造方法を提供することにある。
【００１７】
本発明の他の課題は、映像の色の鮮明度（ｃｏｌｏｒ ｄｉｓｔｉｎｃｔｉｏｎ）を向上させることができるイメージセンサ及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上述の課題を解決するためのイメージセンサを提供する。本発明の一実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置される。前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置される。少なくとも前記ダイオード領域に対向した前記第１ゲートの一側壁に側壁スペーサが配置される。前記側壁スペーサは「Ｌ」字形態の第１スペーサと前記第１スペーサ上に配置された第２スペーサとで構成される。前記ダイオード領域上に順次に積層されたブロッキングパターン及び絶縁パターンが配置される。前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜からなる。
【００１９】
本発明の他の実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置される。前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置され、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域内に浮遊拡散層が配置される。前記ダイオード領域、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンが配置され、前記シリサイド防止パターン上に色比調節膜が配置される。
【００２０】
本発明のまた他の実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置され、前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置され、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域内に浮遊拡散層が配置される。前記ダイオード領域上にブロッキングパターンが配置され、前記ブロッキングパターン、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンが配置される。前記シリサイド防止パターン上に色比調節膜が配置される。この時に、前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜からなる。
【００２１】
上述の課題及び他の課題を解決するためのイメージセンサの製造方法を提供する。本発明の一実施形態によるイメージセンサの形成方法は、第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成する。前記ダイオード領域上に積層されたブロッキングパターン及びスペーサ絶縁パターンと、少なくとも前記ダイオード領域に対向した前記第１ゲートの一側壁に第１及び第２スペーサで構成された側壁スペーサとを形成する。この時に、前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成し、前記第１スペーサは「Ｌ」字形態であり、前記第２スペーサは前記第１スペーサ上に形成する。
【００２２】
本発明の他の実施形態によるイメージセンサの形成方法は、第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成し、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域に浮遊拡散層を形成する。前記ダイオード領域、第１ゲート及び前記浮遊拡散層を覆うシリサイド防止パターンを形成し、前記シリサイド防止パターンを有する基板の全面上に色比調節膜を形成する。
【００２３】
本発明のまた他の実施形態によるイメージセンサの形成方法は第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成し、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域に浮遊拡散層を形成する。前記ダイオード領域上にブロッキングパターンを形成し、前記ブロッキングパターン、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンを形成する。前記シリサイド防止パターンを有する基板の全面上に色比調節膜を形成する。前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成する。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施は開示された内容が徹底で、完全になることができるように、そして当業者に本発明の思想が充分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成され得るもの、またはそれらの間に第３の層が介在され得るものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００２５】
図３は本発明の望ましい実施形態によるイメージセンサを示す図面であり、図４は図３のＩ−Ｉ′に沿って切断した断面図であり、図５は図４のイメージセンサのうち色比調節膜の厚さによる色比を示すシミュレーショングラフである。
【００２６】
図３及び図４を参照すれば、本発明の望ましい実施形態によるイメージセンサは第１導電型の半導体基板１０１を含む。前記半導体基板１０１の所定の領域には素子分離膜１０３が配置されてダイオード領域８０及び活性領域９０を限定する。前記ダイオード領域８０はフォトダイオードが形成される領域である。前記活性領域９０は前記ダイオード領域８０の一側と接続される。前記活性領域９０上に第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃが順次に所定の間隔で離隔されて配置される。前記第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃは各々図１の移送トランジスタＴＴのゲート、リセットトランジスＴＲのゲート及び選択トランジスタＴＳのゲートに該当する。前記第１ゲート１０７ａは前記ダイオード領域８０に隣接した前記活性領域９０上に配置される。前記活性領域９０上には前記第３ゲート１０７ｃと所定の間隔で離隔された第４ゲート（図示しない）が配置され得る。前記第４ゲートは図１のアクセストランジスタＴＡのゲートに該当する。前記ゲート１０７ａ、１０７ｂ、１０７ｃ及び前記半導体基板１０１の間にゲート絶縁膜１０５が介在される。
【００２７】
前記ダイオード領域８０内に前記半導体基板１０１の表面から所定の深さを有する第２導電型のフォトダイオード１１３が配置される。前記第２導電型のフォトダイオード１１３と前記半導体基板１０１の表面との間に第１導電型のフォトダイオード１１４が配置される。前記第１導電型のフォトダイオード１１４の一側は前記基板１０１と接続される。前記素子分離膜１０３を囲む第１導電型のウェル１１１がさらに配置され得る。前記第１導電型のウェル１１１が配置される場合に、前記第１導電型のフォトダイオード１１４の一側は延長されて前記第１導電型のウェル１１１と接続することができる。これによって、前記第１導電型のフォトダイオード１１４は前記第１導電型のウェル１１１を経由して前記半導体基板１０１と接続される。前記第１導電型はｐ型であり、前記第２導電型はｎ型であることができる。一方、前記第２導電型がｎ型であり、前記第１導電型がｐ型である可能性もある。
【００２８】
前記第２導電型のフォトダイオード１１３は前記第１導電型の基板１０１とＰＮ接合を成し、前記ＰＮ接合面を基準に空乏層が形成される。被写体から発生した光は前記空乏層に入射されて前記空乏層から電子ホール対ＥＨＰが形成される。したがって、信号電荷が前記第２導電型のフォトダイオード１１３内に蓄積される。
【００２９】
前記第１導電型のフォトダイオード１１４は前記半導体基板１０１の表面に分布するデングリングボンドなどにより惹起される暗電流を抑制する役割を果たす。すなわち、前記デングリングボンドなどによって電子ホール対が発生して暗電流が発生する可能性がある。前記第１導電型のフォトダイオード１１４は前記デングリングボンドなどによって発生した電子及びホールのうちから一つを前記半導体基板１０１に放出し、他の一つを自体的に再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）させて消滅させる。例えば、前記第１導電型がｐ型であり、前記第２導電型がｎ型の場合に、前記デングリングボンドなどによって発生した電子は前記ｐ型フォトダイオード１１４内のホールと再結合して消滅し、前記デングリングボンドなどによって発生したホールは前記ｐ型ウェル１１１を経由して前記半導体基板１０１に放出される。これに加えて、前記第１導電型のフォトダイオード１１４は前記第２導電型のフォトダイオード１１３とＰＮ接合を成して空乏層を形成する。これによって、前記ダイオード領域８０内の空乏層が増加してイメージセンサの性能を向上させることができる。
【００３０】
前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に浮遊拡散層１１９が配置される。前記浮遊拡散層１１９は第１低濃度拡散層１１７ａ及び第１高濃度拡散層１１８ａで構成することができる。前記浮遊拡散層１１９は前記第１低濃度拡散層１１７ａが前記第１高濃度拡散層１１８ａを囲むＤＤＤ構造からなることができる。これと異なり、ＬＤＤ構造からなることもできる。これとはまた異なり、前記浮遊拡散層１１９は前記第１高濃度拡散層１１８ａが省略されて前記第１低濃度拡散層１１７ａだけで構成することもできる。前記第３ゲート１０７ｃの両側の活性領域９０内に不純物拡散層１２０が配置される。前記不純物拡散層１２０は第２低濃度拡散層１１７ｂ及び第２高濃度拡散層１１８ｂで構成することができる。前記不純物拡散層１２０もやはり、前記ＤＤＤ構造またはＬＤＤ構造からなることができる。これと異なり、前記不純物拡散層１２０は前記第２高濃度拡散層１１８ｂが省略されて前記第２低濃度拡散層１１７ｂだけで構成することもできる。前記浮遊拡散層１１９及び前記不純物拡散層１２０は第２導電型でドーピングされる。前記浮遊拡散層１１９及び前記不純物拡散層１２０は同一の濃度でドーピングされ得る。前記浮遊拡散層１１９と前記第２導電型のフォトダイオード１１３との間の活性領域９０の表面（第１ゲートのチャンネル領域）にチャンネル拡散層１０４が配置され得る。前記チャンネル拡散層１０４は前記第２導電型のフォトダイオード１１３及び前記浮遊拡散層１１９と同一の第２導電型の不純物でドーピングすることができる。勿論、前記チャンネル拡散層１０４は省略することもできる。前記浮遊拡散層１１９及び前記第３ゲートは配線（図示しない）によって電気的に接続される。
【００３１】
前記フォトダイオード１１３、１１４上にブロッキングパターン１２５ａが配置される。前記ブロッキングパターン１２５ａはシリコン酸化膜に比べて金属元素の拡散係数が低い絶縁膜である。例えば、前記ブロッキングパターン１２５ａはシリコン窒化膜からなることが望ましい。前記ブロッキングパターン１２５ａは前記金属シリサイド膜１３５の形成の時に、発生する可能性がある金属元素の汚染から前記フォトダイオード１１３、１１４を保護する。これによって、従来の金属元素の汚染から惹起されるダーク欠陷を最小化することができる。前記ブロッキングパターン１２５ａは延長されて前記第１ゲート１０７ａの上面のうち一部分を覆うことができる。前記ブロッキングパターン１２５ａと前記半導体基板１０１との間に酸化膜１０９を介在させることが望ましい。前記酸化膜１０９は前記ブロッキングパターン１２５ａと前記半導体基板１０１との間のストレスを緩衝する役割を果たす。前記酸化膜１０９は熱酸化膜からなることができる。前記ブロッキングパターン１２５ａ上にスペーサ絶縁パターン１２７ａが配置され得る。前記スペーサ絶縁パターン１２７ａはＣＶＤシリコン酸化膜からなることができる。
【００３２】
続けて、図３及び図４を参照すれば、前記浮遊拡散層１１９と隣接した前記第１ゲート１０７ａの一側壁、前記第２ゲート１０７ｂの両側壁、及び前記第３ゲート１０７ｃの両側壁に側壁スペーサ１２９が配置される。前記側壁スペーサ１２９は積層された第１及び第２スペーサ１２５ｂ、１２７ｂで構成することができる。前記第１スペーサ１２５ｂは「Ｌ」字形態として前記ブロッキングパターン１２５ａと同一の物質からなることができる。前記第２スペーサ１２７ｂは典型的なスペーサであり、前記スペーサ絶縁パターン１２７ａと同一の物質からなることができる。
【００３３】
前記スペーサ絶縁パターン１２７ａ及び前記第２スペーサ１２７ｂは省略することもできる。この時に、前記側壁スペーサ１２９は前記ブロッキングパターン１２５ａと同一の物質からなる単一層の典型的なスペーサ形態であり得る。
【００３４】
前記ブロッキングパターン１２５ａ上の前記スペーサ絶縁パターン１２７ａ、前記第１ゲート１０７ａ及び前記浮遊拡散層１１９を覆うシリサイド防止パターン１３１が配置される。前記シリサイド防止パターン１３１はＣＶＤシリコン酸化膜からなることができる。前記不純物拡散層１２０の表面に金属シリサイド膜１３５が配置される。前記金属シリサイド膜１３５はコバルトシリサイド膜、ニッケルシリサイド膜またはチタンシリサイド膜からなることができる。前記シリサイド防止パターン１３１は前記浮遊拡散層１１９の表面に前記金属シリサイド膜１３５が形成されるのを防止する役割を果たす。これによって、前記浮遊拡散層１１９の表面が損傷されるのを防止することができる。前記シリサイド防止パターン１３１と前記浮遊拡散層１１９との間に前記酸化膜１０９を介在させることができる。
【００３５】
前記シリサイド防止パターン１３１上に順に積層されたバッファ絶縁膜１４８及び色比調節膜１５０が配置される。前記バッファ絶縁膜１４８及び色比調節膜１５０は延長されて前記第２及び第３ゲート１０７ｂ、１０７ｃ、側壁スペーサ１２９及び金属シリサイド膜１３５を覆うことが望ましい。前記色比調節膜１５０はイメージセンサに入射される光のうち色光の３原色であるブルー、グリーン及びレッドの感度間の比率である色比を調節することができる絶縁膜である。前記色の感度とは、入射される色の強度によるイメージセンサの反応程度を言う。前記色比調節膜１５０はシリコン窒化膜からなることが望ましい。前記バッファ絶縁膜１４８はＣＶＤシリコン酸化膜からなることができる。前記バッファ絶縁膜１４８は前記色比調節膜１５０と前記金属シリサイド膜１３５との間のストレスを緩衝する役割を果たすことができる。
【００３６】
イメージセンサにおいて、入射される被写体の色を実現する方法は、前記色光の３原色間の加算混合（ａｄｄｉｔｉｖｅ ｃｏｌｏｒ ｍｉｘｔｕｒｅ）を利用する。すなわち、前記フォトダイオード１１３、１１４を有する複数個の画素の上部に各々所定のフィルタを配置させる。前記フィルタはブルーフィルタ、グリーンフィルタ及びレッドフィルタに区分することができる。前記ブルーフィルタは入射される光のうちブルーを偏光させ、前記グリーンフィルタは入射される光のうちグリーンを偏光させ、前記レッドフィルタは入射される光のうちレッドを偏光させる。前記ブルーフィルタを有する画素、前記グリーンフィルタを有する画素、及び前記レッドフィルタを有する画素は隣接に配置される。これによって、前記偏光された色の強度によって、前記画素は電気的信号を発生し、前記電気的信号はディスプレー手段（図示しない）に伝達される。前記ディスプレー手段は前記伝達された電気的信号から色を再生し、前記再生された色を前記加算混合して映像をディスプレーする。
【００３７】
前記色比調節膜１５０が調節する色比はブルー／グリーンの色比及びレッド／グリーンの色比であることが望ましい。
【００３８】
前記色比調節膜１５０は厚さによって前記色比を変化させることができる。これを図５のグラフを参照して説明する。図５のグラフに示したデータはシミュレーションデータである。
【００３９】
図４及び図５を参照すれば、図５のグラフにおいて、ｘ軸は前記色比調節膜１５０の厚さを示し、ｙ軸は色比を示す。曲線２００は前記色比調節膜１５０の厚さによるレッド／グリーンの色比を示し、曲線２２０は前記色比調節膜１５０の厚さによるブルー／グリーンの色比を示す。曲線２１０は前記色比調節膜１５０の厚さによるグリーン／グリーンの色比であり、前記色比調節膜１５０のすべての厚さに対して１である。前記曲線２００及び前記曲線２２０は前記色比調節膜１５０の厚さによって変化する。この時に、前記色比調節膜１５０は前記レッド／グリーンの色比と前記ブルー／グリーンの色比との間の差が最小である厚さからなることが望ましい。すなわち、入射される前記ブルーに対する前記画素の感度と前記入射されるレッドに対する前記画素の感度との間の差を最小化することによって、イメージセンサに実現される映像の色の鮮明度を向上させることができる。図５のグラフにおいて、前記色比調節膜１５０が１０００Åである場合に、前記曲線２００及び前記曲線２２０の差が最小である。勿論、図５のデータはシミュレーションデータであるので、実質的なイメージセンサに適用される前記色比調節膜１５０の厚さは変更することができる。
【００４０】
続けて、図３及び図４を参照すれば、前記色比調節膜１５０上に少なくとも一つの層間絶縁膜１５２、１５４が積層される。図４には、第１及び第２層間絶縁膜１５２、１５４が示されている。前記第１及び第２層間絶縁膜１５２、１５４の間に前記浮遊拡散層１１９及び前記第３ゲート１０７ｃを電気的に接続する配線（図示しない）が配置され得る。前記層間絶縁膜１５２、１５４はＣＶＤシリコン酸化膜からなることができる。
【００４１】
前記層間絶縁膜１５２、１５４上にパッシベーション膜１５６が配置される。前記パッシベーション膜１５６は外部の水分のような汚染源からイメージセンサを保護する絶縁膜として、シリコン窒化膜からなることができる。
【００４２】
図６は図４のイメージセンサのダーク欠陷を説明するためのグラフである。グラフにおいて、ｘ軸はダーク欠陷の数を示し、ｙ軸はチップの数を示す。
【００４３】
図６を参照すれば、グラフＡは従来のイメージセンサチップのダーク欠陥画素の数を示すグラフであり、グラフＢは図４のイメージセンサチップのダーク欠陥画素の数を示すグラフである。従来のチップ及び本発明によるチップの総数は各々４７個であり、ダーク欠陥画素は光が全く入射されない状態で５ｍＶ／ｓｅｃ以上の信号電荷を出力する画素として定義した。従来チップの画素数及び本発明によるチップの画素数は同一に３０万個である。
【００４４】
前記グラフＡに示したように、従来のチップは４７個全部ダーク欠陥画素の数が８００個以上である。このうちダーク欠陷画素数が１０００個乃至１２００個であるチップの数が１８個として一番多い。一方、前記グラフＢに示したように、本発明によるチップは４７個全部ダーク欠陥画素の数が６００個以下であり、このうちダーク欠陥画素数が０個乃至２００個であるチップの数が３９個として一番多い。
【００４５】
結果的に、本発明によるイメージセンサは図４のブロッキングパターン１２５ａによって、フォトダイオード１１３、１１４が従来の金属元素の汚染から保護されることが分かる。
【００４６】
次に、上述の構造のイメージセンサの色比特性を図７のグラフを参照して説明する。
【００４７】
図７は図４のイメージセンサの色比特性を示すグラフである。図面において、ｘ軸は入射される光の波長を示し、ｙ軸は色比を示す。
【００４８】
図４及び図７を参照すれば、曲線２５０ａ、２５０ｂ、２５０ｃは各々ブルーフィルタを有する第１画素、グリーンフィルタを有する第１画素、及びレッドフィルタを有する第１画素の色比を示す。曲線３００ａ、３００ｂ、３００ｃは各々ブルーフィルタを有する第２画素、グリーンフィルタを有する第２画素、及びレッドフィルタを有する第２画素の色比を示す。前記第１画素は熱酸化膜１０９、ブロッキングパターン１２５ａ、スペーサ絶縁パターン１２７ａ及びシリサイド防止パターン１３１の厚さを各々１００Å、４００Å、１３００Å及び１０００Åで形成し、色比調節膜１５０は具備しない。前記第２画素は前記熱酸化膜１０９、前記ブロッキングパターン１２５ａ、前記スペーサ絶縁パターン１２７ａ、前記シリサイド防止パターン１３１及び前記色比調節膜１５０の厚さを各々１００Å、４００Å、１３００Å、１０００Å及び１０００Åで形成した。
【００４９】
図示したように、前記第１画素の最高ブルー／グリーンの色比は入射される光の波長が４８０ｎｍである時に、約０．６２であり、前記第１画素の最高レッド／グリーンの色比は入射される光の波長が６４０ｎｍである時に、約１．２である。これと異なり、前記第２画素の最高ブルー／グリーンの色比は入射される光の波長が４８０ｎｍである時に、約０．７３であり、前記第２画素のレッド／グリーンの色比は入射される光の波長が６４０ｎｍである時に、約１である。すなわち、前記色比調節膜１５０はブルー／グリーンの色比を増加させ、レッド／グリーンの色比を減少させることによって、前記ブルー／グリーンの色比と前記レッド／グリーンの色比との間の差を最小化させる。その結果、前記色比調節膜１５０が具備された前記第２画素を有するイメージセンサは映像の色の鮮明度が向上する。
【００５０】
結果的に、上述の構造のイメージセンサは前記ブロッキングパターン１２５ａによって、金属元素の汚染源からフォトダイオード１１３、１１４を保護することができる。したがって、従来の金属元素の汚染から惹起されるダーク欠陷を最小化することができる。これに加えて、前記イメージセンサは前記色比調節膜１５０を具備することによって、イメージの色の鮮明度を向上させることができる。
【００５１】
図８乃至図１１は図４のイメージセンサの製造方法を説明するための断面図である。
【００５２】
図３及び図８を参照すれば、第１導電型の半導体基板１０１の所定の領域に素子分離膜１０３を形成してダイオード領域８０及び活性領域９０を限定する。前記活性領域９０は前記ダイオード領域８０の一側と接続する。前記素子分離膜１０３を有する半導体基板１０１に不純物イオンを選択的に注入して前記素子分離膜１０３を囲む第１導電型のウェル１１１を形成する。この時に、前記活性領域９０内にもウェル（図示しない）を形成することができる。
【００５３】
前記ダイオード領域８０に前記半導体基板１０１の表面から所定の深さを有する第２導電型のフォトダイオード１１３、及び前記第２導電型のフォトダイオード１１３と前記半導体基板１０１の表面との間に介在された第１導電型のフォトダイオード１１４を形成する。
【００５４】
前記第１導電型のフォトダイオード１１４は前記第１導電型のウェル１１１と一側が接続されるように形成することができる。前記ダイオード領域８０と隣接した活性領域９０にチャンネル拡散層１０４を形成する。前記チャンネル拡散層１０４を有する基板１０１の全面上にゲート絶縁膜１０５及びゲート膜を順次に形成し、前記ゲート膜及びゲート絶縁膜１０５を連続してパターニングして前記活性領域９０上に順次に所定間隔離隔された第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃを形成する。前記第１ゲート１０７ａは前記チャンネル拡散層１０４上に形成する。前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に第１低濃度拡散層１１７ａ、及び前記第３ゲート１０７ｃの両側の活性領域９０内に第２低濃度拡散層１１７ｂを形成する。
【００５５】
前記フォトダイオード１１３、１１４、前記ゲート１０７ａ、１０７ｂ、１０７ｃの形成順序は、先に、前記フォトダイオード１１３、１１４を形成し、後に前記ゲート１０７ａ、１０７ｂ、１０７ｃを形成することができる。これと異なり、前記ゲート１０７ａ、１０７ｂ、１０７ｃを先に形成した後に、前記フォトダイオード１１３、１１４を形成することができる。
【００５６】
前記ゲート１０７ａ、１０７ｂ、１０７ｃの両側の活性領域９０及び前記ダイオード領域８０の表面に酸化膜１０９を形成する。前記酸化膜１０９は熱酸化膜で形成することができる。すなわち、前記ゲート１０７ａ、１０７ｂ、１０７ｃを有する半導体基板１０１に熱酸化工程を進行して前記酸化膜１０９を形成する。この時に、前記熱酸化工程は前記ゲート１０７ａ、１０７ｂ、１０７ｃのエッチング損傷を治癒する役割も果たす。したがって、前記ゲート１０７ａ、１０７ｂ、１０７ｃの表面にも熱酸化膜（図示しない）が形成され得る。
【００５７】
図９及び図１０を参照すれば、前記酸化膜１０９、前記フォトダイオード１１３、１１４及び前記ゲート１０７ａ、１０７ｂ、１０７ｃを有する半導体基板１０１の全面にブロッキング膜１２５及びスペーサ絶縁膜１２７を順次に形成する。前記ブロッキング膜１２５はシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成する。例えば、前記ブロッキング膜１２５はシリコン窒化膜で形成することが望ましい。前記スペーサ絶縁膜１２７はＣＶＤシリコン酸化膜で形成することができる。
【００５８】
前記スペーサ絶縁膜１２７上に感光膜パターン１３０を形成する。前記感光膜パターン１３０は少なくとも前記ダイオード領域８０を覆う。前記感光膜パターン１３０は前記第１ゲート１０７ａの一部分を覆うこともできる。
【００５９】
前記感光膜パターン１３０をマスクとして使って全面異方性エッチングして前記感光膜パターン１３０の下部に順次に積層されたブロッキングパターン１２５ａ及びスペーサ絶縁パターン１２７ａを形成し、前記第１低濃度拡散層１１７ａに隣接した前記第１ゲート１０７ａの一側壁、及び第２及び第３ゲート１０７ｂ、１０７ｃの側壁に側壁スペーサ１２９を形成する。前記側壁スペーサ１２９は積層された第１及び第２スペーサ１２５ｂ、１２７ｂで構成することができる。前記第１スペーサ１２５ａは前記ブロッキング膜１２５の一部分として「Ｌ」字形態であり、前記第２スペーサ１２７ｂは前記スペーサ絶縁膜１２７の一部分として典型的なスペーサ形態である。前記スペーサ絶縁膜１２７は前記側壁スペーサ１２９の下部幅を調節する役割を果たすことができる。すなわち、前記スペーサ絶縁膜の厚さを調節することによって、前記側壁スペーサ１２９を要求される下部幅を有するように形成することができる。前記スペーサ絶縁膜１２７は省略することもできる。この場合に、前記側壁スペーサ１２９は前記ブロッキング膜１２５の一部分だけで形成することができる。
【００６０】
続けて、前記感光膜パターン１３０をエッシング工程を利用して除去する。
【００６１】
前記ブロッキングパターン１２５ａ、スペーサ絶縁パターン１２７ａ及び側壁スペーサ１２９をマスクとして使って不純物イオンを注入して第１高濃度拡散層１１８ａ及び第２高濃度拡散層１１８ｂを形成する。前記第１高濃度拡散層１１８ａは前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に形成され、前記第２高濃度拡散層１１８ｂは前記第３ゲート１０７ｃの両側の活性領域９０内に形成される。前記第１低濃度及び第１高濃度拡散層１１７ａ、１１８ａは浮遊拡散層１１９を構成し、前記第２低濃度及び第２高濃度拡散層１１７ｂ、１１８ｂは不純物拡散層１２０を構成する。前記浮遊拡散層１１９及び前記不純物拡散層１２０はＤＤＤ構造またはＬＤＤ構造で形成することができる。他の方法では、前記第１高濃度拡散層１１８ａ及び前記第２高濃度拡散層１１８ｂが省略され、前記第１低濃度拡散層１１７ａが前記浮遊拡散層１１９を構成し、前記第２低濃度拡散層１１７ｂが前記不純物拡散層１２０を構成することもできる。
【００６２】
前記浮遊拡散層１１９及び前記不純物拡散層１２０を有する半導体基板１０１の全面にシリサイド防止膜（図示しない）を形成し、前記シリサイド防止膜をパターニングして前記スペーサ絶縁パターン１２９ａ、第１ゲート１０７ａ及び浮遊拡散層１１９を覆うシリサイド防止パターン１３１を形成する。前記シリサイド防止パターン１３１はＣＶＤシリコン酸化膜で形成することができる。
【００６３】
続けて、前記シリサイド防止パターン１３１を有する半導体基板１０１の全面上に金属膜１３３を形成する。前記金属膜１３３を有する半導体基板１０１に金属シリサイド化工程を進行して前記不純物拡散層１２０の表面に金属シリサイド膜１３５を形成する。前記金属膜１３３を蒸着する工程及び前記金属シリサイド化工程はインシチュ（ｉｎ−ｓｉｔｕ）に実行することができる。
【００６４】
前記金属シリサイド化工程の時に、前記ブロッキングパターン１２５ａは前記シリサイド防止パターン１３１上の金属膜１３３によって発生する可能性がある金属元素の汚染から前記フォトダイオード１１３、１１４を保護する。その結果、従来の金属元素の汚染により惹起されるダーク欠陷を最小化することができる。前記シリサイド防止パターン１３１は前記浮遊拡散層１１９の表面に前記金属シリサイド膜１３５が形成されるのを防止する役割を果たす。前記浮遊拡散層１１９の表面には金属シリサイド膜が形成されないことが望ましい。これは、前記金属シリサイド膜１３５によって前記浮遊拡散層１１９の表面が損傷されるのを防止することによって、イメージセンサの性能が向上するからである。
【００６５】
図１１を参照すれば、前記金属膜１３３のうち未反応の部分をエッチング工程で除去する。続けて、前記半導体基板１０１の全面上にバッファ絶縁膜１４８及び色比調節膜１５０を順次に形成する。前記色比調節膜１５０はイメージセンサに入射される光のうち色光の３原色であるブルー、グリーン及びレッドの感度間の比率である色比を調節することができる絶縁膜で形成する。例えば、シリコン窒化膜で形成することが望ましい。前記色比調節膜１５０はブルー／グリーンの色比とレッド／グリーンの色比との間の差が最小化された厚さで形成することが望ましい。前記バッファ絶縁膜１４８は前記色比調節膜１５０と前記金属シリサイド膜１３５との間のストレスを緩衝する役割を果たすことができる。前記バッファ絶縁膜１４８は省略することができる。
【００６６】
前記色比調節膜１５０によって、イメージセンサに実現される映像の色の鮮明度を向上させることができる。
【００６７】
前記色比調節膜１５０上に少なくとも一つの層間絶縁膜１５２、１５４を形成する。図１１では、第１及び第２層間絶縁膜１５２、１５４が示されている。第２層間絶縁膜１５４を形成する前に、前記第１層間絶縁膜１５２上に前記浮遊拡散層１１９及び前記第３ゲート１０７ｃを電気的に接続する配線（図示しない）を形成することができる。前記配線の一部分は前記第１層間絶縁膜１５２、前記色比調節膜１５０、前記バッファ絶縁膜１４８、前記シリサイド防止パターン１２７ａ及び前記酸化膜１０９を貫通して前記浮遊拡散層１１９に接続することができる。前記配線の他の部分は前記第１層間絶縁膜１５２、前記色比調節膜１５０及び前記場バッファ絶縁膜１４８を貫通して前記第３ゲート１０７ｃと接続することができる。
【００６８】
前記第２層間絶縁膜１５４上に図４のパッシベーション膜１５６を形成する。前記パッシベーション膜１５６は前記イメージセンサを外部の水分などのような汚染源から保護する役割を果たす。前記パッシベーション膜１５６はシリコシ窒化膜で形成することができる。
【００６９】
【発明の効果】
上述のように、本発明によるイメージセンサはフォトダイオードの上部にブロッキングパターンが配置される。前記ブロッキングパターンは金属元素の汚染から前記フォトダイオードを保護する。したがって、従来の金属汚染源により惹起されるダーク欠陷を最小化することができる。
【００７０】
また、本発明によるイメージセンサは前記フォトダイオードの上部に色比調節膜を具備する。前記色比調節膜は色光３原色であるブルー、グリーン及びレッドの感度間の色比を調節する。特に、前記色比調節膜はブルー／グリーンの色比とレッド／グリーンの色比との間の差を最小化することができる。その結果、前記イメージセンサで実現される映像の色の鮮明度を向上させることができる。
【図面の簡単な説明】
【図１】 典型的なＣＭＯイメージセンサの画素を示す等価回路図である。
【図２】 従来のイメージセンサの製造方法を説明するための概略的な断面図である。
【図３】 本発明の望ましい実施形態によるイメージセンサを示す平面図である。
【図４】 図３のＩ−Ｉ′に沿って切断した断面図である。
【図５】 図４のイメージセンサのうち色比調節膜の厚さによる色比を示すシミュレーショングラフである。
【図６】 図４のイメージセンサのダーク欠陷を説明するためのグラフである。
【図７】 図４のイメージセンサの色比特性を示すグラフである。
【図８】 図４のイメージセンサの製造方法を説明するための断面図である。
【図９】 図４のイメージセンサの製造方法を説明するための断面図である。
【図１０】 図４のイメージセンサの製造方法を説明するための断面図である。
【図１１】 図４のイメージセンサの製造方法を説明するための断面図である。
【符号の説明】
８０ ダイオード領域
９０ 活性領域
１０１ 半導体基板
１０３ 素子分離膜
１０７ａ 第１ゲート
１０７ｂ 第２ゲート
１０７ｃ 第３ゲート
１０９ 酸化膜
１１３，１１４ フォトダイオード
１１９ 浮遊拡散層
１２５ａ ブロッキングパターン
１２５ｂ 第１スペーサ
１２７ スペーサ絶縁膜
１２７ａ スペーサ絶縁パターン
１２７ｂ 第２スペーサ
１２９ 側壁スペーサ
１３１ シリサイド防止パターン
１３５ 金属シリサイド膜
１４８ バッファ絶縁膜
１５０ 色比調節膜
１５２、１５４ 層間絶縁膜
１５６ パッシベーション膜
【発明が属する技術分野】
本発明は半導体素子及びその製造方法に関するものであり、特に、イメージセンサ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子のうちイメージセンサ（ｉｍａｇｅ ｓｅｎｓｏｒ）は光学的イメージを電気的信号に変換する素子である。前記イメージセンサは大きく二つに区分することができる。ＣＭＯＳ（Ｃｏｍｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）イメージセンサ及びＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサがそれである。前記ＣＣＤイメージセンサは前記ＣＭＯＳイメージセンサに比べて、光感度（ｓｅｎｓｉｔｉｖｉｔｙ）及びノイズに対する特性が優れている。高集積化に困難があり、電力消耗が高い。一方、前記ＣＭＯＳイメージセンサはＣＣＤイメージセンサに比べて、工程が単純であり、高集積化に適し、電力消耗が低い。
【０００３】
最近、半導体素子の製造技術が高度に発展することによって、ＣＭＯＳ素子の製造技術及び特性が大きく向上している。したがって、前記ＣＭＯＳイメージセンサに対する研究が活発に進められている。
【０００４】
通常、前記ＣＭＯＳイメージセンサの画素（ｐｉｘｅｌ）は光を受け入れるフォトダイオードと前記フォトダイオードから入力された映像信号を制御するＣＭＯＳ素子とで構成される。
【０００５】
図１は典型的なＣＭＯＳイメージセンサの画素を示す等価回路図である。
【０００６】
図１を参照すれば、ＣＭＯＳイメージセンサはフォトダイオードＰＤ、移送トランジスタ（ＴＴ；ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（ＴＲ；ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、選択トランジスタ（ＴＳ；ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）及びアクセストランジスタ（ＴＡ；ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）を具備する。前記フォトダイオードＰＤに前記移送トランジスタＴＴ及びリセットトランジスタＴＲが直列に接続され、前記リセットトランジスタＴＲのドレインに印加電圧Ｖｄｄが接続される。前記移送トランジスタＴＴのドレイン（リセットトランジスタのソース）は浮遊拡散層（Ｆ／Ｄ；ｆｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）に該当する。前記浮遊拡散層Ｆ／Ｄは前記選択トランジスタＴＳのゲートに接続される。前記選択トランジスタＴＳ及び前記アクセストランジスタＴＡは直列に接続され、前記選択トランジスタＴＳのドレインに印加電圧Ｖｄｄが接続される。前記アクセストランジスタＴＡのゲートは入力フォト（Ｐｉ；ｉｎｐｕｔ ｐｏｒｔ）に接続され、前記アクセストランジスタＴＡのソースは出力フォト（Ｐｏ；ｏｕｔｐｕｔ ｐｏｒｔ）に接続される。
【０００７】
上述の構造のＣＭＯＳイメージセンサの動作は、先に、前記リセットトランジスタＴＲをターンオンし、前記浮遊拡散層Ｆ／Ｄに前記印加電圧を印加した後に、前記リセットトランジスタＴＲをオフする。したがって、前記浮遊拡散層Ｆ／Ｄには所定の電位が印加され、また前記選択トランジスタＴＳのゲートにも所定の電位が印加される。その結果、前記選択トランジスタＴＳのソースには所定の電位が印加される。この状態をリセット状態という。
【０００８】
前記リセット状態で、前記フォトダイオードＰＤに光が入射されれば、電子ホール対（ＥＨＰ：ｅｌｅｃｔｒｉｃ−ｈｏｌｅｐａｉｒｓ）が生成されて信号電荷が発生し、前記信号電荷は前記フォトダイオードＰＤに蓄積される。この時に、前記移送トランジスタＴＴをターンオンすれば、前記蓄積された信号電荷が前記浮遊拡散層Ｆ／Ｄに移動して前記浮遊拡散層Ｆ／Ｄの電位が変化する。これによって、前記選択トランジスタＴＳのゲート電位も変化する。その結果、前記選択トランジスタＴＳのソースに印加された電位も変化する。前記入力フォトＰｉに印加されるアクセス信号によって、前記出力フォトＰｏにデータが出力される。前記データを出力した後に、前記イメージセンサは前記リセット状態に再転換される。このような過程を繰り返して映像信号を出力する。
【０００９】
前記トランジスタＴＴ、ＴＲ、ＴＳ、ＴＡのソース／ドレインのうちの一部はオーミックコンタクトまたは抵抗を減少させるためにそれらの表面に金属シリサイド膜を形成することができる。
【００１０】
図２は従来のＣＭＯＳイメージセンサの製造方法を説明するための概略的な断面図である。図面において、参照符号「ａ」及び「ｂ」は各々受光素子領域及びＣＭＯＳ素子領域を示す。
【００１１】
図２を参照すれば、受光素子領域ａ及びＣＭＯＳ素子領域ｂを有するｐ型の半導体基板１に素子分離膜２を形成して活性領域を限定する。前記受光素子領域ａはフォトダイオードＰＤが形成される領域であり、前記ＣＭＯＳ素子領域ｂはＣＭＯＳ素子が形成される領域である。前記素子分離膜２を有する半導体基板１の全面にゲート酸化膜３及びゲート電極膜を順次に形成し、前記ゲート電極膜及び前記ゲート酸化膜３を連続してパターニングしてゲートパターン５を形成する。前記ゲートパターン５は前記ＣＭＯＳ素子領域ｂに形成される。前記ゲートパターン５は積層されたゲート酸化膜３及びゲート電極４で構成される。
【００１２】
前記受光素子領域ａに配置された活性領域であるダイオード領域内にｎ型のフォトダイオード６を形成する。前記ｎ型のフォトダイオード６と前記活性領域の表面との間にｐ型のフォトダイオード７を形成する。
【００１３】
前記ゲートパターン５の両側に隣接した活性領域に低濃度不純物拡散層８を形成する。前記低濃度不純物拡散層８を有する半導体基板１の全面上にスペーサ膜９を形成する。前記スペーサ膜９を選択的に等方性エッチングして前記ゲートパターン５の両側にスペーサ９ａを形成する。この時に、前記フォトダイオード６、７の上部にはスペーサ膜９がそのまま残る。
【００１４】
前記スペーサ９ａの両側の活性領域に高濃度不純物拡散層８ａを形成する。前記高濃度不純物拡散層８ａを有する半導体基板１の全面に金属膜１０を形成し、前記金属膜１０をシリサイド化して金属シリサイド膜１０ａを形成する。前記金属シリサイド膜１０ａは前記高濃度不純物拡散層８ａの表面にだけ選択的に形成される。すなわち、前記フォトダイオード６、７の上部の前記スペーサ膜９は前記フォトダイオード６、７の上部に前記金属シリサイド膜１０ａが形成されることを防止する役割を果たす。
【００１５】
前記シリサイド化工程時に、前記フォトダイオード６、７の上部の前記金属膜１０はそのまま残る。したがって、前記シリサイド化工程時に、前記金属膜１０の金属元素が前記フォトダイオード６、７上の前記スペーサ膜９を通過して前記フォトダイオード６、７内に浸透する可能性がある。前記浸透した金属元素によって、前記フォトダイオード６、７はダーク電流（ｄａｒｋ ｃｕｒｒｅｎｔ）の量を増加させる可能性がある。前記ダーク電流とは、前記フォトダイオード６、７に光が入射しない状態の画素に流れる電流を言う。前記ダーク電流は光が入射しない画素が動作するダーク欠陷（ｄａｒｋ ｄｅｆｅｃｔ）を増加させる可能性がある。
【００１６】
【発明が解決しようとする課題】
本発明の課題は、ダーク欠陷を最小化することができるイメージセンサ及びその製造方法を提供することにある。
【００１７】
本発明の他の課題は、映像の色の鮮明度（ｃｏｌｏｒ ｄｉｓｔｉｎｃｔｉｏｎ）を向上させることができるイメージセンサ及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上述の課題を解決するためのイメージセンサを提供する。本発明の一実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置される。前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置される。少なくとも前記ダイオード領域に対向した前記第１ゲートの一側壁に側壁スペーサが配置される。前記側壁スペーサは「Ｌ」字形態の第１スペーサと前記第１スペーサ上に配置された第２スペーサとで構成される。前記ダイオード領域上に順次に積層されたブロッキングパターン及び絶縁パターンが配置される。前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜からなる。
【００１９】
本発明の他の実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置される。前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置され、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域内に浮遊拡散層が配置される。前記ダイオード領域、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンが配置され、前記シリサイド防止パターン上に色比調節膜が配置される。
【００２０】
本発明のまた他の実施形態によるイメージセンサは第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードが配置され、前記第２導電型のフォトダイオードと前記基板の表面との間に第１導電型のフォトダイオードが介在される。前記ダイオード領域と隣接した前記活性領域上に第１ゲートが配置され、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域内に浮遊拡散層が配置される。前記ダイオード領域上にブロッキングパターンが配置され、前記ブロッキングパターン、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンが配置される。前記シリサイド防止パターン上に色比調節膜が配置される。この時に、前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜からなる。
【００２１】
上述の課題及び他の課題を解決するためのイメージセンサの製造方法を提供する。本発明の一実施形態によるイメージセンサの形成方法は、第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成する。前記ダイオード領域上に積層されたブロッキングパターン及びスペーサ絶縁パターンと、少なくとも前記ダイオード領域に対向した前記第１ゲートの一側壁に第１及び第２スペーサで構成された側壁スペーサとを形成する。この時に、前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成し、前記第１スペーサは「Ｌ」字形態であり、前記第２スペーサは前記第１スペーサ上に形成する。
【００２２】
本発明の他の実施形態によるイメージセンサの形成方法は、第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成し、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域に浮遊拡散層を形成する。前記ダイオード領域、第１ゲート及び前記浮遊拡散層を覆うシリサイド防止パターンを形成し、前記シリサイド防止パターンを有する基板の全面上に色比調節膜を形成する。
【００２３】
本発明のまた他の実施形態によるイメージセンサの形成方法は第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階を含むことができる。前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードとを形成する。前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成し、前記ダイオード領域に対向した前記第１ゲートの一側の活性領域に浮遊拡散層を形成する。前記ダイオード領域上にブロッキングパターンを形成し、前記ブロッキングパターン、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンを形成する。前記シリサイド防止パターンを有する基板の全面上に色比調節膜を形成する。前記ブロッキングパターンはシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成する。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施は開示された内容が徹底で、完全になることができるように、そして当業者に本発明の思想が充分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成され得るもの、またはそれらの間に第３の層が介在され得るものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００２５】
図３は本発明の望ましい実施形態によるイメージセンサを示す図面であり、図４は図３のＩ−Ｉ′に沿って切断した断面図であり、図５は図４のイメージセンサのうち色比調節膜の厚さによる色比を示すシミュレーショングラフである。
【００２６】
図３及び図４を参照すれば、本発明の望ましい実施形態によるイメージセンサは第１導電型の半導体基板１０１を含む。前記半導体基板１０１の所定の領域には素子分離膜１０３が配置されてダイオード領域８０及び活性領域９０を限定する。前記ダイオード領域８０はフォトダイオードが形成される領域である。前記活性領域９０は前記ダイオード領域８０の一側と接続される。前記活性領域９０上に第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃが順次に所定の間隔で離隔されて配置される。前記第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃは各々図１の移送トランジスタＴＴのゲート、リセットトランジスＴＲのゲート及び選択トランジスタＴＳのゲートに該当する。前記第１ゲート１０７ａは前記ダイオード領域８０に隣接した前記活性領域９０上に配置される。前記活性領域９０上には前記第３ゲート１０７ｃと所定の間隔で離隔された第４ゲート（図示しない）が配置され得る。前記第４ゲートは図１のアクセストランジスタＴＡのゲートに該当する。前記ゲート１０７ａ、１０７ｂ、１０７ｃ及び前記半導体基板１０１の間にゲート絶縁膜１０５が介在される。
【００２７】
前記ダイオード領域８０内に前記半導体基板１０１の表面から所定の深さを有する第２導電型のフォトダイオード１１３が配置される。前記第２導電型のフォトダイオード１１３と前記半導体基板１０１の表面との間に第１導電型のフォトダイオード１１４が配置される。前記第１導電型のフォトダイオード１１４の一側は前記基板１０１と接続される。前記素子分離膜１０３を囲む第１導電型のウェル１１１がさらに配置され得る。前記第１導電型のウェル１１１が配置される場合に、前記第１導電型のフォトダイオード１１４の一側は延長されて前記第１導電型のウェル１１１と接続することができる。これによって、前記第１導電型のフォトダイオード１１４は前記第１導電型のウェル１１１を経由して前記半導体基板１０１と接続される。前記第１導電型はｐ型であり、前記第２導電型はｎ型であることができる。一方、前記第２導電型がｎ型であり、前記第１導電型がｐ型である可能性もある。
【００２８】
前記第２導電型のフォトダイオード１１３は前記第１導電型の基板１０１とＰＮ接合を成し、前記ＰＮ接合面を基準に空乏層が形成される。被写体から発生した光は前記空乏層に入射されて前記空乏層から電子ホール対ＥＨＰが形成される。したがって、信号電荷が前記第２導電型のフォトダイオード１１３内に蓄積される。
【００２９】
前記第１導電型のフォトダイオード１１４は前記半導体基板１０１の表面に分布するデングリングボンドなどにより惹起される暗電流を抑制する役割を果たす。すなわち、前記デングリングボンドなどによって電子ホール対が発生して暗電流が発生する可能性がある。前記第１導電型のフォトダイオード１１４は前記デングリングボンドなどによって発生した電子及びホールのうちから一つを前記半導体基板１０１に放出し、他の一つを自体的に再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）させて消滅させる。例えば、前記第１導電型がｐ型であり、前記第２導電型がｎ型の場合に、前記デングリングボンドなどによって発生した電子は前記ｐ型フォトダイオード１１４内のホールと再結合して消滅し、前記デングリングボンドなどによって発生したホールは前記ｐ型ウェル１１１を経由して前記半導体基板１０１に放出される。これに加えて、前記第１導電型のフォトダイオード１１４は前記第２導電型のフォトダイオード１１３とＰＮ接合を成して空乏層を形成する。これによって、前記ダイオード領域８０内の空乏層が増加してイメージセンサの性能を向上させることができる。
【００３０】
前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に浮遊拡散層１１９が配置される。前記浮遊拡散層１１９は第１低濃度拡散層１１７ａ及び第１高濃度拡散層１１８ａで構成することができる。前記浮遊拡散層１１９は前記第１低濃度拡散層１１７ａが前記第１高濃度拡散層１１８ａを囲むＤＤＤ構造からなることができる。これと異なり、ＬＤＤ構造からなることもできる。これとはまた異なり、前記浮遊拡散層１１９は前記第１高濃度拡散層１１８ａが省略されて前記第１低濃度拡散層１１７ａだけで構成することもできる。前記第３ゲート１０７ｃの両側の活性領域９０内に不純物拡散層１２０が配置される。前記不純物拡散層１２０は第２低濃度拡散層１１７ｂ及び第２高濃度拡散層１１８ｂで構成することができる。前記不純物拡散層１２０もやはり、前記ＤＤＤ構造またはＬＤＤ構造からなることができる。これと異なり、前記不純物拡散層１２０は前記第２高濃度拡散層１１８ｂが省略されて前記第２低濃度拡散層１１７ｂだけで構成することもできる。前記浮遊拡散層１１９及び前記不純物拡散層１２０は第２導電型でドーピングされる。前記浮遊拡散層１１９及び前記不純物拡散層１２０は同一の濃度でドーピングされ得る。前記浮遊拡散層１１９と前記第２導電型のフォトダイオード１１３との間の活性領域９０の表面（第１ゲートのチャンネル領域）にチャンネル拡散層１０４が配置され得る。前記チャンネル拡散層１０４は前記第２導電型のフォトダイオード１１３及び前記浮遊拡散層１１９と同一の第２導電型の不純物でドーピングすることができる。勿論、前記チャンネル拡散層１０４は省略することもできる。前記浮遊拡散層１１９及び前記第３ゲートは配線（図示しない）によって電気的に接続される。
【００３１】
前記フォトダイオード１１３、１１４上にブロッキングパターン１２５ａが配置される。前記ブロッキングパターン１２５ａはシリコン酸化膜に比べて金属元素の拡散係数が低い絶縁膜である。例えば、前記ブロッキングパターン１２５ａはシリコン窒化膜からなることが望ましい。前記ブロッキングパターン１２５ａは前記金属シリサイド膜１３５の形成の時に、発生する可能性がある金属元素の汚染から前記フォトダイオード１１３、１１４を保護する。これによって、従来の金属元素の汚染から惹起されるダーク欠陷を最小化することができる。前記ブロッキングパターン１２５ａは延長されて前記第１ゲート１０７ａの上面のうち一部分を覆うことができる。前記ブロッキングパターン１２５ａと前記半導体基板１０１との間に酸化膜１０９を介在させることが望ましい。前記酸化膜１０９は前記ブロッキングパターン１２５ａと前記半導体基板１０１との間のストレスを緩衝する役割を果たす。前記酸化膜１０９は熱酸化膜からなることができる。前記ブロッキングパターン１２５ａ上にスペーサ絶縁パターン１２７ａが配置され得る。前記スペーサ絶縁パターン１２７ａはＣＶＤシリコン酸化膜からなることができる。
【００３２】
続けて、図３及び図４を参照すれば、前記浮遊拡散層１１９と隣接した前記第１ゲート１０７ａの一側壁、前記第２ゲート１０７ｂの両側壁、及び前記第３ゲート１０７ｃの両側壁に側壁スペーサ１２９が配置される。前記側壁スペーサ１２９は積層された第１及び第２スペーサ１２５ｂ、１２７ｂで構成することができる。前記第１スペーサ１２５ｂは「Ｌ」字形態として前記ブロッキングパターン１２５ａと同一の物質からなることができる。前記第２スペーサ１２７ｂは典型的なスペーサであり、前記スペーサ絶縁パターン１２７ａと同一の物質からなることができる。
【００３３】
前記スペーサ絶縁パターン１２７ａ及び前記第２スペーサ１２７ｂは省略することもできる。この時に、前記側壁スペーサ１２９は前記ブロッキングパターン１２５ａと同一の物質からなる単一層の典型的なスペーサ形態であり得る。
【００３４】
前記ブロッキングパターン１２５ａ上の前記スペーサ絶縁パターン１２７ａ、前記第１ゲート１０７ａ及び前記浮遊拡散層１１９を覆うシリサイド防止パターン１３１が配置される。前記シリサイド防止パターン１３１はＣＶＤシリコン酸化膜からなることができる。前記不純物拡散層１２０の表面に金属シリサイド膜１３５が配置される。前記金属シリサイド膜１３５はコバルトシリサイド膜、ニッケルシリサイド膜またはチタンシリサイド膜からなることができる。前記シリサイド防止パターン１３１は前記浮遊拡散層１１９の表面に前記金属シリサイド膜１３５が形成されるのを防止する役割を果たす。これによって、前記浮遊拡散層１１９の表面が損傷されるのを防止することができる。前記シリサイド防止パターン１３１と前記浮遊拡散層１１９との間に前記酸化膜１０９を介在させることができる。
【００３５】
前記シリサイド防止パターン１３１上に順に積層されたバッファ絶縁膜１４８及び色比調節膜１５０が配置される。前記バッファ絶縁膜１４８及び色比調節膜１５０は延長されて前記第２及び第３ゲート１０７ｂ、１０７ｃ、側壁スペーサ１２９及び金属シリサイド膜１３５を覆うことが望ましい。前記色比調節膜１５０はイメージセンサに入射される光のうち色光の３原色であるブルー、グリーン及びレッドの感度間の比率である色比を調節することができる絶縁膜である。前記色の感度とは、入射される色の強度によるイメージセンサの反応程度を言う。前記色比調節膜１５０はシリコン窒化膜からなることが望ましい。前記バッファ絶縁膜１４８はＣＶＤシリコン酸化膜からなることができる。前記バッファ絶縁膜１４８は前記色比調節膜１５０と前記金属シリサイド膜１３５との間のストレスを緩衝する役割を果たすことができる。
【００３６】
イメージセンサにおいて、入射される被写体の色を実現する方法は、前記色光の３原色間の加算混合（ａｄｄｉｔｉｖｅ ｃｏｌｏｒ ｍｉｘｔｕｒｅ）を利用する。すなわち、前記フォトダイオード１１３、１１４を有する複数個の画素の上部に各々所定のフィルタを配置させる。前記フィルタはブルーフィルタ、グリーンフィルタ及びレッドフィルタに区分することができる。前記ブルーフィルタは入射される光のうちブルーを偏光させ、前記グリーンフィルタは入射される光のうちグリーンを偏光させ、前記レッドフィルタは入射される光のうちレッドを偏光させる。前記ブルーフィルタを有する画素、前記グリーンフィルタを有する画素、及び前記レッドフィルタを有する画素は隣接に配置される。これによって、前記偏光された色の強度によって、前記画素は電気的信号を発生し、前記電気的信号はディスプレー手段（図示しない）に伝達される。前記ディスプレー手段は前記伝達された電気的信号から色を再生し、前記再生された色を前記加算混合して映像をディスプレーする。
【００３７】
前記色比調節膜１５０が調節する色比はブルー／グリーンの色比及びレッド／グリーンの色比であることが望ましい。
【００３８】
前記色比調節膜１５０は厚さによって前記色比を変化させることができる。これを図５のグラフを参照して説明する。図５のグラフに示したデータはシミュレーションデータである。
【００３９】
図４及び図５を参照すれば、図５のグラフにおいて、ｘ軸は前記色比調節膜１５０の厚さを示し、ｙ軸は色比を示す。曲線２００は前記色比調節膜１５０の厚さによるレッド／グリーンの色比を示し、曲線２２０は前記色比調節膜１５０の厚さによるブルー／グリーンの色比を示す。曲線２１０は前記色比調節膜１５０の厚さによるグリーン／グリーンの色比であり、前記色比調節膜１５０のすべての厚さに対して１である。前記曲線２００及び前記曲線２２０は前記色比調節膜１５０の厚さによって変化する。この時に、前記色比調節膜１５０は前記レッド／グリーンの色比と前記ブルー／グリーンの色比との間の差が最小である厚さからなることが望ましい。すなわち、入射される前記ブルーに対する前記画素の感度と前記入射されるレッドに対する前記画素の感度との間の差を最小化することによって、イメージセンサに実現される映像の色の鮮明度を向上させることができる。図５のグラフにおいて、前記色比調節膜１５０が１０００Åである場合に、前記曲線２００及び前記曲線２２０の差が最小である。勿論、図５のデータはシミュレーションデータであるので、実質的なイメージセンサに適用される前記色比調節膜１５０の厚さは変更することができる。
【００４０】
続けて、図３及び図４を参照すれば、前記色比調節膜１５０上に少なくとも一つの層間絶縁膜１５２、１５４が積層される。図４には、第１及び第２層間絶縁膜１５２、１５４が示されている。前記第１及び第２層間絶縁膜１５２、１５４の間に前記浮遊拡散層１１９及び前記第３ゲート１０７ｃを電気的に接続する配線（図示しない）が配置され得る。前記層間絶縁膜１５２、１５４はＣＶＤシリコン酸化膜からなることができる。
【００４１】
前記層間絶縁膜１５２、１５４上にパッシベーション膜１５６が配置される。前記パッシベーション膜１５６は外部の水分のような汚染源からイメージセンサを保護する絶縁膜として、シリコン窒化膜からなることができる。
【００４２】
図６は図４のイメージセンサのダーク欠陷を説明するためのグラフである。グラフにおいて、ｘ軸はダーク欠陷の数を示し、ｙ軸はチップの数を示す。
【００４３】
図６を参照すれば、グラフＡは従来のイメージセンサチップのダーク欠陥画素の数を示すグラフであり、グラフＢは図４のイメージセンサチップのダーク欠陥画素の数を示すグラフである。従来のチップ及び本発明によるチップの総数は各々４７個であり、ダーク欠陥画素は光が全く入射されない状態で５ｍＶ／ｓｅｃ以上の信号電荷を出力する画素として定義した。従来チップの画素数及び本発明によるチップの画素数は同一に３０万個である。
【００４４】
前記グラフＡに示したように、従来のチップは４７個全部ダーク欠陥画素の数が８００個以上である。このうちダーク欠陷画素数が１０００個乃至１２００個であるチップの数が１８個として一番多い。一方、前記グラフＢに示したように、本発明によるチップは４７個全部ダーク欠陥画素の数が６００個以下であり、このうちダーク欠陥画素数が０個乃至２００個であるチップの数が３９個として一番多い。
【００４５】
結果的に、本発明によるイメージセンサは図４のブロッキングパターン１２５ａによって、フォトダイオード１１３、１１４が従来の金属元素の汚染から保護されることが分かる。
【００４６】
次に、上述の構造のイメージセンサの色比特性を図７のグラフを参照して説明する。
【００４７】
図７は図４のイメージセンサの色比特性を示すグラフである。図面において、ｘ軸は入射される光の波長を示し、ｙ軸は色比を示す。
【００４８】
図４及び図７を参照すれば、曲線２５０ａ、２５０ｂ、２５０ｃは各々ブルーフィルタを有する第１画素、グリーンフィルタを有する第１画素、及びレッドフィルタを有する第１画素の色比を示す。曲線３００ａ、３００ｂ、３００ｃは各々ブルーフィルタを有する第２画素、グリーンフィルタを有する第２画素、及びレッドフィルタを有する第２画素の色比を示す。前記第１画素は熱酸化膜１０９、ブロッキングパターン１２５ａ、スペーサ絶縁パターン１２７ａ及びシリサイド防止パターン１３１の厚さを各々１００Å、４００Å、１３００Å及び１０００Åで形成し、色比調節膜１５０は具備しない。前記第２画素は前記熱酸化膜１０９、前記ブロッキングパターン１２５ａ、前記スペーサ絶縁パターン１２７ａ、前記シリサイド防止パターン１３１及び前記色比調節膜１５０の厚さを各々１００Å、４００Å、１３００Å、１０００Å及び１０００Åで形成した。
【００４９】
図示したように、前記第１画素の最高ブルー／グリーンの色比は入射される光の波長が４８０ｎｍである時に、約０．６２であり、前記第１画素の最高レッド／グリーンの色比は入射される光の波長が６４０ｎｍである時に、約１．２である。これと異なり、前記第２画素の最高ブルー／グリーンの色比は入射される光の波長が４８０ｎｍである時に、約０．７３であり、前記第２画素のレッド／グリーンの色比は入射される光の波長が６４０ｎｍである時に、約１である。すなわち、前記色比調節膜１５０はブルー／グリーンの色比を増加させ、レッド／グリーンの色比を減少させることによって、前記ブルー／グリーンの色比と前記レッド／グリーンの色比との間の差を最小化させる。その結果、前記色比調節膜１５０が具備された前記第２画素を有するイメージセンサは映像の色の鮮明度が向上する。
【００５０】
結果的に、上述の構造のイメージセンサは前記ブロッキングパターン１２５ａによって、金属元素の汚染源からフォトダイオード１１３、１１４を保護することができる。したがって、従来の金属元素の汚染から惹起されるダーク欠陷を最小化することができる。これに加えて、前記イメージセンサは前記色比調節膜１５０を具備することによって、イメージの色の鮮明度を向上させることができる。
【００５１】
図８乃至図１１は図４のイメージセンサの製造方法を説明するための断面図である。
【００５２】
図３及び図８を参照すれば、第１導電型の半導体基板１０１の所定の領域に素子分離膜１０３を形成してダイオード領域８０及び活性領域９０を限定する。前記活性領域９０は前記ダイオード領域８０の一側と接続する。前記素子分離膜１０３を有する半導体基板１０１に不純物イオンを選択的に注入して前記素子分離膜１０３を囲む第１導電型のウェル１１１を形成する。この時に、前記活性領域９０内にもウェル（図示しない）を形成することができる。
【００５３】
前記ダイオード領域８０に前記半導体基板１０１の表面から所定の深さを有する第２導電型のフォトダイオード１１３、及び前記第２導電型のフォトダイオード１１３と前記半導体基板１０１の表面との間に介在された第１導電型のフォトダイオード１１４を形成する。
【００５４】
前記第１導電型のフォトダイオード１１４は前記第１導電型のウェル１１１と一側が接続されるように形成することができる。前記ダイオード領域８０と隣接した活性領域９０にチャンネル拡散層１０４を形成する。前記チャンネル拡散層１０４を有する基板１０１の全面上にゲート絶縁膜１０５及びゲート膜を順次に形成し、前記ゲート膜及びゲート絶縁膜１０５を連続してパターニングして前記活性領域９０上に順次に所定間隔離隔された第１、第２及び第３ゲート１０７ａ、１０７ｂ、１０７ｃを形成する。前記第１ゲート１０７ａは前記チャンネル拡散層１０４上に形成する。前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に第１低濃度拡散層１１７ａ、及び前記第３ゲート１０７ｃの両側の活性領域９０内に第２低濃度拡散層１１７ｂを形成する。
【００５５】
前記フォトダイオード１１３、１１４、前記ゲート１０７ａ、１０７ｂ、１０７ｃの形成順序は、先に、前記フォトダイオード１１３、１１４を形成し、後に前記ゲート１０７ａ、１０７ｂ、１０７ｃを形成することができる。これと異なり、前記ゲート１０７ａ、１０７ｂ、１０７ｃを先に形成した後に、前記フォトダイオード１１３、１１４を形成することができる。
【００５６】
前記ゲート１０７ａ、１０７ｂ、１０７ｃの両側の活性領域９０及び前記ダイオード領域８０の表面に酸化膜１０９を形成する。前記酸化膜１０９は熱酸化膜で形成することができる。すなわち、前記ゲート１０７ａ、１０７ｂ、１０７ｃを有する半導体基板１０１に熱酸化工程を進行して前記酸化膜１０９を形成する。この時に、前記熱酸化工程は前記ゲート１０７ａ、１０７ｂ、１０７ｃのエッチング損傷を治癒する役割も果たす。したがって、前記ゲート１０７ａ、１０７ｂ、１０７ｃの表面にも熱酸化膜（図示しない）が形成され得る。
【００５７】
図９及び図１０を参照すれば、前記酸化膜１０９、前記フォトダイオード１１３、１１４及び前記ゲート１０７ａ、１０７ｂ、１０７ｃを有する半導体基板１０１の全面にブロッキング膜１２５及びスペーサ絶縁膜１２７を順次に形成する。前記ブロッキング膜１２５はシリコン酸化膜に比べて、金属元素の拡散係数が低い絶縁膜で形成する。例えば、前記ブロッキング膜１２５はシリコン窒化膜で形成することが望ましい。前記スペーサ絶縁膜１２７はＣＶＤシリコン酸化膜で形成することができる。
【００５８】
前記スペーサ絶縁膜１２７上に感光膜パターン１３０を形成する。前記感光膜パターン１３０は少なくとも前記ダイオード領域８０を覆う。前記感光膜パターン１３０は前記第１ゲート１０７ａの一部分を覆うこともできる。
【００５９】
前記感光膜パターン１３０をマスクとして使って全面異方性エッチングして前記感光膜パターン１３０の下部に順次に積層されたブロッキングパターン１２５ａ及びスペーサ絶縁パターン１２７ａを形成し、前記第１低濃度拡散層１１７ａに隣接した前記第１ゲート１０７ａの一側壁、及び第２及び第３ゲート１０７ｂ、１０７ｃの側壁に側壁スペーサ１２９を形成する。前記側壁スペーサ１２９は積層された第１及び第２スペーサ１２５ｂ、１２７ｂで構成することができる。前記第１スペーサ１２５ａは前記ブロッキング膜１２５の一部分として「Ｌ」字形態であり、前記第２スペーサ１２７ｂは前記スペーサ絶縁膜１２７の一部分として典型的なスペーサ形態である。前記スペーサ絶縁膜１２７は前記側壁スペーサ１２９の下部幅を調節する役割を果たすことができる。すなわち、前記スペーサ絶縁膜の厚さを調節することによって、前記側壁スペーサ１２９を要求される下部幅を有するように形成することができる。前記スペーサ絶縁膜１２７は省略することもできる。この場合に、前記側壁スペーサ１２９は前記ブロッキング膜１２５の一部分だけで形成することができる。
【００６０】
続けて、前記感光膜パターン１３０をエッシング工程を利用して除去する。
【００６１】
前記ブロッキングパターン１２５ａ、スペーサ絶縁パターン１２７ａ及び側壁スペーサ１２９をマスクとして使って不純物イオンを注入して第１高濃度拡散層１１８ａ及び第２高濃度拡散層１１８ｂを形成する。前記第１高濃度拡散層１１８ａは前記第１及び第２ゲート１０７ａ、１０７ｂの間の活性領域９０内に形成され、前記第２高濃度拡散層１１８ｂは前記第３ゲート１０７ｃの両側の活性領域９０内に形成される。前記第１低濃度及び第１高濃度拡散層１１７ａ、１１８ａは浮遊拡散層１１９を構成し、前記第２低濃度及び第２高濃度拡散層１１７ｂ、１１８ｂは不純物拡散層１２０を構成する。前記浮遊拡散層１１９及び前記不純物拡散層１２０はＤＤＤ構造またはＬＤＤ構造で形成することができる。他の方法では、前記第１高濃度拡散層１１８ａ及び前記第２高濃度拡散層１１８ｂが省略され、前記第１低濃度拡散層１１７ａが前記浮遊拡散層１１９を構成し、前記第２低濃度拡散層１１７ｂが前記不純物拡散層１２０を構成することもできる。
【００６２】
前記浮遊拡散層１１９及び前記不純物拡散層１２０を有する半導体基板１０１の全面にシリサイド防止膜（図示しない）を形成し、前記シリサイド防止膜をパターニングして前記スペーサ絶縁パターン１２９ａ、第１ゲート１０７ａ及び浮遊拡散層１１９を覆うシリサイド防止パターン１３１を形成する。前記シリサイド防止パターン１３１はＣＶＤシリコン酸化膜で形成することができる。
【００６３】
続けて、前記シリサイド防止パターン１３１を有する半導体基板１０１の全面上に金属膜１３３を形成する。前記金属膜１３３を有する半導体基板１０１に金属シリサイド化工程を進行して前記不純物拡散層１２０の表面に金属シリサイド膜１３５を形成する。前記金属膜１３３を蒸着する工程及び前記金属シリサイド化工程はインシチュ（ｉｎ−ｓｉｔｕ）に実行することができる。
【００６４】
前記金属シリサイド化工程の時に、前記ブロッキングパターン１２５ａは前記シリサイド防止パターン１３１上の金属膜１３３によって発生する可能性がある金属元素の汚染から前記フォトダイオード１１３、１１４を保護する。その結果、従来の金属元素の汚染により惹起されるダーク欠陷を最小化することができる。前記シリサイド防止パターン１３１は前記浮遊拡散層１１９の表面に前記金属シリサイド膜１３５が形成されるのを防止する役割を果たす。前記浮遊拡散層１１９の表面には金属シリサイド膜が形成されないことが望ましい。これは、前記金属シリサイド膜１３５によって前記浮遊拡散層１１９の表面が損傷されるのを防止することによって、イメージセンサの性能が向上するからである。
【００６５】
図１１を参照すれば、前記金属膜１３３のうち未反応の部分をエッチング工程で除去する。続けて、前記半導体基板１０１の全面上にバッファ絶縁膜１４８及び色比調節膜１５０を順次に形成する。前記色比調節膜１５０はイメージセンサに入射される光のうち色光の３原色であるブルー、グリーン及びレッドの感度間の比率である色比を調節することができる絶縁膜で形成する。例えば、シリコン窒化膜で形成することが望ましい。前記色比調節膜１５０はブルー／グリーンの色比とレッド／グリーンの色比との間の差が最小化された厚さで形成することが望ましい。前記バッファ絶縁膜１４８は前記色比調節膜１５０と前記金属シリサイド膜１３５との間のストレスを緩衝する役割を果たすことができる。前記バッファ絶縁膜１４８は省略することができる。
【００６６】
前記色比調節膜１５０によって、イメージセンサに実現される映像の色の鮮明度を向上させることができる。
【００６７】
前記色比調節膜１５０上に少なくとも一つの層間絶縁膜１５２、１５４を形成する。図１１では、第１及び第２層間絶縁膜１５２、１５４が示されている。第２層間絶縁膜１５４を形成する前に、前記第１層間絶縁膜１５２上に前記浮遊拡散層１１９及び前記第３ゲート１０７ｃを電気的に接続する配線（図示しない）を形成することができる。前記配線の一部分は前記第１層間絶縁膜１５２、前記色比調節膜１５０、前記バッファ絶縁膜１４８、前記シリサイド防止パターン１２７ａ及び前記酸化膜１０９を貫通して前記浮遊拡散層１１９に接続することができる。前記配線の他の部分は前記第１層間絶縁膜１５２、前記色比調節膜１５０及び前記場バッファ絶縁膜１４８を貫通して前記第３ゲート１０７ｃと接続することができる。
【００６８】
前記第２層間絶縁膜１５４上に図４のパッシベーション膜１５６を形成する。前記パッシベーション膜１５６は前記イメージセンサを外部の水分などのような汚染源から保護する役割を果たす。前記パッシベーション膜１５６はシリコシ窒化膜で形成することができる。
【００６９】
【発明の効果】
上述のように、本発明によるイメージセンサはフォトダイオードの上部にブロッキングパターンが配置される。前記ブロッキングパターンは金属元素の汚染から前記フォトダイオードを保護する。したがって、従来の金属汚染源により惹起されるダーク欠陷を最小化することができる。
【００７０】
また、本発明によるイメージセンサは前記フォトダイオードの上部に色比調節膜を具備する。前記色比調節膜は色光３原色であるブルー、グリーン及びレッドの感度間の色比を調節する。特に、前記色比調節膜はブルー／グリーンの色比とレッド／グリーンの色比との間の差を最小化することができる。その結果、前記イメージセンサで実現される映像の色の鮮明度を向上させることができる。
【図面の簡単な説明】
【図１】 典型的なＣＭＯイメージセンサの画素を示す等価回路図である。
【図２】 従来のイメージセンサの製造方法を説明するための概略的な断面図である。
【図３】 本発明の望ましい実施形態によるイメージセンサを示す平面図である。
【図４】 図３のＩ−Ｉ′に沿って切断した断面図である。
【図５】 図４のイメージセンサのうち色比調節膜の厚さによる色比を示すシミュレーショングラフである。
【図６】 図４のイメージセンサのダーク欠陷を説明するためのグラフである。
【図７】 図４のイメージセンサの色比特性を示すグラフである。
【図８】 図４のイメージセンサの製造方法を説明するための断面図である。
【図９】 図４のイメージセンサの製造方法を説明するための断面図である。
【図１０】 図４のイメージセンサの製造方法を説明するための断面図である。
【図１１】 図４のイメージセンサの製造方法を説明するための断面図である。
【符号の説明】
８０ ダイオード領域
９０ 活性領域
１０１ 半導体基板
１０３ 素子分離膜
１０７ａ 第１ゲート
１０７ｂ 第２ゲート
１０７ｃ 第３ゲート
１０９ 酸化膜
１１３，１１４ フォトダイオード
１１９ 浮遊拡散層
１２５ａ ブロッキングパターン
１２５ｂ 第１スペーサ
１２７ スペーサ絶縁膜
１２７ａ スペーサ絶縁パターン
１２７ｂ 第２スペーサ
１２９ 側壁スペーサ
１３１ シリサイド防止パターン
１３５ 金属シリサイド膜
１４８ バッファ絶縁膜
１５０ 色比調節膜
１５２、１５４ 層間絶縁膜
１５６ パッシベーション膜
Claims (15)
- 第１導電型の基板に形成されてダイオード領域及び活性領域を限定する素子分離膜と、前記ダイオード領域に形成され、前記基板の表面から所定の深さを有する第２導電型のフォトダイオードと、
前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードと、
前記ダイオード領域と隣接した前記活性領域上に配置された第１ゲートと、
前記ダイオード領域に対向した前記第１ゲートの他の側の活性領域内に形成された浮遊拡散層と、
前記ダイオード領域、第１ゲート及び浮遊拡散層を覆うシリサイド防止パターンと、
前記シリサイド防止パターン上に配置されたシリコン窒化膜と、を含み
前記シリコン窒化膜の厚さを調節することで色比を調節し、ブルー／グリーンの色比とレッド／グリーンの色比との間の差を最小化するような厚さとし、
前記シリサイド防止パターンと前記第２導電型のフォトダイオードとの間に介在されたブロッキングパターンをさらに含み、前記ブロッキングパターンはシリコン酸化膜に比べて金属元素の拡散係数が低い絶縁膜であり、
前記第１ゲートと所定の間隔で離隔されて前記活性領域上に形成され、互いに離隔されて順次に形成された第２ゲート及び第３ゲートと、
前記第３ゲートの両側の活性領域の表面に形成された金属シリサイド膜と、をさらに含み、
前記シリコン窒化膜は延長されて前記第２ゲート、第３ゲート及び金属シリサイド膜を覆っており、
前記ブロッキングパターンは、前記金属シリサイド膜の形成の時に、発生する可能性がある金属元素の汚染から前記フォトダイオードを保護する
ことを特徴とするイメージセンサ。 - 前記ブロッキングパターンと前記基板との間に介在された酸化膜をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
- 前記ブロッキングパターンはシリコン窒化膜からなることを特徴とする請求項１に記載のイメージセンサ。
- 前記ブロッキングパターンと前記シリサイド防止パターンのとの間に介在された絶縁パターンと、
前記ダイオード領域に対向した前記第１ゲートの他の側に配置され、「Ｌ」字形態の第１スペーサ及び前記第１スペーサ上に配置された第２スペーサで構成された側壁スペーサと、をさらに含むことを特徴とする請求項１に記載のイメージセンサ。 - 前記絶縁パターン及び前記第２スペーサは同一の物質からなることを特徴とする請求項４に記載のイメージセンサ。
- 前記ブロッキングパターンと前記シリサイド防止パターンとの間に介在された絶縁パターンと、
前記ダイオード領域に対向した前記第１ゲートの他の側と前記第２及び第３ゲートの両側壁とに配置された側壁スペーサと、をさらに含み、
前記側壁スペーサは「Ｌ」字形の第１スペーサ及び前記第１スペーサ上に配置された第２スペーサで構成される、
ことを特徴とする請求項１に記載のイメージセンサ。 - 前記絶縁パターン及び前記第２スペーサは同一の物質からなることを特徴とする請求項６に記載のイメージセンサ。
- 前記シリコン窒化膜と前記シリサイド防止パターンとの間、前記シリコン窒化膜と前記金属シリサイド膜との間、並びに前記シリコン窒化膜と前記第２及び第３ゲートとの間に介在されたバッファ絶縁膜をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
- 前記シリコン窒化膜上に形成された少なくとも一つの層間絶縁膜と、
前記層間絶縁膜上に形成されたパッシベーション膜と、をさらに含むことを特徴とする請求項１に記載のイメージセンサ。 - 第１導電型の基板にダイオード領域及び活性領域を限定する素子分離膜を形成する段階と、
前記ダイオード領域に前記基板の表面から所定の深さを有する第２導電型のフォトダイオード、及び前記第２導電型のフォトダイオードと前記基板の表面との間に介在された第１導電型のフォトダイオードを形成する段階と、
前記ダイオード領域に隣接した前記活性領域上に第１ゲートを形成する段階と、
前記ダイオード領域に対向した前記第１ゲートの他の側の活性領域に浮遊拡散層を形成する段階と、
前記ダイオード領域、第１ゲート及び前記浮遊拡散層を覆うシリサイド防止パターンを形成する段階と、
前記シリサイド防止パターンを有する基板の全面上にシリコン窒化膜を形成する段階と、を含み、
前記シリコン窒化膜の厚さを調節することで色比を調節し、ブルー／グリーンの色比とレッド／グリーンの色比との間の差を最小化するような厚さとし、
前記第１ゲートと所定の間隔で離隔されて前記活性領域上に配置され、互いに離隔されて順次に配置された第２ゲート及び第３ゲートを、前記第１ゲートを形成する段階で形成し、
前記シリサイド防止パターンを形成した後に、
前記第３ゲートの両側の前記活性領域の表面に金属シリサイド膜を形成する段階をさらに含み
前記シリサイド防止パターンを形成する前に、
前記ダイオード領域上にブロッキングパターンを形成する段階をさらに含み、
前記ブロッキングパターンはシリコン酸化膜に比べて金属元素の拡散係数が低い絶縁膜で形成するとともに、
前記ブロッキングパターンは、前記金属シリサイド膜の形成の時に、発生する可能性がある金属元素の汚染から前記フォトダイオードを保護する
ことを特徴とするイメージセンサの形成方法。 - 前記ブロッキングパターンを形成する前に、
前記第１ゲートを有する基板に酸化膜を形成する段階をさらに含むことを特徴とする請求項１０に記載のイメージセンサの形成方法。 - 前記ブロッキングパターンはシリコン窒化膜で形成することを特徴とする請求項１０に記載のイメージセンサの形成方法。
- 前記ブロッキングパターン上に配置されたスペーサ絶縁パターンと、前記ダイオード領域に対向した前記第１ゲートの他の側に第１及び第２スペーサで構成された側壁スペーサとを形成する段階を含み、
前記第１スペーサは「Ｌ」字形態であり、前記第２スペーサは前記第１スペーサ上に形成し、
前記第１スペーサと前記ブロッキングパターンとは同時に形成する
ことを特徴とする請求項１０に記載のイメージセンサの形成方法。 - 前記シリコン窒化膜を形成する前に、
前記シリサイド防止パターンを有する基板の全面上にバッファ絶縁膜を形成する段階をさらに含むことを特徴とする請求項１０に記載のイメージセンサの形成方法。 - 前記シリコン窒化膜を形成した後に、
前記基板の全面上に、少なくとも一つの層間絶縁膜を形成する段階と、
前記層間絶縁膜上にパッシベーション膜を形成する段階と、をさらに含むことを特徴とする請求項１０に記載のイメージセンサの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20020034589 | 2002-06-20 | ||
| KR10-2003-0025165A KR100512177B1 (ko) | 2002-06-20 | 2003-04-21 | 이미지 센서 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004023107A JP2004023107A (ja) | 2004-01-22 |
| JP4541666B2 true JP4541666B2 (ja) | 2010-09-08 |
Family
ID=29738512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003172499A Expired - Fee Related JP4541666B2 (ja) | 2002-06-20 | 2003-06-17 | イメージセンサ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7005689B2 (ja) |
| JP (1) | JP4541666B2 (ja) |
| CN (1) | CN100414709C (ja) |
| IL (1) | IL156497A (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4541666B2 (ja) * | 2002-06-20 | 2010-09-08 | 三星電子株式会社 | イメージセンサ及びその製造方法 |
| KR100508086B1 (ko) * | 2002-09-11 | 2005-08-17 | 삼성전자주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| JP2004304012A (ja) * | 2003-03-31 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| JP4758061B2 (ja) * | 2003-10-16 | 2011-08-24 | パナソニック株式会社 | 固体撮像装置およびその製造方法 |
| US7232712B2 (en) * | 2003-10-28 | 2007-06-19 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for fabricating the same |
| US6885072B1 (en) * | 2003-11-18 | 2005-04-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with undercut trapping structure |
| JP4616565B2 (ja) * | 2004-02-16 | 2011-01-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| KR100660324B1 (ko) * | 2004-07-01 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| US7453109B2 (en) * | 2004-09-03 | 2008-11-18 | Canon Kabushiki Kaisha | Solid-state image sensor and imaging system |
| KR100684870B1 (ko) * | 2004-12-07 | 2007-02-20 | 삼성전자주식회사 | 씨모스 이미지 센서 및 그 형성 방법 |
| US7241671B2 (en) * | 2004-12-29 | 2007-07-10 | Dongbu Electronics Co., Ltd. | CMOS image sensor and method for fabricating the same |
| KR100672666B1 (ko) * | 2004-12-29 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
| KR100649009B1 (ko) * | 2004-12-30 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 시모스 이미지 센서의 광감지 소자 및 그의 제조방법 |
| TWI302754B (en) * | 2005-02-28 | 2008-11-01 | Magnachip Semiconductor Ltd | Complementary metal-oxide-semiconductor image sensor and method for fabricating the same |
| JP4340248B2 (ja) * | 2005-03-17 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体撮像装置を製造する方法 |
| US8253214B2 (en) * | 2005-06-02 | 2012-08-28 | Omnivision Technologies, Inc. | CMOS shared amplifier pixels with output signal wire below floating diffusion interconnect for reduced floating diffusion capacitance |
| JP4785433B2 (ja) * | 2005-06-10 | 2011-10-05 | キヤノン株式会社 | 固体撮像装置 |
| KR100720474B1 (ko) * | 2005-06-17 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US8018015B2 (en) * | 2005-06-29 | 2011-09-13 | Micron Technology, Inc. | Buried conductor for imagers |
| FR2888404A1 (fr) * | 2005-07-05 | 2007-01-12 | St Microelectronics Sa | Procede de fabrication d'un circuit integre comprenant une photodiode et circuit integre correspondant |
| KR100746222B1 (ko) * | 2005-07-11 | 2007-08-03 | 삼성전자주식회사 | 이미지 센서의 제조방법들 |
| US20070012962A1 (en) * | 2005-07-18 | 2007-01-18 | Omnivision Technologies, Inc. | Method for making image sensor with reduced etching damage |
| KR100695517B1 (ko) * | 2005-07-26 | 2007-03-14 | 삼성전자주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| KR100674986B1 (ko) * | 2005-08-05 | 2007-01-29 | 삼성전자주식회사 | 이미지센서 및 그 제조방법 |
| US7598581B2 (en) | 2005-09-12 | 2009-10-06 | Crosstek Capital, LLC | Image sensor with decreased optical interference between adjacent pixels |
| US7344910B2 (en) * | 2005-09-27 | 2008-03-18 | Omnivision Technologies, Inc. | Self-aligned photodiode for CMOS image sensor and method of making |
| JP4575274B2 (ja) * | 2005-10-31 | 2010-11-04 | 富士通セミコンダクター株式会社 | パターンレイアウト、レイアウトデータの生成方法及び半導体装置 |
| US7371599B2 (en) * | 2006-04-17 | 2008-05-13 | United Microeletronics Corp. | Image sensor and method of forming the same |
| KR100772316B1 (ko) * | 2006-04-28 | 2007-10-31 | 매그나칩 반도체 유한회사 | 플라즈마손상으로부터 포토다이오드를 보호하는 씨모스이미지센서의 제조 방법 |
| KR100757413B1 (ko) * | 2006-05-17 | 2007-09-11 | 삼성전자주식회사 | 이미지 센서 및 그 형성 방법 |
| JP5110820B2 (ja) * | 2006-08-02 | 2012-12-26 | キヤノン株式会社 | 光電変換装置、光電変換装置の製造方法及び撮像システム |
| KR100769143B1 (ko) * | 2006-11-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 이미지 센서의 제조 방법 |
| US20080258188A1 (en) * | 2007-04-23 | 2008-10-23 | United Microelectronics Corp. | Metal oxide semiconductor device and method of fabricating the same |
| KR100881016B1 (ko) * | 2007-06-25 | 2009-01-30 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
| KR100870821B1 (ko) * | 2007-06-29 | 2008-11-27 | 매그나칩 반도체 유한회사 | 후면 조사 이미지 센서 |
| KR20090022512A (ko) * | 2007-08-30 | 2009-03-04 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
| KR100936105B1 (ko) * | 2007-12-28 | 2010-01-11 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| US8743247B2 (en) * | 2008-01-14 | 2014-06-03 | International Business Machines Corporation | Low lag transfer gate device |
| US8227844B2 (en) * | 2008-01-14 | 2012-07-24 | International Business Machines Corporation | Low lag transfer gate device |
| JP5347283B2 (ja) * | 2008-03-05 | 2013-11-20 | ソニー株式会社 | 固体撮像装置およびその製造方法 |
| JP2009283841A (ja) * | 2008-05-26 | 2009-12-03 | Nec Electronics Corp | 固体撮像素子及びその製造方法 |
| KR101517849B1 (ko) * | 2008-08-28 | 2015-05-07 | 삼성전자주식회사 | 불순물 거름막을 갖는 시모스 이미지 센서의 반도체 장치 및 그 제조 방법 |
| US8728853B2 (en) | 2009-04-24 | 2014-05-20 | Renesas Electronics Corporation | Solid-state image sensing device and method of manufacturing the same |
| EP3514831B1 (en) | 2009-12-26 | 2021-10-13 | Canon Kabushiki Kaisha | Solid-state image pickup apparatus and image pickup system |
| JP5717357B2 (ja) * | 2010-05-18 | 2015-05-13 | キヤノン株式会社 | 光電変換装置およびカメラ |
| JP5662623B1 (ja) * | 2013-03-27 | 2015-02-04 | 富士フイルム株式会社 | 画像処理装置及び内視鏡システムの作動方法 |
| CN105518861B (zh) * | 2013-06-20 | 2018-10-02 | 斯坦舍有限公司 | 用于cmos传感器的栅控电荷调制器件 |
| JP6159184B2 (ja) * | 2013-07-25 | 2017-07-05 | キヤノン株式会社 | 光電変換装置及び撮像システム |
| JP5784167B2 (ja) * | 2014-03-14 | 2015-09-24 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| US10295342B2 (en) * | 2015-08-14 | 2019-05-21 | Kla-Tencor Corporation | System, method and computer program product for calibration of metrology tools |
| JP7013119B2 (ja) * | 2016-07-21 | 2022-01-31 | キヤノン株式会社 | 固体撮像素子、固体撮像素子の製造方法、及び撮像システム |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112452A (ja) * | 1992-09-24 | 1994-04-22 | Sony Corp | 固体撮像素子とその製造方法 |
| JPH06310698A (ja) * | 1993-04-22 | 1994-11-04 | Olympus Optical Co Ltd | 固体撮像装置及びその製造方法 |
| JPH118373A (ja) * | 1997-06-17 | 1999-01-12 | Nikon Corp | 赤外線固体撮像装置およびその製造方法 |
| JPH1145988A (ja) * | 1997-05-27 | 1999-02-16 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
| JP2000012822A (ja) * | 1998-04-23 | 2000-01-14 | Matsushita Electron Corp | 固体撮像装置およびその製造方法 |
| JP2000031449A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | 自己整列されたシリサイド膜を持つイメ―ジセンサ |
| JP2001060679A (ja) * | 1999-06-28 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | 光学層を含む半導体イメージセンサ |
| JP2001298176A (ja) * | 2000-04-14 | 2001-10-26 | Fujitsu Ltd | Ｃｍｏｓイメージセンサ及びその製造方法 |
| JP2001345439A (ja) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | 固体撮像装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| KR100278285B1 (ko) * | 1998-02-28 | 2001-01-15 | 김영환 | 씨모스 이미지센서 및 그 제조방법 |
| JP4541666B2 (ja) * | 2002-06-20 | 2010-09-08 | 三星電子株式会社 | イメージセンサ及びその製造方法 |
| KR100479208B1 (ko) * | 2002-10-23 | 2005-03-28 | 매그나칩 반도체 유한회사 | 살리사이드 공정을 이용한 이미지센서의 제조 방법 |
-
2003
- 2003-06-17 JP JP2003172499A patent/JP4541666B2/ja not_active Expired - Fee Related
- 2003-06-17 IL IL156497A patent/IL156497A/en active IP Right Grant
- 2003-06-18 US US10/464,340 patent/US7005689B2/en not_active Expired - Lifetime
- 2003-06-20 CN CNB031330150A patent/CN100414709C/zh not_active Expired - Lifetime
-
2005
- 2005-09-09 US US11/222,694 patent/US7566925B2/en not_active Expired - Lifetime
- 2005-09-09 US US11/223,707 patent/US7514284B2/en not_active Expired - Lifetime
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112452A (ja) * | 1992-09-24 | 1994-04-22 | Sony Corp | 固体撮像素子とその製造方法 |
| JPH06310698A (ja) * | 1993-04-22 | 1994-11-04 | Olympus Optical Co Ltd | 固体撮像装置及びその製造方法 |
| JPH1145988A (ja) * | 1997-05-27 | 1999-02-16 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
| JPH118373A (ja) * | 1997-06-17 | 1999-01-12 | Nikon Corp | 赤外線固体撮像装置およびその製造方法 |
| JP2000012822A (ja) * | 1998-04-23 | 2000-01-14 | Matsushita Electron Corp | 固体撮像装置およびその製造方法 |
| JP2000031449A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | 自己整列されたシリサイド膜を持つイメ―ジセンサ |
| JP2001060679A (ja) * | 1999-06-28 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | 光学層を含む半導体イメージセンサ |
| JP2001345439A (ja) * | 2000-03-28 | 2001-12-14 | Toshiba Corp | 固体撮像装置及びその製造方法 |
| JP2001298176A (ja) * | 2000-04-14 | 2001-10-26 | Fujitsu Ltd | Ｃｍｏｓイメージセンサ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| IL156497A0 (en) | 2004-01-04 |
| JP2004023107A (ja) | 2004-01-22 |
| US7005689B2 (en) | 2006-02-28 |
| US20030234432A1 (en) | 2003-12-25 |
| US7514284B2 (en) | 2009-04-07 |
| US20060006428A1 (en) | 2006-01-12 |
| US7566925B2 (en) | 2009-07-28 |
| CN1477715A (zh) | 2004-02-25 |
| IL156497A (en) | 2007-08-19 |
| US20060006437A1 (en) | 2006-01-12 |
| CN100414709C (zh) | 2008-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4541666B2 (ja) | イメージセンサ及びその製造方法 | |
| US7417273B2 (en) | Image sensor with embedded photodiode region and fabrication method thereof | |
| US7675100B2 (en) | CMOS image sensor and method for fabricating the same | |
| JP5058488B2 (ja) | 光の波長に応じて異なる厚さの埋没バリヤ層を具備するイメージセンサ及びその形成方法 | |
| US8952433B2 (en) | Solid-state image sensor, method of manufacturing the same, and imaging system | |
| JP4990859B2 (ja) | イメージセンサ及びその製造方法 | |
| JP5358064B2 (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| WO2014002362A1 (ja) | 固体撮像装置及びその製造方法 | |
| JP6305030B2 (ja) | 光電変換装置の製造方法 | |
| US20090065829A1 (en) | Image Sensor and Method for Manufacturing the Same | |
| JP2006245540A (ja) | Ｃｍｏｓイメージセンサ、その単位画素及びその製造方法 | |
| JP4449106B2 (ja) | Ｍｏｓ型固体撮像装置及びその製造方法 | |
| JP2009065160A (ja) | イメージセンサ及びその製造方法 | |
| KR20070007666A (ko) | 이미지 센서 및 그 제조방법들 | |
| US7838955B2 (en) | Image sensor and method for manufacturing the same | |
| KR100512177B1 (ko) | 이미지 센서 및 그 제조방법 | |
| US20070004076A1 (en) | CMOS image sensor including two types of device isolation regions and method of fabricating the same | |
| US20070145443A1 (en) | CMOS Image Sensor and Method of Manufacturing the Same | |
| US8049288B2 (en) | Image sensor and method for manufacturing the same | |
| KR100494645B1 (ko) | 스페이서 블록마스크를 적용한 시모스 이미지센서의제조방법 | |
| JP2015046505A (ja) | 半導体装置およびその製造方法 | |
| JP2018207049A (ja) | 固体撮像素子およびその製造方法 | |
| WO2013018308A1 (ja) | 固体撮像装置の製造方法 | |
| KR100670510B1 (ko) | 씨모스 이미지 센서의 제조 방법 | |
| KR20040058708A (ko) | 스페이서 식각 버퍼질화막을 적용한 시모스 이미지센서의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100416 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100525 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100624 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4541666 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |