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KR100757413B1 - 이미지 센서 및 그 형성 방법 - Google Patents

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KR100757413B1
KR100757413B1 KR1020060044325A KR20060044325A KR100757413B1 KR 100757413 B1 KR100757413 B1 KR 100757413B1 KR 1020060044325 A KR1020060044325 A KR 1020060044325A KR 20060044325 A KR20060044325 A KR 20060044325A KR 100757413 B1 KR100757413 B1 KR 100757413B1
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KR
South Korea
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gate
reset
peripheral
region
sensing
Prior art date
Application number
KR1020060044325A
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English (en)
Inventor
송재호
김종채
홍종욱
박거성
Original Assignee
삼성전자주식회사
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Publication date
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Priority to JP2007132022A priority patent/JP2007311804A/ja
Priority to TW096117565A priority patent/TW200744202A/zh
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Abstract

이미지 센서 및 그 형성 방법을 제공한다. 이 방법에 따르면, 포토 다이오드 영역 및 부유 도핑 영역을 덮는 베리어 절연막을 형성하고, 베리어 절연막에 식각선택비를 갖는 제1 스페이서 절연막 및 제1 스페이서 절연막에 대하여 식각선택비를 갖는 제2 스페이서 절연막을 차례로 형성한다. 제2 및 제1 스페이서 절연막들을 식각하여 스페이서들을 형성한다.

Description

이미지 센서 및 그 형성 방법{IMAGE SENSOR AND METHOD OF THE SAME}
도 1 내지 도 3은 종래 이미지 센서의 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 씨모스 이미지 센서에 포함된 화소의 등가회로도이다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 보여 주는 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 7은 본 발명의 실시예에 따른 이미지 센서의 변형예를 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 8 내지 도 16은 본 발명의 실시예에 따른 이미지 센서의 형성 방법을 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 17은 도 6에 도시된 이미지 센서의 형성 방법을 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 씨모스(CMOS; Complementary Metal Oxide Semiconductor)이미지 센서 및 그 형성 방법에 관한 것이다.
이미지 센서는 광학적 영상(optical image)를 전기적 신호로 변환시키는 반도체 소자이다. 이미지 센서로서 종래에 널리 알려진 것은 씨씨디(CCD; charge coupled device) 이미지 센서라 할 수 있다. 씨씨디 이미지 센서는 허용 가능한 전하 전달 효율을 달성하기 위하여 높은 소비전력이 요구되며, 또한, 씨씨디 이미지 센서는 이미지 신호의 조정 또는 표준 비디오 출력을 생성하기 위한 부가적인 지원 회로가 필요하기 때문에 고집적화가 어려울 수 있다. 이러한 문제점들로 인하여, 최근에 씨씨디 이미지 센서의 대안으로 씨모스 이미지 센서가 제안된 바 있다.
씨모스 이미지 센서는 씨씨디 이미지 센서에 비하여 비교적 간단한 구조를 가진다. 또한, 씨모스 이미지 센서는 고도로 발달된 씨모스 제조 공정이 적용된다. 이로써, 씨모스 이미지 센서는 고집적화 및 저소비전력을 구현할 수 있다. 통상적으로, 씨모스 이미지 센서의 화소는 광감지 소자인 포토 다이오드(photo diode), 및 상기 포토 다이오드에 저장된 전하를 전송 및 출력하기 위한 하나 또는 복수개의 전계 효과 트랜지스터들(이하, 트랜지스터라 함)을 포함할 수 있다. 도면들을 참조하여, 종래의 이미지 센서의 형성 방법을 설명한다.
도 1 내지 도 3은 종래 이미지 센서의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1)에 소자분리막(미도시함)을 형성한다. 상기 반도체 기판(1)에 게이트 산화막 및 게이트 도전막을 차례로 형성하고, 상기 게이 트 도전막 및 게이트 산화막을 연속적으로 패터닝하여 상기 활성영역 상에 차례로 적층된 게이트 산화 패턴(2) 및 게이트 전극(3)을 형성한다.
도 2를 참조하면, 제1 도펀트(dopant) 이온들을 선택적으로 주입하여 상기 게이트 전극(3)의 일측의 반도체 기판(1)에 포토 다이오드 영역(4)을 형성하고, 제2 도펀트 이온들을 선택적으로 주입하여 상기 게이트 전극(3)의 타측에 부유 도핑 영역(5)을 형성한다. 상기 포토 다이오드 영역(4) 및 부유 도핑 영역(5)은 n형 도펀트들로 도핑된다. 이어서, 상기 반도체 기판(1) 전면 상에 산화막(6)을 콘포말하게 형성한다.
도 3을 참조하면, 상기 산화막(6)을 전면 이방성 식각하여 상기 게이트 전극(3)의 양측벽에 스페이서(6a)를 형성한다. 이어서, 도시하지 않았지만, 제3 도펀트 이온들은 선택적으로 주입하여 상기 부유 도핑 영역(5)에 고농도 영역을 형성한다.
상술한 종래 이미지 센서의 형성 방법에 따르면, 상기 포토 다이오드 영역(4) 및 부유 도핑 영역(5)의 상부면들은 상기 스페이서(6a)의 형성을 위한 전면 이방성 식각에 의해 손상될 수 있다. 이에 따라, 상기 포토 다이오드 영역(4) 및 부유 도핑 영역(5)의 표면들에 뎅글링 본드(dangling bond)등의 표면 결함들이 다량으로 발생될 수 있다. 상기 포토 다이오드 영역(4)의 표면에 발생된 표면 결함들은 노이즈(noise)를 발생시킬 수 있다. 즉, 상기 표면 결함들은 전자-정공쌍들(EHP; electron-hole pairs)을 발생시킬 수 있다. 이에 따라, 외부의 빛이 입사되지 않은 상태에서도, 암전류량(dark current)이 증가되어 이미지 센서가 오 동작할 수 있다. 또한, 상기 부유 도핑 영역(5)의 표면에 발생된 표면 결함들도 외부 빛과 무관하게 전자-정공쌍들을 발생시킬 수 있다. 이에 따라, 상기 암전류량이 더욱 증가되어 이미지 센서의 불량을 초래할 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 암전류와 같은 노이즈를 최소화할 수 있는 이미지 센서 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 포토 다이오드 영역 및 부유 확산층의 표면들의 손상을 최소화하여 노이즈를 최소화할 수 있는 이미지 센서 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 이미지 센서를 제공한다. 이 이미지 센서는 기판에 정의된 제1 화소 활성영역에 형성된 포토 다이오드 영역; 상기 기판에 정의되며 상기 제1 화소 활성영역의 일측에 접속된 제2 화소 활성영역에 형성된 부유 도핑 영역; 상기 포토 다이오드 영역과 부유 도핑 영역 사이의 상기 제2 화소 활성영역 상에 차례로 적층된 화소 게이트 절연막 및 전송 게이트; 상기 포토 다이오드 영역, 전송 게이트 및 부유 도핑 영역을 연속적으로 덮는 베리어 절연막; 상기 베리어 절연막과 상기 포토 다이오드 영역 사이, 및 상기 베리어 절연막과 부유 도핑 영역 사이에 개재된 버퍼 절연막; 및 상기 베리어 절연막을 개재하여 상기 전송 게이트 양측벽에 배치되되, "L"자 형태의 전송 하부 패턴 및 상기 전송 하부 패 턴 상에 배치된 전송 상부 패턴을 포함하는 전송 스페이서를 포함한다. 상기 전송 하부 패턴은 상기 베리어 절연막에 대하여 식각선택비를 갖는 절연 물질로 형성되고, 상기 전송 상부 패턴은 상기 전송 하부 패턴에 대하여 식각선택비를 갖는 절연 물질로 형성된다.
일 실시예에 따르면, 상기 기판은 화소 영역 및 주변회로 영역을 포함할 수 있다. 상기 제1 및 제2 화소 활성영역들은 상기 화소 영역내에 정의된다. 이 경우에, 상기 이미지 센서는 상기 주변회로 영역에 정의된 주변 활성영역 상에 차례로 적층된 주변 게이트 절연막 및 주변 게이트; 상기 주변 게이트 양측의 주변 활성영역에 형성된 주변 도펀트 도핑 영역; 상기 주변 게이트 양측벽에 형성되되, "L"자 형태의 주변 하부 패턴 및 상기 주변 하부 패턴 상에 배치된 주변 상부 패턴을 포함하는 주변 스페이서; 상기 주변 하부 패턴과 주변 게이트 사이, 및 상기 주변 하부 패턴과 주변 활성영역 사이에 개재된 주변 베리어 패턴; 상기 주변 베리어 패턴과 주변 게이트 사이, 및 상기 주변 베리어 패턴과 상기 주변 활성영역 사이에 개재된 주변 버퍼 패턴; 및 상기 주변 스페이서 일측의 상기 주변 도펀트 도핑 영역의 표면에 형성된 제1 주변 금속실리사이드를 더 포함할 수 있다. 상기 주변 베리어 패턴은 상기 베리어 절연막과 동일한 물질로 형성될 수 있다. 상기 주변 버퍼 패턴은 상기 버퍼 절연막과 동일한 물질로 형성될 수 있다. 상기 이미지 센서는 상기 주변 게이트의 상부면 상에 형성된 제2 주변 금속실리사이드를 더 포함할 수 있다. 상기 제1 및 제2 주변 금속실리사이드들은 동일한 금속을 포함할 수 있다.
일 실시예에 따르면, 상기 이미지 센서는 상기 전송 게이트 일측의 제2 화소 활성영역 상에 옆으로 서로 이격되어 배치된 리셋 게이트(reset gate) 및 센싱 게이트(sensing gate); 및 상기 센싱 게이트 양측의 상기 제2 화소 활성영역에 각각 형성된 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 더 포함할 수 있다. 상기 부유 도핑 영역은 상기 전송 게이트와 상기 리셋 게이트 사이에 배치되고, 상기 제1 도펀트 도핑 영역은 상기 리셋 게이트 및 상기 센싱 게이트 사이에 배치되는 것이 바람직하다. 상기 화소 게이트 절연막은 상기 리셋 게이트와 제2 화소 활성영역 사이 및 상기 센싱 게이트와 제2 화소 활성영역 사이에도 개재되는 것이 바람직하다.
상기 베리어 절연막은 옆으로 연장되어 상기 리셋 게이트, 제1 도펀트 도핑 영역, 센싱 게이트 및 제2 도펀트 도핑 영역을 연속적으로 덮을 수 있다. 이때, 상기 버퍼 절연막은 상기 베리어 절연막과 제1 도펀트 도핑 영역 사이, 및 상기 베리어 절연막과 제2 도펀트 도핑 영역 사이에도 개재될 수 있다.
이와는 다르게, 상기 베리어 절연막은 옆으로 연장되어 상기 부유 도핑 영역에 인접한 상기 리셋 게이트의 일측벽 및 상기 리셋 게이트의 상부면의 일부를 연속적으로 덮을 수 있다. 이 경우에, 상기 이미지 센서는 상기 제1 및 제2 도펀트 도핑 영역들의 표면들의 일부에 형성된 제1 화소 금속실리사이드를 더 포함할 수 있다. 이에 더하여, 상기 이미지 센서는 상기 리셋 게이트의 상부면의 일부 및 상기 센싱 게이트의 상부면 상에 형성된 제2 화소 금속실리사이드를 더 포함할 수 있다. 상기 제1 및 제2 화소 금속실리사이드들은 동일한 금속을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 이미지 센서의 형성 방법을 제공한 다. 이 방법은 기판에 제1 및 제2 화소 활성영역들을 정의하는 단계; 상기 제1 화소 활성영역에 인접한 상기 제2 화소 활성영역 상에 차례로 적층된 화소 게이트 절연막 및 전송 게이트를 형성하는 단계; 상기 기판 상에 버퍼 절연막을 형성하는 단계; 제1 화소 활성영역에 포토 다이오드 영역을 형성하는 단계; 상기 전송 게이트 일측에 인접한 제2 화소 활성영역에 부유 도핑 영역을 형성하는 단계; 상기 기판 전면 상에 베리어 절연막, 상기 제1 베리어 절연막에 대하여 식각선택비를 갖는 제1 스페이서 절연막, 상기 제1 스페이서 절연막에 대하여 식각 선택비를 갖는 제2 스페이서 절연막을 차례로 형성하는 단계; 및 상기 제2 및 제1 스페이서 절연막들을 식각하여 상기 전송 게이트 양측벽에 전송 스페이서를 형성하는 단계를 포함하되, 상기 제2 스페이서 절연막은 상기 제1 스페이서 절연막을 식각정지층으로 하여 전면 이방성 식각하고, 상기 제1 스페이서 절연막은 상기 베리어 절연막을 식각정지층으로 하여 습식 식각한다.
일 실시예에 따르면, 상기 기판은 화소 영역 및 주변회로 영역을 포함할 수 있다. 상기 제1 및 제2 화소 활성영역들은 상기 화소 영역내에 정의된다. 이 경우에, 상기 방법은 상기 베리어 절연막을 형성하기 전에, 상기 주변회로 영역에 정의된 주변 활성영역 상에 차례로 적층된 주변 게이트 절연막 및 주변 게이트를 형성하는 단계; 및 상기 주변 게이트 양측의 주변 활성영역에 주변 도펀트 도핑 영역을 형성하는 단계를 더 포함할 수 있다. 상기 전송 스페이서를 형성할때, 상기 주변 게이트 양측벽에 주변 스페이서가 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 방법은 상기 방법은 상기 포토 다이오드 영역, 전 송 게이트 및 부유 도핑 영역을 연속적으로 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절연막을 식각하여 상기 주변 스페이서 일측의 상기 주변 도펀트 도핑 영역 및 상기 주변 게이트의 상부면을 노출시키는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 기판 전면에 금속막을 형성하는 단계; 상기 기판에 실리사이드화 공정을 수행하는 단계; 및 미반응된 금속막을 제거하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 베리어 절연막을 형성하기 전에, 상기 전송 게이트 일측의 제2 화소 활성영역 상부에 옆으로 서로 이격되어 배치된 리셋 게이트 및 센싱 게이트를 형성하는 단계; 및 상기 센싱 게이트 양측의 상기 제2 화소 활성영역에 각각 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 부유 도핑 영역은 상기 전송 게이트와 리셋 게이트 사이에 형성되고, 상기 제1 도펀트 도핑 영역은 상기 리셋 게이트와 센싱 게이트 사이에 형성되고, 상기 화소 게이트 절연막은 상기 리셋 게이트와 제2 화소 활성영역 사이 및 상기 센싱 게이트와 제2 화소 활성영역 사이에도 형성되는 것이 바람직하다. 상기 전송 스페이서를 형성할때, 상기 리셋 게이트의 양측벽 및 상기 센싱 게이트의 양측벽에 각각 리셋 스페이서 및 센싱 스페이서가 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 방법은 상기 포토 다이오드 영역, 전송 게이트, 부유 도핑 영역 및 리셋 게이트의 상부면의 일부를 연속적으로 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절연막을 식각하여 상기 리셋 게이트의 상부면의 다른 일부, 상기 리셋 및 센싱 스페이서들 사이의 상기 제1 도펀트 도핑 영역, 및 상기 센싱 스페이서 일측의 제2 도펀트 도핑 영역을 노출시키는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 기판 전면에 금속막을 형성하는 단계; 상기 기판에 실리사이드화 공정을 수행하는 단계; 및 미반응된 금속막을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
먼저, 본 발명의 실시예에 따른 씨모스 이미지 센서에 포함된 화소(pixel)의 등가회로도를 도면을 참조하여 설명한다. 도 4는 본 발명의 실시예에 따른 씨모스 이미지 센서에 포함된 화소의 등가회로도이다.
도 4를 참조하면, 본 실시예에 따른 이미지 센서의 화소는 포토 다이오드(PD)를 포함한다. 상기 포토 다이오드(PD)는 외부 빛을 받아들여 전기적 신호로 전환한다. 또한, 상기 화소는 상기 포토 다이오드(PD)에 저장된 전하를 제어하는 트랜지스터들(Tt,Tr,Ts,Ta)을 더 포함한다. 상기 포토 다이오드(PD)의 일단자는 전송 트랜지스터(Tr, transfer transistor)의 소오스(source)에 접속된다. 상기 포토 다이오드(PD)의 타단자는 접지될 수 있다. 상기 전송 트랜지스터(Tt)의 드레인(drain)은 부유 도핑 영역(FD)에 접속된다.
센싱 트랜지스터(Ts; sensing transistor)의 게이트가 상기 부유 도핑 영역(FD)에 접속되고, 상기 센싱 트랜지스터(Ts)의 드레인에는 전원 전압(Vdd)가 인가된다. 리셋 트랜지스터(Tr; reset transistor)의 소오스가 상기 부유 도핑 영역(FD)에 접속되고, 상기 리셋 트랜지스터(Tr)의 드레인에는 상기 전원 전압(Vdd)가 인가된다. 상기 센싱 트랜지스터(Ts)의 소오스는 억세스 트랜지스터(Ta; access transistor)의 드레인에 접속된다. 상기 억세스 트랜지스터(Ta)의 소오스는 출력 포트(Po)에 연결되고, 상기 억세스 트랜지스터(Ta)의 게이트는 입력 포트(Pi)에 연결된다. 상기 입력 포트(Pi)를 통하여 턴온 전압(turn on voltage)를 인가되면, 상기 억세스 트랜지스터(Ta)가 턴온되고, 상기 출력 포트(Po)를 통하여 영상에 대한 정보를 갖는 전기적 데이타가 출력된다. 상기 입력 포트(Pi), 상기 전송 트랜지스터(Tt)의 게이트, 및 리셋 트랜지스터(Tr)의 게이트에 인가되는 턴온 전압은 상기 전원 전압(Vdd)과 동일하거나, 상기 전원 전압(Vdd)에 근접한 전압이 인가될 수 있다.
도시된 바와 같이, 상술한 등가회로도에서 화소를 구성하는 트랜지스터들은 엔모스 트랜지스터인 경우에 대해 설명한 것이다. 이 경우에, 상기 전원 전압(Vdd) 은 양의 전압이다. 만약, 상기 트랜지스터들이 피모스 트랜지스터로 채택될 경우, 상기 화소를 동작시키기 위한 전압들은 달라질 수 있다. 예컨대, 상기 트랜지스터들이 피모스 트랜지스터인 경우, 상기 전원 전압(Vdd)은 음의 전압일 수도 있다.
상술한 화소의 동작 방법을 설명하면, 먼저, 외부 빛이 상기 포토 다이오드(PD)로 입사하면, 상기 포토 다이오드(PD)내에 전하들이 축적된다. 상기 전송 트랜지스터(Tt)를 턴온시켜 상기 포토 다이오드(PD)내 축적된 전하들을 상기 부유 도핑 영역(FD)으로 이동시킨다. 이로써, 상기 부유 도핑 영역(FD)의 전위가 달라지고, 상기 부유 도핑 영역(FD)에 접속된 상기 센싱 트랜지스터(Ts)의 게이트 전위가 달라진다. 결과적으로, 외부 빛의 강도 및/또는 세기에 따라, 상기 화소에서 출력되는 전기적 신호가 달라진다.
다음으로, 반도체 기판에 구현된 본 발명의 실시예에 따른 이미지 센서를 도 2와 더불어 다른 도면들을 참조하여 설명한다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 보여 주는 평면도이고, 도 6은 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다. 도면들에 있어서, 참조부호 "50"은 화소 영역을 나타내고, 참조부호 "60"은 주변회로 영역을 나타낸다.
도 4, 도 5 및 도 6을 참조하면, 반도체 기판(100, 이하 기판이라 함)에 소자 분리막이 배치된다. 상기 소자분리막은 화소 영역(50)내의 제1 및 제2 화소 활성영역들(102a,102b)과, 주변회로 영역(60)내에 주변 활성영역(102c)을 한정한다. 상기 제2 화소 활성영역(102b)은 상기 제1 화소 활성영역(102a)의 일측에 접속되어 있다. 상기 소자분리막은 트렌치형 소자분리막일 수 있다.
상기 제1 화소 활성영역(102a)에 포토 다이오드 영역(110)이 형성된다. 상기 포토 다이오드 영역(110)은 n형 도펀트들에 의해 도핑될 수 있다. 상기 포토 다이오드 영역(110)은 상기 기판(100)과 PN접합을 이룬다. 상기 포토 다이오드 영역(110)의 대부분이 공핍 영역을 이루도록 상기 포토 다이오드 영역(110)의 도핑 농도는 낮을 수 있다. 상기 포토 다이오드 영역(110)의 윗부분에 핀드 도핑 영역(111, pinned doping region)이 배치될 수 있다. 상기 핀드 도핑 영역(111)은 상기 포토 다이오드 영역(110)과 다른 타입의 도펀트들로 도핑될 수 있다. 상기 핀드 도핑 영역(111)은 p형 도펀트들로 도핑될 수 있다. 상기 핀드 도핑 영역(111)은 상기 제1 화소 활성영역(102a)의 상부표면에서 발생될 수 있는 암전류를 배출시키는 기능을 수행할 수 있다.
상기 제2 화소 활성영역(102b)에 부유 도핑 영역(126a)이 형성된다. 상기 부유 도핑 영역(126a)은 상기 포토 다이오드 영역(110)으로부터 이격되어 있다. 상기 부유 도핑 영역(126a)은 상기 포토 다이오드 영역(110)과 동일한 타입의 도펀트들로 도핑된다. 즉, 상기 부유 도핑 영역(126a)은 n형 도펀트들로 도핑될 수 있다. 상기 부유 도핑 영역(126a)은 부유 저농도 영역(112a) 및 부유 고농도 영역(124a)을 포함할 수 있다. 상기 부유 도핑 영역(126a)은 상기 부유 저농도 영역(112a)이 상기 부유 고농도 영역(124a)을 둘러싸는 디디디 구조(DDD structure, Double Doped Drain structure)일 수 있다. 이와는 달리, 상기 부유 도핑 영역(126a)은 엘디디 구조(LDD structure, Lightly Doped Drain structure)일 수 있다.
전송 게이트(106a, transfer gate)가 상기 포토 다이오드 영역(110)과 상기 부유 도핑 영역(126a) 사이의 상기 제2 화소 활성영역(102b) 상에 배치된다. 상기 전송 게이트(106a)는 상기 제1 화소 활성영역(102b)에 인접한 상기 제1 화소 활성영역(102a)의 일부를 덮을 수도 있다. 상기 전송 게이트(106a), 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)은 상술한 전송 트랜지스터(Tt)를 구성한다. 상기 포토 다이오드 영역(110)은 포토 다이오드(PD)를 구성함과 더불어 상기 전송 트랜지스터(Tt)의 소오스에 해당한다. 상기 부유 도핑 영역(126a)은 상기 전송 트랜지스터(Tt)의 드레인에 해당한다.
리셋 게이트(106b, reset gate) 및 센싱 게이트(106c, sensing gate)가 옆으로 이격되어 상기 제2 화소 활성영역(102b) 상에 배치된다. 상기 리셋 게이트(106b) 및 센싱 게이트(106c)는 상기 전송 게이트(106a)의 일측에 배치된다. 물론, 상기 리셋 및 센싱 게이트들(106b,106c)은 상기 전송 게이트(106a)로부터 이격되어 있다. 상기 센싱 게이트(106c)에 인접한 양측의 제2 화소 활성영역(102b)에 각각 제1 도펀트 도핑 영역(126b) 및 제2 도펀트 도핑 영역(126c)이 형성된다. 상기 제1 도펀트 도핑 영역(126b)은 제1 저농도 영역(112b) 및 제1 고농도 영역(124b)을 포함할 수 있다. 이와 유사하게, 상기 제2 도펀트 도핑 영역(126c)은 제2 저농도 영역(112c) 및 제2 고농도 영역(124c)을 포함할 수 있다. 상기 제1 및 제2 도펀트 도핑 영역들(126b,126c)은 상기 부유 도핑 영역(126a)과 마찬가지로 디디디 구조 또는 엘디디 구조로 형성될 수 있다.
상기 부유 도핑 영역(126a)은 상기 전송 게이트(106a) 및 리셋 게이트(106b) 사이의 상기 제2 화소 활성영역(102b)에 배치된다. 상기 제1 도펀트 도핑 영 역(126b)은 상기 리셋 게이트(106b) 및 센싱 게이트(106c) 사이의 상기 제2 화소 활성영역(102b)에 배치된다. 상기 부유 도핑 영역(126a)은 상기 전송 트랜지스터(Tt)의 드레인임과 동시에 상기 리셋 트랜지스터(Tr)의 소오스에 해당한다. 상기 리셋 게이트(106b)는 상기 리셋 트랜지스터(Tt)의 게이트에 해당한다. 상기 제1 도펀트 도핑 영역(126b)은 상기 리셋 트랜지스터(Tt)의 드레인임과 동시에 상기 센싱 트랜지스터(Ts)의 드레인에 해당한다. 즉, 상기 제1 도펀트 도핑 영역(126b)에는 전원 전압(Vdd)이 인가될 수 있다. 상기 센싱 게이트(106c) 및 제2 도펀트 도핑 영역(126c)은 상기 센싱 트랜지스터(Ts)의 게이트 및 소오스에 각각 해당한다. 상기 제2 도펀트 도핑 영역(126c)은 억세스 트랜지스터(Ta)의 드레인일 수도 있다. 억세스 트랜지스터(Ta)의 게이트 및 소오스는 미도시하였다.
화소 게이트 절연막(104a)이 상기 전송 게이트(106a)와 제2 화소 활성영역(102b) 사이, 상기 리셋 게이트(106b)와 제2 화소 활성영역(102b) 사이, 및 상기 센싱 게이트(106c) 및 상기 제2 화소 활성영역(102b) 사이에 개재된다.
상기 주변 활성영역(102c) 상부에 주변 게이트(106d)가 배치된다. 주변 게이트 절연막(104b)이 상기 주변 게이트(106d)와 주변 활성영역(102c) 사이에 개재된다. 상기 주변 게이트(106d) 양측의 상기 주변 활성영역(102c)에 주변 도펀트 도핑 영역(126d)이 배치된다. 상기 주변 도펀트 도핑 영역(126d)은 주변 저농도 영역(113) 및 주변 고농도 영역(125)을 포함할 수 있다. 상기 주변 도펀트 도핑 영역(126d)은 디디디 구조 또는 엘디디 구조로 형성될 수 있다.
베리어 절연막(116, barrier insulation layer)이 상기 포토 다이오드 영 역(110), 전송 게이트(106a) 및 부유 확산 영역(126a)을 연속적으로 덮는다. 다시 말해서, 상기 베리어 절연막(116)이 상기 포토 다이오드 영역(110)의 상부면 전체를 덮는다. 또한, 상기 베리어 절연막(116)은 상기 전송 게이트(106a)의 양측면들 및 상부면을 연속적으로 덮는다. 또한, 상기 베리어 절연막(116)은 상기 부유 도핑 영역(126a)의 상부면 전면을 덮는다. 상기 베리어 절연막(116)은 상기 포토 다이오드 영역(110), 전송 게이트(106a) 및 부유 확산 영역(126a)을 콘포말(conformal)하게 덮는 것이 바람직하다. 상기 콘포말이란 하부 구조의 표면을 따라 실질적으로 균일한 두께로 형성되는 것을 의미한다.
버퍼 절연막(108)이 상기 베리어 절연막(116)과 포토 다이오드 영역(110)이 형성된 제1 화소 활성영역(102a)의 상부면 사이, 및 상기 베리어 절연막(116)과 부유 도핑 영역(126a) 사이에 개재된다. 또한, 상기 버퍼 절연막(108)은 상기 베리어 절연막(116)과 전송 게이트(106a) 사이에도 개재된다.
상기 베리어 절연막(116)은 옆으로 연장되어 상기 리셋 게이트(106b), 제1 도펀트 도핑 영역(126b), 센싱 게이트(106c) 및 제2 도펀트 도핑 영역(126c)을 연속적으로 더 덮을 수 있다. 이에 더하여, 상기 베리어 절연막(116)은 상기 화소 영역(50)의 전체를 콘포말하게 덮을 수 있다. 이 경우에, 상기 버퍼 절연막(108)은 상기 베리어 절연막(116)과 제1 도펀트 도핑 영역(126b) 사이, 및 상기 베리어 절연막(116)과 제2 도펀트 도핑 영역(126c) 사이에도 개재된다. 또한, 상기 버퍼 절연막(108)은 상기 베리어 절연막(116)과 리셋 게이트(106b) 사이, 및 상기 베리어 절연막(116)과 센싱 게이트(106c) 사이에도 개재된다.
상기 베리어 절연막(116)은 매우 치밀한 구조의 절연 물질로 형성되는 것이 바람직하다. 또한, 상기 베리어 절연막(116)은 금속 원소들의 확산을 최소화할 수 있는 절연 물질로 형성하는 것이 바람직하다. 특히, 상기 베리어 절연막(116)은 산화막에 비하여 금속 원소의 확산계수가 낮은 절연 물질로 형성할 수 있다. 이에 더하여, 상기 베리어 절연막(116)은 내반응성이 우수한 절연 물질로 형성하는 것이 바람직하다. 즉, 상기 베리어 절연막(116)은 다른 물질들과의 반응성이 매우 낮은 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 베리어 절연막(116)은 질화막으로 형성하는 것이 바람직하다. 상기 버퍼 절연막(108)은 상기 베리어 절연막(116)의 스트레스를 완충하는 기능을 수행할 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 버퍼 절연막(108)은 산화막으로 형성될 수 있다. 특히, 상기 버퍼 절연막(108)은 상기 제1 및 제2 화소 활성영역들(102a,120b)과의 계면 특성을 향상시키는 열산화막으로 형성될 수 있다. 상기 게이트들(106a,106b,106c,106d)은 도전 물질로 형성된다. 특히, 상기 게이트들(106a,106b,106c,106d)은 도핑된 폴리실리콘으로 형성되는 것이 바람직하다.
상기 전송 게이트(106a) 양측벽에 전송 스페이서(122a)가 배치된다. 상기 전송 스페이서(122a)는 상기 베리어 절연막(116) 상에 배치된다. 즉, 상기 베리어 절연막은 상기 전송 스페이서(122a)와 전송 게이트(106a) 사이, 상기 전송 스페이서(122a)와 포토 다이오드 영역(110) 사이, 및 상기 전송 스페이서(122a)와 부유 도핑 영역(126a) 사이에 개재된다. 상기 전송 스페이서(122a)는 "L"자 형태의 전송 하부 패턴(118a) 및 상기 전송 하부 패턴(118a) 상에 배치된 전송 상부 패턴(120a) 을 포함한다. 상기 전송 하부 패턴(118a)은 상기 베리어 절연막(116)에 대하여 식각선택비를 갖는 절연 물질로 형성되고, 상기 전송 상부 패턴(120a)은 상기 전송 하부 패턴(118a)에 대하여 식각선택비를 갖는 절연 물질로 형성된다. 상기 전송 상부 패턴(120a)은 전형적인 게이트 스페이서 형태일 수 있다.
상기 리셋 게이트(106b) 양측벽에 리셋 스페이서(122b)가 배치된다. 상기 베리어 절연막(116)은 상기 리셋 게이트(106b)와 상기 리셋 스페이서(122b) 사이, 및 상기 리셋 스페이서(122b)와 상기 제2 화소 활성영역(102b)의 상부면 사이에 개재된다. 상기 센싱 게이트(106c) 양측벽에 센싱 스페이서(122c)가 배치된다. 상기 베리어 절연막(116)은 상기 센싱 게이트(106c)와 상기 센싱 스페이서(122c) 사이, 및 상기 센싱 스페이서(122c)와 상기 제2 화소 활성영역(102b)의 상부면 사이에 개재된다. 상기 리셋 스페이서(122b)는 "L"자 형태의 리셋 하부 패턴(118b) 및 상기 리셋 하부 패턴(118b) 상에 배치된 리셋 상부 패턴(120b)을 포함한다. 상기 리셋 상부 패턴(120b)은 전형적인 게이트 스페이서 형태일 수있다. 상기 센싱 스페이서(122c)는 "L"자 형태의 센싱 하부 패턴(118c) 및 상기 센싱 하부 패턴(118c) 상에 배치된 센싱 상부 패턴(120c)을 포함한다. 상기 센싱 상부 패턴(120c)은 전형적인 게이트 스페이서 형태일 수 있다. 상기 리셋 및 센싱 하부 패턴들(118b,118c)은 상기 전송 하부 패턴(118a)과 동일한 물질로 형성되는 것이 바람직하다. 또한, 상기 리셋 및 센싱 상부 패턴들(120b,120c)은 상기 전송 상부 패턴(120a)과 동일한 물질로 형성되는 것이 바람직하다.
상기 주변 게이트(106d) 양측벽에 주변 스페이서(122d')가 배치된다. 상기 주변 스페이서(122d')는 "L"자 형태의 주변 하부 패턴(118d') 및 상기 주변 하부 패턴(118d') 상에 배치된 주변 상부 패턴(120d')을 포함한다. 주변 베리어 패턴(116a)이 상기 주변 스페이서(122d')와 주변 게이트(106a) 사이, 및 상기 주변 스페이서(122d')와 상기 주변 활성영역(102c)의 상부면 사이에 개재된다. 주변 버퍼 패턴(108a)이 상기 주변 베리어 패턴(116a)과 주변 게이트(106d) 사이, 및 상기 주변 베리어 패턴(116a)과 주변 활성영역(102c)의 상부면 사이에 개재된다. 상기 주변 하부 패턴(118d')은 상기 전송 하부 패턴(118a)과 동일한 물질로 형성되며, 상기 주변 상부 패턴(120d')은 상기 전송 상부 패턴(120a)과 동일한 물질로 형성된다. 상기 주변 베리어 패턴(116a)은 상기 베리어 절연막(116)과 동일한 물질로 형성되고, 상기 주변 버퍼 패턴(108a)은 상기 버퍼 절연막(108)과 동일한 물질로 형성된다. 상기 주변 스페이서(122d')의 최상단은 상기 전송 스페이서(122a)의 최상단에 비하여 낮은 것이 바람직하다. 상기 리셋 및 센싱 스페이서들(122b,122c)의 최상단들은 상기 전송 스페이서(122a)의 최상단과 동일한 높이일 수 있다.
상기 주변 스페이서(122d') 일측의 상기 주변 도펀트 도핑 영역(126d)의 표면에 제1 주변 금속실리사이드(132a)가 배치되고, 상기 주변 게이트(106d)의 상부면 상에 제2 주변 금속실리사이드(132b)가 배치된다. 상기 제1 및 제2 주변 금속실리사이드들(132a,132b)은 동일한 금속을 포함한다. 예컨대, 상기 제1 및 제2 주변 금속실리사이드들(132a,132b)은 코발트실리사이드, 니켈실리사이드 또는 티타늄실리사이드등으로 형성될 수 있다.
제1 유전막(140)이 상기 기판(100) 전면을 콘포말(conformal)하게 덮고, 상 기 제1 유전막(140) 상에 제2 유전막(142)이 배치된다. 상기 제2 유전막(142)은 충분한 두께를 가질 수 있다. 상기 제2 유전막(142)의 상부면은 평탄화된 상태일 수 있다. 상기 제1 유전막(140)은 사이 제2 유전막(142)에 대하여 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 제2 유전막(142)은 산화막으로 형성되고, 상기 제1 유전막(140)은 질화막 또는 질화산화막으로 형성될 수 있다.
제1 콘택 플러그(147a)가 상기 제2 및 제1 유전막들(142,140)을 연속적으로 관통하는 제1 콘택홀(145a)을 채워 상기 부유 도핑 영역(126a)과 접속한다. 제2 콘택홀(145b)이 상기 제2 및 제1 유전막들(142,140), 베리어 절연막(116) 및 버퍼 절연막(108)을 연속적으로 관통하여 상기 센싱 게이트(106c)을 노출시킨다. 제2 콘택 플러그(미도시함)가 상기 제2 콘택홀(145b)을 채워 상기 센싱 게이트(106c)와 접속한다. 제3 콘택 플러그(147c)가 상기 제2 및 제1 유전막들(142,140)을 연속적으로 관통하는 제3 콘택홀(145c)을 채워 상기 주변 도펀트 도핑 영역(126d) 상의 제1 주변 금속실리사이드(132a)와 접속한다. 물론, 상기 제1,제2 및 제3 콘택 플러그들(147a,147c)은 도전 물질로 형성된다.
상기 화소 영역(50)의 상기 제2 유전막(142) 상에 국부 배선(150a, local interconnection)이 배치된다. 상기 국부 배선(150a)의 양단들은 상기 제1 콘택 플러그(147a) 및 제2 콘택 플러그와 각각 접속한다. 상기 국부 배선(150a)에 의하여 상기 센싱 게이트(106c)와 상기 부유 도핑 영역(126a)이 서로 접속되며, 이들은 함께 플로팅(floating)된다. 상기 주변회로 영역(60)의 상기 제2 유전막(142) 상에 주변 배선(150b)이 배치된다. 상기 주변 배선(150b)은 상기 제3 콘택 플러그(147c) 와 접속한다.
상술한 구조의 이미지 센서에 따르면, 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)은 상기 베리어 절연막(116)에 의하여 덮혀 있다. 이에 따라, 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)은 식각 손상으로부터 보호된다. 또한, 상기 베리어 절연막(116)에 의하여 금속 원소들이 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)으로 침투하는 현상을 최소화할 수 있다. 결과적으로, 종래의 암전류를 최소화하여 이미지 센서의 특성을 향상시킬 수 있다.
한편, 본 발명의 실시예에 따른 이미지 센서의 변형예를 도 7을 참조하여 설명한다. 본 변형예에서 상술한 이미지 센서와 동일한 구성요소는 동일한 참조 부호를 사용하였다.
도 7은 본 발명의 실시예에 따른 이미지 센서의 변형예를 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 5 및 도 7을 참조하면, 베리어 절연막(116')이 포토 다이오드 영역(110), 전송 게이트(106a) 및 부유 도핑 영역(126a)을 연속적으로 콘포말하게 덮는다. 이에 더하여, 상기 베리어 절연막(116')은 옆으로 연장되어 상기 부유 도핑 영역(126a)에 인접한 리셋 게이트(106b)의 일측벽 및 상기 리셋 게이트(106b)의 상부면의 일부를 콘포말하게 덮는다. 버퍼 절연막(108')이 상기 버퍼 절연막(116')과 포토 다이오드 영역(110) 사이 및 상기 버퍼 절연막(116')과 부유 도핑 영역(126a) 사이에 개재된다. 또한, 상기 버퍼 절연막(108')은 상기 버퍼 절연막(116')과 전송 게이트(106a) 사이 및 상기 버퍼 절연막(116a)과 상기 리셋 게이트(106b) 사이에 개재된다.
상기 부유 도핑 영역(126a)에 인접한 상기 리셋 게이트(106b)의 일측벽에 제1 리셋 스페이서(122b)가 배치되고, 상기 제1 도펀트 도핑 영역(126b)에 인접한 상기 리셋 게이트(106b)의 타측벽에 제2 리셋 스페이서(122b')가 배치된다. 상기 제1 리셋 스페이서(122b)는 "L"자 형태의 제1 리셋 하부 패턴(118b) 및 상기 제1 리셋 하부 패턴(118b) 상의 제1 리셋 상부 패턴(120b)을 포함한다. 상기 제2 리셋 스페이서(122b')는 "L"자 형태의 제2 리셋 하부 패턴(118b') 및 상기 제2 리셋 하부 패턴(118b') 상에 배치된 제2 리셋 상부 패턴(120b')을 포함한다. 상기 제1 및 제2 리셋 하부 패턴들(118b,118b')은 전송 하부 패턴(118a)과 동일한 물질로 형성되고, 상기 제1 및 제2 리셋 상부 패턴들(120b,120b')은 전송 상부 패턴(120a)과 동일한 물질로 형성된다.
상기 제1 리셋 스페이서(122b)는 상기 베리어 절연막(116') 상에 배치되며, 상기 제1 리셋 스페이서(122b)와 상기 리셋 게이트(106b) 사이에 상기 베리어 절연막(116')이 개재된다. 리셋 베리어 패턴(116b)이 상기 리셋 게이트(106b)와 상기 제2 리셋 스페이서(122b') 사이 및 상기 제2 리셋 스페이서(122b')와 상기 제2 화소 활성영역(102b) 사이에 개재된다. 리셋 버퍼 패턴(108b)이 상기 리셋 베리어 패턴(116b)과 리셋 게이트(106b) 사이 및 상기 리셋 베리어 패턴(116b)과 제2 화소 활성영역(102b) 사이에 개재된다. 상기 리셋 베리어 패턴(116b) 및 리셋 버퍼 패턴(108b)은 각각 상기 베리어 절연막(116') 및 버퍼 절연막(108')과 동일한 물질로 형성된다. 상기 베리어 절연막(116') 및 버퍼 절연막(108')은 각각 도 6의 베리어 절연막(116) 및 버퍼 절연막(108)과 동일한 물질로 형성된다. 상기 제2 리셋 스페이서(122b')의 최상단은 상기 제1 리셋 스페이서(122b)의 최상단에 비하여 낮은 것이 바람직하다.
센싱 게이트(106c) 양측벽에 센싱 스페이서(122c')가 배치된다. 상기 센싱 스페이서(122c')는 "L"자 형태의 센싱 하부 패턴(118c') 및 상기 센싱 하부 패턴(118c') 상에 배치된 센싱 상부 패턴(120c')을 포함한다. 센싱 베리어 패턴(116c)이 상기 센싱 게이트(106c)와 상기 센싱 스페이서(122c') 사이 및 상기 센싱 스페이서(122c')와 상기 제2 화소 활성영역(102b) 사이에 개재된다. 센싱 버퍼 패턴(108c)이 상기 센싱 베리어 패턴(116c)과 센싱 게이트(106c) 사이 및 상기 센싱 베리어 패턴(116c)과 제2 화소 활성영역(102b) 사이에 개재된다. 상기 센싱 하부 패턴(118c') 및 센싱 상부 패턴(120c')은 각각 상기 전송 하부 패턴(118a) 및 전송 상부 패턴(120a)과 동일한 물질로 형성된다. 상기 센싱 베리어 패턴(116c) 및 센싱 버퍼 패턴(108c)은 각각 상기 베리어 절연막(116') 및 버퍼 절연막(108')과 동일한 물질로 형성된다. 상기 센싱 스페이서(122c')의 최상단은 상기 전송 스페이서(122a)의 최상단에 비하여 낮은 것이 바람직하다. 상기 센싱 스페이서(122c')의 최상단은 상기 제2 리셋 스페이서(122b')의 최상단과 동일한 높이일 수 있다. 또한, 상기 센싱 스페이서(122c') 및 제2 리셋 스페이서(122b')의 최상단들은 주변 스페이서(122d')의 최상단과 동일한 높이일 수도 있다.
제1 화소 금속실리사이드(134a)가 상기 제2 리셋 스페이서(122b') 및 센싱 스페이서(122c') 사이의 제1 도펀트 도핑 영역(126b)의 표면 및 상기 센싱 스페이 서(122c') 일측의 상기 제2 도펀트 도핑 영역(126c)의 표면에 형성된다. 제2 화소 금속실리사이드(134b)가 상기 센싱 게이트(106c)의 상부면 상 및 상기 리셋 게이트(106b)의 상부면의 일부 상에 형성된다. 상기 제1 및 제2 화소 금속실리사이드들(134a,134b)은 서로 동일한 금속을 포함할 수 있다. 상기 제1 및 제2 화소 금속실리사이드들(134a,134b)은 각각 제1 및 제2 주변 금속실리사이드들(132a,132b)과 동일한 물질로 형성될 수 있다.
본 변형예에서 제2 콘택홀(145b)은 제2 및 제1 유전막들(142,140)을 연속적으로 관통하여 상기 센싱 게이트(106c) 상의 제2 화소 금속실리사이드(134b)를 노출시킨다. 따라서, 제2 콘택 플러그(미도시함)은 상기 제2 콘택홀(145b)을 채워 상기 제2 화소 금속실리사이드(134b)를 경유하여 상기 센싱 게이트(106c)와 접속한다.
도 8 내지 도 16은 본 발명의 실시예에 따른 이미지 센서의 형성 방법을 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 8을 참조하면, 화소 영역(50) 및 주변회로 영역(60)을 갖는 기판(100)에 소자분리막(미도시함)을 형성하여 상기 화소 영역(50)의 제1 및 제2 화소 활성영역들 및 상기 주변회로 영역(60)의 주변 활성영역을 한정한다. 상기 제2 화소 활성영역은 상기 제1 화소 활성영역의 일측에 접속한다.
화소 게이트 절연막(104a)을 상기 제1 및 제2 화소 활성영역들 상에 형성한다. 주변 게이트 절연막(104b)을 상기 주변 활성영역 상에 형성한다. 상기 화소 및 주변 게이트 절연막들(104a,104b)은 서로 동일한 물질 및 동일한 두께로 형성될 수 있다. 이 경우에, 상기 화소 및 주변 게이트 절연막들(104a,104b)은 동시에 형성하는 것이 바람직하다. 이와는 달리, 상기 화소 및 주변 게이트 절연막들(104a,104b)은 서로 다른 물질로 형성하거나, 서로 다른 두께로 형성될 수도 있다. 이 경우에, 상기 화소 및 주변 게이트 절연막들(104a,104b)은 순차적으로 형성한다. 이때, 상기 화소 및 주변 게이트 절연막들(104a,104b)의 형성 순서는 자유로울 수 있다.
상기 기판(100)의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 절연막들(104a,104b)을 식각정지층으로 사용하여 상기 게이트 도전막을 패터닝하여 전송, 리셋, 센싱 및 주변 게이트들(106a,106b,106c,106d)을 형성한다. 상기 게이트들(106a,106b,106c,106d)은 도전 물질, 예컨대, 도핑된 폴리실리콘으로 형성할 수 있다. 상기 게이트들(106a,106b,106c,106d)을 형성한 후에, 상기 게이트들(106a,106b,106c,106d) 양측에 상기 화소 및 주변 게이트 절연막들(104a,104b)이 잔존하는 것이 바람직하다.
도 9를 참조하면, 상기 잔존하는 화소 및 주변 게이트 절연막들(104a,104b)을 제거하여 상기 게이트들(106a,106b,106c,106d) 양측의 상기 제1 및 제2 화소 활성영역들 및 주변 활성영역을 노출시킨다. 상기 잔존하는 화소 및 주변 게이트 절연막들(104a,104b)은 습식 식각으로 제거하는 것이 바람직하다. 이로써, 상기 게이트들(106a,106b,106c,106d) 양측의 상기 활성영역들 표면의 플라즈마 식각 손상을 방지할 수 있다.
이어서, 상기 기판(100) 전면 상에 버퍼 절연막(108)을 형성한다. 상기 버퍼 절연막(108)은 상기 기판(100)에 열산화 공정을 수행하여 형성하는 것이 바람직하 다. 이로써, 상기 버퍼 절연막(108)은 상기 노출된 활성영역들의 표면 및 상기 게이트들(106a,106b,106c,106d)의 측면 및 상부면 상에 형성된다.
상기 기판(100)에 제1 선택적 도펀트 이온들을 주입하여 상기 제1 화소 활성영역에 포토 다이오드 영역(110)을 형성한다. 상기 기판(100)에 제2 선택된 도펀트 이온들을 주입하여 상기 제1 화소 활성영역의 표면에 핀드 도핑 영역(111)을 형성한다. 상기 기판(100)에 제3 선택적 도펀트 이온들을 주입하여 부유 저농도 영역(112a), 제1 저농도 영역(112b) 및 제2 저농도 영역(112c)을 형성한다. 상기 기판(100)에 제4 선택적 도펀트 이온들을 주입하여 주변 저농도 영역(113)을 형성한다. 상기 제1 내지 제4 선택적 도펀트 이온들을 주입하는 단계들의 진행 순서는 자유롭게 선택할 수 있다. 상기 주변 저농도 영역(113)과 상기 부유 저농도 영역(112a)이 동일한 타입의 도펀트들로 도핑되며 서로 동일한 농도로 도핑될 경우, 상기 제3 및 제4 선택된 도펀트 이온들은 동시에 진행될 수 있다.
도 10을 참조하면, 상기 기판(100) 전면 상에 베리어 절연막(116)을 콘포말하게 형성한다. 상기 베리어 절연막(116)은 도 6을 참조하여 설명한 특성과 동일한 물질로 형성한다. 상기 베리어 절연막(116) 상에 제1 스페이서 절연막(118)을 콘포말하게 형성한다. 상기 제1 스페이서 절연막(118)은 상기 베리어 절연막(116)에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 예컨대, 상기 베리어 절연막(116)을 질화막으로 형성하고, 상기 제1 스페이서 절연막(118)을 산화막으로 형성할 수 있다. 상기 제1 스페이서 절연막(118) 상에 제2 스페이서 절연막(120)을 콘포말하게 형성한다. 상기 제2 스페이서 절연막(120)은 상기 제1 스페이서 절연막(118)에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 예컨대, 상기 제2 스페이서 절연막(120)은 질화막 또는 질화산화막으로 형성할 수 있다. 상기 제2 스페이서 절연막(120)은 상기 제1 스페이서 절연막(118)에 비하여 두껍게 형성될 수 있다.
도 11을 참조하면, 상기 제1 스페이서 절연막(118)을 식각정지층으로 사용하여 상기 제2 스페이서 절연막(120)을 전면 이방성 식각한다. 이에 따라, 상기 전송 게이트(106a)의 양측벽에 전송 상부 패턴(120a)이 형성되고, 상기 리셋 게이트(106b)의 양측벽에 리셋 상부 패턴(120b)이 형성되며, 상기 센싱 게이트(106c)의 양측벽에 센싱 상부 패턴(120c)이 형성된다. 또한, 상기 주변 게이트(106d)의 양측벽에 주변 상부 패턴(120d)이 형성된다. 상기 전면 이방성 식각을 수행한 후에, 상기 상부 패턴들(120a,120b,120c,120d) 옆에 위치한 상기 활성영역들 상의 제1 스페이서 절연막(118)이 잔존한다. 또한, 상기 게이트들(106a,106b,106c,106d)의 상부면들 상의 제1 스페이서 절연막(118)도 잔존한다.
도 12를 참조하면, 상기 베리어 절연막(110)을 식각정지층으로 사용하여 상기 잔존하는 제1 스페이서 절연막(118)을 식각한다. 이때, 상기 잔존하는 제1 스페이서 절연막(118)은 습식 식각으로 식각하는 것이 바람직하다. 이에 따라, 상기 포토 다이오드 영역(110) 및 부유 저농도 영역(112a) 상부에 형성된 상기 베리어 절연막(110)의 플라즈마 식각 손상을 방지할 수 있다. 상기 습식 식각으로 잔존하는 제1 스페이서 절연막(118)을 식각함으로써, 전송, 리셋, 센싱 및 주변 하부 패턴들(118a,118b,118c,118d)이 형성된다. 상기 전송 하부 및 상부 패턴들(118a,120a)은 전송 스페이서(122a)를 구성하고, 상기 리셋 하부 및 상부 패턴들(118b,120b)은 리셋 스페이서(122b)를 구성하며, 상기 센싱 하부 및 상부 패턴들(118c,120c)은 센싱 스페이서(122c)를 구성한다. 또한, 상기 주변 하부 및 상부 패턴들(118d,120d)은 주변 스페이서(122d)를 구성한다. 상기 잔존 하는 제1 스페이서 절연막(118)을 습식 식각으로 식각함으로써, 상기 스페이서들(122a,122b,122c,122d) 옆에 위치한 상기 활성영역들 상의 베리어 절연막(116) 및 상기 게이트들(106a,106b,106c,106d)의 상부면들 상의 베리어 절연막(116)이 노출된다.
상기 기판(100)에 제5 선택적 도펀트 이온들을 주입하여 부유 고농도 영역(124a), 제1 고농도 영역(124b) 및 제2 고농도 영역(124c)을 형성한다. 상기 기판(100)에 제6 선택적 도펀트 이온들을 주입하여 주변 고농도 영역(125)을 형성한다. 이로써, 도 6을 참조하여 설명한 부유 도핑 영역(126a), 제1 및 제2 도펀트 도핑 영역들(126b,126c)과 주변 도펀트 도핑 영역(126d)이 형성된다. 상기 제5 및 제6 선택적 도펀트 이온들을 주입할때, 소정의 이온주입 마스크 패턴이 요구되며, 또한, 상기 스페이서들(122a,122b,122c,122d)의 선택된 적어도 하나도 이온 주입 마스크로 사용될 수 있다. 상기 제5 및 제6 선택적 도펀트 이온들을 주입하는 단계들의 순서는 자유롭게 수행될 수 있다. 만약, 상기 고농도 영역들(124a,124b,124c,125)이 동일한 도펀트 타입 및 동일한 도핑 농도가 요구되는 상기 제5 및 제6 선택적 도펀트 이온들을 주입하는 단계들은 동시에 수행될 수 있다.
상기 제 5 선택적 도펀트 이온들을 주입하는 공정을 생략될 수도 있다. 이 경우에, 상기 부유 도핑 영역(126a)은 상기 부유 저농도 영역(112a)만을 포함하고, 상기 제1 도펀트 도핑 영역(126b)은 상기 제1 저농도 영역(112b)만을 포함하며, 상 기 제2 도펀트 도핑 영역(126c)은 상기 제2 저농도 영역(112c)만을 포함할 수 있다.
도 13을 참조하면, 상기 기판(100) 상에 마스크 패턴(128)을 형성한다. 상기 마스크 패턴(128)은 상기 포토 다이오드 영역(110), 전송 게이트(106a), 부유 도핑 영역(126a), 리셋 게이트(106b), 제1 도펀트 도핑 영역(126b), 센싱 게이트(106c) 및 제2 도펀트 도핑 영역(126c)을 연속적으로 덮는다. 이때, 상기 주변회로 영역(60)은 노출된다. 즉, 상기 주변회로 영역(60)에는 상기 마스크 패턴(128)이 형성되지 않는다. 상기 마스크 패턴(128)은 상기 화소 영역(50) 전체를 덮을 수 있다.
상기 마스크 패턴(128)을 마스크로 사용하여 상기 주변회로 영역(60)의 노출된 베리어 절연막(116) 및 버퍼 절연막(108)을 연속적으로 식각하여 상기 주변 게이트(106d)의 상부면 및 상기 주변 도펀트 도핑 영역(126d)을 노출시킨다. 이때, 상기 주변회로 영역(60)의 베리어 절연막(116)은 이방성 식각으로 식각하고, 상기 주변회로 영역(60)의 버퍼 절연막(108)은 습식 식각으로 제거하는 것이 바람직하다. 상기 식각 공정들에 의하여 도 6에서 설명한 주변 베리어 패턴(116a) 및 주변 버퍼 패턴(108a)이 형성된다.
상기 마스크 패턴(128)을 마스크로 사용하여 상기 베리어 절연막(116) 및 버퍼 절연막(108)을 식각할때, 상기 주변 스페이서(122d)의 일부도 식각될 수 있다. 즉, 상기 베리어 절연막(116)을 이방성 식각할때, 상기 주변 상부 패턴(120d)의 일부가 식각되고, 상기 버퍼 절연막(108)을 습식 식각할때, 상기 주변 하부 패 턴(118d)이 식각될 수 있다. 이에 따라, 상기 식각된 주변 스페이서(122d')의 최상단은 상기 전송 스페이서(122a)의 최상단에 비하여 낮게 형성될 수 있다. 참조부호 118d' 및 120d'은 각각 식각된 주변 하부 패턴(118d') 및 식각된 주변 상부 패턴(120d')을 나타낸다. 상기 주변 도펀트 도핑 영역(126d)의 노출된 부분은 상기 주변 스페이서(122d') 옆에 위치한다.
도 15를 참조하면, 상기 마스크 패턴(128)을 상기 기판(100)으로부터 제거한다. 이어서, 상기 기판(100) 전면 상에 금속막(130)을 형성하고, 상기 기판(100)에 실리사이드화 공정을 수행한다. 이에 따라, 상기 주변 도펀트 도핑 영역(126a)의 노출된 표면에 제1 주변 금속실리사이드(132a)가 형성되고, 상기 주변 게이트(106d)의 노출된 상부면에 제2 주변 금속실리사이드(132b)가 형성된다. 이때, 상기 베리어 절연막(116)에 의하여 상기 전송, 리셋 및 센싱 게이트들(106a,106b,106c), 포토 다이오드 영역(110), 부유 도핑 영역(126a) 및 제1 및 제2 도펀트 도핑 영역들(126b,126c)에는 실리사이드화가 방지된다. 특히, 상기 베리어 절연막(116)에 의하여 상기 금속막(130)의 금속 원소들이 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)으로 침투하는 것을 최소화할 수 있다.
도 15를 참조하면, 미반응된 금속막(130)을 상기 기판(100)으로부터 제거한다. 이어서, 상기 기판(100) 전면에 제1 유전막(140)을 콘포말하게 형성하고, 상기 제1 유전막(140) 상에 제2 유전막(142)을 형성한다. 상기 제1 유전막(140)은 상기 제2 유전막(142)에 대하여 식각선택비를 갖는다. 예컨대, 상기 제2 유전막(142)은 산화막으로 형성하고, 상기 제1 유전막(140)은 질화막 또는 질화산화막으로 형성할 수 있다.
도 16을 참조하면, 상기 제2 및 제1 유전막들(142,140)을 연속적으로 관통하여 상기 부유 도핑 영역(126a)을 노출시키는 제1 콘택홀(145a)을 형성한다. 상기 제2 및 제1 유전막들(142,140), 베리어 절연막(116) 및 버퍼 절연막(108)을 연속적으로 관통하여 상기 센싱 게이트(106c)을 노출시키는 제2 콘택홀(도 5의 145b)을 형성한다. 상기 제2 및 제1 유전막들(142,140)을 관통하여 상기 제1 주변 금속실리사이드(132a)를 노출시키는 제3 콘택홀(145c)을 형성한다. 상기 제1 및 제3 콘택홀들(145a,145c)은 동시에 형성하는 것이 바람직하다. 이에 더하여, 상기 제1 콘택홀(145a), 제2 콘택홀(도 5의 145b) 및 제3 콘택홀(145c)이 동시에 형성될 수도 있다. 더 나아가서, 상기 콘택홀들(145a,145b,145c)은 순차적으로 형성될 수도 있다.
이어서, 도 6을 참조하여 설명한 제1 콘택플러그(147a), 제2 콘택플러그(미도시함), 제3 콘택플러그(147c), 국부 배선(150a) 및 주변 배선(150b)을 형성하여 도 6에 도시된 이미지 센서를 구현할 수 있다.
상술한 이미지 센서의 형성 방법에 따르면, 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)을 덮는 베리어 절연막(116)을 형성하고, 베리어 절연막(116) 상에 제1 및 제2 스페이서 절연막들(118,120)을 차례로 형성한다. 이어서, 상기 제2 및 제1 스페이서 절연막들(120,118)을 식각하여 상기 스페이서들(122a,122b,122c,122d)을 형성한다. 이때, 상기 제1 스페이서 절연막(118)은 습식 식각으로 식각한다. 결과적으로, 상기 포토 다이오드 영역(110) 및 부유 도핑 영역(126a)은 식각 손상으로부터 보호된다. 이에 따라, 종래의 암전류를 최소화하 여 이미지 센서의 특성을 향상시킬 수 있다.
한편, 도 7에 도시된 이미지 센서의 형성 방법은 상술한 이미지 센서의 형성 방법과 유사하다. 도 7에 도시된 이미지 센서의 형성 방법에서 특징적인 부분을 중심으로 설명한다. 이 방법은 도 8 내지 도 12를 참조하여 설명한 방법을 모두 포함할 수 있다.
도 17은 도 6에 도시된 이미지 센서의 형성 방법을 설명하기 위하여 도 5의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 12 및 도 17을 참조하면, 스페이서들(122a,122b,122c,122d) 및 도핑 영역들(126a,126b,126c,126d)을 갖는 기판(100) 상에 마스크 패턴(128')을 형성한다. 상기 마스크 패턴(128')은 상기 포토 다이오드 영역(110), 전송 게이트(106a), 부유 도핑 영역(126a) 및 리셋 게이트(106b)의 상부면의 일부를 연속적으로 덮는다. 상기 마스크 패턴(128')은 부유 도핑 영역(126a)에 인접한 제1 리셋 스페이서(122b)를 덮는 반면에, 제1 도펀트 도핑 영역(126b)에 인접한 제2 리셋 스페이서(122b)은 덮지 않는다. 상기 마스크 패턴(128')을 형성한 후에, 상기 주변회로 영역(60), 상기 리셋 게이트(106b)의 상부면의 다른 일부, 센싱 게이트(106c) 및 제1 및 제2 도펀트 도핑 영역들(126b,126c)이 노출된다.
상기 마스크 패턴(128')을 식각마스크로 사용하여 상기 화소 영역(60) 및 주변회로 영역(60)의 베리어 절연막(116) 및 버퍼 절연막(108)을 연속적으로 식각한다. 이에 따라, 도시된 바와 같이, 상기 리셋 게이트(106b)의 상부면의 다른 일부, 센싱 및 주변 게이트들(106c,106d)의 상부면들, 제1, 제2 및 주변 도펀트 도핑 영 역들(126b,126c,126d)이 노출된다. 또한, 도 7에서 설명한 리셋 베리어 패턴(116b), 리셋 버퍼 패턴(108b), 센싱 베리어 패턴(116c) 및 센싱 버퍼 패턴(108c)이 형성된다.
상기 마스크 패턴(128')을 식각 마스크로 사용하는 식각 공정에서, 상기 베리어 절연막(116)은 이방성 식각으로 식각하고, 상기 버퍼 절연막(108)은 습식 식각으로 제거하는 것이 바람직하다.
상기 마스크 패턴(128')을 마스크로 사용하는 식각 공정시, 상기 주변 스페이서(122d)의 일부와 더불어 상기 제2 리셋 스페이서(122b)의 일부 및 센싱 스페이서(122c)의 일부도 식각될 수 있다. 식각된 제2 리셋 스페이서(122b')는 식각된 리셋 하부 패턴(118b') 및 식각된 리셋 상부 패턴(120b')을 포함한다. 식각된 센싱 스페이서(122c')은 식각된 센싱 하부 패턴(118c') 및 식각된 센싱 상부 패턴(120c')을 포함한다. 이로써, 상기 제2 리셋 스페이서(122b') 및 센싱 스페이서(122c')의 최상단들은 상기 마스크 패턴(128')에 의해 보호된 제1 리셋 스페이서(122a)에 비하여 낮게 형성된다.
상기 마스크 패턴(128')을 제거한 후에, 금속막의 형성 방법 및 실리사이드화 공정 및 그 이후의 공정들은 도 14 내지 16을 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이로써, 도 7에 도시된 이미지 센서를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 포토 다이오드 영역 및 부유 도핑 영역을 덮는 베리어 절연막을 형성하고, 상기 베리어 절연막에 대하여 식각선택비를 갖는 제1 스페이서 절연막 및 상기 제1 스페이서 절연막에 대하여 식각선택비를 갖는 제2 스페이서 절연막을 차례로 형성한다. 상기 제2 및 제1 스페이서 절연막들을 식각하여 스페이서를 형성한다. 이때, 상기 베리어 절연막이 상기 포토 다이오드 영역 및 부유 도핑 영역을 보호함으로써, 종래의 암전류를 최소화하여 이미지 센서의 특성을 향상시킬 수 있다. 또한, 제1 스페이서 절연막은 습식 식각으로 식각함으로써, 포토 다이오드 영역 및 부유 도핑 영역에 발생될 수 있는 결함들을 최소화할 수 있다.

Claims (24)

  1. 기판에 정의된 제1 화소 활성영역에 형성된 포토 다이오드 영역;
    상기 기판에 정의되며 상기 제1 화소 활성영역의 일측에 접속된 제2 화소 활성영역에 형성된 부유 도핑 영역;
    상기 포토 다이오드 영역과 부유 도핑 영역 사이의 상기 제2 화소 활성영역 상에 차례로 적층된 화소 게이트 절연막 및 전송 게이트;
    상기 포토 다이오드 영역, 전송 게이트 및 부유 도핑 영역을 연속적으로 덮는 베리어 절연막;
    상기 베리어 절연막과 상기 포토 다이오드 영역 사이, 및 상기 베리어 절연막과 부유 도핑 영역 사이에 개재된 버퍼 절연막; 및
    상기 베리어 절연막을 개재하여 상기 전송 게이트 양측벽에 배치되되, "L"자 형태의 전송 하부 패턴 및 상기 전송 하부 패턴 상에 배치된 전송 상부 패턴을 포함하는 전송 스페이서를 포함하되, 상기 전송 하부 패턴은 상기 베리어 절연막에 대하여 식각선택비를 갖는 절연 물질로 형성되고, 상기 전송 상부 패턴은 상기 전송 하부 패턴에 대하여 식각선택비를 갖는 절연 물질로 형성된 이미지 센서.
  2. 제 1 항에 있어서,
    상기 기판은 화소 영역 및 주변회로 영역을 포함하고, 상기 제1 및 제2 화소 활성영역들은 상기 화소 영역내에 정의되되,
    상기 주변회로 영역에 정의된 주변 활성영역 상에 차례로 적층된 주변 게이트 절연막 및 주변 게이트;
    상기 주변 게이트 양측의 주변 활성영역에 형성된 주변 도펀트 도핑 영역;
    상기 주변 게이트 양측벽에 형성되되, "L"자 형태의 주변 하부 패턴 및 상기 주변 하부 패턴 상에 배치된 주변 상부 패턴을 포함하는 주변 스페이서;
    상기 주변 하부 패턴과 주변 게이트 사이, 및 상기 주변 하부 패턴과 주변 활성영역 사이에 개재된 주변 베리어 패턴;
    상기 주변 베리어 패턴과 주변 게이트 사이, 및 상기 주변 베리어 패턴과 상기 주변 활성영역 사이에 개재된 주변 버퍼 패턴; 및
    상기 주변 스페이서 일측의 상기 주변 도펀트 도핑 영역의 표면에 형성된 제1 주변 금속실리사이드를 더 포함하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 주변 베리어 패턴은 상기 베리어 절연막과 동일한 물질로 형성되고, 상기 주변 버퍼 패턴은 상기 버퍼 절연막과 동일한 물질로 형성된 이미지 센서.
  4. 제 2 항에 있어서,
    상기 주변 게이트의 상부면 상에 형성된 제2 주변 금속실리사이드를 더 포함하되, 상기 제1 및 제2 주변 금속실리사이드들은 동일한 금속을 포함하는 이미지 센서.
  5. 제 2 항에 있어서,
    상기 주변 스페이서의 최상단은 상기 전송 스페이서의 최상단에 비하여 낮은 이미지 센서.
  6. 제 1 항에 있어서,
    상기 버퍼 절연막은 상기 전송 게이트와 상기 베리어 절연막 사이에 더 개재되는 이미지 센서.
  7. 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,
    상기 전송 게이트 일측의 제2 화소 활성영역 상에 옆으로 서로 이격되어 배치된 리셋 게이트 및 센싱 게이트; 및
    상기 센싱 게이트 양측의 상기 제2 화소 활성영역에 각각 형성된 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 더 포함하되,
    상기 부유 도핑 영역은 상기 전송 게이트와 상기 리셋 게이트 사이에 배치되고, 상기 제1 도펀트 도핑 영역은 상기 리셋 게이트 및 상기 센싱 게이트 사이에 배치되며, 상기 화소 게이트 절연막은 상기 리셋 게이트와 제2 화소 활성영역 사이 및 상기 센싱 게이트와 제2 화소 활성영역 사이에도 개재된 이미지 센서.
  8. 제 7 항에 있어서,
    상기 베리어 절연막은 옆으로 연장되어 상기 리셋 게이트, 제1 도펀트 도핑 영역, 센싱 게이트 및 제2 도펀트 도핑 영역을 연속적으로 덮되,
    상기 버퍼 절연막은 상기 베리어 절연막과 제1 도펀트 도핑 영역 사이, 및 상기 베리어 절연막과 제2 도펀트 도핑 영역 사이에도 개재된 이미지 센서.
  9. 제 8 항에 있어서,
    상기 베리어 절연막을 개재하여 상기 리셋 게이트 양측벽에 형성되되, "L"자 형태의 리셋 하부 패턴 및 상기 리셋 하부 패턴 상에 배치된 리셋 상부 패턴을 포함하는 리셋 스페이서; 및
    상기 베리어 절연막을 개재하여 상기 센싱 게이트 양측벽에 형성되되, "L"자 형태의 센싱 하부 패턴 및 상기 센싱 하부 패턴 상에 배치된 센싱 상부 패턴을 포함하는 센싱 스페이서를 더 포함하되, 상기 리셋 및 센싱 하부 패턴들은 상기 전송 하부 패턴과 동일한 물질로 형성되고, 상기 리셋 및 센싱 상부 패턴들은 상기 전송 상부 패턴과 동일한 물질로 형성되는 이미지 센서.
  10. 제 8 항에 있어서,
    상기 버퍼 절연막은 상기 베리어 절연막 및 리셋 게이트 사이, 및 상기 베리어 절연막 및 센싱 게이트 사이에도 개재된 이미지 센서.
  11. 제 7 항에 있어서,
    상기 베리어 절연막은 옆으로 연장되어 상기 부유 도핑 영역에 인접한 상기 리셋 게이트의 일측벽 및 상기 리셋 게이트의 상부면의 일부를 연속적으로 덮는 이미지 센서.
  12. 제 11 항에 있어서,
    상기 베리어 절연막을 개재하여 상기 리셋 게이트의 일측벽에 형성되되, "L"자 형태의 제1 리셋 하부 패턴 및 상기 제1 리셋 하부 패턴 상에 배치된 제1 리셋 상부 패턴을 포함하는 제1 리셋 스페이서;
    상기 제1 도펀트 도핑 영역에 인접한 상기 리셋 게이트의 타측벽에 형성되되, "L자 형태의 제2 리셋 하부 패턴 및 상기 제2 리셋 하부 패턴 상에 배치된 제2 리셋 상부 패턴을 포함하는 제2 리셋 스페이서;
    상기 센싱 게이트 양측벽에 형성되되, "L"자 형태의 센싱 하부 패턴 및 상기 센싱 하부 패턴 상에 배치된 센싱 상부 패턴을 포함하는 센싱 스페이서; 및
    상기 제2 리셋 및 센싱 스페이서들 사이의 제1 도펀트 도핑 영역의 표면 및 상기 센싱 스페이서 일측의 상기 제2 도펀트 도핑 영역의 표면 상에 형성된 제1 화소 금속실리사이드를 더 포함하되,
    상기 제1 리셋 하부, 제2 리셋 하부 및 센싱 하부 패턴들은 상기 전송 하부 패턴과 동일한 물질로 형성되고, 상기 제1 리셋 상부, 제2 리셋 상부 및 센싱 상부 패턴들은 상기 전송 상부 패턴과 동일한 물질로 형성된 이미지 센서.
  13. 제 12 항에 있어서,
    상기 제2 리셋 스페이서와 리셋 게이트 사이 및 상기 제2 리셋 스페이서와 상기 제2 화소 활성영역 사이에 개재된 리셋 베리어 패턴;
    상기 리셋 베리어 패턴과 상기 리셋 게이트 사이 및 상기 리셋 베리어 패턴과 상기 제2 화소 활성영역 사이에 개재된 리셋 버퍼 패턴;
    상기 센싱 스페이서와 상기 센싱 게이트 사이 및 상기 센싱 스페이서와 상기 제2 화소 활성영역 사이에 개재된 센싱 베리어 패턴; 및
    상기 센싱 베리어 패턴과 상기 센싱 게이트 사이 및 상기 센싱 스페이서와 상기 제2 화소 활성영역 사이에 개재된 센싱 버퍼 패턴을 더 포함하되,
    상기 리셋 및 센싱 베리어 패턴들은 상기 베리어 절연막과 동일한 물질로 형성되고, 상기 리셋 및 센싱 버퍼 패턴들은 상기 버퍼 절연막과 동일한 물질로 형성된 이미지 센서.
  14. 제 12 항에 있어서,
    상기 리셋 게이트의 상부면의 일부분 및 상기 센싱 게이트의 상부면 상에 형성된 제2 화소 금속실리사이드를 더 포함하되, 상기 제1 및 제2 화소 금속실리사이드들은 동일한 금속을 포함하는 이미지 센서.
  15. 제 12 항에 있어서,
    상기 제2 리셋 스페이서의 최상단 및 상기 센싱 스페이서의 최상단은 상기 제1 리셋 스페이서의 최상단에 비하여 낮은 이미지 센서.
  16. 기판에 제1 및 제2 화소 활성영역들을 정의하는 단계;
    상기 제1 화소 활성영역에 인접한 상기 제2 화소 활성영역 상에 차례로 적층된 화소 게이트 절연막 및 전송 게이트를 형성하는 단계;
    상기 기판 상에 버퍼 절연막을 형성하는 단계;
    제1 화소 활성영역에 포토 다이오드 영역을 형성하는 단계;
    상기 전송 게이트 일측에 인접한 제2 화소 활성영역에 부유 도핑 영역을 형성하는 단계;
    상기 기판 전면 상에 베리어 절연막, 상기 제1 베리어 절연막에 대하여 식각선택비를 갖는 제1 스페이서 절연막, 상기 제1 스페이서 절연막에 대하여 식각 선택비를 갖는 제2 스페이서 절연막을 차례로 형성하는 단계; 및
    상기 제2 및 제1 스페이서 절연막들을 식각하여 상기 전송 게이트 양측벽에 전송 스페이서를 형성하는 단계를 포함하되, 상기 제2 스페이서 절연막은 상기 제1 스페이서 절연막을 식각정지층으로 하여 전면 이방성 식각하고, 상기 제1 스페이서 절연막은 상기 베리어 절연막을 식각정지층으로 하여 습식 식각하는 이미지 센서의 형성 방법.
  17. 제 16 항에 있어서,
    상기 기판은 화소 영역 및 주변회로 영역을 포함하고, 상기 제1 및 제2 화소 활성영역들은 상기 화소 영역내에 정의되되,
    상기 베리어 절연막을 형성하기 전에,
    상기 주변회로 영역에 정의된 주변 활성영역 상에 차례로 적층된 주변 게이트 절연막 및 주변 게이트를 형성하는 단계; 및
    상기 주변 게이트 양측의 주변 활성영역에 주변 도펀트 도핑 영역을 형성하는 단계를 더 포함하되, 상기 전송 스페이서를 형성할때, 상기 주변 게이트 양측벽에 주변 스페이서가 형성되는 이미지 센서의 형성 방법.
  18. 제 17 항에 있어서,
    상기 포토 다이오드 영역, 전송 게이트 및 부유 도핑 영역을 연속적으로 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절연막을 식각하여 상기 주변 스페이서 일측의 상기 주변 도펀트 도핑 영역 및 상기 주변 게이트의 상부면을 노출시키는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 기판 전면에 금속막을 형성하는 단계;
    상기 기판에 실리사이드화 공정을 수행하는 단계; 및
    미반응된 금속막을 제거하는 단계를 더 포함하는 이미지 센서의 형성 방법.
  19. 제 18 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막은 이방성 식각하고, 상기 버퍼 절연막은 습식 식각하는 이미지 센서의 형성 방법.
  20. 제 18 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절연막을 식각할때, 상기 주변 스페이서의 일부도 식각되는 이미지 센서의 형성 방법.
  21. 제 16 항에 있어서,
    상기 베리어 절연막을 형성하기 전에,
    상기 전송 게이트 일측의 제2 화소 활성영역 상부에 옆으로 서로 이격되어 배치된 리셋 게이트 및 센싱 게이트를 형성하는 단계; 및
    상기 센싱 게이트 양측의 상기 제2 화소 활성영역에 각각 제1 도펀트 도핑 영역 및 제2 도펀트 도핑 영역을 형성하는 단계를 더 포함하되,
    상기 부유 도핑 영역은 상기 전송 게이트와 리셋 게이트 사이에 형성되고, 상기 제1 도펀트 도핑 영역은 상기 리셋 게이트와 센싱 게이트 사이에 형성되고,
    상기 화소 게이트 절연막은 상기 리셋 게이트와 제2 화소 활성영역 사이 및 상기 센싱 게이트와 제2 화소 활성영역 사이에도 형성되고,
    상기 전송 스페이서를 형성할때, 상기 리셋 게이트의 양측벽 및 상기 센싱 게이트의 양측벽에 각각 리셋 스페이서 및 센싱 스페이서가 형성되는 이미지 센서 의 형성 방법.
  22. 제 21 항에 있어서,
    상기 포토 다이오드 영역, 전송 게이트, 부유 도핑 영역 및 리셋 게이트의 상부면의 일부를 연속적으로 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절연막을 식각하여 상기 리셋 게이트의 상부면의 다른 일부, 상기 리셋 및 센싱 스페이서들 사이의 상기 제1 도펀트 도핑 영역, 및 상기 센싱 스페이서 일측의 제2 도펀트 도핑 영역을 노출시키는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 기판 전면에 금속막을 형성하는 단계;
    상기 기판에 실리사이드화 공정을 수행하는 단계; 및
    미반응된 금속막을 제거하는 단계를 더 포함하는 이미지 센서의 형성 방법.
  23. 제 22 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막은 이방성 식각하고, 상기 버퍼 절연막은 습식 식각하는 이미지 센서의 형성 방법.
  24. 제 22 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 베리어 절연막 및 버퍼 절 연막을 식각할때, 상기 제1 도펀트 도핑 영역에 인접한 리셋 스페이서의 일부와 상기 센싱 스페이서의 일부도 식각되는 이미지 센서의 형성 방법.
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