KR20070007666A - 이미지 센서 및 그 제조방법들 - Google Patents
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Abstract
이미지 센서 및 그 제조방법들이 제공된다. 이 방법들은 화소영역 및 씨모스 영역을 갖는 반도체기판을 준비한다. 이때, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함한다. 상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성한다. 상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시한다. 상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 화소영역의 상기 반도체기판 상에 전송 게이트 전극, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성한다. 이에 더하여, 실질적으로 균일한 불순물 도핑 분포를 갖는 전송 게이트 전극을 구비하는 이미지 센서가 제공된다.
이미지 센서, 전송 게이트 전극, 저항패턴, 이온주입마스크 패턴, n+불순물 도핑, 포토다이오드, 플로팅확산영역
Description
도 1a 내지 도 1d는 종래기술에 따른 이미지 센서의 제조방법을 설명하기 위한 단면도들이다.
도 2a는 본 발명의 실시예들에 따른 이미지 센서 칩의 개략적인 블락 다이어그램이다.
도 2b는 도 2a의 메인 화소 어레이 영역의 4개의 트랜지스터들을 갖는 일반적인 단위 화소의 등가회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예들에 따른 이미지 센서의 제조방법들을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예들에 따른 이미지 센서의 제조방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법들에 관한 것으로, 특히 이미지 센서 및 그의 제조방법들에 관한 것이다.
이미지 센서(image sensor)는 광학영상(optical image)을 전기신호로 변환하는 반도체소자이다. 상기 이미지 센서(image sensor)는 CCD(charge coupled device)형 및 CMOS(complementary metal oxide semiconductor)형으로 분류될 수 있다. 상기 CMOS형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들 및 상기 화소들에서 발생된 신호들을 증폭하기 위한 저항패턴들을 포함한다. 상기 화소들의 각각은 포토다이오드(photodiode; PD), 플로팅 확산영역(floating diffusion; FD), 및 전송트랜지스터(transfer transistor; TX)를 그 구성요소들로서 채택한다. 상기 포토다이오드(PD)는 입사되는 광을 전기신호로 변환해주는 역할을 한다. 상기 전송트랜지스터(TX)는 상기 포토다이오드(PD)에서 집속된 광전하를 상기 플로팅 확산영역(FD)으로 운송하는 역할을 한다. 여기서, 상기 포토다이오드(PD)에서 집속된 광전하가 상기 플로팅 확산영역(FD)으로 완전하게 운송되지 못하고 잔류하게 되는 경우, 잔상(image lag)이라고 알려진 현상에 의해 화면의 선명도(resolution of a display)가 저하되는 문제점을 보일 수 있다. 그러므로 상기 전송트랜지스터(TX)는 상기 포토다이오드(PD)에서 집속된 광전하를 상기 플로팅 확산영역(FD)으로 운송하기에 충분한 구동능력을 가져야한다.
상기 전송트랜지스터는 전송게이트전극을 구비하게 된다. 상기 전송게이트전극은 반도체기판 상에 언도프트(undoped) 폴리실리콘 패턴으로 형성된 후, 상기 플 로팅 확산영역을 형성하기 위해 상기 기판 내에 n+불순물 이온들을 주입할 때 동시에 도핑되어 전기적 특성을 갖게 된다. 또한, 상기 저항패턴들도 언도프트(undoped) 폴리실리콘 패턴으로 형성된 후, 상기 플로팅 확산영역을 형성하기 위해 상기 기판 내에 n+불순물 이온들을 주입할 때 동시에 도핑되어 저항특성을 나타낸다.
도 1a 내지 도 1d는 종래기술에 따른 이미지 센서의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 화소영역(A) 및 저항영역(B)을 갖는 반도체기판(100)을 준비한다. 상기 반도체기판(100) 상의 소정깊이에 P웰(P-well;PW)을 형성하고, 상기 P웰(PW) 내에 활성영역을 한정하는 소자분리막(105)을 형성한다. 상기 저항영역(B)은 상기 소자분리막(105)으로 덮히도록 형성한다. 상기 반도체기판(100)의 활성영역 상에 게이트 절연막을 형성한다. 이어, 상기 게이트 절연막을 갖는 반도체기판(100) 상에 폴리실리콘막을 형성한다. 상기 이미지 센서는 주변회로 영역에 CMOS 소자(도시하지 않음)를 포함하고 있는데, 게이트 소자가 고집적화 되면서 우수한 게이트 소자의 특성을 유지하기 위해서는 PMOS의 게이트 전극은 p+로 도핑되어야 하고, NMOS의 게이트 전극은 n+로 도핑되어야 한다. 따라서, 상기 폴리실리콘막은 언도프트(undoped) 폴리실리콘막으로 형성한다.
상기 폴리실리콘막을 패터닝하여 상기 화소영역(A)의 상기 반도체기판 상에 전송 게이트 전극(TG0) 및 상기 저항영역(B)의 상기 소자분리막(15) 상에 저항패턴(R0)을 형성한다. 이때, 상기 게이트 절연막이 동시에 패터닝되어 전송 게이트 절 연막(110)이 형성될 수 있다. 상기 전송 게이트 전극(TG0) 및 상기 저항패턴(R0)을 갖는 기판 상에 상기 화소영역(A)의 상기 전송 게이트 전극(TG0) 일측의 상기 활성영역 내에 깊은 n불순물영역(NPD) 및 얕은 p불순물영역(PPD)을 형성하여 포토다이오드(PD)를 형성한다.
도 1b를 참조하면, 상기 포토다이오드(PD)를 갖는 반도체기판 상에 상기 포토다이오드(PD) 상부를 덮는 제 1 포토레지스트 패턴(120)을 형성한다. 이때, 미스얼라인 마진폭을 위해 상기 제 1 포토레지스트 패턴의 가장자리(120')가 상기 전송 게이트 전극(TG0)의 상부 중앙영역에 위치하도록 형성한다. 상기 제 1 포토레지스트 패턴(120)을 이온주입마스크로 이용하여 상기 반도체기판 내에 제 1 불순물 이온들(IP')을 주입한다. 그 결과, 상기 전송 게이트 전극(TG0)을 사이에 두고 상기 포토다이오드(PD)와 이격된 상기 활성영역 내에 엘디디 불순물 영역(125)이 형성되고, 이와 동시에 상기 전송 게이트 전극(TG0)의 노출된 영역에 제 1 불순물로 도핑된 영역(TG1)이 형성된다. 또한, 동시에 상기 저항영역(B)에 제 1 불순물로 도핑된 저항패턴(R1)이 형성된다. 상기 제 1 불순물 이온들(IP')은 n형 불순물이온들일 수 있다.
도 1c를 참조하면, 상기 제 1 포토레지스트 패턴(120)을 이온주입마스크로 다시 이용하여 상기 반도체기판(100) 내에 경사 이온 주입방법을 이용하여 제 2 불순물 이온들(IP")을 주입한다. 그 결과, 상기 전송 게이트 전극(TG0,TG1)을 사이에 두고 상기 포토다이오드(PD)와 이격된 상기 활성영역 내에 할로 불순물 영역(130)이 형성되고, 이와 동시에 상기 전송 게이트 전극(TG0)의 노출된 영역에 제 1 및 2 불순물로 도핑된 영역(TG2)이 형성된다. 또한, 동시에 상기 저항영역(B)에 제 1 및 제 2 불순물로 도핑된 저항패턴(R2)이 형성된다. 상기 제 2 불순물 이온들(IP")은 p형 불순물이온들일 수 있다.
도 1d를 참조하면, 상기 제 1 포토레지스트 패턴(120)을 제거하고 상기 전송게이트 전극(TG0,TG2)의 측벽들 및 상기 저항패턴(R2)의 측벽들을 덮는 스페이서들(135)을 형성한다. 상기 스페이서들(135)을 갖는 기판 상에 상기 제 1 포토레지스트 패턴(120)과 동일한 패턴을 갖는 제 2 포토레지스트 패턴(140)을 형성한다. 상기 제 2 포토레지스트 패턴의 가장자리(140') 역시 도 1c의 상기 제 1 포토레지스트 패턴(120)의 가장자리(120’)처럼 미스얼라인 마진폭을 위해 상기 전송 게이트 전극(TG0,TG2)의 상부 중앙영역에 위치하도록 형성한다.
상기 제 2 포토레지스트 패턴(140)을 이온주입마스크로 이용하여 상기 반도체기판(100) 내에 제 3 불순물 이온들(IP''')을 주입한다. 그 결과, 상기 전송 게이트 전극(TG0,TG2)을 사이에 두고 상기 포토다이오드(PD)와 이격된 상기 활성영역 내에 n+불순물 영역(145)이 형성되고, 이와 동시에 상기 전송 게이트 전극(TG0)의 노출된 영역에 제 1, 제 2 및 제 3 불순물로 도핑된 전송 게이트 전극(TG3)이 형성된다. 또한, 동시에 상기 저항영역(B)에 제 1, 제 2 및 제 3 불순물로 도핑된 저항패턴(R3)이 형성된다. 상기 제 3 불순물 이온들(IP''')은 n+불순물 이온들일 수 있다. 상기 n+불순물 이온들은 n불순물 이온들에 비해 고농도를 나타낸다. 상기 엘디디 불순물 영역(125) 및 상기 n+불순물 영역(145)은 플로팅확산영역(FD)을 구성할 수 있다. 상기 포토다이오드(PD)의 깊은 n불순물영역(NPD), 상기 전송게이트전극 (TG0,TG3) 및 상기 플로팅확산영역(FD)은 전송트랜지스터를 구성할 수 있다.
상기에서 설명된 바와 같이 상기 전송게이트전극(TG0,TG3)은 상기 제 2 포토레지스트 패턴(140)의 가장자리(140')가 미스얼라인 마진폭을 위해 상기 전송게이트전극(TG0,TG3)의 상부 중앙영역에 위치하게 되므로 상기 제 2 포토레지스트 패턴(140)에 의해 덮여있던 상기 전송게이트전극(TG0)의 경우 도핑되지 않은 폴리실리콘 패턴으로 남아있게 된다. 따라서 상기 도핑되지 않은 폴리실리콘 패턴 영역에 의해 상기 전송게이트전극(TG0,TG3)의 특성이 저하되어 상기 전송트랜지스터의 구동능력이 저하될 수 있다.
이를 방지하기 위해 상기 제 2 포토레지스트 패턴(140)을 상기 전송게이트전극(TG0)의 상부를 모두 노출시키도록 형성할 수 있으나 미스얼라인이 발생하여 상기 제 2 포토레지스트 패턴(140)의 가장자리(140")가 상기 포토다이오드(PD) 상부에 형성될 수 있다. 이 경우, 상기 포토다이오드(PD) 내부로 상기 제 3 불순물 이온들(IP''')이 도핑될 수 있다. 그 결과, 상기 포토다이오드(PD) 내부에 n+불순물 팁영역(nT)이 발생한다. 상기 n+불순물 팁영역(nT)은 전자들을 많이 함유하고 있어 상기 포토다이오드(PD)의 깊은 n불순물영역(NPD)으로 전자들이 이동하게 된다. 따라서, 상기 포토다이오드(PD)에 노이즈(noise)를 발생시켜 다크레벨(dark level)을 증가시킨다. 이는 상기 포토다이오드(PD)가 빛을 전혀 받지 않을 경우엔 전자발생이 이루어지지 않아야 하는데 상기 n+불순물 팁영역(nT)에 의해 전자들이 발생되기 때문이다.
종래기술에 따른 이미지 센서의 제조방법이 미국특허 공개번호(U.S. Patent Publication No.) US 2003/0173585 A1에 "반도체 기판 내에 불순물 농도 분포의 불균일성이 억제된 고체 이미지 센서를 갖는 반도체소자 및 그 제조방법(Semiconductor device having solid-state image sensor with suppressed variation in impurity concentration distribution within semiconductor substrate, and method of manufacturing the same)"이라는 제목으로 기무라 등(Kimura et al.)에 의해 개시된 바 있다. 기무라 등에 따르면, 활성영역을 가로지르는 전송 게이트 전극을 형성하고 상기 전송 게이트 전극의 일 단부 및 상기 일 단부에 인접한 상기 활성영역을 노출시키는 제 1 포토레지스트 패턴을 형성한다. 이어서, 상기 제 1 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내로 n형 불순물 이온들 및 상기 n형 불순물 이온들보다 더 높은 농도의 p+ 불순물 이온들을 차례로 주입하여 포토다이오드의 깊은 n불순물 영역 및 얕은 p+불순물 영역을 형성한다. 이 경우에, 상기 제 1 포토레지스트 패턴에 의해 노출된 상기 전송 게이트 전극은 결과적으로 p형으로 도핑되게 된다.
이어, 상기 제 1 포토레지스트 패턴을 제거하고 상기 전송게이트 전극을 사이에 두고 상기 포토다이오드와 이격된 활성영역 및 상기 활성영역에 인접한 상기 전송게이트 전극의 일 단부를 노출시키는 제 2 포토레지지스트 패턴을 형성한다. 이어서, 상기 제 2 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내로 n+불순물 이온들을 주입하여 플로팅확산영역을 형성할 수 있다. 이때, 상기 노출된 전송게이트 전극은 n+불순물 이온들로 도핑되어 전기적 특성을 나타낸다. 그러나, 상기 제 2 포토레지스트 패턴에 의해 노출되는 상기 전송게이트 전극 의 영역은 미스얼라인에 의해 다변화될 수 있다. 다시 말해, 상기 전송게이트 전극의 도핑 영역이 달라질 수 있으며 이로 인해 전기적 특성이 저하된 전극이 형성될 수 있다. 또한, 상기 제 1 포토레지스트 패턴에 의해 노출되었던 상기 전송 게이트 전극 영역이 p형으로 도핑되기 때문에 경우에 따라서는 상기 전송 게이트 전극 내에 pn접합이 형성되어, 상기 전송 게이트 전극의 전기적 특성을 저하시킬 수 도 있다.
본 발명이 이루고자 하는 기술적 과제는 균일한 불순물 도핑분포를 갖는 전송 게이트 전극을 구비하는 이미지 센서 및 그 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 균일한 불순물 도핑분포를 갖는 저항패턴을 구비하는 이미지 센서 및 그 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 전송 게이트 전극을 구비하는 이미지 센서를 제공한다. 상기 이미지 센서는 화소영역을 갖는 반도체기판을 구비한다. 상기 화소영역의 상기 반도체기판 내에 활성영역이 배치된다. 상기 반도체기판 상에 상기 활성영역을 가로지르면서, 실질적으로 균일한 불순물 도핑 분포를 갖는 절연된 전송 게이트 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 전송 게이트 전극은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 가질 수 있다.
다른 실시예들에서, 상기 전송 게이트 전극의 상기 균일한 불순물 도핑은 n 형일 수 있다.
또 다른 실시예들에서, 상기 전송 게이트 전극 일측의 상기 활성영역 내에 포토다이오드(photodiode;PD)가 배치될 수 있다. 상기 포토다이오드는 얕은 p불순물영역 및 상기 얕은 p불순물영역 하부에 배치된 깊은 n불순물영역으로 구성될 수 있다.
또 다른 실시예들에서, 상기 활성영역 내에 상기 전송 게이트 전극을 사이에 두고 상기 포토다이오드와 이격되고, 상기 포토다이오드의 상기 깊은 n불순물영역 보다 높은 농도를 가지는 n+불순물영역의 플로팅확산영역(floating diffusion; FD)이 배치될 수 있다. 상기 포토다이오드의 깊은 n불순물영역, 상기 전송 게이트 전극 및 상기 플로팅확산영역은 전송트랜지스터(transfer transistor; TX)를 구성할 수 있다.
본 발명의 다른 일 양태에 따르면, 전송 게이트 전극을 구비하는 이미지 센서를 제공한다. 상기 이미지 센서는 화소영역 및 저항영역을 갖는 반도체기판을 구비한다. 상기 반도체기판 내에 활성영역이 배치된다. 상기 화소영역의 상기 반도체기판 상에 상기 활성영역을 가로지르면서, 실질적으로 균일한 불순물 도핑 분포를 갖는 절연된 전송 게이트 전극이 배치된다. 상기 저항영역의 상기 반도체기판 상에 실질적으로 균일한 불순물 도핑 분포를 갖는 저항패턴이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 전송 게이트 전극 및 상기 저항패턴은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 가질 수 있다.
다른 실시예들에서, 상기 전송 게이트 전극 및 상기 저항패턴의 불순물 도핑 은 n형일 수 있다.
본 발명의 또 다른 일 양태에 따르면, 전송 게이트 전극을 구비하는 이미지 센서의 제조방법을 제공한다. 이 방법은 화소영역 및 씨모스 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 이때, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함한다. 상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성한다. 상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시한다. 상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 화소영역의 상기 반도체기판 상에 전송 게이트 전극, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다.
다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 전송 게이트 전극 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 전송 게이트 전극 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성될 수 있다.
또 다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 전송 게이트 전극은 n+불순물로 도핑된 전송 게이트 전극으로 형성될 수 있다.
본 발명의 또 다른 일 양태에 따르면, 저항패턴을 구비하는 이미지 센서의 제조방법을 제공한다. 이 방법은 저항영역 및 씨모스 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 이때, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함한다. 상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성한다. 상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시한다. 상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 저항영역의 상기 반도체기판 상에 저항패턴, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다.
다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 저항패턴 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 저항패턴 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성될 수 있다.
또 다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 저항패턴은 n+불순물로 도핑된 저항패턴으로 형성될 수 있다.
본 발명의 또 다른 일 양태에 따르면, 전송 게이트 전극을 구비하는 이미지 센서의 제조방법을 제공한다. 이 방법은 화소영역, 저항영역 및 씨모스 영역을 갖 는 반도체기판을 준비하는 것을 포함한다. 이때, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함한다. 상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성한다. 상기 반도체기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성한다. 상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시한다. 상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 화소영역의 상기 반도체기판 상에 전송 게이트 전극, 상기 저항영역의 상기 반도체기판 상에 저항패턴, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다.
다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 전송 게이트 전극, 상기 저항패턴 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 전송 게이트 전극, n+불순물로 도핑된 저항패턴 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성될 수 있다.
또 다른 실시예들에서, 상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 전송 게이트 전극 및 상기 저항패턴은 각각 n+불순물로 도핑된 전송 게이트 전극 및 n+불순물로 도핑된 저항패턴으로 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 전극들 및 상기 저항패턴을 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극 일측의 상기 활성영역을 노출시키는 제 1 포토레지스트 패턴을 형성할 수 있다. 상기 제 1 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 활성영역 내에 깊은 n불순물영역 및 얕은 p불순물영역을 형성하여 포토다이오드를 형성할 수 있다.
또 다른 실시예들에서, 상기 제 1 포토레지스트 패턴을 제거하고, 상기 포토다이오드를 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극을 사이에 두고 상기 포토다이오드와 이격된 상기 활성영역 상부 및 상기 NMOS 영역을 노출시키는 제 2 포토레지스트 패턴을 형성할 수 있다. 상기 제 2 포토레지스트 패턴을 이온주입마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 NMOS 영역에 n+ 소오스/드레인 영역을 형성함과 아울러 상기 화소영역의 상기 전송 게이트 전극의 일측에 n+불순물영역의 플로팅확산영역을 형성할 수 있다.
또 다른 실시예들에서, 상기 이온주입마스크 패턴을 제거한 후, 상기 폴리실리콘막 상에 마스크막을 형성할 수 있다. 이때, 상기 마스크막은 상기 폴리실리콘막을 패터닝하는 동안 상기 게이트 전극들과 자기정렬되도록 패터닝되고, 상기 패터닝된 마스크막은 상기 제 1 포토레지스트 패턴을 제거한 후 제거될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 실시예들에 따른 이미지 센서 칩의 개략적인 블락 다이어그램이다.
도 2a를 참조하면, 본 발명에 따른 이미지 센서 칩(CH)은 메인 화소 어레이 영역(A)을 포함한다. 상기 메인 화소 어레이 영역(A)은 행들(rows) 및 열들(columns)을 따라 2차원적으로 배열된 복수개의 메인 화소들을 구비한다. 상기 메인 화소들은 포토다이오드를 구비하여 외부로부터 빛에 반응하여 전자를 발생시킨다. 상기 메인 화소 어레이 영역(A)을 화소영역(A)으로 표현할 수 도 있다. 상기 메인 화소 어레이 영역(A)을 둘러싸는 주변회로 영역이 배치될 수 있다. 상기 주변회로 영역에 아날로그 회로 영역(AL), 저항영역(B) 및 디지털 회로 영역(D)등이 배치될 수 있다. 상기 아날로그 회로 영역(AL)은 CMOS 영역(C)을 포함한다. 상기 CMOS 영역(C)은 NMOS 영역과 PMOS 영역으로 구성된다. 상기 저항영역(B)은 저항패턴을 구비한다. 상기 메인 화소들의 상기 포토다이오드에 외부에서 빛이 들어오면 전자가 모아지고, 상기 모아진 전자들을 전송게이트를 이용하여 소오스 팔로우(source follow) 영역을 통해 주변회로 영역으로 이동하게 된다. 이어, 데이터를 샘플링하고 상기 저항영역(B)을 통해 데이터의 전기적 신호를 증폭시킨다. 상기 증폭된 전기적 신호는 상기 아날로그 회로 영역(AL)을 통해 상기 디지털 회로 영역(D)에서 디지털 신호로 저장되게 된다.
도 2b는 도 2a의 메인 화소 어레이 영역(A)의 4개의 트랜지스터들을 갖는 일 반적인 단위 화소의 등가회로도이다.
도 2b를 참조하면, 일반적인 단위 화소(PX)는 얕은 p불순물영역 및 깊은 n불순물영역을 갖는 포토다이오드(PD)를 구비한다. 이에 더하여, 상기 단위 화소(PX)는 상기 포토다이오드(PD)에 직렬 연결된 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스트(DX) 및 선택 트랜지스터(SX)를 포함한다. 상기 전송 트랜지스터(TX) 및 상기 리셋 트랜지스터(RX) 사이의 제1 노드(N1)는 상기 드라이브 트랜지스터(DX)의 게이트 전극에 접속된다. 또한, 상기 리셋 트랜지스터(RX) 및 상기 드라이브 트랜지스터(DX) 사이의 제2 노드(N2)는 전원(power source; VDD)에 접속된다. 상기 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)는 모두 NMOS 트랜지스터들일 수 있다. 이 경우에, 상기 포토다이오드(PD)의 상기 깊은 n불순물 영역은 상기 전송 트랜지스터(TX)의 소오스 영역에 해당한다.
상기 전송 트랜지스터(TX)의 게이트 전극은 전송 라인(transfer line; TL)에 전기적으로 접속되고, 상기 선택 트랜지스터(SX)의 게이트 전극은 워드라인(WL)에 전기적으로 접속된다. 또한, 상기 리셋 트랜지스터(RX)의 게이트 전극은 리셋 라인(RL)에 전기적으로 접속된다.
이제, 도 2b에 보여진 단위 화소(PX1)의 데이터를 출력시키는 방법을 설명하기로 한다.
도 2b를 다시 참조하면, 상기 리셋 라인(RL)에 논리 “1(하이 레벨)”에 해당하는 전압을 인가하여 상기 리셋 트랜지스터(RX)를 턴온시킨다. 그 결과, 상기 제1 노드(N1), 즉 플로팅 확산영역(floating diffusion region) 내에 잔존하는 전하들이 모두 제거된다. 따라서, 상기 단위 화소가 초기화된다. 이어서, 상기 리셋 트랜지스터(RX)를 턴오프시킨다. 상기 초기화된 화소의 상기 포토다이오드(PD) 상에 입사광이 조사되면, 상기 포토다이오드(PD)의 깊은 n불순물영역 내에 전자들이 생성된다.
상기 입사광에 대응하는 출력신호를 생성(generation)시키기 위하여 상기 전송 라인(TL) 및 상기 워드라인(WL)에 논리 “1(하이 레벨)”에 해당하는 전압을 인가한다. 그 결과, 상기 전송 트랜지스터(TX) 및 상기 선택 트랜지스터(SX)가 턴온되고, 상기 포토다이오드(PD)의 n형 불순물 영역 내의 전자들은 상기 제1 노드(N1) 내로 주입된다. 상기 제1 노드(N1) 내로 주입된 전자들의 양에 따라 상기 드라이브 트랜지스터(DX)의 전류 구동능력(current drivability)이 결정되고 상기 선택 트랜지스터(SX)의 출력단에 출력 전압(Vout)이 유기된다. 결과적으로, 상기 화소(PX)의 출력전압(Vout)은 상기 포토다이오드(PD)에 조사되는 입사광의 세기에 따라 결정된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다. 상기 참조부호 ‘A’및‘B’는 각각 상기 도 2a의 메인 화소 어레이 영역(화소영역) 및 저항영역을 나타낸다.
도 3을 참조하면, 화소영역(A) 및 저항영역(B)을 갖는 반도체기판(100)을 준비한다. 상기 화소영역(A)의 상기 반도체기판(10) 내에 제 1 p웰(APW)이 배치될 수 있다. 상기 저항영역(A)의 상기 반도체기판(10) 내에 제 2 p웰(PW)이 배치될 수 있 다. 상기 제 1 p웰(APW)은 상기 제 2 p웰(PW)에 비해 더 깊게 배치될 수 있다. 상기 반도체기판(10) 내에 소자분리막(15)으로 한정된 활성영역들이 배치된다. 상기 저항영역(B)의 상기 반도체기판(10)은 상기 소자분리막(15)에 의해 모두 덮힐 수 있다.
상기 화소영역(A)의 상기 반도체기판 상에 상기 활성영역을 가로지르고, 실질적으로 균일한 불순물 도핑 분포를 갖는 절연된 전송 게이트 전극(TG)이 배치된다. 상기 전송 게이트 전극(TG)은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 가질 수 있다. 상기 전송 게이트 전극(TG)은 도 1d에 나타낸 종래기술에서의 전송 게이트 전극(TG0,TG3)과 비교하여 보다 더 균일한 불순물 도핑 분포를 가진다. 상기 불순물 도핑은 n형일 수 있다.
상기 전송게이트 전극(TG)과 상기 활성영역 사이에 전송 게이트 절연막(20t)이 배치될 수 있다. 상기 전송 게이트 전극(TG) 일측의 상기 활성영역 내에 포토다이오드(photodiode;PD)가 배치될 수 있다.상기 포토다이오드(PD)는 얕은 p불순물영역(PPD) 및 상기 얕은 p불순물영역(PPD) 하부에 배치된 깊은 n불순물영역(NPD)으로 구성될 수 있다.
상기 화소영역(A)의 상기 활성영역 내에 상기 전송 게이트 전극(TG)을 사이에 두고 상기 포토다이오드(PD)와 이격되어 플로팅확산영역(floating diffusion; FD)이 배치될 수 있다. 상기 플로팅확산영역(FD)은 엘디디 n형 불순물 영역(43') 및 n+불순물 영역(60t)으로 구성될 수 있다. 상기 엘디디 n형 불순물 영역(43')과 인접한 상기 활성영역 내에 할로 p형 불순물 영역(45')이 배치될 수 있다. 상기 플 로팅확산영역(FD)의 n+불순물 영역(60t)은 상기 포토다이오드(PD)의 상기 깊은 n불순물영역(NPD) 보다 높은 농도를 가질 수 있다.
상기 저항영역(B)의 상기 소자분리막(15) 상에 실질적으로 균일한 불순물 도핑 분포를 갖는 저항패턴(R)이 배치된다. 상기 저항패턴(R)은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 가질 수 있다. 상기 화소영역(A)의 상기 포토다이오드(PD) 상부를 덮으면서 상기 전송 게이트 전극(TG)의 일측벽 및 상부 일부까지 연장되어 덮도록 배치된 전송 스페이서 패턴(50t)이 배치될 수 있다. 상기 플로팅확산영역(FD)과 인접한 상기 전송 게이트 전극(TG)의 일측벽 및 상기 저항패턴(R)의 측벽들을 덮는 스페이서들(50s)이 배치될 수 있다. 상기 저항영역(B)에 상기 저항패턴(R)을 덮되, 상기 저항패턴(R)의 단부들을 노출시키는 저항 스페이서 패턴(50r)이 배치될 수 있다. 상기 전송 스페이서 패턴(50t), 상기 스페이서들(50s) 및 상기 저항 스페이서 패턴(50r)은 실리콘 질화막일 수 있다.
상기 스페이서 패턴들(50t,50r) 및 상기 스페이서들(50s)을 갖는 기판 상에 층간절연막(70)이 배치된다. 상기 층간절연막을 관통하여 상기 플로팅확산영역(FD) 및 상기 저항패턴(R)의 단부들을 노출시키는 콘택홀들(75h)이 배치될 수 있다. 상기 콘택홀들(75h)을 채우는 콘택플러그들(75)이 배치될 수 있다. 상기 콘택플러그들(75)을 갖는 기판 상에 상기 콘택플러그들(75)과 전기적으로 접속하는 상부금속배선들(80)이 배치될 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예들에 따른 이미지 센서의 제조방법들을 설명하기 위한 단면도들이다. 상기 참조부호 ‘A’, ‘B’및‘C’는 각각 상기 도 2a의 메인 화소 어레이 영역(화소영역), 저항영역 및 아날로그 회로 영역의 CMOS 영역을 나타낸다. 상기 CMOS 영역(C)은 PMOS 영역(C') 및 NMOS 영역(C")으로 구성된다.
도 4a를 참조하면, 반도체기판(10) 내에 불순물 이온들을 주입하여 상기 화소영역(A)에 제 1 p웰(APW)을 형성하고, 상기 저항영역(B) 및 상기 NMOS 영역(C")에 제 2 p웰(PW)을 형성한다. 또한, 상기 PMOS 영역(C')에 n웰(NW)을 형성한다. 상기 제 1 p웰(APW)은 상기 제 2 p웰(PW) 보다 더 깊게 형성할 수 있다. 상기 제 1 및 제 2 p웰들(APW,PW) 및 상기 n웰(NW)을 갖는 기판 내에 소자분리막(15)을 형성하여 활성영역들을 한정한다. 이때, 상기 저항영역(B)의 상기 반도체기판(10)은 상기 소자분리막(15)으로 모두 덮히도록 형성할 수 있다.
이어, 상기 활성영역들 상에 게이트 절연막(20)을 형성할 수 있다. 상기 게이트 절연막(20)은 열산화공정에 의해 형성될 수 있다. 상기 게이트 절연막(20)은 산화막으로 형성할 수 있다. 상기 게이트 절연막(20)을 갖는 기판 상에 폴리실리콘막(25)을 형성한다. 게이트 소자가 고집적화 되면서 우수한 게이트 소자의 특성을 유지하기 위해서는 PMOS의 게이트 전극은 p+로 도핑되어야 하고, NMOS의 게이트 전극은 n+로 도핑되어야 하기 때문에 상기 폴리실리콘막(25)은 언도프트(undoped) 폴리실리콘으로 형성한다.
상기 폴리실리콘막(25)을 갖는 기판 상에 상기 PMOS 영역(C')을 덮는 이온주입마스크 패턴(30)을 형성한다. 상기 이온주입마스크 패턴(30)은 포토레지스트 패턴이거나 또는 하드마스크 패턴일 수 있다. 상기 이온주입마스크 패턴(30)을 이용 하여 상기 폴리실리콘막(25) 내에 실질적으로 균일한 n+불순물 도핑을 실시한다.
도 4b를 참조하면, 이어, 상기 이온주입마스크 패턴(30)을 제거한 후 상기 n+불순물로 도핑된 상기 폴리실리콘막(25)을 갖는 기판상에 마스크막을 형성한다. 이어, 상기 마스크막 및 상기 n+불순물로 도핑된 상기 폴리실리콘막(25)을 차례로 패터닝한다. 그 결과, 상기 화소영역(A)의 상기 반도체기판(10) 상에 차례로 적층된 n+불순물로 도핑된 전송 게이트 전극(TG) 및 마스크 패턴(35)이 형성됨과 아울러 상기 저항영역(B)의 상기 소자분리막(15) 상에 차례로 적층된 n+불순물로 도핑된 저항패턴(R) 및 마스크 패턴(35)이 형성된다. 또한 이와 동시에, 상기 NMOS 영역(C")의 상기 반도체기판(10) 상에 차례로 적층된 n+불순물로 도핑된 NMOS 게이트 전극(NG) 및 마스크 패턴(35)이 형성된다. 마찬가지로 이와 동시에, 상기 PMOS 영역(C')의 상기 반도체기판 상에 차례로 적층된 PMOS 게이트 전극(PG0) 및 마스크 패턴(35)이 형성된다. 상기 PMOS 게이트 전극(PG0)은 상기 이온주입마스크 패턴(30)에 의해 덮여있던 부분이므로 도핑되지 않은 폴리실리콘 패턴으로 형성된다.
상기 마스크막 및 상기 폴리실리콘막(25)을 차례로 패터닝 시 상기 게이트 절연막(20)도 동시에 패터닝 될 수 있다. 따라서, 상기 화소영역(A)의 상기 n+불순물로 도핑된 전송 게이트 전극(TG) 하부에 전송 게이트 절연막(20t)이 형성될 수 있으며 이와 동시에, 상기 NMOS 영역(C")의 상기 n+불순물로 도핑된 NMOS 게이트 전극(NG) 및 상기 PMOS 영역(C')의 상기 PMOS 게이트 전극(PG0) 하부에 각각 NMOS 게이트 절연막(20n) 및 PMOS 게이트 절연막(20p)이 형성될 수 있다.
도 4c를 참조하면, 상기 게이트 전극들(TG,PG0,NG) 및 상기 저항패턴(R)을 갖는 기판 상에 상기 화소영역(A)의 상기 전송 게이트 전극(TG)의 일측의 상기 활성영역을 노출시키는 제 1 포토레지스트 패턴(40)을 형성할 수 있다. 상기 제 1 포토레지스트 패턴(40)을 이온주입 마스크로 이용하여 상기 노출된 활성영역 내에 깊은 n불순물영역(NPD) 및 얕은 p불순물영역(PPD)을 형성하여 포토다이오드(PD)를 형성할 수 있다. 이때, 상기 제 1 포토레지스트 패턴(40)의 가장자리는 상기 전송게이트전극(TG) 상부의 상기 마스크 패턴(35)의 중앙부분에 위치할 수 있다. 그러나, 상기 마스크 패턴(35)에 의해 상기 전송게이트 전극(TG)이 덮여 있으므로 상기 포토다이오드(PD) 형성 시 상기 전송게이트 전극(TG) 영역에 불순물 이온들이 도핑되는 것을 방지할 수 있게 된다.
도 4d를 참조하면, 상기 제 1 포토레지스트 패턴(40)을 제거한다. 이어, 상기 마스크 패턴들(35)을 제거할 수 있다. 상기 화소영역(A)의 상기 전송게이트 전극(TG)을 사이에 두고 상기 포토다이오드(PD)와 이격된 활성영역 및 상기 NMOS 영역(C")의 상기 NMOS 게이트 전극(NG)의 양측의 활성영역들 내에 엘디디 n형 불순물 영역들(43')을 형성할 수 있다. 이어, 상기 전송게이트 전극(TG)을 사이에 두고 상기 포토다이오드(PD)와 이격된 활성영역 및 상기 NMOS 게이트 전극(NG)의 양측의 활성영역들 내에 경사이온주입 방법을 이용하여 할로 p형 불순물 영역들(45')을 형성할 수 있다.
이어, 상기 PMOS 영역(C')의 상기 PMOS 게이트 전극(PG) 양측의 상기 활성영역들 내에 엘디디 p형 불순물 영역들(43") 및 할로 n형 불순물 영역들(45")을 형성할 수 있다. 상기 할로 n형 불순물 영역들(45")은 경사이온주입 방법을 이용하여 형성할 수 있다. 상기 할로 불순물 영역들(45',45")은 단채널 효과를 방지하기 위해 형성할 수 있다. 따라서, 상기 할로 불순물 영역들(45',45")은 엘디디 불순물 영역들(43',43")과 반대 도전형으로 형성한다. 상기 엘디디 및 할로 불순물 영역들(43',43",45',45")을 형성할 때 상기 저항영역(B)의 상기 저항패턴(R)은 각각의 포토레지스트 패턴들에 덮여 있도록 한다.
상기 엘디디 및 할로 불순물 영역들(43',43",45',45")을 갖는 반도체기판 상에 스페이서막(50)을 콘포말하게 형성한다. 상기 스페이서막(50)은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서막(50)을 갖는 반도체기판(10) 상에 상기 화소영역(A)의 상기 전송 게이트 전극(TG)을 사이에 두고 상기 포토다이오드(PD)와 이격된 상기 활성영역 상부 및 상기 CMOS 영역(C)을 노출시키는 블록(block) 포토레지스트 패턴(55)을 형성할 수 있다. 이때, 상기 블록(block) 포토레지스트 패턴(55)은 상기 저항영역(B)에서 상기 저항패턴(R)의 양 단부들을 노출시킬 수 도 있다.
도 4e를 참조하면, 상기 블록(block) 포토레지스트 패턴(55)을 식각마스크로 이용하여 상기 스페이서막(50)을 식각하여, 상기 NMOS 게이트 전극(NG)의 측벽들, 상기 PMOS 게이트 전극(PG0)의 측벽들, 상기 전송 게이트 전극(TG)의 일측벽 및 상기 저항패턴(R)의 측벽들에 스페이서들(50s)을 형성할 수 있다. 이와 동시에 상기 저항패턴(R) 상부에 저항 스페이서 패턴(50r) 및 상기 포토다이오드(PD) 상부를 덮으면서 상기 전송 게이트 전극(TG)의 일측벽 및 상부 중앙까지 연결되어 덮는 전송 스페이서 패턴(50t)을 형성할 수 있다. 이어, 상기 블록(block) 포토레지스트 패턴 (55)을 제거한다.
상기 스페이서들(50s) 및 상기 스페이서 패턴들(50t,50r)을 갖는 기판 상에 제 2 포토레지스트 패턴(63)을 형성할 수 있다. 상기 제 2 포토레지스트 패턴(63)은 상기 화소영역(A)의 상기 전송 게이트 전극(TG)을 사이에 두고 상기 포토다이오드(PD)와 이격된 상기 활성영역 상부 및 상기 NMOS 영역(C")을 노출시킬 수 있다. 또한, 상기 제 2 포토레지스트 패턴(63)은 상기 저항패턴(R)의 양단부들을 노출시킬 수 도 있다.
상기 제 2 포토레지스트 패턴(63)을 이온주입마스크로 이용하여 상기 기판 내에 n+불순물 이온들을 주입한다. 그 결과, 상기 NMOS 영역(C")의 상기 활성영역 내에 n+ 소오스/드레인 영역들(60n)을 형성함과 아울러 상기 화소영역(A)의 상기 전송 게이트 전극(TG)의 일측의 상기 활성영역 내에 n+불순물 영역(60t)을 형성할 수 있다. 상기 화소영역(A)의 상기 엘디디 n형 불순물 영역(43') 및 상기 n+불순물 영역(60t)은 플로팅확산영역(FD)을 구성할 수 있다. 또는 이와 달리, 상기 스페이서 패턴들(50t,50r)이 상기 n+불순물 이온들의 에너지를 충분히 마스킹(masking)할 수 있을 정도의 두께로 형성되었을 경우, 상기 제 2 포토레지스트 패턴(63)은 상기 PMOS 영역(C')의 상부만을 덮도록 형성할 수 도 있다.
상기 제 2 포토레지스트 패턴(63)의 가장자리가 상기 전송 게이트 전극(TG)의 상부 중앙에 위치할 수 있다. 따라서, 상기 전송 게이트 전극(TG)의 일부가 n+불순물 영역(60t)이 형성됨과 동시에 n+불순물 이온들로 도핑될 수 있다. 그러나 상기 전송 게이트 전극(TG)은 이미 n형으로 도핑된 상태이므로 동일한 도전형의 도 핑으로 상기 전송 게이트 전극(TG)의 특성을 그대로 유지할 수 있게 된다. 상기 포토다이오드의 깊은 n 불순물영역(NPD), 상기 전송 게이트 전극(TG) 및 상기 플로팅확산영역(FD)은 전송트랜지스터(transfer transistor; TX)를 구성할 수 있다.
또한, 상기 제 2 포토레지스트 패턴(63)에 의해 노출된 상기 저항패턴(R)의 양단부들도 n+불순물 이온들로 도핑될 수 있다. 상기 저항패턴(R)의 양단부들은 콘택이 형성될 영역으로, 상기 n+불순물 이온들의 도핑에 의해 콘택저항을 낮출 수 있게 된다. 그러나 상기 저항패턴(R)의 실질적인 저항영역(상기 저항 스페이서 패턴(50r)의 하부 영역)은 상기 제 2 포토레지스트 패턴(63) 또는 상기 저항 스페이서 패턴(50r)에 의해 덮임으로서 n+불순물 이온들이 주입되는 것을 방지할 수 있게 된다. 따라서, 상기 저항패턴(R)의 실질적인 저항영역은 도 4a에서 행해진 1회의 n+불순물 도핑만으로 도핑이 이루어짐으로써, 상기 저항패턴(R)의 저항 특성을 제어하기가 쉬어진다.
도 4f를 참조하면, 상기 제 2 포토레지스트 패턴(63)을 제거한다. 이어 상기 PMOS 영역(C')만을 노출시키는 제 3 포토레지스트 패턴(도시하지 않음)을 형성할 수 있다. 상기 제 3 포토레지스트 패턴을 이온주입마스크로 이용하여 상기 기판 내에 p+ 불순물 이온들을 주입하여 p+ 소오스/드레인 영역들(65)을 형성함과 아울러 p+ 불순물 이온들로 도핑된 PMOS 게이트 전극(PG)을 형성할 수 있다.
이어, 상기 제 3 포토레지스트 패턴을 제거하고, 상기 기판 상에 층간절연막(70)을 형성할 수 있다. 상기 층간절연막(70)을 관통하여 상기 플로팅확산영역(FD), 상기 저항패턴(R)의 양단부들, 상기 n+ 소오스/드레인 영역들 및 상기 p+ 소 오스/드레인 영역들을 노출시키는 콘택홀들(75h)을 형성할 수 있다. 이어, 상기 층간절연막(70)을 갖는 기판 상에 상기 콘택홀들(75h)을 채우면서 상기 층간절연막(70)을 덮는 상부금속막을 형성할 수 있다. 상기 상부금속막을 패터닝하여 상기 콘택홀들(75h) 내부에 콘택플러그들(75)을 형성함과 동시에 상기 콘택플러그들(75)과 각각 전기적으로 접속하는 상부금속배선들(80)을 형성할 수 있다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예들에 따른 이미지 센서의 제조방법들을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 반도체기판(10) 상에 도 4a와 동일한 방법으로 폴리실리콘막(25)까지 형성한다. 이어, 상기 폴리실리콘막(25)을 갖는 기판 상에 상기 화소영역(A) 및 상기 저항영역(B)을 노출시키는 n+ 이온주입마스크 패턴(32)을 형성할 수 있다. 상기 n+ 이온주입마스크 패턴(32)은 포토레지스트 패턴이거나 또는 하드마스크 패턴일 수 있다. 상기 n+ 이온주입마스크 패턴(32)을 이용하여 상기 화소영역(A) 및 상기 저항영역(B)의 상기 폴리실리콘막(25) 내에 실질적으로 균일한 n+불순물 도핑을 실시한다.
도 4b를 참조하면, 상기 n+ 이온주입마스크 패턴(32)을 제거한 후 상기 n+불순물로 도핑된 상기 폴리실리콘막(25)을 갖는 기판 상에 마스크막을 형성한다. 이어, 상기 마스크막 및 상기 n+불순물로 도핑된 상기 폴리실리콘막(25)을 차례로 패터닝한다. 그 결과, 상기 화소영역(A)의 상기 반도체기판(10) 상에 차례로 적층된 n+불순물로 도핑된 전송 게이트 전극(TG) 및 마스크 패턴(35)이 형성됨과 아울러 상기 저항영역(B)의 상기 소자분리막(15) 상에 차례로 적층된 n+불순물로 도핑된 저항패턴(R) 및 마스크 패턴(35)이 형성된다. 또한 이와 동시에, 상기 NMOS 영역(C")의 상기 반도체기판 상에 차례로 적층된 NMOS 게이트 전극(NG0) 및 마스크 패턴(35)이 형성된다. 마찬가지로 이와 동시에, 상기 PMOS 영역(C')의 상기 반도체기판 상에 차례로 적층된 PMOS 게이트 전극(PG0) 및 마스크 패턴(35)이 형성된다. 상기 PMOS 게이트 전극(PG0) 및 NMOS 게이트 전극(NG0)은 상기 n+ 이온주입마스크 패턴(32)에 의해 덮여있던 부분들이므로 도핑되지 않은 폴리실리콘 패턴들로 형성된다.
상기 마스크막 및 상기 폴리실리콘막(25)을 차례로 패터닝 시 상기 게이트 절연막(20)도 동시에 패터닝 될 수 있다. 따라서, 상기 화소영역(A)의 상기 n+불순물로 도핑된 전송 게이트 전극(TG) 하부에 전송 게이트 절연막(20t)이 형성될 수 있으며 이와 동시에, 상기 NMOS 영역(C")의 상기 NMOS 게이트 전극(NG0) 및 상기 PMOS 영역(C')의 상기 PMOS 게이트 전극(PG0) 하부에 각각 NMOS 게이트 절연막(20n) 및 PMOS 게이트 절연막(20p)이 형성될 수 있다.
이어, 도 4c 내지 도 4e에서 설명한 방법과 동일한 공정을 진행할 수 있다. 특히, 도 4e의 NMOS 영역(C")의 n+ 소오스/드레인 영역들(60n)이 형성됨과 동시에 상기 NMOS 게이트 전극(NG0)에 n+불순물 이온들이 도핑되어 n+불순물로 도핑된 NMOS 게이트 전극(NG)이 형성될 수 있다. 이 후, 도 4f와 동일한 공정을 진행하여 상부금속배선들을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 화소영역의 전송 게이트 전 극 및 저항영역의 저항패턴에 실질적으로 균일한 n+불순물을 도핑함으로써 종래기술에서 미스얼라인에 의해 발생되었던 포토다이오드의 다크레벨 증가 현상이나 전송 게이트 전극의 구동능력 저하 현상 등을 방지할 수 있게 된다. 또한, 저항패턴의 도핑을 1회에 한정함으로써 저항특성의 제어가 용이하도록 할 수 있다. 따라서, 우수한 특성을 가진 이미지 센서의 제작이 가능해 진다.
Claims (29)
- 화소영역을 갖는 반도체기판;상기 화소영역의 상기 반도체기판 내에 배치된 활성영역; 및상기 반도체기판 상에 상기 활성영역을 가로지르면서 배치되고, 실질적으로 균일한 불순물 도핑 분포를 갖는 절연된 전송 게이트 전극을 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 전송 게이트 전극은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 갖는 것을 특징으로 하는 이미지 센서.
- 제 1 항에 있어서,상기 전송 게이트 전극의 상기 균일한 불순물 도핑은 n형인 것을 특징으로 하는 이미지 센서.
- 제 1 항에 있어서,상기 전송 게이트 전극 일측의 상기 활성영역 내에 배치된 포토다이오드(photodiode;PD)를 더 포함하는 것을 특징으로 하는 이미지 센서.
- 제 4 항에 있어서,상기 포토다이오드는 얕은 p불순물영역 및 상기 얕은 p불순물영역 하부에 배치된 깊은 n불순물영역을 갖는 것을 특징으로 하는 이미지 센서.
- 제 4 항에 있어서,상기 활성영역 내에 상기 전송 게이트 전극을 사이에 두고 상기 포토다이오드와 이격되어 배치되고, 상기 포토다이오드의 상기 깊은 n불순물영역 보다 높은 농도를 가지는 n+불순물영역의 플로팅확산영역(floating diffusion; FD)을 더 포함하는 것을 특징으로 하는 이미지 센서.
- 제 6 항에 있어서,상기 포토다이오드의 깊은 n불순물영역, 상기 전송 게이트 전극 및 상기 플로팅확산영역은 전송트랜지스터(transfer transistor; TX)를 구성하는 것을 특징으로 하는 이미지 센서.
- 화소영역 및 저항영역을 갖는 반도체기판;상기 반도체기판 내에 배치된 활성영역;상기 화소영역의 상기 반도체기판 상에 상기 활성영역을 가로지르도록 배치되고, 실질적으로 균일한 불순물 도핑 분포를 갖는 절연된 전송 게이트 전극; 및상기 저항영역의 상기 반도체기판 상에 실질적으로 균일한 불순물 도핑 분포 를 갖는 저항패턴을 포함하는 이미지 센서.
- 제 8 항에 있어서,상기 전송 게이트 전극 및 상기 저항패턴은 수평방향으로 상기 실질적으로 균일한 불순물 도핑 분포를 갖는 것을 특징으로 하는 이미지 센서.
- 제 8 항에 있어서,상기 전송 게이트 전극 및 상기 저항패턴의 불순물 도핑은 n형인 것을 특징으로 하는 이미지 센서.
- 화소영역 및 씨모스 영역을 갖는 반도체기판을 준비하되, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함하고,상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성하고,상기 반도체기판 상에 폴리실리콘막을 형성하고,상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성하고,상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시하고,상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 화소영역의 상기 반도체기판 상에 전송 게이트 전극, 상기 NMOS 영역의 상기 반 도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성하는 것을 포함하는 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 전송 게이트 전극 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 전송 게이트 전극 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 전송 게이트 전극은 n+불순물로 도핑된 전송 게이트 전극으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 폴리실리콘막을 형성하기 전에,상기 활성영역 상에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
- 제 11 항에 있어서,상기 게이트 전극들을 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극 일측의 상기 활성영역을 노출시키는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 활성영역 내에 깊은 n불순물영역 및 얕은 p불순물영역을 형성하여 포토다이오드를 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 16 항에 있어서,상기 제 1 포토레지스트 패턴을 제거하고,상기 포토다이오드를 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극을 사이에 두고 상기 포토다이오드와 이격된 상기 활성영역 상부 및 상기 NMOS 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고,상기 제 2 포토레지스트 패턴을 이온주입마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 NMOS 영역에 n+ 소오스/드레인 영역을 형성함과 아울러 상기 화소영역의 상기 전송 게이트 전극의 일측에 n+불순물영역의 플로팅확산영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 제조방법.
- 저항영역 및 씨모스 영역을 갖는 반도체기판을 준비하되, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함하고,상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성하고,상기 반도체기판 상에 폴리실리콘막을 형성하고,상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성하고,상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시하고,상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 저항영역의 상기 반도체기판 상에 저항패턴, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성하는 것을 포함하는 이미지 센서 제조방법.
- 제 18 항에 있어서,상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 18 항에 있어서,상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 저항패턴 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 저항패턴 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 18 항에 있어서,상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 저항패턴은 n+불순물로 도핑된 저항패턴으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 화소영역, 저항영역 및 씨모스 영역을 갖는 반도체기판을 준비하되, 상기 씨모스 영역은 NMOS 영역과 PMOS 영역을 포함하고,상기 반도체기판 내에 활성영역들을 한정하는 소자분리막을 형성하고,상기 반도체기판 상에 폴리실리콘막을 형성하고,상기 폴리실리콘막을 갖는 기판 상에 상기 CMOS 영역 중 적어도 상기 PMOS 영역을 덮는 이온주입마스크 패턴을 형성하고,상기 이온주입마스크 패턴을 이용하여 상기 폴리실리콘막 내에 실질적으로 균일한 n+불순물 도핑을 실시하고,상기 이온주입마스크 패턴을 제거한 후 상기 폴리실리콘막을 패터닝하여 상기 화소영역의 상기 반도체기판 상에 전송 게이트 전극, 상기 저항영역의 상기 반도체기판 상에 저항패턴, 상기 NMOS 영역의 상기 반도체기판 상에 NMOS 게이트 전극 및 상기 PMOS 영역의 상기 반도체기판 상에 PMOS 게이트 전극을 형성하는 것을 포함하는 이미지 센서 제조방법.
- 제 22 항에 있어서,상기 이온주입마스크 패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 22 항에 있어서,상기 이온주입마스크 패턴이 상기 PMOS 영역만을 덮은 경우, 상기 전송 게이트 전극, 상기 저항패턴 및 상기 NMOS 게이트 전극은 각각 n+불순물로 도핑된 전송 게이트 전극, n+불순물로 도핑된 저항패턴 및 n+불순물로 도핑된 NMOS 게이트 전극으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 22 항에 있어서,상기 이온주입마스크 패턴이 상기 CMOS 영역을 덮은 경우, 상기 전송 게이트 전극 및 상기 저항패턴은 각각 n+불순물로 도핑된 전송 게이트 전극 및 n+불순물로 도핑된 저항패턴으로 형성되는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 22 항에 있어서,상기 폴리실리콘막을 형성하기 전에,상기 활성영역 상에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징 으로 하는 집적회로 소자의 제조방법.
- 제 22 항에 있어서,상기 게이트 전극들 및 상기 저항패턴을 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극 일측의 상기 활성영역을 노출시키는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 활성영역 내에 깊은 n불순물영역 및 얕은 p불순물영역을 형성하여 포토다이오드를 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 27 항에 있어서,상기 제 1 포토레지스트 패턴을 제거하고,상기 포토다이오드를 갖는 기판 상에 상기 화소영역의 상기 전송 게이트 전극을 사이에 두고 상기 포토다이오드와 이격된 상기 활성영역 상부 및 상기 NMOS 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고,상기 제 2 포토레지스트 패턴을 이온주입마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 NMOS 영역에 n+ 소오스/드레인 영역을 형성함과 아울러 상기 화소영역의 상기 전송 게이트 전극의 일측에 n+불순물영역의 플로팅확산영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 제조방법.
- 제 28 항에 있어서,상기 이온주입마스크 패턴을 제거한 후, 상기 폴리실리콘막 상에 마스크막을 형성하는 것을 더 포함하되, 상기 마스크막은 상기 폴리실리콘막을 패터닝하는 동안 상기 게이트 전극들과 자기정렬되도록 패터닝되고, 상기 패터닝된 마스크막은 상기 제 1 포토레지스트 패턴을 제거한 후 제거되는 것을 특징으로 하는 이미지 센서 제조방법.
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