JP3031664B2 - Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 - Google Patents
Ｔｆｔアレイ基板およびこれを用いた液晶表示装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を画素電極とともに多数配列したアクティブマトリクス
型液晶表示装置に関するものである。
を画素電極とともに多数配列したアクティブマトリクス
型液晶表示装置に関するものである。
【０００２】
【従来の技術】ＴＦＴアレイを用いた液晶表示装置で
は、透明絶縁性基板上に直交するように形成されたゲー
ト電極線とソース電極線の各マトリクスの交点に設けら
れた薄膜トランジスタ（以下ＴＦＴと称する）のスイッ
チング機能により、各画素に画像情報が伝達されるが、
ＴＦＴがオフになり、画像情報が画素部に保持される時
間中に自己放電あるいはＴＦＴのリーク電流が原因で画
像信号が損なわれてしまうという問題が生じる。この問
題を解決するための対策としては、個々の画素に保持容
量を設ける方法がある。保持容量の設置方法としては、
ＩＥＥＥ，Trans.Electron Devices ED-20(1973)pp.9
95〜1001に記載される方法が簡便であり、従来より頻繁
に用いられている。この方法は、保持容量を個々の画素
内で隣接するゲート電極線と画素電極の間に形成するも
のである。ただし、この方法では保持容量の電極とゲー
ト電極線間の接続が個々の画素内で行われているため、
開口率向上の阻害要因となっている。また、ゲート電極
線に対して寄生容量となっているため、ゲート信号遅延
の要因となっていた。
は、透明絶縁性基板上に直交するように形成されたゲー
ト電極線とソース電極線の各マトリクスの交点に設けら
れた薄膜トランジスタ（以下ＴＦＴと称する）のスイッ
チング機能により、各画素に画像情報が伝達されるが、
ＴＦＴがオフになり、画像情報が画素部に保持される時
間中に自己放電あるいはＴＦＴのリーク電流が原因で画
像信号が損なわれてしまうという問題が生じる。この問
題を解決するための対策としては、個々の画素に保持容
量を設ける方法がある。保持容量の設置方法としては、
ＩＥＥＥ，Trans.Electron Devices ED-20(1973)pp.9
95〜1001に記載される方法が簡便であり、従来より頻繁
に用いられている。この方法は、保持容量を個々の画素
内で隣接するゲート電極線と画素電極の間に形成するも
のである。ただし、この方法では保持容量の電極とゲー
ト電極線間の接続が個々の画素内で行われているため、
開口率向上の阻害要因となっている。また、ゲート電極
線に対して寄生容量となっているため、ゲート信号遅延
の要因となっていた。
【０００３】そこで、最近では上記の方法に代わり、各
画素共通の保持容量電極線を設ける方法が採用されるよ
うになった。図７は、特開平５−１０７５５９号公報に
示される従来の薄膜トランジスタアレイの画素部の等価
回路図である。図において、１はゲート電極線、２はソ
ース電極線、３はＴＦＴ、４は対向電極、５は液晶容
量、６は保持容量、７は画素電極、８は共通配線である
保持容量電極線をそれぞれ示す。表示部は、ｍ本のゲー
ト電極線１とｎ本のソース電極線２が直交して配置さ
れ、ｍ×ｎ個の表示画素に分割されている。本例では、
保持容量の電極として走査線方向に一本の共通の保持容
量電極線８をゲート電極線１と平行に配置する共通配線
方式を採用しており、ゲート電極線１と保持容量電極線
８との接続を表示面外部で行っているので画素の開口率
を下げることなく、ゲート電極線１に対して寄生容量と
なりにくい。
画素共通の保持容量電極線を設ける方法が採用されるよ
うになった。図７は、特開平５−１０７５５９号公報に
示される従来の薄膜トランジスタアレイの画素部の等価
回路図である。図において、１はゲート電極線、２はソ
ース電極線、３はＴＦＴ、４は対向電極、５は液晶容
量、６は保持容量、７は画素電極、８は共通配線である
保持容量電極線をそれぞれ示す。表示部は、ｍ本のゲー
ト電極線１とｎ本のソース電極線２が直交して配置さ
れ、ｍ×ｎ個の表示画素に分割されている。本例では、
保持容量の電極として走査線方向に一本の共通の保持容
量電極線８をゲート電極線１と平行に配置する共通配線
方式を採用しており、ゲート電極線１と保持容量電極線
８との接続を表示面外部で行っているので画素の開口率
を下げることなく、ゲート電極線１に対して寄生容量と
なりにくい。
【０００４】
【発明が解決しようとする課題】以上のように構成され
た共通配線方式による保持容量電極を採用したＴＦＴア
レイにおいては、以下に示すような問題点がある。図８
は、従来の共通配線方式によるＴＦＴアレイの画素部の
平面図である。図において、２３はゲート電極、２８は
ソース・ドレイン電極、３０は異物等による層間ショー
ト部、３１は断線部をそれぞれ示す。図に示すように、
従来の共通配線方式では、異物、膜欠損等のプロセス要
因で例えばｋ本目の保持容量電極線８が断線した場合、
および他の導電膜層と短絡した場合、ｋ本目の保持容量
電極線８により容量付加されるべき画素全てにおいて画
素信号の品質が損なわれてしまうという問題点があり、
歩留まり低下の大きな要因となっていた。
た共通配線方式による保持容量電極を採用したＴＦＴア
レイにおいては、以下に示すような問題点がある。図８
は、従来の共通配線方式によるＴＦＴアレイの画素部の
平面図である。図において、２３はゲート電極、２８は
ソース・ドレイン電極、３０は異物等による層間ショー
ト部、３１は断線部をそれぞれ示す。図に示すように、
従来の共通配線方式では、異物、膜欠損等のプロセス要
因で例えばｋ本目の保持容量電極線８が断線した場合、
および他の導電膜層と短絡した場合、ｋ本目の保持容量
電極線８により容量付加されるべき画素全てにおいて画
素信号の品質が損なわれてしまうという問題点があり、
歩留まり低下の大きな要因となっていた。
【０００５】本発明は以上のような問題点を解消するた
めになされたもので、異物、膜欠損等のプロセス要因に
よる層間短絡および断線等によって歩留まりの低下を生
じにくい共通配線方式の保持容量電極を備えた高開口率
のＴＦＴアレイおよびこれを用いた液晶表示装置を提供
することを目的とする。
めになされたもので、異物、膜欠損等のプロセス要因に
よる層間短絡および断線等によって歩留まりの低下を生
じにくい共通配線方式の保持容量電極を備えた高開口率
のＴＦＴアレイおよびこれを用いた液晶表示装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板は、透明絶縁性基板上に複数本形成された走
査用信号線と、走査用信号線と交差する複数本のデータ
用信号線と、走査用信号線とデータ用信号線の各交点に
設けられた薄膜トランジスタと、薄膜トランジスタに接
続された透明導電膜よりなる画素電極と、走査用信号線
と平行に配置され、少なくとも画素電極の一部との間に
保持容量絶縁膜を挟んで保持容量を形成する走査線方向
の一連の画素に共通の保持容量電極線と、この保持容量
電極線と平行に配置され、各画素毎に近接の保持容量電
極線との接続部を有し、走査用信号線の上部または下部
に絶縁膜を挟んで形成された保持容量電極冗長線を備え
たものである。また、保持容量電極線と平行に配置さ
れ、各画素毎に近接の上記保持容量電極線との接続部を
有するとともに、上記保持容量電極線との間に前記走査
用信号線を挟んだ位置に配置された保持容量電極冗長線
を備えたものである。
アレイ基板は、透明絶縁性基板上に複数本形成された走
査用信号線と、走査用信号線と交差する複数本のデータ
用信号線と、走査用信号線とデータ用信号線の各交点に
設けられた薄膜トランジスタと、薄膜トランジスタに接
続された透明導電膜よりなる画素電極と、走査用信号線
と平行に配置され、少なくとも画素電極の一部との間に
保持容量絶縁膜を挟んで保持容量を形成する走査線方向
の一連の画素に共通の保持容量電極線と、この保持容量
電極線と平行に配置され、各画素毎に近接の保持容量電
極線との接続部を有し、走査用信号線の上部または下部
に絶縁膜を挟んで形成された保持容量電極冗長線を備え
たものである。また、保持容量電極線と平行に配置さ
れ、各画素毎に近接の上記保持容量電極線との接続部を
有するとともに、上記保持容量電極線との間に前記走査
用信号線を挟んだ位置に配置された保持容量電極冗長線
を備えたものである。
【０００７】また、透明絶縁性基板上に複数本形成され
た走査用信号線と、走査用信号線と交差する複数本のデ
ータ用信号線と、走査用信号線とデータ用信号線の各交
点に設けられた薄膜トランジスタと、薄膜トランジスタ
に接続された透明導電膜よりなる画素電極と、走査用信
号線と平行に配置され、少なくとも画素電極の一部との
間に保持容量絶縁膜を挟んで保持容量を形成する走査線
方向の一連の画素に共通の保持容量電極線と、この保持
容量電極線より各画素毎に伸びた突起部で構成されると
共に、走査用信号線と絶縁膜を介して電気的に接続しな
いように重なって配置され、必要に応じて走査用信号線
と短絡させ得るようにした保持容量電極冗長部を備えた
ものである。
た走査用信号線と、走査用信号線と交差する複数本のデ
ータ用信号線と、走査用信号線とデータ用信号線の各交
点に設けられた薄膜トランジスタと、薄膜トランジスタ
に接続された透明導電膜よりなる画素電極と、走査用信
号線と平行に配置され、少なくとも画素電極の一部との
間に保持容量絶縁膜を挟んで保持容量を形成する走査線
方向の一連の画素に共通の保持容量電極線と、この保持
容量電極線より各画素毎に伸びた突起部で構成されると
共に、走査用信号線と絶縁膜を介して電気的に接続しな
いように重なって配置され、必要に応じて走査用信号線
と短絡させ得るようにした保持容量電極冗長部を備えた
ものである。
【０００８】また、透明絶縁性基板上に複数本形成され
た走査用信号線と、走査用信号線と交差する複数本のデ
ータ用信号線と、走査用信号線とデータ用信号線の各交
点に設けられた薄膜トランジスタと、薄膜トランジスタ
に接続された透明導電膜よりなる画素電極と、走査用信
号線と平行に配置され、少なくとも画素電極の一部との
間に保持容量絶縁膜を挟んで保持容量を形成する走査線
方向の一連の画素に共通の保持容量電極線と、走査用信
号線より各画素毎に伸びた突起部で構成されると共に、
保持容量電極線と絶縁膜を介して電気的に接続しないよ
うに重なって配置され、必要に応じて上記保持容量電極
線と短絡させうるようにした走査用信号線冗長部を備え
たものである。さらに、この発明に係る液晶表示装置
は、上記いずれかのＴＦＴアレイ基板と、透明電極およ
びカラーフィルタ等を有する対向電極基板との間に液晶
が配置されているものである。
た走査用信号線と、走査用信号線と交差する複数本のデ
ータ用信号線と、走査用信号線とデータ用信号線の各交
点に設けられた薄膜トランジスタと、薄膜トランジスタ
に接続された透明導電膜よりなる画素電極と、走査用信
号線と平行に配置され、少なくとも画素電極の一部との
間に保持容量絶縁膜を挟んで保持容量を形成する走査線
方向の一連の画素に共通の保持容量電極線と、走査用信
号線より各画素毎に伸びた突起部で構成されると共に、
保持容量電極線と絶縁膜を介して電気的に接続しないよ
うに重なって配置され、必要に応じて上記保持容量電極
線と短絡させうるようにした走査用信号線冗長部を備え
たものである。さらに、この発明に係る液晶表示装置
は、上記いずれかのＴＦＴアレイ基板と、透明電極およ
びカラーフィルタ等を有する対向電極基板との間に液晶
が配置されているものである。
【０００９】
【発明の実施の形態】 実施の形態１．図１は、本発明の実施の形態１である液
晶表示装置のＴＦＴアレイの等価回路図、図２は本実施
の形態によるＴＦＴアレイの画素部の構造を示す断面
図、図３は本実施の形態によるＴＦＴアレイ画素部の平
面図である。図において、１は走査用信号線であるゲー
ト電極線、２はデータ用信号線であるソース電極線、３
はＴＦＴ、４は対向電極、５は液晶容量、６は保持容
量、７は画素電極、８は走査線方向の各画素に共通の保
持容量電極線、９は保持容量電極冗長線、２１は透明絶
縁性基板、２２は保持容量絶縁膜、２３はゲート電極、
２４は層間絶縁膜、２５はｉ−アモルファスシリコン
層、２６は絶縁膜層、２７はｎ−アモルファスシリコン
層、２８はソース・ドレイン電極、２９は保護膜をそれ
ぞれ示す。保持容量電極線８は、ゲート電極線１と近接
して平行に設けられており、少なくとも画素電極７の一
部との間に保持容量絶縁膜２２を挟んで保持容量を形成
し、表示部の外側の周辺部で近接のゲート電極線１と接
続されている。また、本実施の形態では、保持容量電極
冗長線９の設置による開口率の低下が生じないように、
保持容量電極冗長線９をゲート電極線１およびゲート電
極２３の真下に絶縁膜を挟んで形成している。
晶表示装置のＴＦＴアレイの等価回路図、図２は本実施
の形態によるＴＦＴアレイの画素部の構造を示す断面
図、図３は本実施の形態によるＴＦＴアレイ画素部の平
面図である。図において、１は走査用信号線であるゲー
ト電極線、２はデータ用信号線であるソース電極線、３
はＴＦＴ、４は対向電極、５は液晶容量、６は保持容
量、７は画素電極、８は走査線方向の各画素に共通の保
持容量電極線、９は保持容量電極冗長線、２１は透明絶
縁性基板、２２は保持容量絶縁膜、２３はゲート電極、
２４は層間絶縁膜、２５はｉ−アモルファスシリコン
層、２６は絶縁膜層、２７はｎ−アモルファスシリコン
層、２８はソース・ドレイン電極、２９は保護膜をそれ
ぞれ示す。保持容量電極線８は、ゲート電極線１と近接
して平行に設けられており、少なくとも画素電極７の一
部との間に保持容量絶縁膜２２を挟んで保持容量を形成
し、表示部の外側の周辺部で近接のゲート電極線１と接
続されている。また、本実施の形態では、保持容量電極
冗長線９の設置による開口率の低下が生じないように、
保持容量電極冗長線９をゲート電極線１およびゲート電
極２３の真下に絶縁膜を挟んで形成している。
【００１０】本実施の形態におけるＴＦＴアレイの構造
および製造方法を図２について説明する。まず、透明絶
縁性基板２１上に保持容量電極線８および保持容量電極
冗長線９を堆積しパターニングを行う。保持容量電極線
８および保持容量電極冗長線９は、各画素毎に接続箇所
が設けられている。また、この時、保持容量電極冗長線
９は、後に形成するゲート電極線１の真下にくるように
配置する。この上に、保持容量絶縁膜２２、ゲート電極
線１およびゲート電極２３、画素電極７、層間絶縁膜２
４を順に堆積し、パターニングする。次に、ｉ−アモル
ファスシリコン層２５、絶縁膜層２６、ｎ−アモルファ
スシリコン層２７を堆積し、パターニングしてチャネル
領域を形成した後、ソース・ドレイン電極２８を形成
し、保護膜２９を堆積しパターニングする。
および製造方法を図２について説明する。まず、透明絶
縁性基板２１上に保持容量電極線８および保持容量電極
冗長線９を堆積しパターニングを行う。保持容量電極線
８および保持容量電極冗長線９は、各画素毎に接続箇所
が設けられている。また、この時、保持容量電極冗長線
９は、後に形成するゲート電極線１の真下にくるように
配置する。この上に、保持容量絶縁膜２２、ゲート電極
線１およびゲート電極２３、画素電極７、層間絶縁膜２
４を順に堆積し、パターニングする。次に、ｉ−アモル
ファスシリコン層２５、絶縁膜層２６、ｎ−アモルファ
スシリコン層２７を堆積し、パターニングしてチャネル
領域を形成した後、ソース・ドレイン電極２８を形成
し、保護膜２９を堆積しパターニングする。
【００１１】図３は、本実施の形態による共通配線方式
のＴＦＴアレイの画素部を示す平面図である。図におい
て、３０は異物等により生じた層間ショート部、３１は
プロセストラブル等による保持容量電極線８の断線部を
示す。本実施の形態によるＴＦＴアレイにおいては、共
通配線である保持容量電極線８に異物等により層間ショ
ートが発生した場合、図中ａ、ｂで示したショート発生
部３０の前後をレーザリペア等の装置を用いて切断し、
その部分を孤立させる。この場合にも、ショート発生部
３０の前後の接続部から、保持容量電極冗長線９を迂回
して、保持容量電極線８は電気的に接続を維持できる。
また、プロセストラブル等により保持容量電極線８が断
線した場合であっても、断線部３１の前後の接続部から
保持容量電極冗長線９を迂回して、保持容量電極線８は
電気的に接続を維持できる。
のＴＦＴアレイの画素部を示す平面図である。図におい
て、３０は異物等により生じた層間ショート部、３１は
プロセストラブル等による保持容量電極線８の断線部を
示す。本実施の形態によるＴＦＴアレイにおいては、共
通配線である保持容量電極線８に異物等により層間ショ
ートが発生した場合、図中ａ、ｂで示したショート発生
部３０の前後をレーザリペア等の装置を用いて切断し、
その部分を孤立させる。この場合にも、ショート発生部
３０の前後の接続部から、保持容量電極冗長線９を迂回
して、保持容量電極線８は電気的に接続を維持できる。
また、プロセストラブル等により保持容量電極線８が断
線した場合であっても、断線部３１の前後の接続部から
保持容量電極冗長線９を迂回して、保持容量電極線８は
電気的に接続を維持できる。
【００１２】本実施の形態によれば、プロセストラブル
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長線９を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、高開口率の期待できる共通配線方式の保持容量電
極を備えたＴＦＴアレイ基板およびこれを用いた液晶表
示装置を得ることが可能である。
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長線９を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、高開口率の期待できる共通配線方式の保持容量電
極を備えたＴＦＴアレイ基板およびこれを用いた液晶表
示装置を得ることが可能である。
【００１３】実施の形態２．図４は本発明の実施の形態
２であるＴＦＴアレイの画素部の平面図である。前述の
実施の形態１では、保持容量電極冗長線９をゲート電極
線１の真下に形成し、開口率の低下を抑制したが、本実
施の形態では、保持容量電極冗長線９をゲート電極線１
の真下を避け、ゲート電極線１を挟んで隣接する保持容
量電極線８と反対側になるように配置し、実施の形態１
で示した構造よりも寄生容量の減少を図るものである。
なお、図中同一または相当部分には同一符号を付し、説
明を省略する。
２であるＴＦＴアレイの画素部の平面図である。前述の
実施の形態１では、保持容量電極冗長線９をゲート電極
線１の真下に形成し、開口率の低下を抑制したが、本実
施の形態では、保持容量電極冗長線９をゲート電極線１
の真下を避け、ゲート電極線１を挟んで隣接する保持容
量電極線８と反対側になるように配置し、実施の形態１
で示した構造よりも寄生容量の減少を図るものである。
なお、図中同一または相当部分には同一符号を付し、説
明を省略する。
【００１４】本実施の形態におけるＴＦＴアレイの構造
および製造方法を以下に説明する。まず、透明絶縁性基
板２１上に保持容量電極線８および保持容量電極冗長線
９を堆積し、パターニングを行う。保持容量電極線８お
よび保持容量電極冗長線９は、各画素毎に接続箇所が設
けられている。この時、本実施の形態では、保持容量電
極冗長線９は、ゲート電極線１を挟んで隣接する保持容
量電極線８と反対側になるように配置する（図４）。以
下は、実施の形態１と同様に、図２に示すような保持容
量絶縁膜２２、ゲート電極線１およびゲート電極２３、
画素電極７、層間絶縁膜２４を順に堆積し、パターニン
グする。さらに、ｉ−アモルファスシリコン層２５、絶
縁膜層２６、ｎ−アモルファスシリコン層２７を堆積
し、パターニングしてチャネル領域を形成した後、ソー
ス・ドレイン電極２８を形成し、保護膜２９を堆積しパ
ターニングする。
および製造方法を以下に説明する。まず、透明絶縁性基
板２１上に保持容量電極線８および保持容量電極冗長線
９を堆積し、パターニングを行う。保持容量電極線８お
よび保持容量電極冗長線９は、各画素毎に接続箇所が設
けられている。この時、本実施の形態では、保持容量電
極冗長線９は、ゲート電極線１を挟んで隣接する保持容
量電極線８と反対側になるように配置する（図４）。以
下は、実施の形態１と同様に、図２に示すような保持容
量絶縁膜２２、ゲート電極線１およびゲート電極２３、
画素電極７、層間絶縁膜２４を順に堆積し、パターニン
グする。さらに、ｉ−アモルファスシリコン層２５、絶
縁膜層２６、ｎ−アモルファスシリコン層２７を堆積
し、パターニングしてチャネル領域を形成した後、ソー
ス・ドレイン電極２８を形成し、保護膜２９を堆積しパ
ターニングする。
【００１５】本実施の形態によるＴＦＴアレイにおいて
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分を孤立させる。この場合にも、ショート
発生部３０の前後の接続部から、保持容量電極冗長線９
を迂回して、保持容量電極線８は電気的に接続を維持で
きる。また、プロセストラブル等により保持容量電極線
８が断線した場合であっても、断線部３１の前後の接続
部から、保持容量電極冗長線９を迂回して保持容量電極
線８は電気的に接続を維持できる。
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分を孤立させる。この場合にも、ショート
発生部３０の前後の接続部から、保持容量電極冗長線９
を迂回して、保持容量電極線８は電気的に接続を維持で
きる。また、プロセストラブル等により保持容量電極線
８が断線した場合であっても、断線部３１の前後の接続
部から、保持容量電極冗長線９を迂回して保持容量電極
線８は電気的に接続を維持できる。
【００１６】本実施の形態によれば、プロセストラブル
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長線９を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、さらに保持容量電極冗長線９をゲート電極線１の
真下を避けて形成したので、寄生容量の負担が少ない共
通配線方式の保持容量電極を備えたＴＦＴアレイ基板お
よび液晶表示装置を得ることが可能である。
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長線９を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、さらに保持容量電極冗長線９をゲート電極線１の
真下を避けて形成したので、寄生容量の負担が少ない共
通配線方式の保持容量電極を備えたＴＦＴアレイ基板お
よび液晶表示装置を得ることが可能である。
【００１７】実施の形態３．図５は本発明の実施の形態
３であるＴＦＴアレイの画素部の平面図である。図にお
いて、１０は保持容量電極冗長部を示す。本実施の形態
では、画素毎に保持容量電極線８より垂直に伸びた突起
部より構成される保持容量電極冗長部１０をゲート電極
線１と一部が重なるように形成し、この重なりの部分を
レーザリペア等の手段で短絡させることにより、ゲート
電極線１と保持容量電極線８が接続できるようにしたも
のである。なお、保持容量電極冗長部１０は保持容量電
極線８より必ずしも垂直に伸びた突起部である必要はな
く、保持容量電極線８に対して傾斜して伸びた突起部で
あってもよい。また、図中同一または相当部分には同一
符号を付し、説明を省略する。
３であるＴＦＴアレイの画素部の平面図である。図にお
いて、１０は保持容量電極冗長部を示す。本実施の形態
では、画素毎に保持容量電極線８より垂直に伸びた突起
部より構成される保持容量電極冗長部１０をゲート電極
線１と一部が重なるように形成し、この重なりの部分を
レーザリペア等の手段で短絡させることにより、ゲート
電極線１と保持容量電極線８が接続できるようにしたも
のである。なお、保持容量電極冗長部１０は保持容量電
極線８より必ずしも垂直に伸びた突起部である必要はな
く、保持容量電極線８に対して傾斜して伸びた突起部で
あってもよい。また、図中同一または相当部分には同一
符号を付し、説明を省略する。
【００１８】本実施の形態におけるＴＦＴアレイの構造
および製造方法を以下に説明する。まず、透明絶縁性基
板２１上に保持容量電極線８および保持容量電極冗長部
１０を堆積し、パターニングを行う。この時、保持容量
電極冗長部１０は、画素毎に保持容量電極線８と交差し
て形成され、レーザリペア等の手段を用いてゲート電極
線１と短絡させた場合、ゲート電極線１と電気的に接続
可能な程度に一部が重なるように配置する（図５）。以
下は、実施の形態１と同様に、図２に示すような保持容
量絶縁膜２２、ゲート電極線１およびゲート電極２３、
画素電極７、層間絶縁膜２４を順に堆積し、パターニン
グする。さらに、ｉ−アモルファスシリコン層２５、絶
縁膜層２６、ｎ−アモルファスシリコン層２７を堆積
し、パターニングしてチャネル領域を形成した後、ソー
ス・ドレイン電極２８を形成し、保護膜２９を堆積しパ
ターニングする。
および製造方法を以下に説明する。まず、透明絶縁性基
板２１上に保持容量電極線８および保持容量電極冗長部
１０を堆積し、パターニングを行う。この時、保持容量
電極冗長部１０は、画素毎に保持容量電極線８と交差し
て形成され、レーザリペア等の手段を用いてゲート電極
線１と短絡させた場合、ゲート電極線１と電気的に接続
可能な程度に一部が重なるように配置する（図５）。以
下は、実施の形態１と同様に、図２に示すような保持容
量絶縁膜２２、ゲート電極線１およびゲート電極２３、
画素電極７、層間絶縁膜２４を順に堆積し、パターニン
グする。さらに、ｉ−アモルファスシリコン層２５、絶
縁膜層２６、ｎ−アモルファスシリコン層２７を堆積
し、パターニングしてチャネル領域を形成した後、ソー
ス・ドレイン電極２８を形成し、保護膜２９を堆積しパ
ターニングする。
【００１９】本実施の形態によるＴＦＴアレイにおいて
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分が孤立するようにした後、その前後の保
持容量電極冗長部１０をゲート電極線１と短絡すること
により、ゲート電極線１を迂回して保持容量電極線８は
電気的に接続を維持できる。また、プロセストラブル等
により保持容量電極線８が断線した場合、断線部３１の
前後の保持容量電極冗長部１０をレーザリペア等の手段
を用いてゲート電極線１と短絡することにより、ゲート
電極線１を迂回して保持容量電極線８は電気的に接続を
維持できる。
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分が孤立するようにした後、その前後の保
持容量電極冗長部１０をゲート電極線１と短絡すること
により、ゲート電極線１を迂回して保持容量電極線８は
電気的に接続を維持できる。また、プロセストラブル等
により保持容量電極線８が断線した場合、断線部３１の
前後の保持容量電極冗長部１０をレーザリペア等の手段
を用いてゲート電極線１と短絡することにより、ゲート
電極線１を迂回して保持容量電極線８は電気的に接続を
維持できる。
【００２０】本実施の形態によれば、プロセストラブル
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長部１０とゲート電極線１を接続すること
で、ゲート電極線１を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、さらに冗長部分を短い突起のような形状にするこ
とで冗長線自体のプロセストラブルの発生を抑え、寄生
容量の負担が少ない共通配線方式の保持容量電極を備え
たＴＦＴアレイ基板および液晶表示装置を得ることが可
能である。
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、保
持容量電極冗長部１０とゲート電極線１を接続すること
で、ゲート電極線１を迂回して電気的に接続を維持でき
るため、同一の保持容量電極線８に連なった画素全てが
保持特性不良等の影響を受けることなく、最小単位の欠
陥におさめることができるので、歩留まりの低下を抑制
でき、さらに冗長部分を短い突起のような形状にするこ
とで冗長線自体のプロセストラブルの発生を抑え、寄生
容量の負担が少ない共通配線方式の保持容量電極を備え
たＴＦＴアレイ基板および液晶表示装置を得ることが可
能である。
【００２１】実施の形態４．図６は本発明の実施の形態
４であるＴＦＴアレイの画素部の平面図である。図にお
いて、１１はゲート電極線冗長部を示す。本実施の形態
では、画素毎にゲート電極線１より垂直に伸びた突起部
より構成されるゲート電極線冗長部１１を保持容量電極
線８と一部が重なるように形成し、この重なりの部分を
レーザリペア等の手段で短絡させることにより、保持容
量電極線８とゲート電極線１が接続できるようにしたも
のである。なお、ゲート電極線冗長部１１はゲート電極
線１より必ずしも垂直に伸びた突起部である必要はな
く、ゲート電極線１に対して傾斜して伸びた突起部であ
ってもよい。また、図中同一または相当部分には同一符
号を付し、説明を省略する。
４であるＴＦＴアレイの画素部の平面図である。図にお
いて、１１はゲート電極線冗長部を示す。本実施の形態
では、画素毎にゲート電極線１より垂直に伸びた突起部
より構成されるゲート電極線冗長部１１を保持容量電極
線８と一部が重なるように形成し、この重なりの部分を
レーザリペア等の手段で短絡させることにより、保持容
量電極線８とゲート電極線１が接続できるようにしたも
のである。なお、ゲート電極線冗長部１１はゲート電極
線１より必ずしも垂直に伸びた突起部である必要はな
く、ゲート電極線１に対して傾斜して伸びた突起部であ
ってもよい。また、図中同一または相当部分には同一符
号を付し、説明を省略する。
【００２２】本実施の形態によるＴＦＴアレイの構造お
よび製造方法を以下に説明する。まず、透明絶縁性基板
２１上に保持容量電極線８を堆積し、パターニングを行
う。この上に、保持容量絶縁膜２２、ゲート電極線１、
ゲート電極２３およびゲート電極線冗長部１１を形成す
る。この時、ゲート電極線冗長部１１は、画素毎にゲー
ト電極線１と交差して形成され、レーザリペア等の手段
を用いて保持容量電極線８と短絡させた場合、保持容量
電極線８と電気的に接続可能な程度に一部が重なるよう
に形成する（図６）。以下は、実施の形態１と同様に、
図２に示すような画素電極７、層間絶縁膜２４を順に堆
積し、パターニングする。さらに、ｉ−アモルファスシ
リコン層２５、絶縁膜層２６、ｎ−アモルファスシリコ
ン層２７を堆積し、パターニングしてチャネル領域を形
成した後、ソース・ドレイン電極２８を形成し、保護膜
２９を堆積しパターニングする。
よび製造方法を以下に説明する。まず、透明絶縁性基板
２１上に保持容量電極線８を堆積し、パターニングを行
う。この上に、保持容量絶縁膜２２、ゲート電極線１、
ゲート電極２３およびゲート電極線冗長部１１を形成す
る。この時、ゲート電極線冗長部１１は、画素毎にゲー
ト電極線１と交差して形成され、レーザリペア等の手段
を用いて保持容量電極線８と短絡させた場合、保持容量
電極線８と電気的に接続可能な程度に一部が重なるよう
に形成する（図６）。以下は、実施の形態１と同様に、
図２に示すような画素電極７、層間絶縁膜２４を順に堆
積し、パターニングする。さらに、ｉ−アモルファスシ
リコン層２５、絶縁膜層２６、ｎ−アモルファスシリコ
ン層２７を堆積し、パターニングしてチャネル領域を形
成した後、ソース・ドレイン電極２８を形成し、保護膜
２９を堆積しパターニングする。
【００２３】本実施の形態によるＴＦＴアレイにおいて
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分が孤立するようにした後、その前後のゲ
ート電極線冗長部１１を保持容量電極線８と短絡するこ
とにより、ゲート電極線１を迂回して保持容量電極線８
は電気的に接続を維持できる。また、プロセストラブル
等により保持容量電極線８が断線した場合、断線部３１
の前後のゲート電極線冗長部１１をレーザリペア等の手
段を用いて保持容量電極線８と短絡することにより、ゲ
ート電極線１を迂回して保持容量電極線８は電気的に接
続を維持できる。
は、共通配線である保持容量電極線８に異物等により層
間ショートが発生した場合、図中ａ、ｂで示したショー
ト発生部３０の前後をレーザリペア等の装置を用いて切
断し、その部分が孤立するようにした後、その前後のゲ
ート電極線冗長部１１を保持容量電極線８と短絡するこ
とにより、ゲート電極線１を迂回して保持容量電極線８
は電気的に接続を維持できる。また、プロセストラブル
等により保持容量電極線８が断線した場合、断線部３１
の前後のゲート電極線冗長部１１をレーザリペア等の手
段を用いて保持容量電極線８と短絡することにより、ゲ
ート電極線１を迂回して保持容量電極線８は電気的に接
続を維持できる。
【００２４】本実施の形態によれば、プロセストラブル
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、ゲ
ート電極線冗長部１１と保持容量電極線８を接続するこ
とで、ゲート電極線１を迂回して電気的に接続を維持で
きるため、同一の保持容量電極線８に連なった画素全て
が保持特性不良等の影響を受けることなく、最小単位の
欠陥におさめることができるので、歩留まりの低下を抑
制できる。また、冗長部分を短い突起のような形状にす
ることで冗長線自体のプロセストラブルの発生を抑え、
寄生容量の負担が少ない共通配線方式の保持容量電極を
備えたＴＦＴアレイ基板および液晶表示装置を得ること
が可能である。さらに、ゲート電極線冗長部１１は、ゲ
ート電極線１のプロセストラブルに対する冗長としても
使用することができる。
等により、一連の画素の共通配線である保持容量電極線
８の断線または層間ショート等が発生した場合でも、ゲ
ート電極線冗長部１１と保持容量電極線８を接続するこ
とで、ゲート電極線１を迂回して電気的に接続を維持で
きるため、同一の保持容量電極線８に連なった画素全て
が保持特性不良等の影響を受けることなく、最小単位の
欠陥におさめることができるので、歩留まりの低下を抑
制できる。また、冗長部分を短い突起のような形状にす
ることで冗長線自体のプロセストラブルの発生を抑え、
寄生容量の負担が少ない共通配線方式の保持容量電極を
備えたＴＦＴアレイ基板および液晶表示装置を得ること
が可能である。さらに、ゲート電極線冗長部１１は、ゲ
ート電極線１のプロセストラブルに対する冗長としても
使用することができる。
【００２５】なお、上記実施の形態１〜４ではいずれも
保持容量電極線８、保持容量電極冗長線９および保持容
量電極冗長部１０等をゲート電極線１よりも下層に形成
したが、適用デバイス構造によりゲート電極線１より上
層に形成してもよく、同様の効果が得られる。
保持容量電極線８、保持容量電極冗長線９および保持容
量電極冗長部１０等をゲート電極線１よりも下層に形成
したが、適用デバイス構造によりゲート電極線１より上
層に形成してもよく、同様の効果が得られる。
【図１】 この発明の実施の形態１であるＴＦＴアレイ
の等価回路図である。
の等価回路図である。
【図２】 この発明の実施の形態１であるＴＦＴアレイ
画素部の部分断面図である。
画素部の部分断面図である。
【図３】 この発明の実施の形態１であるＴＦＴアレイ
画素部の平面図である。
画素部の平面図である。
【図４】 この発明の実施の形態２であるＴＦＴアレイ
画素部の平面図である。
画素部の平面図である。
【図５】 この発明の実施の形態３であるＴＦＴアレイ
画素部の平面図である。
画素部の平面図である。
【図６】 この発明の実施の形態４であるＴＦＴアレイ
画素部の平面図である。
画素部の平面図である。
【図７】 従来の共通配線方式のＴＦＴアレイの等価回
路図である。
路図である。
【図８】 従来の共通配線方式のＴＦＴアレイ画素部の
平面図である。
平面図である。
１ ゲート電極線、２ ソース電極線、３ 薄膜トラン
ジスタ（ＴＦＴ）、４ 対向電極、５ 液晶容量、６
保持容量、７ 画素電極、８ 保持容量電極線、９ 保
持容量電極冗長線、１０ 保持容量電極冗長部、１１
ゲート電極線冗長部、２１ 透明絶縁性基板、２２ 保
持容量絶縁膜、２３ ゲート電極、２４ 層間絶縁膜、
２５ ｉ−アモルファスシリコン層、２６ 絶縁膜層、
２７ ｎ−アモルファスシリコン層、２８ ソース・ド
レイン電極、２９ 保護膜、３０ 異物等による層間シ
ョート部、３１ 断線部。
ジスタ（ＴＦＴ）、４ 対向電極、５ 液晶容量、６
保持容量、７ 画素電極、８ 保持容量電極線、９ 保
持容量電極冗長線、１０ 保持容量電極冗長部、１１
ゲート電極線冗長部、２１ 透明絶縁性基板、２２ 保
持容量絶縁膜、２３ ゲート電極、２４ 層間絶縁膜、
２５ ｉ−アモルファスシリコン層、２６ 絶縁膜層、
２７ ｎ−アモルファスシリコン層、２８ ソース・ド
レイン電極、２９ 保護膜、３０ 異物等による層間シ
ョート部、３１ 断線部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−141325（ＪＰ，Ａ) 特開 平２−310536（ＪＰ，Ａ) 特開 平５−289106（ＪＰ，Ａ) 特開 平５−107559（ＪＰ，Ａ) 特開 平３−59542（ＪＰ，Ａ) 特開 平３−77922（ＪＰ，Ａ) 特開 平４−265945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136
Claims (5)
- 【請求項１】 透明絶縁性基板上に複数本形成された走
査用信号線、 上記走査用信号線と交差する複数本のデータ用信号線、 上記走査用信号線とデータ用信号線の各交点に設けられ
た薄膜トランジスタ、 上記薄膜トランジスタに接続された透明導電膜よりなる
画素電極、 上記走査用信号線と平行に配置され、少なくとも上記画
素電極の一部との間に保持容量絶縁膜を挟んで保持容量
を形成する走査線方向の一連の画素に共通の保持容量電
極線、 この保持容量電極線と平行に配置され、各画素毎に近接
の上記保持容量電極線との接続部を有し、走査用信号線
の上部または下部に絶縁膜を挟んで形成された保持容量
電極冗長線を備えたことを特徴とするＴＦＴアレイ基
板。 - 【請求項２】 透明絶縁性基板上に複数本形成された走
査用信号線、 上記走査用信号線と交差する複数本のデータ用信号線、 上記走査用信号線とデータ用信号線の各交点に設けられ
た薄膜トランジスタ、 上記薄膜トランジスタに接続された透明導電膜よりなる
画素電極、 上記走査用信号線と平行に配置され、少なくとも上記画
素電極の一部との間に保持容量絶縁膜を挟んで保持容量
を形成する走査線方向の一連の画素に共通の保持容量電
極線、 この保持容量電極線と平行に配置され、各画素毎に近接
の上記保持容量電極線との接続部を有するとともに、上
記保持容量電極線との間に前記走査用信号線を挟んだ位
置に配置された保持容量電極冗長線を備えたことを特徴
とするＴＦＴアレイ基板。 - 【請求項３】 透明絶縁性基板上に複数本形成された走
査用信号線、 上記走査用信号線と交差する複数本のデータ用信号線、 上記走査用信号線とデータ用信号線の各交点に設けられ
た薄膜トランジスタ、 上記薄膜トランジスタに接続された透明導電膜よりなる
画素電極、 上記走査用信号線と平行に配置され、少なくとも上記画
素電極の一部との間に保持容量絶縁膜を挟んで保持容量
を形成する走査線方向の一連の画素に共通の保持容量電
極線、 この保持容量電極線より各画素毎に伸びた突起部で構成
されると共に、上記走査用信号線と絶縁膜を介して電気
的に接続しないように重なって配置され、必要に応じて
上記走査用信号線と短絡させ得るようにした保持容量電
極冗長部を備えたことを特徴とするＴＦＴアレイ基板。 - 【請求項４】 透明絶縁性基板上に複数本形成された走
査用信号線、 上記走査用信号線と交差する複数本のデータ用信号線、 上記走査用信号線とデータ用信号線の各交点に設けられ
た薄膜トランジスタ、 上記薄膜トランジスタに接続された透明導電膜よりなる
画素電極、 上記走査用信号線と平行に配置され、少なくとも上記画
素電極の一部との間に保持容量絶縁膜を挟んで保持容量
を形成する走査線方向の一連の画素に共通の保持容量電
極線、 上記走査用信号線より各画素毎に伸びた突起部で構成さ
れると共に、上記保持容量電極線と絶縁膜を介して電気
的に接続しないように重なって配置され、必要に応じて
上記保持容量電極線と短絡させうるようにした走査用信
号線冗長部を備えたことを特徴とするＴＦＴアレイ基
板。 - 【請求項５】 請求項１〜請求項４のいずれか一項に記
載のＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板との間に液晶が配置されてい
ることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088496A JP3031664B2 (ja) | 1996-02-19 | 1996-02-19 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088496A JP3031664B2 (ja) | 1996-02-19 | 1996-02-19 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09222615A JPH09222615A (ja) | 1997-08-26 |
| JP3031664B2 true JP3031664B2 (ja) | 2000-04-10 |
Family
ID=12316169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088496A Expired - Fee Related JP3031664B2 (ja) | 1996-02-19 | 1996-02-19 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3031664B2 (ja) |
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|---|---|---|---|---|
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| KR100430773B1 (ko) * | 1998-07-14 | 2004-05-10 | 가부시끼가이샤 도시바 | 액티브 매트릭스형 액정표시장치 |
| JP4401488B2 (ja) * | 1998-09-01 | 2010-01-20 | キヤノン株式会社 | 光電変換装置 |
| JP2002303881A (ja) * | 2001-04-04 | 2002-10-18 | Toshiba Corp | 電極基板、表示パネル及びそのリペア方法 |
| KR100763171B1 (ko) * | 2001-11-07 | 2007-10-08 | 엘지.필립스 엘시디 주식회사 | 액티브 매트릭스 유기전계발광소자 및 그 제조방법 |
| JP4088619B2 (ja) | 2004-01-28 | 2008-05-21 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| WO2006054386A1 (ja) | 2004-11-17 | 2006-05-26 | Sharp Kabushiki Kaisha | アクティブマトリクス基板及び表示装置 |
| JP4484881B2 (ja) | 2004-12-16 | 2010-06-16 | シャープ株式会社 | アクティブマトリクス基板、表示装置、液晶表示装置およびテレビジョン装置 |
| JP2008152156A (ja) * | 2006-12-20 | 2008-07-03 | Sony Corp | 表示装置およびその製造方法 |
| KR101522239B1 (ko) * | 2007-06-15 | 2015-05-22 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 액정표시장치의 리페어 방법 |
| TWI331247B (en) | 2007-12-13 | 2010-10-01 | Au Optronics Corp | Pixel sturctur and repairing method thereof |
-
1996
- 1996-02-19 JP JP3088496A patent/JP3031664B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09222615A (ja) | 1997-08-26 |
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