KR100739256B1

KR100739256B1 - 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법

Info

Publication number: KR100739256B1
Application number: KR1020060042971A
Authority: KR
Inventors: 박진수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-12
Filing date: 2006-05-12
Publication date: 2007-07-12
Also published as: JP2007305283A; US7542353B2; CN100501871C; CN101071638A; US20070263457A1

Abstract

본 발명은 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는 기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법에 관한 것으로, 본 발명에 따른 플래시 메모리 장치는, 복수의 메모리 셀 블록들, X-디코더, 및 복수의 블록 선택부들을 포함한다. X-디코더는 소거 명령에 응답하여, 블록 어드레스 신호들, 페이지 어드레스 신호들, 및 블록 크기 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 복수의 메모리 셀 블록들 중 적어도 하나의 메모리 셀 블록에 포함되는 복수의 페이지들 중 일부 또는 전체가 소거되도록 워드 라인 바이어스 전압들을 출력한다. 소거 동작시 X-디코더가 출력하는 워드 라인 바이어스 전압들에 의해 소거되는 메모리 셀 블록의 크기가 결정된다. 소거 동작시, 복수의 블록 선택부들 중 적어도 하나가 복수의 메모리 셀 블록들 중 적어도 하나를 선택한다. 본 발명에 따른 플래시 메모리 장치 및 그 소거 방법은 물리적인 구조의 변경 없이 소거 전압이 공급되는 글로벌 워드 라인의 수를 변경시켜 메모리 셀 블록의 크기를 선택적으로 변경할 수 있다.

워드 라인 디코더, 블록 디코더, 블록 선택부, 플레인, 메모리 셀 블록

Description

소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는 기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법{Flash memory device with a function for changing selectively size of memory cell block in erase operation and erase operation method of the same}

도 1은 종래의 플래시 메모리 장치의 개략적인 블록 도이다.

도 2는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 블록 도이다.

도 3은 도 2에 도시된 워드 라인 디코더를 상세히 나타내는 도면이다.

도 4는 도 2에 도시된 블록 선택부, 메모리 셀 블록, 및 페이지 버퍼부를 상세히 나타내는 도면이다.

도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 블록 도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100, 200 : 플래시 메모리 장치 101, 201 : 입력 버퍼

102, 202 : 제어 로직 회로 103, 203 : 고전압 발생기

104, 204 : X-디코더 105, 205 : Y-디코더

106, PBU1∼PBUT : 페이지 버퍼부 107, DSU1∼DSUT : 데이터 선택부

108, 206 : 데이터 입출력 회로 110, 210 : 블록 디코더

120, 220 : 워드 라인 디코더 MB1∼MBK : 메모리 셀 블록

BS1∼BSK : 블록 선택부 PL1∼PLT : 플레인(plane)

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치 및 그 소거 동작 방법에 관한 것이다.

일반적으로, 플래시 메모리 장치는 복수의 메모리 셀 블록들을 포함하며, 상기 복수의 메모리 셀 블록들 각각은 복수의 페이지들을 포함한다. 또, 상기 복수의 페이지들 각각은 하나의 워드 라인을 공유하는 복수의 메모리 셀들을 포함한다. 플래시 메모리 장치는 프로그램 동작, 리드(read) 동작, 및 소거 동작을 실행한다. 통상적으로, 플래시 메모리 장치의 프로그램 동작 및 리드 동작은 하나의 페이지 단위로 실행되고, 플래시 메모리 장치의 소거 동작은 하나의 메모리 셀 블록 단위로 실행된다. 따라서, 프로그램 동작 및 리드 동작시에는, 프로그램 또는 리드 될 해당 페이지를 선택하기 위해, 해당 페이지에 대응하는 어드레스 신호들이 플래시 메모리 장치에 입력된다. 그러나 소거 동작은 메모리 셀 블록 단위로 실행되므로, 소거 동작시 해당 메모리 셀 블록에 대응하는 어드레스 신호들이 플래시 메모리 장치에 입력된다. 도 1을 참고하여, 종래의 플래시 메모리 장치(10)의 소거 동작 과정을 간략히 설명하면 다음과 같다. 먼저, 블록 디코더(11)가 블록 어드레스 신호들(AD1∼ADP)(P는 정수)을 디코딩하여, 복수의 블록 선택 신호들(BKSEL1∼BKSELN) 중 하나(예를 들어, BKSEL1)를 인에이블시키고, 나머지 블록 선택 신호들(BLSEL2∼ BKSELN)을 디세이블시킨다. 상기 블록 선택 신호(BKSEL1)에 응답하여, 워드 라인 드라이버(WLD1)가 글로벌(global) 워드 라인들(GWL1∼GWL32)을 자신과 대응하는 메모리 셀 블록(MCB1)의 로컬(local) 워드 라인들(WL1∼WL32)에 각각 연결한다. 또, 상기 블록 선택 신호들(BLSEL2∼BKSELN)에 응답하여, 워드 라인 드라이버들(WLD2∼WLDN)이 상기 글로벌 워드 라인들(GWL1∼GWL32)로부터 메모리 셀 블록들(MCB2∼MCBN)의 로컬 워드 라인들(WL1∼WL32)을 각각 분리한다. 결과적으로, 소거될 메모리 셀 블록으로서, 상기 메모리 셀 블록(MCB1)이 선택된다. 이 후, 블록 소거 신호(BLK_ERS)에 응답하여, 워드 라인 디코더(12)가 상기 글로벌 워드 라인들(GWL1∼GWL32)에 소거 전압을 각각 공급한다. 그 결과, 상기 소거 전압이 상기 글로벌 워드 라인들(GWL1∼GWL32)을 통하여 상기 메모리 셀 블록(MCB1)의 로컬 워드 라인들(WL1∼WL32)에 각각 전달되어, 상기 메모리 셀 블록(MCB1)의 소거 동작이 실행된다. 상술한 것과 같이, 상기 플래시 메모리 장치(10)의 소거 동작은 하나의 메모리 셀 블록 단위로 실행된다. 여기에서, 하나의 메모리 셀 블록의 크기는 플래시 메모리 장치의 설계 과정에서 결정된 물리적인(physical) 구조에 의해 고정된다. 다시 말하면, 하나의 메모리 셀 블록에 포함되는 페이지의 수는 설계 과정에서 결정된 글로벌 워드 라인의 수에 의해 고정된다. 따라서, 플래시 메모리 장치가 제조된 후, 거기에 포함되는 메모리 셀 블록의 크기를 변경하는 것은 어려운 일이다. 도 1에서는 상기 메모리 셀 블록들(MCB2∼MCBN) 각각이 64개의 페이지들(PA1∼PA64)을 포함하는 경우(즉, 글로벌 워드 라인의 수가 32인 경우)가 일례로서 도시되어 있다. 한편, 플래시 메모리 장치가 적용되는 제품의 동작 특성에 따라, 메모리 셀 블 록의 크기가 변경될 필요가 있다. 예를 들어, 한 번에 대용량의 데이터를 처리하는 응용(application) 프로그램이 실행되는 반도체 장치에 상기 플래시 메모리 장치가 적용될 경우, 상기 플래시 메모리 장치는 증가 된 크기의 메모리 셀 블록을 포함하는 것이 바람직하다. 또, 한 번에 소용량의 데이터를 처리하는 응용 프로그램이 실행되는 반도체 장치에 상기 플래시 메모리 장치가 적용될 경우, 상기 플래시 메모리 장치는 감소된 크기의 메모리 셀 블록을 포함하는 것이 바람직하다. 하지만, 종래의 플래시 메모리 장치에서는 메모리 셀 블록의 크기가 물리적인 구조에 의해 고정되어 있으므로, 메모리 셀 블록의 크기를 변경시키기 위해서는 플래시 메모리 장치가 새롭게 제조되어야 한다. 이 경우, 특정 제품에 적합하게 제조된(즉, 특정 제품에 적합한 크기의 메모리 셀 블록을 포함하도록 제조된) 플래시 메모리 장치가 다른 제품에 적합하지 않을 수 있기 때문에, 그 적용 범위가 극히 제한된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 물리적인 구조의 변경 없이 소거 동작시 블록 크기 변경 신호들에 따라 소거 전압이 공급되는 글로벌 워드 라인의 수를 변경시킴으로써, 메모리 셀 블록의 크기를 선택적으로 변경할 수 있는 플래시 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 물리적인 구조의 변경 없이 소거 동작시 블록 크기 변경 신호들에 따라 소거 전압이 공급되는 글로벌 워드 라인의 수를 변경시킴으로써, 메모리 셀 블록의 크기를 선택적으로 변경할 수 있는 플래시 메모리 장치의 소거 동작 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 장치는, 복수의 메모리 셀 블록들, X-디코더, 및 복수의 블록 선택부들을 포함한다. 복수의 메모리 셀 블록들 각각은 복수의 페이지들을 포함하고, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. X-디코더는 프로그램 명령, 리드 명령, 및 소거 명령 중 하나에 응답하여, 블록 어드레스 신호들, 페이지 어드레스 신호들, 및 블록 크기 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 복수의 블록 선택 신호들과 워드 라인 바이어스 전압들을 발생한다. X-디코더는 워드 라인 바이어스 전압들을 복수의 글로벌 워드 라인들에 각각 출력한다. 복수의 블록 선택부들은 복수의 메모리 셀 블록들 각각에 하나씩 배치된다. 복수의 블록 선택부들은 복수의 블록 선택 신호들에 각각 응답하여, 복수의 글로벌 워드 라인들, 글로벌 드레인 선택 라인, 및 글로벌 소스 선택 라인을 복수의 메모리 셀 블록들에 각각 연결함으로써, 복수의 메모리 셀 블록들을 각각 선택한다. 바람직하게, 플래시 메모리 장치의 소거 동작시, 복수의 블록 선택부들 중 적어도 하나가 복수의 메모리 셀 블록들 중 적어도 하나를 선택한다. X-디코더는 소거 동작시 선택된 적어도 하나의 메모리 셀 블록에 포함되는 복수의 페이지들 중 일부 또는 전체가 소거되도록 워드 라인 바이어스 전압들을 출력한다. 소거 동작시 X-디코더가 출력하는 워드 라인 바이어스 전압들에 의해 소거되는 메모리 셀 블록의 크기가 결정된다.

상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 플래시 메모리 장치는, 복수의 플레인들(planes)과 X-디코더를 포함한다. 복수의 플레인들은 복수의 메모리 셀 블록들과 복수의 블록 선택부들을 포함한다. 복수의 메모리 셀 블록들 각각은 복수의 페이지들을 포함하고, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 복수의 블록 선택부들은 복수의 메모리 셀 블록들 각각에 하나씩 배치된다. 복수의 블록 선택부들은 복수의 그룹들 중 하나의 그룹의 블록 선택 신호들에 각각 응답하여, 복수의 글로벌 워드 라인들, 글로벌 드레인 선택 라인, 및 글로벌 소스 선택 라인을 복수의 메모리 셀 블록들에 각각 연결함으로써, 복수의 메모리 셀 블록들을 각각 선택한다. X-디코더는 프로그램 명령, 리드 명령, 및 소거 명령 중 하나와, 플레인 선택 신호에 응답하여, 블록 어드레스 신호들, 페이지 어드레스 신호들, 및 블록 크기 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 워드 라인 바이어스 전압들과, 복수의 그룹들 중 적어도 하나의 그룹의 블록 선택 신호들을 발생한다. X-디코더는 워드 라인 바이어스 전압들을 복수의 글로벌 워드 라인들에 각각 출력한다. 바람직하게, 플래시 메모리 장치의 소거 동작시, 복수의 블록 선택부들 중 적어도 하나가 복수의 메모리 셀 블록들 중 적어도 하나를 선택한다. X-디코더는 소거 동작시 선택된 적어도 하나의 메모리 셀 블록에 포함되는 복수의 페이지들 중 일부 또는 전체가 소거되도록 워드 라인 바이어스 전압들을 출력한다. 소거 동작시 X-디코더가 출력하는 워드 라인 바이어스 전압들에 의해 소거되는 메모리 셀 블록의 크기가 결정된다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 소거 동작 방법은, 제1 커맨드 신호에 응답하여 소거 명령을 발생하는 단계; 제2 커맨드 신호에 응답하여 블록 크기 변경 신호들을 발생하는 단계; 외부 어드레 스 신호들에 기초하여, 블록 어드레스 신호들, 및 페이지 어드레스 신호들을 발생하는 단계; 및 소거 명령, 블록 크기 변경 신호들, 블록 어드레스 신호들, 및 페이지 어드레스 신호들에 응답하여, 소거 메모리 셀 블록의 크기를 선택적으로 변경시켜 소거하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 블록 도이다. 도 2를 참고하면, 플래시 메모리 장치(100)는 메모리 셀 블록들(MB1∼MBK), 입력 버퍼(101), 제어 로직 회로(102), 고전압 발생기(103), X-디코더(104), 블록 선택부들(BS1∼BSK), Y-디코더(105), 페이지 버퍼부(106), 데이터 선택부(107), 및 데이터 입출력 회로(108)를 포함한다. 상기 메모리 셀 블록들(MB1∼MBK)의 구성 및 구체적인 동작은 서로 유사하다. 상기 메모리 셀 블록들(MB1∼MBK) 각각은 페이지들(PG1∼PG64)을 포함한다. 도 2에서는 상기 메모리 셀 블록들(MB1∼MBK) 각각이 64개의 페이지들을 포함하는 것이 일례로서 도시되었지만, 상기 메모리 셀 블록들(MB1∼MBK) 각각에 포함되는 페이지의 수는 필요에 따라 증가 또는 감소할 수 있다. 상기 입력 버퍼(101)는 커맨드 신호들(CMD1, CMD2) 중 하나, 또는 외부 어드레스 신호들(ADD0∼ADDF)(F는 정수)을 수신하여, 상기 제어 로직 회로(102)에 출력한 다. 상기 제어 로직 회로(102)는 외부 제어 신호들인, 칩 인에이블 신호(CEb), 리드(read) 인에이블 신호(REb), 라이트(write) 인에이블 신호(WEb), 어드레스 래치(latch) 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE)에 응답하여, 상기 커맨드 신호(CMD1 또는 CMD2) 또는 상기 외부 어드레스 신호들(ADD0∼ADDF)을 수신한다. 상기 제어 로직 회로(102)는 상기 커맨드 신호(CMD1)에 응답하여, 프로그램 명령(PGM), 리드 명령(READ), 및 소거 명령(ERS) 중 하나를 발생한다. 또, 상기 제어 로직 회로(102)는 상기 커맨드 신호(CMD2)에 응답하여, 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)을 발생한다. 좀 더 상세하게는, 상기 제어 로직 회로(102)가 상기 커맨드 신호(CMD2)에 응답하여, 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER) 중 하나를 인에이블시킨다. 또한, 상기 제어 로직 회로(102)는 외부 어드레스 신호들(ADD0∼ADDF)에 기초하여, 블록 어드레스 신호들(AX18∼AX27), 페이지 어드레스 신호들(AX13∼AX17), 및 칼럼 어드레스 신호들(AX12, CADD)을 발생한다. 상기 고전압 발생기(103)는 상기 프로그램 명령(PGM), 상기 리드 명령(READ), 및 상기 소거 명령(ERS) 중 하나에 응답하여, 워드 라인 바이어스 전압(VGW), 드레인 바이어스 전압(VGD), 및 소스 바이어스 전압(VGS)을 발생한다. 좀 더 상세하게는, 상기 프로그램 명령(PGM)에 응답하여, 상기 고전압 발생기(103)가 상기 워드 라인 바이어스 전압(VGW)으로서, 프로그램 전압(VPGM)과 프로그램 패스 전압(VPASS)을 발생하고, 프로그램 동작에 대응하는 상기 드레인 바이어스 전압(VGD), 및 상기 소스 바이어스 전압(VGS)을 발생한다. 또, 상기 리드 명령(READ)에 응답하여, 상기 고전압 발생기(103)가 상기 워드 라인 바이어스 전 압(VGW)으로서, 리드 전압(VRD)과 리드 패스 전압(VRP)을 발생하고, 리드 동작에 대응하는 상기 드레인 바이어스 전압(VGD), 및 상기 소스 바이어스 전압(VGS)을 발생한다. 또한, 상기 소거 명령(ERS)에 응답하여, 상기 고전압 발생기(103)가 상기 워드 라인 바이어스 전압(VGW)으로서, 소거 전압(VER)과 소거 금지 전압(VERP)을 발생하고, 소거 동작에 대응하는 상기 드레인 바이어스 전압(VGD), 및 상기 소스 바이어스 전압(VGS)을 발생한다. 바람직하게, 상기 소거 금지 전압(VERP)은 상기 소거 전압(VER)보다 더 크다. 상기 고전압 발생기(103)가 상기 플래시 메모리 장치(100)의 프로그램 동작, 리드 동작, 및 소거 동작 중 어느 하나에 대응하는 상기 워드 라인 바이어스 전압들(VGW1∼VGW32), 상기 드레인 바이어스 전압(VGD), 및 상기 소스 바이어스 전압(VGS)을 발생한다. 상기 고전압 발생기(103)는 상기 워드 라인 바이어스 전압들(VGW1∼VGW32)을 상기 X-디코더(104)에 출력하고, 상기 드레인 바이어스 전압(VGD) 및 상기 소스 바이어스 전압(VGS)을 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 출력한다. 상기 X-디코더(104)는 블록 디코더(110)와 워드 라인 디코더(120)를 포함한다. 상기 블록 디코더(110)는 상기 블록 어드레스 신호들(AX18∼AX27)을 디코딩하고, 그 디코딩 결과에 따라 복수의 블록 선택 신호들(BSL1∼BSLK)(K는 정수)을 발생한다. 좀 더 상세하게는, 상기 블록 디코더(110)가 상기 블록 선택 신호들(BSL1∼BSLK) 중 적어도 하나를 인에이블시킨다. 상기 워드 라인 디코더(120)는 상기 프로그램 명령(PGM), 상기 리드 명령(READ), 및 상기 소거 명령(ERS) 중 하나에 응답하여, 상기 페이지 어드레스 신호들(AX13∼AX17)과 상기 블록 변경 신호들(ER4, ER8, ER16, ER32, BKER)을 디코 딩하고, 그 디코딩 결과에 따라 상기 워드 라인 바이어스 전압들(VGW1∼VGW32)을 글로벌 워드 라인들(GWL1∼GWL32)에 각각 출력한다. 도 2에서는 상기 플래시 메모리 장치(100)가 32개의 상기 글로벌 워드 라인들(GWL1∼GWL32)을 포함하는 것이 일례로서 도시되었지만, 상기 플래시 메모리 장치(100)에 포함되는 글로벌 워드 라인의 수는 필요에 따라 증가 또는 감소할 수 있다.

상기 블록 선택부들(BS1∼BSK)은 상기 메모리 셀 블록들(MB1∼MBK) 각각에 하나씩 배치된다. 상기 블록 선택부들(BS1∼BSK)의 구성 및 구체적인 동작은 서로 유사하다. 상기 블록 선택부들(BS1∼BSK)은 상기 블록 선택 신호들(BSL1∼BSLK)에 각각 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWL32), 상기 글로벌 드레인 선택 라인(GDSL), 및 상기 글로벌 소스 선택 라인(GSSL)을 상기 메모리 셀 블록들(MB1∼MBK)에 각각 연결함으로써, 상기 메모리 셀 블록들(MB1∼MBK)을 각각 선택한다. 바람직하게, 상기 블록 선택부들(BS1∼BSK) 중 적어도 하나(예를 들어, BS1)가 상기 메모리 셀 블록들(MB1∼MBK) 중 적어도 하나(예를 들어, MB1)를 선택할 때, 나머지 블록 선택부들(BS2∼BSK)은 상기 메모리 셀 블록들(MB2∼MBK)을 선택하지 않는다. 상기 Y-디코더(105)는 상기 칼럼 어드레스 신호(AX12)에 기초하여, 제어 신호(CTL1)를 출력하고, 상기 칼럼 어드레스 신호(CADD)에 기초하여 제어 신호(CTL2)를 출력한다. 상기 페이지 버퍼부(106)는 상기 제어 신호(CTL1)에 응답하여 동작한다. 상기 데이터 선택부(107)는 상기 플래시 메모리 장치(100)의 프로그램 동작 또는 리드 동작시, 상기 제어 신호(CTL2)에 응답하여 데이터 입출력 회로(108)로부터 수신되는 데이터들(미도시)을 상기 페이지 버퍼부(106)에 포함되는 복수의 페이지 버퍼들(PB1∼PBU) 중 일부에 출력하거나, 또는 상기 복수의 페이지 버퍼들(PB1∼PBU) 중 일부로부터의 데이터들(미도시)을 선택하여 데이터 입출력 회로(108)에 출력한다. 상기 데이터 입출력 회로(108)는 상기 데이터 선택부(107)로부터 수신되는 출력 데이터(DO)를 외부 장치(미도시)에 출력하고, 상기 외부 장치로부터 수신되는 입력 데이터(DI)를 상기 데이터 선택부(107)에 출력한다.

도 3은 도 2에 도시된 워드 라인 디코더를 상세히 나타내는 도면이다. 도 3을 참고하면, 워드 라인 디코더(120)는 제1 로직 연산부(121), 제2 로직 연산부(122), 및 전압 선택부들(SV1∼SV32)을 포함한다. 상기 제1 로직 연산부(121)는 상기 페이지 어드레스 신호들(AX13∼AX17)과 상기 블록 변경 신호들(ER4, ER8, ER16, ER32, BKER)을 로직 연산하고, 내부 로직 신호들(AXB13∼AX17, AXO13∼AXO17)을 출력한다. 좀 더 상세하게는, 상기 제1 로직 연산부(121)는 로직 회로들(130∼170)을 포함한다. 상기 로직 회로(130)는 NOR 게이트(131)와 NAND 게이트들(132, 133)을 포함한다. 상기 NOR 게이트(131)는 상기 블록 변경 신호들(ER4, ER8, ER16, ER32, BKER)에 응답하여, 로직 신호(L1)를 출력한다. 바람직하게, 상기 블록 변경 신호들(ER4, ER8, ER16, ER32, BKER)이 모두 로직 로우일 때, 상기 NOR 게이트(131)가 상기 로직 신호(L1)를 로직 하이로 출력한다. 또, 상기 블록 변경 신호들(ER4, ER8, ER16, ER32, BKER) 중 적어도 하나가 로직 하이 일 때, 상기 NOR 게이트(131)가 상기 로직 신호(L1)를 로직 로우로 출력한다. 상기 NAND 게이트(132)는 상기 로직 신호(L1)와 상기 페이지 어드레스 신호(AX13)에 응답하여, 상기 내부 로직 신호(AXB13)를 출력한다. 상기 NAND 게이트(132)는 상기 로직 신 호(L1)와 상기 페이지 어드레스 신호(AX13)가 모두 로직 하이일 때, 상기 내부 로직 신호(AXB13)를 로직 로우로 출력한다. 또, 상기 로직 신호(L1)와 상기 페이지 어드레스 신호(AX13) 중 어느 하나가 로직 로우일 때, 상기 NAND 게이트(132)가 상기 내부 로직 신호(AXB13)를 로직 하이로 출력한다. 상기 NAND 게이트(133)는 상기 내부 로직 신호(AXB13)와 상기 로직 신호(L1)에 응답하여, 상기 내부 로직 신호(AX013)를 출력한다. 상기 로직 회로들(140∼160)의 구성 및 구체적인 동작은 상기 로직 회로(130)와 유사하므로, 설명의 중복을 피하기 위해, 상기 로직 회로들(140∼160)의 구성 및 구체적인 동작을 간략히 설명하기로 한다. 상기 로직 회로(140)는 NOR 게이트(141)와 NAND 게이트들(142, 143)를 포함한다. 상기 NOR 게이트(141)는 상기 블록 변경 신호들(ER8, ER16, ER32, BKER)에 응답하여, 로직 신호(L2)를 출력한다. 상기 NAND 게이트(142)는 상기 로직 신호(L2)와 상기 페이지 어드레스 신호(AX14)에 응답하여, 상기 내부 로직 신호(AXB14)를 출력한다. 상기 NAND 게이트(143)는 상기 내부 로직 신호(AXB14)와 상기 로직 신호(L2)에 응답하여, 상기 내부 로직 신호(AXO14)를 출력한다. 상기 로직 회로(150)는 NOR 게이트(151)와 NAND 게이트들(152, 153)을 포함한다. 상기 NOR 게이트(151)는 상기 블록 변경 신호들(ER16, ER32, BKER)에 응답하여, 로직 신호(L3)를 출력한다. 상기 NAND 게이트(152)는 상기 로직 신호(L3)와 상기 페이지 어드레스 신호(AX15)에 응답하여 상기 내부 로직 신호(AXB15)를 출력한다. 상기 NAND 게이트(153)는 상기 내부 로직 신호(AXB15)와 상기 로직 신호(L3)에 응답하여, 상기 내부 로직 신호(AXO15)를 출력한다. 상기 로직 회로(160)는 NOR 게이트(161)와 NAND 게이 트(162, 163)를 포함한다. 상기 NOR 게이트(161)는 상기 블록 변경 신호들(ER32, BKER)에 응답하여 로직 신호(L4)를 출력한다. 상기 NAND 게이트(162)는 상기 로직 신호(L4)와 상기 페이지 어드레스 신호(AX16)에 응답하여 내부 로직 신호(AXB16)를 출력한다. 상기 NAND 게이트(163)는 상기 내부 로직 신호(AXB16)와 상기 로직 신호(L4)에 응답하여, 상기 내부 로직 신호(AXO16)를 출력한다. 상기 로직 회로(170)는 인버터(171)와 NAND 게이트들(172, 173)을 포함한다. 상기 인버터(171)는 상기 블록 크기 변경 신호(BKER)를 반전시키고, 반전된 블록 크기 변경 신호(BKERB)를 출력한다. 상기 NAND 게이트(172)는 상기 반전된 블록 크기 변경 신호(BKERB)와 상기 페이지 어드레스 신호(AX17)에 응답하여 상기 내부 로직 신호(AXB17)를 출력한다. 상기 NAND 게이트(173)는 상기 내부 로직 신호(AXB17)와 상기 반전된 블록 크기 변경 신호(BKERB)에 응답하여 상기 내부 로직 신호(AXO17)를 출력한다.

상기 제2 로직 연산부(122)는 상기 내부 로직 신호들(AXB13∼AXB17, AXO13∼AXO17)을 로직 연산하고, 그 연산 결과에 따라 선택 신호들(SEL1∼SEL32)을 출력한다. 좀 더 상세하게는, 상기 제2 로직 연산부(122)는 연산 로직 회로들(SLC1∼SLC32)을 포함한다. 상기 연산 로직 회로들(SLC1∼SLC32) 각각은, 상기 내부 로직 신호들(AXB13∼AXB17, AXO13∼AXO17) 중 일부에 응답하여, 상기 선택 신호들(SEL1∼SEL32) 중 하나를 출력한다. 예를 들어, 상기 연산 로직 회로(SLC1)는 상기 내부 로직 신호들(AXB13∼AXB17)에 응답하여 상기 선택 신호(SEL1)를 발생하고, 상기 연산 로직 회로(SLC2)는 상기 내부 로직 신호들(AXO13, AXB14∼AXB17)에 응답하여, 상기 선택 신호(SEL2)를 발생한다. 또, 상기 연산 로직 회로(SLC3)는 상기 내부 로 직 신호들(AXB13, AXO14, AXB15∼AXB17)에 응답하여, 상기 선택 신호(SEL3)를 발생하고, 상기 연산 로직 회로(SLC32)는 상기 내부 로직 신호들(AXO13∼AXO17)에 응답하여, 상기 선택 신호(SEL32)를 발생한다. 상기 연산 로직 회로들(SLC1∼SLC32) 각각은 NAND 게이트들(181, 182)과 NOR 게이트(183)를 포함한다. 상기 연산 로직 회로들(SLC1∼SLC32)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 연산 로직 회로(SLC1)의 동작을 중심으로 설명하면 다음과 같다. 상기 연산 로직 회로(SLC1)의 상기 NAND 게이트(181)는 상기 내부 로직 신호들(AXB13∼AXB15)에 응답하여, 로직 신호(FL1)를 출력한다. 상기 NAND 게이트(182)는 상기 내부 로직 신호들(AXB16, AXB17)에 응답하여, 로직 신호(SL2)를 출력한다. 상기 NOR 게이트(183)는 상기 로직 신호들(FL1, SL1)에 응답하여, 상기 선택 신호(SEL1)를 출력한다.

한편, 상기 연산 로직 회로(SLC16)를 기준으로, 상기 연산 로직 회로(SLC16)와 상기 연산 로직 회로(SLC1) 사이에 존재하는 상기 연산 로직 회로들(SLC2∼SLC15)에 입력되는 내부 로직 신호들을 살펴보면, 상기 연산 로직 회로(SLC1)에 가까이 존재하는 연산 로직 회로일수록 상기 내부 로직 신호(AXO13∼AXO17)보다 상기 내부 로직 신호(AXB13∼AXB17)가 더 많이 입력되는 것을 알 수 있다. 또, 상기 연산 로직 회로(SLC16)와 상기 연산 로직 회로(SLC32) 사이에 존재하는 상기 연산 로직 회로들(SLC17∼SLC31)에 입력되는 내부 로직 신호들을 살펴보면, 상기 연산 로직 회로(SLC32)에 가까이 존재하는 연산 로직 회로일수록 상기 내부 로직 신호(AXB13∼AXB17)보다 상기 내부 로직 신호(AXO13∼AXO17)가 더 많이 입력되는 것을 알 수 있다. 설명의 편의상, 상기 연산 로직 회로들(SLC1∼SLC32) 각각의 NAND 게이트들(181, 182)에 각각 입력되는 내부 로직 신호들을 표로서 나타내면 다음과 같다.

연산 로직 회로	NAND 게이트(181)	NAND 게이트(182)
SLC1	AXB13, AXB14, AXB15	AXB16, AXB17
SLC2	AXO13, AXB14, AXB15	AXB16, AXB17
SLC3	AXB13, AXO14, AXB15	AXB16, AXB17
SLC4	AXO13, AXO14, AXB15	AXB16, AXB17
SLC5	AXB13, AXB14, AXO15	AXB16, AXB17
. . .	. . .	. . .
SLC16	AXO13, AXO14, AXO15	AXO16, AXB17
. . .	. . .	. . .
SLC32	AXO13, AXO14, AXO15	AXO16, AXO17

상기 전압 선택부들(SV1∼SV32)은 상기 프로그램 명령(PGM), 상기 리드 명령(READ), 및 상기 소거 명령(ERS) 중 하나와, 상기 선택 신호들(SEL1∼SEL32)에 각각 응답하여, 상기 프로그램 전압(VPGM), 상기 프로그램 패스 전압(VPASS), 상기 리드 전압(VRD), 상기 리드 패스 전압(VRP), 상기 소거 전압(VER), 및 상기 소거 금지 전압(VERP) 중 하나를 각각 선택하고, 그 선택된 전압들을 상기 글로벌 워드 라인들(GWL1∼GWL32)에 각각 출력한다. 상기 전압 선택부들(SV1∼SV32)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 전압 선택부(SV1)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 전압 선택부(SV1)는 선택 회로들(SW1∼SW3)을 포함한다. 상기 선택 회로(SW1)는 상기 선택 신호(SEL1)와 상기 소거 명령(ERS)에 응답하여, 상기 소거 전압(VER)과 상기 소거 금지 전압(VERP) 중 하나를 선택하여, 상기 글로벌 워드 라인(GWL1)에 출력한다. 좀 더 상세하게는, 상기 선택 회로(SW1)가 상기 소거 명령(ERS)을 수신하고, 상기 선택 신호(SEL1)가 인에이블될 때, 상기 소거 전압(VER)을 선택하여 상기 글로벌 워드 라인(GWL1)에 출력한다. 또, 상기 선택 회로(SW1)는 상기 소거 명령(ERS)을 수신하고, 상기 선택 신호(SEL1)가 디세이블될 때, 상기 소거 금지 전압(VERP)을 선택하여 상기 글로벌 워드 라인(GWL1)에 출력한다. 상기 선택 회로(SW2)는 상기 선택 신호(SEL1)와 상기 프로그램 명령(PGM)에 응답하여, 상기 프로그램 전압(VPGM)과 상기 프로그램 패스 전압(VPASS) 중 하나를 선택하여, 상기 글로벌 워드 라인(GWL1)에 출력한다. 좀 더 상세하게는, 상기 선택 회로(SW2)가 상기 프로그램 명령(PGM)을 수신하고, 상기 선택 신호(SEL1)가 인에이블되면, 상기 프로그램 전압(VPGM)을 선택하고, 상기 선택 신호(SEL1)가 디세이블되면, 상기 프로그램 패스 전압(VPASS)을 선택한다. 또, 상기 선택 회로(SW3)는 상기 선택 신호(SEL1)와 상기 리드 명령(READ)에 응답하여, 상기 리드 전압(VRD)과 상기 리드 패스 전압(VRP) 중 하나를 선택하여, 상기 글로벌 워드 라인(GWL1)에 출력한다. 좀 더 상세하게는, 상기 선택 회로(SW3)가 상기 리드 명령(READ)을 수신하고, 상기 선택 신호(SEL1)가 인에이블되면, 상기 리드 전압(VRD)을 선택하고, 상기 선택 신호(SEL1)가 디세이블되면, 상기 리드 패스 전압(VRP)을 선택한다.

도 4는 도 2에 도시된 블록 선택부, 메모리 셀 블록, 및 페이지 버퍼부를 상세히 나타내는 도면이다. 도 4를 참고하면, 블록 선택부(BS1)는 드레인 선택 라인 드라이버(GD1), 워드 라인 드라이버(WD1), 및 소스 선택 라인 드라이버(GS1)를 포함한다. 상기 드레인 선택 라인 드라이버(GD1)는 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 드레인 선택 라인(GDSL)을 통하여 수신되는 상기 드레인 바이어스 전압(VGD)을 상기 메모리 셀 블록(MB1)의 드레인 선택 라인(DSL)에 출력한다. 상기 워드 라인 드라이버(WD1)는 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWL32)을 통하여 수신되는 워드 라인 바이어스 전압(VGW)을 상기 메모리 셀 블록(MB1)의 로컬 워드 라인들(WL1∼WL32)에 각각 출력한다. 좀 더 상세하게는, 상기 워드 라인 드라이버(WD1)는 스위치 회로들(G1∼G32)을 포함한다. 상기 스위치 회로들(G1∼G32)은 상기 글로벌 워드 라인들(GWL1∼GWL32)과 상기 로컬 워드 라인들(WL1∼WL32) 사이에 각각 연결되고, 상기 블록 선택 신호(BSL1)에 응답하여 각각 온 또는 오프된다. 바람직하게, 상기 스위치 회로들(G1∼G32) 각각은 NMOS 트랜지스터로 구현될 수 있다. 예를 들어, 상기 스위치 회로(G1)가 NMOS 트랜지스터로 구현될 경우, 상기 NMOS 트랜지스터(G1)의 소스는 상기 글로벌 워드라인(GWL1)에 연결되고, 그 드레인은 상기 로컬 워드 라인(WL1)에 연결되고, 그 게이트에는 상기 블록 선택 신호(BSL1)가 입력된다. 소스 선택 라인 드라이버(GS1)는 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 소스 선택 라인(GSSL)을 통하여 수신되는 상기 소스 바이어스 전압(VGS)을 상기 메모리 셀 블록(MB1)의 상기 소스 선택 라인(SSL)에 출력한다. 상기 메모리 셀 블록(MB1)은 복수의 페이지들(PG1∼PG64), 드레인 선택 트랜지스터들(DSTs), 소스 선택 트랜지스터들(SSTs)을 포함한다. 상기 복수의 페이지들(PG1∼PG64)은 서로 이웃한 두 개의 페이지들이 한 쌍을 이루는 방식으로, 복수의 페이지 쌍들(PG1 및 PG2, PG3 및 PG4, ... PG63 및 PG64)을 이룬다. 여기에서, 한 쌍의 페이지들(예를 들어, PG1 및 PG2)은 하나의 로컬 워드 라인(WL1)을 공유한다. 또, 상기 페이지들(PG1, PG3, PG5, ... PG63) 각각은 메모리 셀들(Me1∼MeU)(U는 정수)을 포함하고, 상기 페이지들(PG2, PG4, PG6,... PG64) 각각은 메모리 셀들(Mo1∼MoU)(U는 정수)을 포함한다. 상기 드레인 선택 트랜지스터들(DSTs)은 상기 드레인 선택 라인(DSL)을 공유하고, 상기 페이지들(PG1, PG2)에 각각 포함되는 상기 메모리 셀들(Me1∼MeU, Mo1∼MoU)에 각각 연결된다. 또, 상기 드레인 선택 트랜지스터들(DSTs)은 비트 라인들(BLe1, BLo1 ∼ BLeU, BLoU)에 각각 연결된다. 상기 소스 선택 트랜지스터들(SSTs)은 상기 소스 선택 라인(SSL)과 공통(common) 소스 라인(CSL1)을 공유하고, 상기 페이지들(PG63, PG64)에 각각 포함되는 상기 메모리 셀들(Me1∼MeU, Mo1∼MoU)에 각각 연결된다. 페이지 버퍼부(106)는 페이지 버퍼들(PB1∼PBU)을 포함한다. 상기 페이지 버퍼들(PB1∼PBU)은 한 쌍의 비트 라인들 마다 하나씩 연결되고, 데이터 입출력 노드들(Y1∼YU)(U는 정수)에 각각 연결된다. 예를 들어, 상기 페이지 버퍼(PB1)는 상기 비트 라인들(BLe1, BLo1)에 연결된다. 상기 페이지 버퍼들(PB1∼PBU)은 상기 Y-디코더(105)로부터 수신되는 상기 제어 신호(CTL1)에 응답하여, 상기 비트 라인(BLe1∼BLeU) 또는 상기 비트 라인들(BLo1∼BLoU)을 각각 선택한다. 결국, 상기 플래시 메모리 장치(100)의 프로그램 또는 리드 동작시, 상기 페이지 버퍼들(PB1∼PBU)에 의해, 상기 비트 라인(BLe1∼BLeU)에 연결된 페이지(PG1, PG3, PG5, ... PG63 중 하나), 또는 상기 비트 라인들(BLo1∼BLoU)에 연결된 페이지(PG2, PG4, PG6, ... PG64 중 하나)가 선택된다.

다음으로, 상기 플래시 메모리 장치(100)의 소거 동작 과정을 상세히 설명한다. 먼저, 입력 버퍼(101)가 커맨드 신호(CMD1)를 수신하여 제어 로직 회로(102)에 출력한다. 상기 제어 로직 회로(102)는 제어 신호들(CEb, REb, WEb, ALE, CLE)에 응답하여, 상기 커맨드 신호(CMD1)를 수신하고, 상기 커맨드 신호(CMD1)에 응답하여, 소거 명령(ERS)을 발생한다. 고전압 발생기(103)는 상기 소거 명령(ERS)에 응답하여, 소거 전압(VER)(예를 들어, 0V)과 소거 금지 전압(VERP)을 발생하고, 드레인 바이어스 전압(VGD)과 소스 바이어스 전압(VGS)을 발생하지 않는다. 즉, 상기 고전압 발생기(103)는 글로벌 드레인 선택 라인(GDSL)과 글로벌 소스 선택 라인(GSSL)을 플로우팅(floating) 시킨다. 또, 상기 입력 버퍼(101)가 커맨드 신호(CMD2)를 수신하여 상기 제어 로직 회로(102)에 출력한다. 상기 제어 로직 회로(102)는 제어 신호들(CEb, REb, WEb, ALE, CLE)에 응답하여, 응답하여, 상기 커맨드 신호(CMD2)를 수신하고, 상기 커맨드 신호(CMD2)에 응답하여, 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)을 발생한다. 바람직하게, 상기 커맨드 신호(CMD2)는 소거되는 메모리 셀 블록의 크기 정보를 포함한다. 따라서, 상기 제어 로직 회로(102)는 상기 커맨드 신호(CMD2)에 포함되는 메모리 셀 블록의 크기 정보에 따라, 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)의 로직 상태를 선택적으로 변경하여 출력한다. 여기에서, 상기 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)의 로직 상태에 따라, 소거되는 메모리 셀 블록의 크기가 변경될 수 있다. 본 실시예에서는 소거되는 메모리 셀 블록의 크기가 4 페이지인 경우를 중심으로 설명하기로 한다. 이 경우, 상기 제어 로직 회로(102)는 상기 블록 크기 변경 신호(ER4)를 로직 하이로 출력하고, 상기 블록 크기 변경 신호들(ER8, ER16, ER32, BKER)을 로직 로우로 출력한다. 한편, 입력 버퍼(101)는 외부 어드레스 신호들(ADD0∼ADDF)을 수신하여, 상기 제어 로직 회로(102)에 출력한다. 상기 제어 로직 회로(102)는 상기 제어 신호들(CEb, REb, WEb, ALE, CLE)에 응답하여, 상기 외부 어드레스 신호들(ADD0∼ADDF)을 수신하고, 상기 외부 어드레스 신호들(ADD0∼ADDF)에 기초하여, 블록 어드레스 신호들(AX18∼AX27), 페이지 어드레스 신호들(AX13∼AX17)을 발생한다.

상기 X-디코더(104)의 블록 디코더(110)는 상기 블록 어드레스 신호들(AX18∼AX27)을 디코딩하고, 그 디코딩 결과에 따라 블록 선택 신호들(BSL1∼BSLK) 중 적어도 하나(예를 들어, BSL1)를 인에이블시키고, 나머지들을 디세이블시킨다. 바람직하게, 인에이블되는 상기 블록 선택 신호(BSL1)의 전압은 상기 소거 금지 전압(VER)보다 크다. 상기 X-디코더(104)의 워드 라인 디코더(120)는 상기 소거 명령(ERS), 상기 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER), 및 상기 페이지 어드레스 신호들(AX13∼AX17)에 응답하여, 글로벌 워드 라인들(GWL1∼GWL32) 중 일부에 상기 소거 전압(VER)을 출력하고, 나머지들에 소거 금지 전압(VERP)을 출력한다. 이를 좀 더 상세히 설명하면, 상기 워드 라인 디코더(120)의 제1 로직 연산부(121)가 상기 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER), 및 상기 페이지 어드레스 신호들(AX13∼AX17)에 응답하여, 내부 로직 신호들(AXB13∼AXB17, AX013∼AXO17)을 출력한다. 좀 더 상세하게는, 상기 블록 크기 변경 신호(ER4)가 로직 하이 이므로, 상기 제1 로직 연산부(121)의 로직 회로(130)는 상기 페이지 어드레스 신호(AX13)의 로직 레벨과 상관없이 상기 내부 로직 신호들(AXB13, AXO13)을 로직 하이로 출력한다. 또, 상기 블록 크기 변경 신호들(ER8, ER16, ER32, BKER)이 로직 로우 이므로, 상기 제1 로직 연산부(121)의 로직 회로들(140∼170)은 상기 페이지 어드레스 신호들(AX14∼AX17)의 로직 상태에 따라, 상기 내부 로직 신호들(AXB14∼AXB17, AXO14∼AXO17)을 출력한다. 예를 들어, 상기 페이지 어드레스 신호들(AX14∼AX17)이 모두 로직 로우일 경우, 상기 제1 로직 연산부(121)는 상기 내부 로직 신호들(AXB14∼AXB17)을 모두 로직 하이로 출력하고, 상기 내부 로직 신호들(AXO14∼AXO17)을 모두 로직 로우로 출력한다. 그 결과, 상기 워드 라인 디코더(120)의 제2 로직 연산부(121)는 상기 내부 로직 신호들(AXO13∼AXO17, AXB13∼AXB17)에 응답하여, 선택 신호들(SEL1, SEL2)을 인에이블시키고, 선택 신호들(SEL3∼SEL32)을 디세이블시킨다. 상기 워드 라인 디코더(120)의 전압 선택부들(SV1, SV2)은 소거 명령(ERS)과 상기 선택 신호들(SEL1, SEL2)에 각각 응답하여, 상기 소거 전압(VER)을 상기 글로벌 워드 라인들(GWL1, GWL2)에 각각 출력한다. 또, 상기 워드 라인 디코더(120)의 전압 선택부들(SV3∼SV32)은 상기 선택 신호들(SEL3∼SEL32)과 상기 소거 명령(ERS)에 응답하여, 상기 소거 금지 전압(VERP)을 상기 글로벌 워드 라인들(GWL3∼GWL32)에 각각 출력한다.

한편, 상기 블록 선택부(BS1)의 드레인 선택 트랜지스터(GD1)가 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 드레인 선택 라인(GDSL)을 상기 드레인 선택 라인(DSL)에 연결한다. 또, 상기 블록 선택부(BS1)의 소스 선택 트랜지스터(GS1)가 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 소스 선택 라인(GSSL)을 상기 소스 선택 라인(SSL)에 연결한다. 상기 블록 선택부(BS1)의 워드 라인 드라이버(WD1)는 상기 글로벌 워드 라인들(GWL1∼GWL32) 중 일부를 상기 로컬 워드 라인들(WL1∼WL32) 중 일부에 연결한다. 좀 더 상세하게는, 상기 워드 라인 드라이버(WD1)의 스위치 회로들(즉, NMOS 트랜지스터들)(G1, G2)은 상기 블록 선택 신호(BSL1)에 응답하여, 상기 글로벌 워드 라인들(GWL1, GWL2)을 상기 로컬 워드 라인들(WL1, WL2)에 각각 연결한다. 그러나, 상기 워드 라인 드라이버(WD1)의 스위치 회로들(즉, NMOS 트랜지스터들)(G3∼G32)은 상기 글로벌 워드 라인들(GWL3∼GWL32)을 상기 로컬 워드 라인들(WL3∼WL32)로부터 각각 분리한다. 그 이유는, 상기 NMOS 트랜지스터들(G3∼G32)의 소스들이 연결된 상기 글로벌 워드 라인들(GWL3∼GWL32)에 공급되는 상기 소거 금지 전압(VERP)이 그 게이트들에 각각 공급되는 상기 블록 선택 신호(BSL1)의 전압보다 더 크기 때문이다. 즉, 상기 NMOS 트랜지스터들(G3∼G32)의 게이트들의 전압이 그 소스들의 전압보다 더 클 때, 상기 NMOS 트랜지스터들(G3∼G32)이 턴 온된다. 상기 NMOS 트랜지스터들(G1, G2)이 턴 온되고, 상기 NMOS 트랜지스터들(G3∼G32)은 턴 오프되므로, 상기 로컬 워드 라인들(WL1, WL2)에는 상기 소거 전압(VER)(0V)가 공급되고, 상기 로컬 워드 라인들(WL3∼WL32)은 플로우팅 된다. 이때, 상기 블록 선택 신호들(BSL2∼BSLK)에 응답하여, 블록 선택부들(BS2∼BSK)이 상기 글로벌 워드 라인들(GWL1∼GWL32), 상기 글로벌 드레인 선택 라인(GDSL), 및 상기 글로벌 소스 선택 라인(GSSL)을 상기 메모리 셀 블록들(MB2∼MBK)로부터 각각 분리한다. 그 결과, 상기 메모리 셀 블록(MB1)이 소거될 메모리 셀 블록으로서 선택된다.

이 후, 상기 메모리 셀 블록(MB1)에 포함되는 메모리 셀들(Me1∼MeU, Mo1∼MoU)의 P-웰(well)에 고전압(예를 들어, 20V)이 공급된다. 그 결과, 상기 소거 전압(VER)(0V)이 공급되는 상기 로컬 워드 라인들(WL1, WL2)에 연결된 페이지들(PG1∼PG4)에 포함되는 메모리 셀들에 저장된 데이터들이 소거된다. 이때, 플로우팅 된 상기 로컬 워드 라인들(WL3∼WL32)의 전압이 상기 P-웰에 공급되는 고전압에 의해 부스팅(boosting) 되므로, 상기 로컬 워드 라인들(WL3∼WL32)에 각각 연결된 메모리 셀들에 저장된 데이터들은 소거되지 않는다. 결국, 64개의 페이지를 포함하는 상기 메모리 셀 블록(MB1)이 소거 블록으로서 선택되더라도, 상기 글로벌 워드 라인들(GWL1, GWL2)에만 상기 소거 전압(VER)이 공급되므로, 실제로 소거되는 메모리 셀 블록의 크기는 도 2의 "B"로 표시된 것과 같이 4 페이지로 변경된다. 상술한 실시예에서 알 수 있는 것과 같이, 소거 동작시 글로벌 워드 라인에 공급되는 워드 라인 바이어스 전압에 따라 소거되는 메모리 셀 블록의 크기가 결정된다.

상기에서, 상기 페이지 어드레스 신호들(AX14∼AX17)이 모두 로직 로우인 경우(즉, 소거되는 메모리 셀 블록으로서, 상기 로컬 워드 라인들(WL1, WL2)에 연결된 상기 페이지들(PG1∼PG4))이 선택되는 경우)가 설명되었다. 하지만, 상기 페이지 어드레스 신호들(AX14∼AX17)의 로직 상태에 따라 다른 4개의 페이지들(예를 들어, PG61∼PG64)이 소거되는 메모리 셀 블록으로서 선택될 수도 있다.

또한, 상술한 것과 같이, 소거되는 메모리 셀 블록의 크기가 4 페이지인 경우, 상기 워드 라인 디코더(10)가 상기 페이지 어드레스 신호(AX13)의 로직 상태와 무관하게, 상기 페이지 어드레스 신호들(AX14∼AX17)의 로직 상태에 따라, 상기 글로벌 워드 라인들(GWL1∼GWL32) 중 두 개의 워드 라인들에 상기 소거 전압(VER)을 출력한다. 따라서, 소거되는 메모리 셀 블록의 크기가 4 페이지인 경우, 상기 페이지 어드레스 신호들(AX14∼AX17)이 소거되는 메모리 셀 블록을 선택하기 위한 블록 어드레스 신호로서 사용된다.

상기에서는, 소거 메모리 셀 블록의 크기가 4페이지인 경우(즉, 4개의 페이지가 소거되는 경우)가 일례로서 설명되었지만, 상기 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)과 상기 페이지 어드레스 신호들(AX13∼AX17)의 로직 상태에 따라, 소거 동작시, 메모리 셀 블록의 크기가 다양하게 변경될 수 있다. 예를 들어, 상기 블록 크기 변경 신호(BKER)가 로직 하이일 경우, 상기 제1 로직 연산부(121)가 상기 페이지 어드레스 신호들(AX13∼AX17)의 로직 상태와 상관없이, 상기 내부 로직 신호들(AXB13∼AXB17, AXO13∼AXO17)을 모두 로직 하이로 출력한다. 따라서, 상기 제2 로직 연산부(121)가 상기 내부 로직 신호들(AXB13∼AXB17, AXO13∼AXO17)에 응답하여, 상기 선택 신호들(SEL1∼SEL32)을 모두 인에이블시킨다. 상기 전압 선택부들(SV1∼SV32)은 상기 선택 신호들(SEL1∼SEL32)에 각각 응답하여, 상기 소거 전압(VER)을 상기 글로벌 워드 라인들(GWL1∼GWL32)에 각각 출력한다. 이 경우, 소거되는 메모리 셀 블록의 크기는 도 2의 "F"로 표시된 것과 같이 64 페이지로 된다.

또, 예를 들어, 상기 블록 크기 변경 신호들(ER4, ER8, ER16, ER32, BKER)이 모두 로직 로우일 경우, 소거되는 메모리 셀 블록의 크기가 도 2의 "A"로 표시된 것과 같이 2 페이지로 된다. 이 경우, 상기 페이지 어드레스 신호들(AX13∼AX17)의 로직 상태에 따라, 페이지들(PG1∼PG64) 중 2개의 페이지가 선택된다. 결국, 소거되는 메모리 셀 블록의 크기가 2 페이지일 때, 상기 페이지 어드레스 신호들(AX13∼AX17)에 의해 소거될 메모리 셀 블록이 선택되므로, 상기 페이지 어드레스 신호들(AX13∼AX17)이 블록 어드레스 신호로서 사용된다.

상술한 것과 유사하게, 상기 블록 크기 변경 신호(ER8)만이 로직 하이로 될 경우, 소거되는 메모리 셀 블록의 크기는 도 2의 "C"로 표시된 것과 같이 8 페이지로 된다. 이 경우, 상기 페이지 어드레스 신호들(AX15∼AX17)의 로직 상태에 따라, 페이지들(PG1∼PG64) 중 8개의 페이지가 선택된다. 결국, 소거되는 메모리 셀 블록의 크기가 8 페이지일 때, 상기 페이지 어드레스 신호들(AX15∼AX17)에 의해 소거될 메모리 셀 블록이 선택되므로, 상기 페이지 어드레스 신호들(AX15∼AX17)이 블록 어드레스 신호로서 사용된다.

또, 상기 블록 변경 신호(ER16)만이 로직 하이로 될 경우, 소거되는 메모리 셀 블록의 크기는 도 2의 "D"로 표시된 것과 같이 16 페이지로 된다. 이 경우, 상기 페이지 어드레스 신호들(AX16, AX17)의 로직 상태에 따라, 페이지들(PG1∼PG64) 중 16개의 페이지가 선택된다. 결국, 소거되는 메모리 셀 블록의 크기가 16 페이지일 때, 상기 페이지 어드레스 신호들(AX16, AX17)에 의해 소거될 메모리 셀 블록이 선택되므로, 상기 페이지 어드레스 신호들(AX16, AX17)이 블록 어드레스 신호로서 사용된다.

또, 상기 블록 변경 신호(ER32)만이 로직 하이로 될 경우, 소거되는 메모리 셀 블록의 크기는 도 2의 "E"로 표시된 것과 같이 32 페이지로 된다. 이 경우, 상기 페이지 어드레스 신호(AX17)의 로직 상태에 따라, 페이지들(PG1∼PG64) 중 32개의 페이지가 선택된다. 결국, 소거되는 메모리 셀 블록의 크기가 32 페이지일 때, 상기 페이지 어드레스 신호(AX17)에 의해 소거될 메모리 셀 블록이 선택되므로, 상기 페이지 어드레스 신호(AX17)가 블록 어드레스 신호로서 사용된다.

도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 블록 도이다. 도 5를 참고하면, 플래시 메모리 장치(200)는 복수의 플레인들(planes)(PL1∼PLT)(T는 정수), 입력 버퍼(201), 제어 로직 회로(202), 고전압 발생기(203), X-디코더(204), Y-디코더(205), 페이지 버퍼부들(PBU1∼PBUT), 데이터 선택부들(DSU1∼DSUT), 및 데이터 입출력 회로(206)를 포함한다. 상기 복수의 플레인들(PL1∼PLT) 각각은 메모리 셀 블록들과 블록 선택부들을 포함한다. 예를 들어, 상기 플레인(PL1)은 메모리 셀 블록들(MB11∼MB1K)과 블록 선택부들(BS11∼BS1K)을 포함한다. 상기 X-디코더(204)는 블록 디코더(210)와 워드 라인 디코더(220)를 포함한다. 상기 플래시 메모리 장치(200)의 구성 및 구체적인 동작은 상술한 플래시 메모리 장치(100)와 실제로 유사하다. 따라서 설명의 중복을 피하기 위해, 본 실시예에서는 상기 플래시 메모리 장치들(200, 100)의 차이점을 중심으로 설명하기로 한다. 상기 제어 로직 회로(202)는 외부 제어 신호인, 칩 인에이블 신호들(CEb1∼CEbT)(T는 정수) 중 수신되는 하나에 응답하여, 플레인 선택 신호(PLSEL1∼PLSELT) 중 하나를 출력한다. 상기 블록 디코더(210)는 상기 플레인 선택 신호(PLSEL1∼PLSELT) 중 수신되는 하나에 응답하여, 한 그룹의 블록 선택 신호들(그룹(BSL11∼BSL1K) 내지 그룹(BSLT1∼BSLTK) 중 어느 한 그룹)을 발생한다. 상기 블록 디코더(210)가 발생하는 블록 선택 신호들(그룹(BSL11∼BSL1K) 내지 그룹(BSLT1∼BSLTK) 중 어느 한 그룹)에 응답하여, 상기 플레인들(PL1∼PLT) 중 하나의 블록 선택부들이 동작한다. 그 결과, 상기 플래시 메모리 장치(200)의 소거 동작시, 상기 플레인들(PL1∼PLT) 중 하나의 소거 동작이 실행될 수 있다.

택일적으로, 상기 제어 로직 회로(202)에 상기 칩 인에이블 신호들(CEb1∼CEbT) 중 일부 또는 전체가 입력될 수도 있다. 이 경우, 상기 제어 로직 회로(202)는 상기 칩 인에이블 신호들(CEb1∼CEbT) 중 일부 또는 전체에 응답하여, 상기 플레인 선택 신호(PLSEL1∼PLSELT) 중 일부 또는 전체를 출력한다. 상기 블록 디코더(210)는 상기 플레인 선택 신호(PLSEL1∼PLSELT) 중 일부 또는 전체에 응답하여, 일부의 그룹의 블록 선택 신호들(그룹(BSL11∼BSL1K) 내지 그룹(BSLT1∼BSLTK) 중 일부 그룹들) 또는 전체 그룹의 블록 선택 신호들을 발생한다. 그 결과, 상기 플래시 메모리 장치(200)의 소거 동작시, 상기 플레인들(PL1∼PLT) 중 일부 또는 전체의 소거 동작이 실행될 수 있다. 상기 페이지 버퍼부들(PBU1∼PBUT) 각각의 구성 및 동작은 상술한 페이지 버퍼부(106)와 유사하고, 상기 데이터 선택부들(DSU1∼DSUT) 각각의 구성 및 동작은 상술한 데이터 선택부(107)와 유사하다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치 및 그 소거 방법은 물리적인 구조의 변경 없이 소거 동작시 블록 크기 변경 신호들에 따라 소거 전압이 공급되는 글로벌 워드 라인의 수를 변경시킴으로써, 메모리 셀 블록의 크기를 선택적으로 변경할 수 있다. 따라서, 적용되는 제품의 동작 특성에 적합하게, 플래시 메모리 장치의 메모리 셀 블록의 크기가 다양하게 변경될 수 있다.

Claims

플래시 메모리 장치에 있어서,

각각이, 복수의 페이지들을 포함하고, 상기 복수의 페이지들 각각은 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 블록들;

프로그램 명령, 리드 명령, 및 소거 명령 중 하나에 응답하여, 블록 어드레스 신호들, 페이지 어드레스 신호들, 및 블록 크기 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 복수의 블록 선택 신호들과 워드 라인 바이어스 전압들을 발생하고, 상기 워드 라인 바이어스 전압들을 복수의 글로벌 워드 라인들에 각각 출력하는 X-디코더; 및

상기 복수의 메모리 셀 블록들 각각에 하나씩 배치되고, 상기 복수의 블록 선택 신호들에 각각 응답하여, 상기 복수의 글로벌 워드 라인들, 글로벌 드레인 선택 라인, 및 글로벌 소스 선택 라인을 상기 복수의 메모리 셀 블록들에 각각 연결함으로써, 상기 복수의 메모리 셀 블록들을 각각 선택하는 복수의 블록 선택부들을 포함하고,

상기 플래시 메모리 장치의 소거 동작시, 상기 복수의 블록 선택부들 중 적어도 하나가 상기 복수의 메모리 셀 블록들 중 적어도 하나를 선택하고,

상기 X-디코더는 상기 소거 동작시 선택된 상기 적어도 하나의 메모리 셀 블록에 포함되는 상기 복수의 페이지들 중 일부 또는 전체가 소거되도록 상기 워드 라인 바이어스 전압들을 출력하고,

상기 소거 동작시 상기 X-디코더가 출력하는 상기 워드 라인 바이어스 전압들에 의해 소거되는 메모리 셀 블록의 크기가 결정되는 플래시 메모리 장치.
제1항에 있어서,

외부 제어 신호들에 응답하여, 제1 커맨드 신호, 제2 커맨드 신호, 및 외부 어드레스 신호들 중 하나를 수신하는 제어 로직 회로; 및

상기 제1 커맨드 신호, 상기 제2 커맨드 신호, 및 상기 외부 어드레스 신호들을 수신하여, 상기 제어 로직 회로에 출력하는 입력 버퍼를 더 포함하는 플래시 메모리 장치.
제2항에 있어서,

상기 제어 로직 회로는 상기 제1 커맨드 신호에 응답하여, 상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 어느 하나를 발생하고, 상기 제2 커맨드 신호에 응답하여, 상기 블록 크기 변경 신호들을 발생하는 플래시 메모리 장치.
제2항에 있어서,

상기 제어 로직 회로는 상기 외부 어드레스 신호들에 기초하여, 상기 블록 어드레스 신호들, 상기 페이지 어드레스 신호들, 및 칼럼 어드레스 신호들을 발생하는 플래시 메모리 장치.
제1항에 있어서,

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 어느 하나에 응답하여, 상기 플래시 메모리 장치의 프로그램 동작, 리드 동작, 및 소거 동작 중 어느 하나에 대응하는 상기 워드 라인 바이어스 전압들, 드레인 바이어스 전압, 및 소스 바이어스 전압을 발생하고, 상기 워드 라인 바이어스 전압들을 상기 X-디코더에, 상기 드레인 바이어스 전압을 상기 글로벌 드레인 선택 라인에, 상기 소스 바이어스 전압을 상기 소스 선택 라인에 각각 출력하는 고전압 발생기를 더 포함하는 플래시 메모리 장치.
제3항에 있어서,

상기 플래시 메모리 장치의 프로그램 동작시 상기 워드 라인 바이어스 전압들은 프로그램 전압과 프로그램 패스 전압을 포함하고, 상기 플래시 메모리 장치의 리드 동작시 상기 워드 라인 바이어스 전압들은 리드 전압과 리드 패스 전압을 포함하고, 상기 플래시 메모리 장치의 소거 동작시 상기 워드 라인 바이어스 전압들은 소거 전압과 상기 소거 전압보다 더 큰 소거 금지 전압을 포함하는 플래시 메모리 장치.
제6항에 있어서,

상기 X-디코더는,

상기 블록 어드레스 신호들을 디코딩하고, 그 디코딩 결과에 따라 상기 복수 의 블록 선택 신호들을 발생하는 블록 디코더; 및

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 하나에 응답하여, 상기 페이지 어드레스 신호들과 상기 블록 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 상기 프로그램 동작, 상기 리드 동작, 및 상기 소거 동작 중 하나에 대응하는 상기 워드 라인 바이어스 전압들을 상기 복수의 글로벌 워드 라인들에 각각 출력하는 워드 라인 디코더를 포함하고,

상기 워드 라인 디코더는 상기 소거 동작시, 상기 페이지 어드레스 신호들과 상기 블록 변경 신호들의 디코딩 결과에 따라, 상기 복수의 글로벌 워드 라인들 전체에 상기 소거 전압을 출력하거나, 또는 상기 복수의 글로벌 워드 라인들 중 일부에 상기 소거 전압을 출력하고, 나머지 글로벌 워드 라인들에 상기 소거 금지 전압을 출력하는 플래시 메모리 장치.
제7항에 있어서,

상기 소거 동작시, 상기 블록 디코더는 상기 복수의 블록 선택 신호들 중 적어도 하나를 인에이블시키고, 나머지 블록 선택 신호들을 디세이블시키고,

상기 소거 금지 전압은 인에이블된 상기 적어도 하나의 블록 선택 신호의 전압보다 더 큰 플래시 메모리 장치.
제7항에 있어서, 상기 워드 라인 디코더는,

상기 페이지 어드레스 신호들과 상기 블록 변경 신호들을 로직 연산하고, 내 부 로직 신호들을 출력하는 제1 로직 연산부;

상기 내부 로직 신호들을 로직 연산하고, 그 연산 결과에 따라 선택 신호들을 출력하는 제2 로직 연산부; 및

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 하나와, 상기 선택 신호들에 각각 응답하여, 상기 프로그램 전압, 상기 프로그램 패스 전압, 상기 리드 전압, 상기 리드 패스 전압, 상기 소거 전압, 및 상기 소거 금지 전압 중 하나를 각각 선택하고, 그 선택된 전압들을 상기 복수의 글로벌 워드 라인들에 각각 출력하는 복수의 전압 선택부들을 포함하는 플래시 메모리 장치.
제9항에 있어서,

상기 복수의 전압 선택부들 각각은 상기 소거 동작시, 상기 소거 명령을 수신하고, 상기 선택 신호들 중 자신에 대응하는 선택 신호가 인에이블되면, 상기 소거 전압을 선택하고, 상기 자신에 대응하는 선택 신호가 디세이블되면, 상기 소거 금지 전압을 선택하고,

인에이블된 선택 신호의 전압은 상기 소거 금지 전압보다 더 큰 플래시 메모리 장치.
제9항에 있어서,

상기 블록 변경 신호들은 제1 내지 제5 블록 변경 신호들을 포함하고, 상기 페이지 어드레스 신호들은 제1 내지 제5 페이지 어드레스 신호들을 포함하고, 상기 내부 로직 신호들은 제1 내지 제10 내부 로직 신호들을 포함하고,

상기 제1 로직 연산부는,

상기 제1 내지 제5 블록 변경 신호들과 상기 제1 페이지 어드레스 신호에 응답하여, 상기 제1 및 제6 내부 로직 신호들을 출력하는 제1 로직 회로;

상기 제2 내지 제5 블록 변경 신호들과 상기 제2 페이지 어드레스 신호에 응답하여, 상기 제2 및 제7 내부 로직 신호들을 출력하는 제2 로직 회로;

상기 제3 내지 제5 블록 변경 신호들과 상기 제3 페이지 어드레스 신호에 응답하여, 상기 제3 및 제8 내부 로직 신호들을 출력하는 제3 로직 회로;

상기 제4 및 제5 블록 변경 신호들과 상기 제4 페이지 어드레스 신호에 응답하여, 상기 제4 및 제9 내부 로직 신호들을 출력하는 제4 로직 회로; 및

상기 제5 블록 변경 신호와 상기 제5 페이지 어드레스 신호에 응답하여, 상기 제5 및 제10 내부 로직 신호들을 출력하는 제5 로직 회로를 포함하는 플래시 메모리 장치.
제11항에 있어서, 상기 제1 로직 회로는,

상기 제1 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제1 페이지 어드레스 신호에 응답하여, 상기 제1 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제1 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제6 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제11항에 있어서, 상기 제2 로직 회로는,

상기 제2 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제2 페이지 어드레스 신호에 응답하여, 상기 제2 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제2 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제7 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제11항에 있어서, 상기 제3 로직 회로는,

상기 제3 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제3 페이지 어드레스 신호에 응답하여, 상기 제3 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제3 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제8 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제11항에 있어서, 상기 제4 로직 회로는,

상기 제4 및 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제4 페이지 어드레스 신호에 응답하여, 상기 제4 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제4 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제9 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제11항에 있어서, 상기 제5 로직 회로는,

상기 제5 블록 변경 신호를 반전시키고, 반전된 제5 블록 변경 신호를 출력하는 인버터;

상기 반전된 제5 블록 변경 신호와 상기 제5 페이지 어드레스 신호에 응답하여, 상기 제5 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제5 내부 로직 신호와 상기 반전된 제5 블록 변경 신호에 응답하여, 상기 제10 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제11항에 있어서,

상기 제2 로직 연산부는, 상기 선택 신호들을 각각 출력하는 복수의 연산 로직 회로들을 포함하고, 상기 복수의 연산 로직 회로들 각각은, 상기 제1 내지 제10 내부 로직 신호들 중 일부에 응답하여, 상기 선택 신호들 중 하나를 출력하는 플래시 메모리 장치.
제17항에 있어서,

상기 선택 신호들은 제1 내지 제32 선택 신호들을 포함하고,

상기 복수의 연산 로직 회로들 중 하나는 상기 제1 내지 제5 내부 로직 신호들에 응답하여, 상기 제1 선택 신호를 출력하고,

상기 복수의 연산 로직 회로들 중 다른 하나는 상기 제6 내지 제10 내부 로직 신호들에 응답하여, 상기 제32 선택 신호를 출력하고,

나머지 상기 복수의 연산 로직 회로들은 상기 제1 내지 제5 내부 로직 신호들 중 일부와, 상기 제6 내지 제10 내부 로직 신호들 중 일부에 각각 응답하여, 상기 제2 내지 제31 선택 신호들을 각각 출력하는 플래시 메모리 장치.
제9항에 있어서, 상기 복수의 전압 선택부들 각각은,

상기 선택 신호들 중 하나와 상기 프로그램 명령에 응답하여, 상기 프로그램 전압과 상기 프로그램 패스 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하나에 출력하는 제1 선택 회로;

상기 선택 신호들 중 하나와 상기 리드 명령에 응답하여, 상기 리드 전압과 상기 리드 패스 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하나에 출력하는 제2 선택 회로; 및

상기 선택 신호들 중 하나와 상기 소거 명령에 응답하여, 상기 소거 전압과 상기 소거 금지 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하 나에 출력하는 제3 선택 회로를 포함하는 플래시 메모리 장치.
제5항에 있어서,

상기 복수의 페이지들은 복수의 페이지 쌍들을 이루고, 한 쌍의 페이지들은 서로 이웃하여 하나의 로컬 워드 라인을 공유하고,

상기 복수의 메모리 셀 블록들 각각은,

드레인 선택 라인을 공유하고, 상기 복수의 페이지 쌍들 중 한 쌍의 페이지들에 포함되는 메모리 셀들에 각각 연결되는 드레인 선택 트랜지스터들; 및

소스 선택 라인과 공통 소스 라인을 공유하고, 상기 복수의 페이지 쌍들 중 다른 한 쌍의 페이지들에 포함되는 메모리 셀들에 각각 연결되는 소스 선택 트랜지스터들을 더 포함하고,

상기 복수의 블록 선택부들 각각은,

상기 복수의 블록 선택 신호들 중 하나에 응답하여, 상기 글로벌 드레인 선택 라인을 통하여 수신되는 상기 드레인 바이어스 전압을 상기 복수의 메모리 셀 블록들 중 하나의 상기 드레인 선택 라인에 출력하는 드레인 선택 라인 드라이버;

상기 복수의 블록 선택 신호들 중 하나에 응답하여, 상기 글로벌 워드 라인들을 통하여 각각 수신되는 상기 워드 라인 바이어스 전압들을 상기 복수의 메모리 셀 블록들 중 하나의 로컬 워드 라인들에 각각 출력하는 워드 라인 드라이버; 및

상기 복수의 블록 선택 신호들 중 하나에 응답하여, 상기 글로벌 소스 선택 라인을 통하여 수신되는 상기 소스 바이어스 전압을 상기 복수의 메모리 셀 블록들 중 하나의 상기 소스 선택 라인에 출력하는 소스 선택 라인 드라이버를 포함하는 플래시 메모리 장치.
제20항에 있어서,

상기 워드 라인 드라이버는, 상기 글로벌 워드 라인들과 상기 로컬 워드 라인들 사이에 각각 연결되고, 상기 복수의 블록 선택 신호들 중 하나에 응답하여, 온 또는 오프되는 스위치 회로들을 포함하는 플래시 메모리 장치.
제21항에 있어서,

상기 스위치 회로들 각각은 상기 로컬 워드 라인들 중 하나에 연결되는 드레인, 상기 글로벌 워드 라인들 중 하나에 연결되는 소스, 및 상기 복수의 블록 선택 신호들 중 하나가 입력되는 게이트를 포함하는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
플래시 메모리 장치에 있어서,

복수의 플레인들(planes); 및

프로그램 명령, 리드 명령, 및 소거 명령 중 하나와, 플레인 선택 신호에 응답하여, 블록 어드레스 신호들, 페이지 어드레스 신호들, 및 블록 크기 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 워드 라인 바이어스 전압들과, 복수의 그룹들 중 적어도 하나의 그룹의 블록 선택 신호들을 발생하고, 상기 워드 라인 바이 어스 전압들을 복수의 글로벌 워드 라인들에 각각 출력하는 X-디코더를 포함하고,

상기 복수의 플레인들 각각은,

각각이 복수의 페이지들을 포함하고, 상기 복수의 페이지들 각각은 복수의 메모리 셀들을 포함하는 복수의 메모리 셀 블록들; 및

상기 복수의 메모리 셀 블록들 각각에 하나씩 배치되고, 상기 복수의 그룹들 중 하나의 그룹의 블록 선택 신호들에 각각 응답하여, 상기 복수의 글로벌 워드 라인들, 글로벌 드레인 선택 라인, 및 글로벌 소스 선택 라인을 상기 복수의 메모리 셀 블록들에 각각 연결함으로써, 상기 복수의 메모리 셀 블록들을 각각 선택하는 복수의 블록 선택부들을 포함하고,

상기 플래시 메모리 장치의 소거 동작시, 상기 복수의 블록 선택부들 중 적어도 하나가 상기 복수의 메모리 셀 블록들 중 적어도 하나를 선택하고,

상기 X-디코더는 상기 소거 동작시 선택된 상기 적어도 하나의 메모리 셀 블록에 포함되는 상기 복수의 페이지들 중 일부 또는 전체가 소거되도록 상기 워드 라인 바이어스 전압들을 출력하고,

상기 소거 동작시 상기 X-디코더가 출력하는 상기 워드 라인 바이어스 전압들에 의해 소거되는 메모리 셀 블록의 크기가 결정되는 플래시 메모리 장치.
제23항에 있어서,

칩 인에이블 신호에 응답하여, 상기 플레인 선택 신호를 출력하고, 외부 제어 신호들에 응답하여, 제1 커맨드 신호, 제2 커맨드 신호, 및 외부 어드레스 신호 들 중 하나를 수신하는 제어 로직 회로; 및

상기 제1 커맨드 신호, 상기 제2 커맨드 신호, 및 상기 외부 어드레스 신호들을 수신하여, 상기 제어 로직 회로에 출력하는 입력 버퍼를 더 포함하는 플래시 메모리 장치.
제24항에 있어서,

상기 제어 로직 회로는 상기 제1 커맨드 신호에 응답하여, 상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 어느 하나를 발생하고, 상기 제2 커맨드 신호에 응답하여, 상기 블록 크기 변경 신호들을 발생하는 플래시 메모리 장치.
제24항에 있어서,

상기 제어 로직 회로는 상기 외부 어드레스 신호들에 기초하여, 상기 블록 어드레스 신호들, 상기 페이지 어드레스 신호들, 및 칼럼 어드레스 신호들을 발생하는 플래시 메모리 장치.
제23항에 있어서,

상기 플래시 메모리 장치의 프로그램 동작시 상기 워드 라인 바이어스 전압들은 프로그램 전압과 프로그램 패스 전압을 포함하고, 상기 플래시 메모리 장치의 리드 동작시 상기 워드 라인 바이어스 전압들은 리드 전압과 리드 패스 전압을 포함하고, 상기 플래시 메모리 장치의 소거 동작시 상기 워드 라인 바이어스 전압들 은 소거 전압과 상기 소거 전압보다 더 큰 소거 금지 전압을 포함하는 플래시 메모리 장치.
제27항에 있어서,

상기 X-디코더는,

상기 플레인 선택 신호에 응답하여, 상기 블록 어드레스 신호들을 디코딩하고, 그 디코딩 결과에 따라 상기 적어도 하나의 그룹의 블록 선택 신호들을 발생하는 블록 디코더; 및

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 하나에 응답하여, 상기 페이지 어드레스 신호들과 상기 블록 변경 신호들을 디코딩하고, 그 디코딩 결과에 따라 상기 프로그램 동작, 상기 리드 동작, 및 상기 소거 동작 중 하나에 대응하는 상기 워드 라인 바이어스 전압들을 상기 복수의 글로벌 워드 라인들에 각각 출력하는 워드 라인 디코더를 포함하고,

상기 워드 라인 디코더는 상기 소거 동작시, 상기 페이지 어드레스 신호들과 상기 블록 변경 신호들의 디코딩 결과에 따라, 상기 복수의 글로벌 워드 라인들 전체에 상기 소거 전압을 출력하거나, 또는 상기 복수의 글로벌 워드 라인들 중 일부에 상기 소거 전압을 출력하고, 나머지 글로벌 워드 라인들에 상기 소거 금지 전압을 출력하는 플래시 메모리 장치.
제28항에 있어서,

상기 소거 동작시, 상기 블록 디코더는 상기 적어도 하나의 그룹의 블록 선택 신호들 중 적어도 하나를 인에이블시키고, 나머지 블록 선택 신호들을 디세이블시키고,

상기 소거 금지 전압은 인에이블된 상기 적어도 하나의 블록 선택 신호의 전압보다 더 큰 플래시 메모리 장치.
제28항에 있어서, 상기 워드 라인 디코더는,

상기 페이지 어드레스 신호들과 상기 블록 변경 신호들을 로직 연산하고, 내부 로직 신호들을 출력하는 제1 로직 연산부;

상기 내부 로직 신호들을 로직 연산하고, 그 연산 결과에 따라 선택 신호들을 출력하는 제2 로직 연산부; 및

상기 프로그램 명령, 상기 리드 명령, 및 상기 소거 명령 중 하나와, 상기 선택 신호들에 각각 응답하여, 상기 프로그램 전압, 상기 프로그램 패스 전압, 상기 리드 전압, 상기 리드 패스 전압, 상기 소거 전압, 및 상기 소거 금지 전압 중 하나를 각각 선택하고, 그 선택된 전압들을 상기 복수의 글로벌 워드 라인들에 각각 출력하는 복수의 전압 선택부들을 포함하는 플래시 메모리 장치.
제30항에 있어서,

상기 복수의 전압 선택부들 각각은 상기 소거 동작시, 상기 소거 명령을 수신하고, 상기 선택 신호들 중 자신에 대응하는 선택 신호가 인에이블되면, 상기 소 거 전압을 선택하고, 상기 자신에 대응하는 선택 신호가 디세이블되면, 상기 소거 금지 전압을 선택하고,

인에이블된 선택 신호의 전압은 상기 소거 금지 전압보다 더 큰 플래시 메모리 장치.
제30항에 있어서,

상기 블록 변경 신호들은 제1 내지 제5 블록 변경 신호들을 포함하고, 상기 페이지 어드레스 신호들은 제1 내지 제5 페이지 어드레스 신호들을 포함하고, 상기 내부 로직 신호들은 제1 내지 제10 내부 로직 신호들을 포함하고,

상기 제1 로직 연산부는,

상기 제1 내지 제5 블록 변경 신호들과 상기 제1 페이지 어드레스 신호에 응답하여, 상기 제1 및 제6 내부 로직 신호들을 출력하는 제1 로직 회로;

상기 제2 내지 제5 블록 변경 신호들과 상기 제2 페이지 어드레스 신호에 응답하여, 상기 제2 및 제7 내부 로직 신호들을 출력하는 제2 로직 회로;

상기 제3 내지 제5 블록 변경 신호들과 상기 제3 페이지 어드레스 신호에 응답하여, 상기 제3 및 제8 내부 로직 신호들을 출력하는 제3 로직 회로;

상기 제4 및 제5 블록 변경 신호들과 상기 제4 페이지 어드레스 신호에 응답하여, 상기 제4 및 제9 내부 로직 신호들을 출력하는 제4 로직 회로; 및

상기 제5 블록 변경 신호와 상기 제5 페이지 어드레스 신호에 응답하여, 상기 제5 및 제10 내부 로직 신호들을 출력하는 제5 로직 회로를 포함하는 플래시 메 모리 장치.
제32항에 있어서, 상기 제1 로직 회로는,

상기 제1 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제1 페이지 어드레스 신호에 응답하여, 상기 제1 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제1 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제6 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제32항에 있어서, 상기 제2 로직 회로는,

상기 제2 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제2 페이지 어드레스 신호에 응답하여, 상기 제2 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제2 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제7 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제32항에 있어서, 상기 제3 로직 회로는,

상기 제3 내지 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제3 페이지 어드레스 신호에 응답하여, 상기 제3 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제3 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제8 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제32항에 있어서, 상기 제4 로직 회로는,

상기 제4 및 제5 블록 변경 신호들에 응답하여, 로직 신호를 출력하는 NOR 게이트;

상기 로직 신호와 상기 제4 페이지 어드레스 신호에 응답하여, 상기 제4 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제4 내부 로직 신호와 상기 로직 신호에 응답하여, 상기 제9 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제32항에 있어서, 상기 제5 로직 회로는,

상기 제5 블록 변경 신호를 반전시키고, 반전된 제5 블록 변경 신호를 출력하는 인버터;

상기 반전된 제5 블록 변경 신호와 상기 제5 페이지 어드레스 신호에 응답하여, 상기 제5 내부 로직 신호를 출력하는 제1 NAND 게이트; 및

상기 제5 내부 로직 신호와 상기 반전된 제5 블록 변경 신호에 응답하여, 상 기 제10 내부 로직 신호를 출력하는 제2 NAND 게이트를 포함하는 플래시 메모리 장치.
제32항에 있어서,

상기 제2 로직 연산부는, 상기 선택 신호들을 각각 출력하는 복수의 연산 로직 회로들을 포함하고, 상기 복수의 연산 로직 회로들 각각은, 상기 제1 내지 제10 내부 로직 신호들 중 일부에 응답하여, 상기 선택 신호들 중 하나를 출력하는 플래시 메모리 장치.
제30항에 있어서, 상기 복수의 전압 선택부들 각각은,

상기 선택 신호들 중 하나와 상기 프로그램 명령에 응답하여, 상기 프로그램 전압과 상기 프로그램 패스 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하나에 출력하는 제1 선택 회로;

상기 선택 신호들 중 하나와 상기 리드 명령에 응답하여, 상기 리드 전압과 상기 리드 패스 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하나에 출력하는 제2 선택 회로; 및

상기 선택 신호들 중 하나와 상기 소거 명령에 응답하여, 상기 소거 전압과 상기 소거 금지 전압 중 하나를 선택하여, 상기 복수의 글로벌 워드 라인들 중 하나에 출력하는 제3 선택 회로를 포함하는 플래시 메모리 장치.
플래시 메모리 장치의 소거 방법에 있어서,

제1 커맨드 신호에 응답하여 소거 명령을 발생하는 단계;

제2 커맨드 신호에 응답하여 블록 크기 변경 신호들을 발생하는 단계;

외부 어드레스 신호들에 기초하여, 블록 어드레스 신호들, 및 페이지 어드레스 신호들을 발생하는 단계; 및

상기 소거 명령, 상기 블록 크기 변경 신호들, 상기 블록 어드레스 신호들, 및 상기 페이지 어드레스 신호들에 응답하여, 소거 메모리 셀 블록의 크기를 선택적으로 변경시켜 소거하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
제40항에 있어서, 상기 소거 단계는,

상기 블록 어드레스 신호들을 디코딩하고, 그 디코딩 결과에 따라 복수의 메모리 셀 블록들 중 적어도 하나의 메모리 셀 블록을 선택하는 단계;

상기 소거 명령에 응답하여, 상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들을 디코딩하고, 그 디코딩 결과에 따라 상기 적어도 하나의 메모리 셀 블록에 포함되는 복수의 페이지들 중 일부 또는 전체를 선택하는 단계; 및

상기 복수의 페이지들 각각에 포함되는 복수의 메모리 셀들의 P-웰에 고전압을 공급함으로써, 선택된 상기 복수의 페이지들 중 일부 또는 전체를 소거하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
제41항에 있어서, 상기 적어도 하나의 메모리 셀 블록을 선택하는 단계는,

상기 블록 어드레스 신호들을 디코딩하고, 그 디코딩 결과에 따라 복수의 블록 선택 신호들 중 적어도 하나의 블록 선택 신호를 인에이블시키는 단계; 및

상기 적어도 하나의 블록 선택 신호에 응답하여, 글로벌 드레인 선택 라인 및 글로벌 소스 선택 라인을 상기 적어도 하나의 메모리 셀 블록의 드레인 선택 라인 및 소스 선택 라인에 각각 연결하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
제42항에 있어서, 상기 복수의 페이지들 중 일부를 선택하는 단계는,

상기 소거 명령에 응답하여, 소거 전압과 소거 금지 전압을 발생하는 단계;

상기 소거 명령에 응답하여, 상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들을 디코딩하는 단계;

상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들의 디코딩 결과에 따라, 복수의 글로벌 워드 라인들 중 일부에 상기 소거 전압을 출력하는 단계;

상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들의 디코딩 결과에 따라 나머지 글로벌 워드 라인들에 상기 소거 금지 전압을 출력하는 단계;

상기 적어도 하나의 블록 선택 신호에 응답하여, 상기 복수의 페이지들 중 일부에 연결된 제1 로컬 워드 라인들에 상기 소거 전압이 공급되도록, 상기 소거 전압이 공급되는 글로벌 워드 라인들을 상기 제1 로컬 워드 라인들에 각각 연결하는 단계; 및

상기 적어도 하나의 블록 선택 신호에 응답하여, 나머지 페이지들에 연결된 제2 로컬 워드 라인들이 플로우팅 되도록, 상기 소거 금지 전압이 공급되는 글로벌 워드 라인들을 상기 제2 로컬 워드 라인들로부터 각각 분리하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
제43항에 있어서,

상기 소거 금지 전압은 상기 소거 전압보다 더 크고, 인에이블된 상기 적어도 하나의 블록 선택 신호의 전압보다 더 큰 플래시 메모리 장치의 소거 방법.
제42항에 있어서, 상기 복수의 페이지들 중 전체를 선택하는 단계는,

상기 소거 명령에 응답하여, 소거 전압을 발생하는 단계;

상기 소거 명령에 응답하여, 상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들을 디코딩하는 단계;

상기 블록 크기 변경 신호들과 상기 페이지 어드레스 신호들의 디코딩 결과에 따라, 복수의 글로벌 워드 라인들 전체에 상기 소거 전압을 출력하는 단계; 및

상기 적어도 하나의 블록 선택 신호에 응답하여, 상기 복수의 페이지들 전체에 연결된 로컬 워드 라인들에 상기 소거 전압이 공급되도록, 상기 복수의 글로벌 워드 라인들을 상기 로컬 워드 라인들에 각각 연결하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.