KR100243335B1 - 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 - Google Patents
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Abstract
본 발명은 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치에 관한 것으로, 링 형태로 구현된 다수개의 디램 각각에 독립적인 리프레쉬 수단을 부가하여, 기존에 하나의 컨트롤러에 의해 리프레쉬 동작을 행하던 것을 각각의 디램에서 독립적으로 리프레쉬 동작을 수행할 수 있도록 하므로써, 컨트롤러에 대한 디램의 의존도를 낮추어 반도체 장치의 응용을 용이하게 한다.
Description
본 발명은 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치에 관한 것으로, 링 형태로 구현된 다수개의 디램 각각에 독립적인 리프레쉬 수단을 부가하여 다수개의 디램 각각에서 자체적으로 리프레쉬 동작을 수행할 수 있도록 한 반도체 장치에 관한 것이다.
일반적으로 디램의 구성이 램버스(RAMBUS) 구조를 채택하는 RD-램이나, 싱크링크(SYNCLINK)같이 링 형태로 구성되어 있는 시스템에서는 셀의 리프레쉬 동작(특히, 파워 다운 모드일때 수행되는 리프레쉬)시 하나의 컨트롤러에서 출력되는 리프레쉬 동작 제어신호에 의해 다수개의 디램이 순차적으로 리프레쉬를 행한다.
이때 상기 데이지 체인 구조 및 링 형태의 반도체 장치라 함은 다수개의 디램을 제어하는 컨트롤러가 있고, 상기 컨트롤러에 상기 다수개의 디램이 시리얼 형태로 연속 연결되고, 이 디램들은 상기 컨트롤러에 의해 순차적으로 제어받는 구조를 말한다.
상기와 같은 구조를 도면을 참조하여 설명하면 제 1도와 같이 도시할 수 있는 바, 제 1도는 디램(반도체 메모리 소자)과 시스템과의 연결을 나타내는 데이지 체인(daisy chain) 형태의 반도체 장치 블럭도로, 입/출력 단자(si/so)를 가지는 복수개의 디램(디램0 ~ 디램n)(10)이 연결되고, 상기 복수개의 디램(10)을 공통으로 제어하는 컨트롤러(20)가 연결된다.
이때 상기 컨트롤러(20)는 상기 컨트롤러(20)에 가장 인접하게 연결되어 있는 디램으로 리프레쉬 동작신호(SRO)를 출력하면서, 각 디램부의 디코더부 동작을 제어하는 인에이블 신호를 출력한다.
상기 복수개로 연결되어 있는 디램의 상세 블럭은 제 2도와 같이 도시할 수 있는 바, 입력단자(si)를 통해 신호가 입력되면 이를 저장하는 버퍼(11)와; 상기 버퍼(11)에서 출력되는 신호를 소정의 시간동안 딜레이 시킨 후 출력하는 지연부(12)와; 상기 버퍼(11)에서 출력되는 신호를 디코딩하여 현재 입력된 디램 식별번호(ID)와, 초기에 셋팅되어 있는 디램 식별번호(ID)가 일치하는가를 판단한 후 셀을 리프레쉬 하기 위해 리프레쉬 제어신호(C1)를 출력하는 디코더부(13)와; 상기 디코더부(13)에서 출력되는 제어신호(C1)를 입력받아 셀을 리프레쉬 시키는 램 회로부(14)를 포함한다.
상기와 같이 구성된 반도체 장치에서 컨트롤러에 가장 인접되어 있는 디램을 통해 리프레쉬 동작을 수행하는 과정을 설명하면, 컨트롤러(20)에서 리프레쉬 신호(SRO)가 입력되면, 이 신호는 상기 버퍼(11)에 저장되고, 상기 버퍼(11)의 출력은 디코더부(13)와 지연부(12)로 입력된다.
디코더부(13)에서는 상기 입력된 신호를 디코딩하여 컨트롤러(20)로 부터 입력된 신호가 현재 동작 중인 디램의 식별번호와 동일한 번호인가를 판단하며, 이를 통해 램 회로부(14)에 리프레쉬 동작을 행하도록 제어한다. 그리고 상기 램 회로부(14)의 리프레쉬 동작이 수행되면 지연부(12)로 제어신호(C1)를 입력하여 래치중인 리프레쉬 신호를 다음에 연결된 디램으로 출력하도록 한다.
이에 따라 리프레쉬 신호를 입력받은 두번째 디램에서도 상기와 동일한 동작이 수행되며, 이와 같은 동작을 체인으로 연결된 모든 디램에 대해 수행한다.
그러나 상기처럼 동작하는 종래 데이지 체인 구조의 리프레쉬 방식은 상기에서도 언급한 바와 같이 하나의 컨트롤러(20)에서 출력되는 리프레쉬 신호를 통해 순차적으로 디램을 리프레쉬 시키며, 이 리프레쉬에 사용되는 시그날 또는 컨트롤러(20)에서 제너레이션시켜 입력해주어야 한다.
이에따라 디램 자체적으로는 리프레쉬 동작 및 시그날 제너레이션 동작을 하지않아 이러한 형태의 디램 회로를 응용하는데 어느 정도의 제약 요소로 작용하고 있다.
본 발명에서는 상술한 바와 같은 종래 단점을 보완하기 위해, 파워다운 레지스터 값을 이용하여, 디램 자체에서 리프레쉬 시그날을 제너레이션하여 컨트롤러와 독립된 상태에서 리프레쉬 동작을 할 수 있도록 하는 것을 목적으로 한다.
본 발명은 이를 해결하기 위한 것으로 컨트롤러와 상기 컨트롤러에 다수개 연결된 반도체 메모리 소자를 포함하는 데이지 체인 구조의 반도체 메모리 장치에 있어서, 상기 메모리 반도체 소자는, 파워다운 레지스터 값에 따라 리프레쉬 동작에 사용되는 클럭을 생성하는 클럭 발생부와, 상기 클럭 발생부에서 인가되는 클럭을 카운팅하여 내부 로우 어드레스를 발생시키는 어드레스 카운트 수단과, 상기 어드레스 카운트 수단에서 출력된 내부 어드레스를 통해 리프레쉬 동작이 수행되는 셀 어레이 블록을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 특징들 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 같은 구성은 동일부호를 부여하여 설명한다.
보편적으로 파워다운 모드일 경우 회로 자체에서 이 모드임을 나타내는 방식은 컨트롤러(20)에 의해 디램(10)의 파워다운 레지스터에 '하이' 값을 셋팅하여 파워다운 모드임을 나타내고, 반대일 경우에는 '로우' 값을 셋팅하여 파워다운 모드가 아님을 나타내고 있다.
이에따라 본 발명에서는 상기와 같은 특성을 이용해 각각의 디램(10)에서 상기 파워 다운 레지스터의 값이 '하이' 값이 되는지의 여부를 체크하여, 만약 '하이' 값이 되는 것이 센싱되면 자체적으로 내부 리프레쉬 시그날 제너레이터를 인에이블 시키고, 이에 발생된 클럭을 이용해 자체 리프레쉬를 수행하도록 한다.
상기와 같은 방식에 따라 본 발명에 의해 구현된 데이지 체인 구조의 반도체 장치를 보면, 제 3도에 도시된 바와 같으며, 이는 다수개의 디램 각각에 부가되는 부분을 도시한 디램의 내부 개략 구성도이다.
파워다운 모드일 경우 셋팅되는 파워다운 레지스터 값의 상태에 따라 리프레쉬 동작에 사용되는 클럭을 생성하는 오실레이터(16)와; 상기 오실레이터(16)에서 인가되는 클럭을 카운팅하여 내부 로우 어드레스를 발생시키는 어드레스 카운터(15)와; 상기 어드레스 카운터(15)에서 출력된 내부 어드레스를 통해 리프레쉬 동작을 자체 수행하는 셀 어레이 블럭(17)을 포함한다.
상기 오실레이터(16)와, 어드레스 카운터(15)의 상세 회로도는 제 4도에 도시된 바와 같으며, 상기 오실레이터(16)는 오실레이터(16)의 최종 출력을 궤한받아 연속 반전시키는 복수개의 인버터(INV1, INV2)와; 상기 인버터(INV2)에서 출력된 값과, 상기 파워다운 레지스터 값을 입력받아 낸드 연산하는 낸드 게이트(NAND)로 이루어진다.
상기 어드레스 카운터(15)는 상기 낸드 게이트(NAND)에서 출력된 값을 공통 입력(J, K입력단자)으로 하는 제 1 플립플롭(15-1)과; 상기 제 1 플립플롭(15-1)의 출력(Q 단자)을 공통 입력(J, K입력단자)으로 하는 제 2 플립플롭(15-2)과; 상기 각 플립플롭(15-1, 15-2)과 동일한 형태로 연결된 다수개의 플립플롭(15-n)을 포함한다.
그리고 상기 다수개의 플립플롭(15-1 ~ 15-n)은 J-K 플립플롭을 사용하였으며, 이의 갯수는 셀 어레이에 구형된 로우 어드레스 수 만큼 사용하고, 상기 제 1 플립플롭(15-1)의 출력은 파워 다운 모드일때 셀 어레이에 입력되는 로우 어드레스로 이용된다.
상기 낸드 게이트(NAND)는 낸드 연산을 수행할 수 있는 상태의 소자이면 모두 사용할 수 있다.
상기 셀 어레이 블럭(17)은 제 5도에 도시된 바와 같이, 상기 어드레스 카운터(15)에서 출력되는 내부 어드레스와, 외부 어드레스가 입력되면 이를 저장하는 로우 어드레스 버퍼(17-1)와; 상기 로우 어드레스 버퍼(17-1)에서 입력되는 어드레스를 입력받아 실제 셀 어레이 상의 로우 어드레스로 디코딩하는 다수개의 로우 디코더(17-2); 및 상기 다수개의 로우 디코더(17-2)에서 출력되는 어드레스에 따라 셀들을 리프레쉬 시키는 다수의 셀 어레이(17-3)를 포함한다.
이때 상기 로우 어드레스 버퍼(17-1)로 입력되는 각각의 어드레스는 디램의 외부의 어드레스를 입력받아 리프레쉬 동작을 하는 노말 상태일 경우에는 외부 어드레스를 입력받아 저장하고, 파워다운 모드일 경우에는 내부적으로 발생시킨 상기 내부 어드레스를 입력받아 저장한다.
이와 같이 구성된 본 발명의 리프레쉬 장치를 가지는 반도체 장치의 동작을 설명하면 아래와 같다.
노말 상태로 동작 중이던 회로가 파워다운 모드로 모드 변환이 발생됨과 동시에 컨트롤러(20)에 의해 파워다운 레지스터에 '하이' 값이 셋팅되면, 상기 값은 오실레이터(16)의 낸드 게이트(NAND)로 입력되고, 이 값을 입력받은 오실레이터(16)에서는 클럭을 발생시켜 상기 어드레스 카운터(15)로 출력한다.
이때 상기 오실레이터(16)에서 클럭을 발생시키는 동작을 보면, 상기 파워다운 레지스터 값을 입력받은 낸드 게이트(NAND)에서는 그 전의 '0'값에서 '1'값을 출력하게 되며, 이의 출력은 상기 파워다운 레지스터의 값이 '로우' 값으로 변할때 까지 연속적으로 피드-백 되면서 '1, 0, 1, 0…'의 반복적인 값을 출력하면서 리프레쉬 동작에 필요한 클럭을 제공한다.
상기에서 출력된 값은 어드레스 카운터(15) 내의 제 1 플립플롭(15-1)으로 입력되어 소정의 시간이 딜레이된 후, 다음 제 2 플립플롭(15-2)으로 입력됨과 동시에 내부 어드레스(내부add0)로 출력되고, 이와 같은 동작이 마지막 플립플롭(15-n)까지 이어진다.
이어 상기 내부 어드레스(내부add0)는 로우 어드레스 버퍼(17-1)에 순차적으로 계속 저장되며(내부add 0 ~ 내부add n-1), 로우 디코더(17-2)로 입력된다.
로우 디코더(17-2)에서는 상기 입력된 어드레스를 디코딩하여 셀 어레이(17-3)로 출력해 리프레쉬 동작이 수행되도록 한다.
이상에서 상세히 설명한 바와 같이 본 발명은 기존에 하나의 컨트롤러에 의해 리프레쉬 동작을 행하던 것을 각각의 디램에서 독립적으로 리프레쉬 동작을 수행할 수 있도록 하므로써, 컨트롤러에 대한 디램의 의존도를 낮추어 반도체 장치의 응용을 용이하게 한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
제1도는 디램과 컨트롤러와의 연결을 나타내는 데이지 체인 형태의 반도체 장치 블럭도.
제2도는 제1도에서 리프레쉬 수단을 포함하는 디램을 나타낸 상세 블럭도.
제3도는 본 발명에 의해 구현된 데이지 체인 형태의 반도체 장치 블럭도.
제4도는 제3도의 오실레이터와 어드레스 카운터의 상세 회로도.
제5도는 제3도의 셀 어레이 블럭의 상세 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 디램 15 : 어드레스 카운터
15-1 ~ 15-n : J-K 플립플롭 16 : 오실레이터
17 : 셀 어레이 블럭 17-1 : 로우 어드레스 버퍼
17-2 : 로우 디코더 17-3 : 셀 어레이
Claims (4)
- 컨트롤러와 상기 컨트롤러에 다수개 연결된 반도체 메모리 소자를 포함하는 데이지 체인 구조의 반도체 메모리 장치에 있어서, 상기 반도체 메모리 소자는, 파워 다운 레지스터에 셋팅되는 값의 레벨에 따라 리프레쉬 동작에 사용되는 클럭을 생성하는 클럭 발생부와, 상기 클럭 발생부에서 인가되는 클럭을 카운팅하여 내부 로우 어드레스를 발생시키는 어드레스 카운트 수단과, 상기 어드레스 카운트 수단에서 출력된 내부 어드레스를 통해 리프레쉬 동작이 수행되는 셀 어레이 블록을 포함하여 구성된 것을 특징으로 하는 데이지 체인 구조의 반도체 장치.
- 제1항에 있어서, 상기 클럭 발생부는 최종 출력을 피드-백 받아 순차 인버팅 하는 다수개의 반전 소자와; 상기 다수개의 반전 소자의 출력과 파워다운 레지스터에 셋팅되는 값을 입력받아 낸드 연산하는 논리 소자를 포함하는 것을 특징으로 하는 데이지 체인 구조의 반도체 장치.
- 제1항에 있어서, 상기 어드레스 카운트 수단은 상기 클럭 발생부에서 출력된 값을 공통 입력으로 하여, 다음 플립플롭으로 출력함과 동시에, 리프레쉬 시킬 내부 어드레스로 출력하는 플립플롭을 셀 블럭내의 로우 어드레스 갯수에 상응하는 갯수만큼 포함하는 것을 특징으로 하는 데이지 체인 구조의 반도체 장치.
- 제1항에 있어서, 상기 셀 어레이 블럭은 반도체 메모리 장치가 노말 동작을 수행할 경우에는 외부 어드레스를 입력받아 저장하고, 반도체 메모리 장치가 파워다운 모드로 동작할 경우에는 상기 어드레스 카운트 수단에서 출력되는 내부 어드레스를 입력받아 저장하는 로우 어드레스 버퍼를 포함하는 것을 특징으로 하는 데이지 체인 구조의 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080259A KR100243335B1 (ko) | 1996-12-31 | 1996-12-31 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
| US08/966,355 US5859809A (en) | 1996-12-31 | 1997-11-07 | Semiconductor device of daisy chain structure having independent refresh apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080259A KR100243335B1 (ko) | 1996-12-31 | 1996-12-31 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060892A KR19980060892A (ko) | 1998-10-07 |
| KR100243335B1 true KR100243335B1 (ko) | 2000-02-01 |
Family
ID=19493511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080259A KR100243335B1 (ko) | 1996-12-31 | 1996-12-31 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5859809A (ko) |
| KR (1) | KR100243335B1 (ko) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094704A (en) * | 1997-06-17 | 2000-07-25 | Micron Technology, Inc. | Memory device with pipelined address path |
| US6005823A (en) * | 1997-06-20 | 1999-12-21 | Micron Technology, Inc. | Memory device with pipelined column address path |
| KR19990002763A (ko) * | 1997-06-23 | 1999-01-15 | 윤종용 | 반도체 메모리 장치의 리프레쉬 구조 |
| US6378018B1 (en) * | 1997-10-10 | 2002-04-23 | Intel Corporation | Memory device and system including a low power interface |
| US6707743B2 (en) | 1998-10-01 | 2004-03-16 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division |
| US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
| US5999474A (en) * | 1998-10-01 | 1999-12-07 | Monolithic System Tech Inc | Method and apparatus for complete hiding of the refresh of a semiconductor memory |
| US6370073B2 (en) | 1998-10-01 | 2002-04-09 | Monlithic System Technology, Inc. | Single-port multi-bank memory system having read and write buffers and method of operating same |
| US6504780B2 (en) * | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
| US6415353B1 (en) | 1998-10-01 | 2002-07-02 | Monolithic System Technology, Inc. | Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same |
| US6567023B1 (en) * | 1999-09-17 | 2003-05-20 | Kabushiki Kaisha Toshiba | Analog to digital to analog converter for multi-valued current data using internal binary voltage |
| US6625687B1 (en) * | 2000-09-18 | 2003-09-23 | Intel Corporation | Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing |
| EP1388864A3 (en) * | 2002-08-08 | 2005-02-09 | Fujitsu Limited | Semiconductor memory device and method for controlling semiconductor memory device |
| US6795364B1 (en) * | 2003-02-28 | 2004-09-21 | Monolithic System Technology, Inc. | Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode |
| DE10339787B4 (de) * | 2003-08-28 | 2005-11-03 | Infineon Technologies Ag | Speichermodul |
| US7353329B2 (en) * | 2003-09-29 | 2008-04-01 | Intel Corporation | Memory buffer device integrating refresh logic |
| US6992616B2 (en) * | 2003-12-05 | 2006-01-31 | Safeview, Inc. | Millimeter-wave active imaging system |
| US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
| JP5193045B2 (ja) * | 2005-09-30 | 2013-05-08 | モサイド・テクノロジーズ・インコーポレーテッド | 出力制御部を備えたメモリ |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US7747833B2 (en) | 2005-09-30 | 2010-06-29 | Mosaid Technologies Incorporated | Independent link and bank selection |
| US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
| US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
| US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
| US8364861B2 (en) | 2006-03-28 | 2013-01-29 | Mosaid Technologies Incorporated | Asynchronous ID generation |
| US8069328B2 (en) * | 2006-03-28 | 2011-11-29 | Mosaid Technologies Incorporated | Daisy chain cascade configuration recognition technique |
| US8335868B2 (en) * | 2006-03-28 | 2012-12-18 | Mosaid Technologies Incorporated | Apparatus and method for establishing device identifiers for serially interconnected devices |
| US7551492B2 (en) * | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
| US7802064B2 (en) * | 2006-03-31 | 2010-09-21 | Mosaid Technologies Incorporated | Flash memory system control scheme |
| US7904639B2 (en) | 2006-08-22 | 2011-03-08 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| EP2487794A3 (en) * | 2006-08-22 | 2013-02-13 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| US8407395B2 (en) | 2006-08-22 | 2013-03-26 | Mosaid Technologies Incorporated | Scalable memory system |
| US8700818B2 (en) * | 2006-09-29 | 2014-04-15 | Mosaid Technologies Incorporated | Packet based ID generation for serially interconnected devices |
| US7817470B2 (en) * | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
| US7853727B2 (en) | 2006-12-06 | 2010-12-14 | Mosaid Technologies Incorporated | Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection |
| US8271758B2 (en) * | 2006-12-06 | 2012-09-18 | Mosaid Technologies Incorporated | Apparatus and method for producing IDS for interconnected devices of mixed type |
| US7818464B2 (en) * | 2006-12-06 | 2010-10-19 | Mosaid Technologies Incorporated | Apparatus and method for capturing serial input data |
| US8010709B2 (en) * | 2006-12-06 | 2011-08-30 | Mosaid Technologies Incorporated | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type |
| US8331361B2 (en) * | 2006-12-06 | 2012-12-11 | Mosaid Technologies Incorporated | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type |
| US7529149B2 (en) * | 2006-12-12 | 2009-05-05 | Mosaid Technologies Incorporated | Memory system and method with serial and parallel modes |
| US8984249B2 (en) * | 2006-12-20 | 2015-03-17 | Novachips Canada Inc. | ID generation apparatus and method for serially interconnected devices |
| US8010710B2 (en) * | 2007-02-13 | 2011-08-30 | Mosaid Technologies Incorporated | Apparatus and method for identifying device type of serially interconnected devices |
| US8122202B2 (en) | 2007-02-16 | 2012-02-21 | Peter Gillingham | Reduced pin count interface |
| KR101494023B1 (ko) * | 2007-02-16 | 2015-02-16 | 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 | 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법 |
| CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
| WO2008101316A1 (en) * | 2007-02-22 | 2008-08-28 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
| US7796462B2 (en) | 2007-02-22 | 2010-09-14 | Mosaid Technologies Incorporated | Data flow control in multiple independent port |
| US8086785B2 (en) | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
| WO2009062280A1 (en) * | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
| US7913128B2 (en) * | 2007-11-23 | 2011-03-22 | Mosaid Technologies Incorporated | Data channel test apparatus and method thereof |
| US8825939B2 (en) * | 2007-12-12 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Semiconductor memory device suitable for interconnection in a ring topology |
| US7983099B2 (en) | 2007-12-20 | 2011-07-19 | Mosaid Technologies Incorporated | Dual function compatible non-volatile memory device |
| US7940572B2 (en) * | 2008-01-07 | 2011-05-10 | Mosaid Technologies Incorporated | NAND flash memory having multiple cell substrates |
| US8594110B2 (en) * | 2008-01-11 | 2013-11-26 | Mosaid Technologies Incorporated | Ring-of-clusters network topologies |
| US8139390B2 (en) * | 2008-07-08 | 2012-03-20 | Mosaid Technologies Incorporated | Mixed data rates in memory devices and systems |
| US8134852B2 (en) | 2008-10-14 | 2012-03-13 | Mosaid Technologies Incorporated | Bridge device architecture for connecting discrete memory devices to a system |
| US7957173B2 (en) * | 2008-10-14 | 2011-06-07 | Mosaid Technologies Incorporated | Composite memory having a bridging device for connecting discrete memory devices to a system |
| US8549209B2 (en) * | 2008-11-04 | 2013-10-01 | Mosaid Technologies Incorporated | Bridging device having a configurable virtual page size |
| US20100115172A1 (en) * | 2008-11-04 | 2010-05-06 | Mosaid Technologies Incorporated | Bridge device having a virtual page buffer |
| US8037235B2 (en) * | 2008-12-18 | 2011-10-11 | Mosaid Technologies Incorporated | Device and method for transferring data to a non-volatile memory device |
| US8194481B2 (en) * | 2008-12-18 | 2012-06-05 | Mosaid Technologies Incorporated | Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation |
| US8521980B2 (en) | 2009-07-16 | 2013-08-27 | Mosaid Technologies Incorporated | Simultaneous read and write data transfer |
| US8582382B2 (en) * | 2010-03-23 | 2013-11-12 | Mosaid Technologies Incorporated | Memory system having a plurality of serially connected devices |
| US8825967B2 (en) | 2011-12-08 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Independent write and read control in serially-connected devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132696A (ja) * | 1990-09-25 | 1992-05-06 | Kobe Steel Ltd | Ｂｉ系酸化物超電導体単結晶の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| US4700330A (en) * | 1985-10-30 | 1987-10-13 | Digital Equipment Corporation | Memory for a digital data processing system including circuit for controlling refresh operations during power-up and power-down conditions |
| GB8801472D0 (en) * | 1988-01-22 | 1988-02-24 | Int Computers Ltd | Dynamic random-access memory |
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| US5615328A (en) * | 1995-08-30 | 1997-03-25 | International Business Machines Corporation | PCMCIA SRAM card function using DRAM technology |
| US5654929A (en) * | 1995-09-14 | 1997-08-05 | Samsung Electronics Co., Ltd. | Refresh strategy for DRAMs |
-
1996
- 1996-12-31 KR KR1019960080259A patent/KR100243335B1/ko not_active IP Right Cessation
-
1997
- 1997-11-07 US US08/966,355 patent/US5859809A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132696A (ja) * | 1990-09-25 | 1992-05-06 | Kobe Steel Ltd | Ｂｉ系酸化物超電導体単結晶の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5859809A (en) | 1999-01-12 |
| KR19980060892A (ko) | 1998-10-07 |
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