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JP2010524089A - バッファ装置と集積回路メモリ装置を含むメモリシステムトポロジ - Google Patents

バッファ装置と集積回路メモリ装置を含むメモリシステムトポロジ Download PDF

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JP2010524089A
JP2010524089A JP2010502293A JP2010502293A JP2010524089A JP 2010524089 A JP2010524089 A JP 2010524089A JP 2010502293 A JP2010502293 A JP 2010502293A JP 2010502293 A JP2010502293 A JP 2010502293A JP 2010524089 A JP2010524089 A JP 2010524089A
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JP
Japan
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integrated circuit
memory
data
signal path
buffer
Prior art date
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JP2010502293A
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English (en)
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ツェーン，イーリー
シャエファー，イアン
ハンペル，クレイグ
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ラムバス・インコーポレーテッド
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Publication date
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Abstract

いくつかある実施形態の中で特にシステムは、集積回路バッファ装置（メモリコントローラなどのマスタに接続され得る）と複数の集積回路メモリ装置間のトポロジ（データおよび／または制御／アドレス情報）を含む。例えば、単一のフライバイ信号経路（またはバス）を使用して集積回路バッファ装置から複数の集積回路バッファ装置へ提供される制御／アドレス情報に応答して、データは、別々の分割（またはポイントツーポイントリンク）信号経路を使用して複数の集積回路メモリ装置と集積回路バッファ装置の間に提供されてよい。集積回路バッファ装置は複数の集積回路メモリ装置の構成可能な効果的メモリ編成を可能にする。集積回路バッファ装置によりメモリコントローラに対し示されるメモリ編成は、後ろにある実際のメモリ編成と異なってもよいし、あるいは集積回路バッファ装置に接続されてもよい。バッファ装置は、特定のメモリ編成を期待するメモリコントローラと実際のメモリ編成との間で転送されるデータを分割してマージする。

Description

関連出願の相互参照
本出願は、２００５年９月２６日出願の米国特許出願第１１／２３６，４０１号（係属中）の一部継続出願である２００６年７月２８日出願の米国特許出願第１１／４６０，８９９号（係属中）の一部継続出願である。
発明の分野
本発明は一般的には、集積回路装置、このような装置の高速シグナリング、メモリ装置、およびメモリシステムに関する。
背景
いくつかの現代の傾向によると、汎用マイクロプロセッサ、グラフィックプロセッサなどのプロセッサはシステムメモリおよびデータ帯域幅の要件を増大し続けるということが予測される。マルチコアプロセッサアーキテクチャとマルチプルグラフィックパイプラインなどのアプリケーションにおいて並列処理を使用すると、プロセッサは、次の１０年間は３年ごとに２倍となる速度でシステム帯域幅の増大を推進できなければならない。データ帯域幅とシステムメモリ要件の増大に対応することが高価で困難なものとなり得るダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては、いくつかの主要な傾向がある。例えば、所与のＤＲＡＭ技術ノードにおける形状サイズの改良に対するトランジスタ速度と、所与のＤＲＡＭダイのＤＲＡＭ技術をより高メモリ密度へ推進するのに必要な設備投資のコスト上昇は、ＤＲＡＭ技術がデータ帯域幅とシステム容量要件の増大と同じペースを保つことができる速度に悪影響を与える。
添付図面において、実施形態は限定としてではなく一例として示され、図面中の同じ参照符号は同様な要素を指す。
図面の簡単な説明
複数の集積回路メモリ装置と複数の集積回路バッファ装置を含むメモリモジュールトポロジを例示する。 スプリットマルチドロップ式制御／アドレスバスを有するメモリモジュールトポロジを例示する。 シングルマルチドロップ式制御／アドレスバスを有するメモリモジュールトポロジを例示する。 各集積回路バッファ装置とメモリモジュールコネクタインタフェース間においてデータを提供するメモリモジュールトポロジを例示する。 複数の集積回路メモリ装置と、制御およびアドレス情報のための集積回路バッファ装置を備えた複数の集積回路バッファ装置とを含むメモリモジュールトポロジを例示する。 図５のメモリモジュールトポロジにおける制御／アドレス信号経路の終端を例示する。 図５のメモリモジュールトポロジにおけるデータ信号経路の終端を例示する。 図５のメモリモジュールトポロジにおけるスプリット式制御／アドレス信号経路の終端を例示する。 複数の集積回路メモリ装置と複数の集積回路バッファ装置を含むメモリモジュールトポロジの平面図を例示する。 複数の集積回路メモリ装置と複数の集積回路バッファ装置を含むメモリモジュールトポロジの側面図を例示する。 複数の集積回路メモリ装置と複数の集積回路バッファ装置を含むメモリモジュールトポロジの底面図を例示する。 複数の集積回路メモリダイと集積回路バッファダイを有する装置のトポロジを例示するブロック線図である。 複数の集積回路メモリダイと集積回路バッファダイを有するマルチチップパッケージ（ＭＣＰ）装置を例示する。 複数の集積回路メモリダイとバッファダイを有する装置を例示する。 フレキシブルテープ上に配置された複数の集積回路メモリ装置とバッファ装置を有する装置を例示する。 パッケージ内に並んで配置され収容された複数の集積回路メモリダイとバッファダイを有する装置を例示する。 別々のパッケージ内に収容され大きなパッケージオンパッケージ「ＰＯＰ：package-on-a-package」装置内に集積化された複数の集積回路メモリダイとバッファダイを有する装置を例示する。 シリアルプレゼンスディテクト装置（serial presence detect device：ＳＰＤ）を含むメモリモジュールトポロジを例示する。 ＳＰＤを有する各データスライスを含むメモリモジュールトポロジを例示する。 集積回路バッファダイのブロック線図である。 メモリ装置のブロック線図である。 メモリモジュールインターフェース部分と複数の集積回路バッファ装置間の信号経路を例示する。 メモリモジュールインターフェース部分と複数の集積回路バッファ装置間の信号経路を例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュール（バッファ１０１ａとして示す）とを含むメモリシステムポイントツーポイントトポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュール（バッファ１０１ａとして示す）とを含むメモリシステムポイントツーポイントトポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュール（バッファ１０１ａとして示す）とを含むメモリシステムポイントツーポイントトポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュール（バッファ１０１ａとして示す）とを含むメモリシステムポイントツーポイントトポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュールとを含むメモリシステムディジーチェイントポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュールとを含むメモリシステムディジーチェイントポロジを例示する。 マスタと、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュールとを含むメモリシステムディジーチェイントポロジを例示する。 複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。 複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。 複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。 複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。 複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。 異なる大きさのアドレス空間すなわちメモリ容量を有するメモリモジュールを例示する。 異なる大きさのアドレス空間すなわちメモリ容量を有するメモリモジュールを例示する。 第１の動作モード中に動作するマスタと２つのメモリモジュールを含むメモリシステムを例示する。 第２の動作モード（バイパスモード）中に動作するマスタと２つのメモリモジュールを含むメモリシステムを例示する。 マスタと少なくとも４つのメモリモジュールを含むメモリシステムを例示する。 第１の動作モード中に動作するマスタと４つのメモリモジュールを含むメモリシステムを例示する。 第２の動作モード（バイパスモード）中に動作するマスタと４つのメモリモジュールを含むメモリシステムを例示する。 バイパス回路を例示する。 集積回路バッファ装置のタイミング図を例示する。 集積回路バッファ装置のタイミング図を例示する。 一実施形態による、メモリモジュールを均等化する方法を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のツリートポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のツリートポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のツリートポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のツリートポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のツリートポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のフライバイ（fly-by）トポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のフライバイトポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファ装置と複数の集積回路メモリ装置間のポイントツーポイント（別名、分割）トポロジ（データ、および／または制御／アドレス情報）を例示する。 集積回路バッファダイと複数の集積回路メモリダイ間のＭＣＰ（またはシステムインパッケージ「ＳＩＰ：system-in-a-package」）トポロジ（データ、および／または制御／アドレス情報））を例示する。 集積回路バッファ装置のブロック線図である。 集積回路バッファ装置のタイミング図を例示する。 集積回路バッファ装置のタイミング図を例示する。 異なるランク内のバッファ装置と複数の集積回路メモリ装置を例示する。 それぞれのメモリランクとして機能する個々のメモリ装置へアクセスするシステムを例示する。 集積回路バッファ装置における動作方法を例示する。
詳細な説明
いくつかある実施形態の中で特にシステムは、集積回路バッファ装置（メモリコントローラなどのマスタに接続され得る）と複数の集積回路メモリ装置間でデータおよび／または制御／アドレス情報を転送するためのトポロジを含む。例えば、単一のフライバイ信号経路（またはバス）を使用して集積回路バッファ装置から複数の集積回路バッファ装置へ提供される制御／アドレス情報に応答して、データを、別々の分割（またはポイントツーポイントリンク）信号経路を使用して複数の集積回路メモリ装置と集積回路バッファ装置間に提供することができる。他のトポロジタイプとしては、ＳＩＰまたはＭＣＰの実施形態において使用されるフォーク型トポロジ、スター型トポロジ、フライバイトポロジ、分割トポロジが挙げられる。
集積回路バッファ装置により、複数の集積回路メモリ装置の構成可能な効果的メモリ編成が可能になる。集積回路バッファ装置によりメモリコントローラに対し示されるメモリ編成は、背後の実際のメモリ構成と異なってもよいし、あるいは集積回路バッファ装置に接続されてもよい。例えば、制御／アドレス情報は、所定のページサイズとピーク帯域幅だけでなく所定数のメモリ装置とメモリバンクを有するメモリ編成を期待するメモリコントローラからバッファ装置へ提供されてよいが、バッファ装置に接続される実際のメモリ編成は異なる。バッファ装置は、特定のメモリ編成を期待するメモリコントローラと実際のメモリ編成との間で転送されるデータを分割および／またはマージする。集積回路バッファ装置は、別々のメモリ装置からの読み取りデータを読み取りデータストリームにマージすることができる。同様に、集積回路メモリ装置は、書き込みデータを、複数のメモリ装置上に格納される書き込みデータ部分に分割することができる。
集積回路バッファ装置は、データ経路回路、アドレス変換回路、データ経路ルータ回路、コマンド復号化回路、そして制御（またはレジスタセット）回路を含むことができる。バッファ装置はまた、少なくとも３つの異なる分割モード、１）４つの４ビットインターフェース（４×４）、２）２つの４ビットインターフェース（２×４）、または３）２つの８ビットインターフェース（２×８）に構成され得るインターフェースを含む。この異なる構成により、メモリモジュールまたはメモリスタック構成に柔軟性をもたせることができる。バッファ装置はまた、複数の集積回路メモリ装置からのデータの格納と検索をエミュレートするためにパターン発生器と内部メモリアレイ回路とを含むことができる。
バッファ装置は、例えば、分割データ信号経路に接続された、異なるランクの集積回路メモリ装置へのメモリトランザクション間の信号経路（バス）ターンアラウンドの「時間バブル：time bubble」すなわち空き時間をなくすことによりメモリシステム性能を向上することができる。メモリランクはまた単一の集積回路メモリ装置を含むことができる。メモリコントローラがメモリランクアクセスを追跡し時間バブルを挿入する必要性をなくすことでメモリコントローラの複雑性を低減することができる。分割データ信号経路を使用することにより、バブル時間挿入によりもたらされる帯域幅減少なしに、メモリモジュールまたはメモリランク容量を拡張することができる。メモリモジュールはより多くのメモリ装置またはダイを含むことができ、しかも単一ランクメモリモジュールを依然としてエミュレートすることができる。
いくつかの実施形態によると、システムは、マスタ装置と、第１の動作モードと第２の動作モード（バイパスモード）で動作する複数の集積回路メモリ装置と複数の集積回路バッファ装置とを有する第１のメモリモジュールと、を含む。第１の動作モードでは、第１のメモリモジュールは、読み取りデータを第１の信号経路上の（集積回路バッファ装置を介した）複数の集積回路メモリ装置からマスタへ提供し、第２のメモリモジュールは同時に、マスタ装置に接続された第３の信号経路上の（第２のモジュール上の別の集積回路バッファ装置を介した）複数の集積回路メモリ装置から読み取りデータを提供する。第２の動作モードでは、第１のメモリモジュールは、第１の信号経路上の（集積回路バッファ装置を介した）複数の集積回路メモリ装置から第１の読み取りデータを提供し、第２のメモリモジュールに接続された第２の信号経路上の（集積回路バッファ装置を介した）複数の集積回路メモリ装置から第２の読み取りデータを提供する。次に、第２のメモリモジュール内の集積回路バッファ装置は、第２の信号経路からの第２の読み取りデータをバイパスし、第２の読み取りデータをマスタ装置に接続された第３の信号経路上に提供する。第１のメモリモジュールは、第２のメモリモジュールと比較してより大きな（例えば２倍の）アドレス空間または容量を有することができる。
同様に、第１と第２の動作モード中に書き込みデータをマスタ装置から第１と第２のメモリモジュールへ提供することができる。
いくつかの実施形態によると、第２のメモリモジュールは、第２の読み取りデータを第２の信号経路から第３の信号経路へ転送するバイパス回路を集積回路バッファ装置内、インターフェース内、または連続メモリモジュール内などに含む。バイパス回路は、ジャンパー、信号トレース、および／または半導体装置を含むことができる。バイパス回路はまた、メモリモジュールから読み取りデータを出力（または均等化）する際に遅延を追加するための遅延回路を含むことができる。
いくつかの実施形態によると、システムはマスタ装置と少なくとも４つのメモリモジュールを含み、少なくとも２つのメモリモジュールは他の２つのメモリモジュールとは異なる容量を有する。４つのメモリモジュールは複数の信号経路に接続される。システムは、１つまたは複数のメモリモジュールが少なくとも１つの大容量メモリモジュールからマスタ装置へ読み取りデータを提供するためにバイパス回路を使用する、バイパスモードで動作することができる。
いくつかの実施形態によると、システムは、マスタと、ポイントツーポイントトポロジまたはディジーチェイントポロジなどの様々なトポロジで配置されてよい複数のメモリモジュールとを含む。メモリモジュールは、制御情報を受信するために様々なトポロジ（専用、フライバイ、スタブ、蛇行状、またはツリートポロジなどの単独または組み合わせ）を使用して結合される複数の集積回路バッファ装置を含むことができる。
いくつかの実施形態によると、本方法は、マスタと複数のメモリモジュールを含むシステムの動作モードを判断する。バイパス動作モードでは、異なる信号経路を使用する異なる容量のメモリモジュールからの読み取りデータがほぼ同時にマスタに到達するということを均等化または保証するために、遅延は少なくとも１つのメモリモジュールから読み取りデータに与えられる。
いくつかの実施形態によると、メモリモジュールは、関連する複数の集積回路メモリ装置（またはダイ）からデータをアクセスする複数の集積回路バッファ装置（またはダイ）それぞれからメモリモジュールコネクタにデータを提供する複数の信号経路を含む。特定の実施形態では、各集積回路バッファ装置はまた、それぞれの集積回路バッファ装置に関連する少なくとも１つの集積回路メモリ装置へのアクセスを指定する制御および／またはアドレス情報を提供するバス化された信号経路にも接続される。
いくつかの実施形態によると、メモリモジュールコネクタは制御／アドレスインターフェース部分とデータインターフェース部分を含む。制御／アドレスバスは複数の集積回路バッファ装置と制御／アドレスインターフェース部分とを接続する。複数のデータ信号経路は複数の集積回路バッファ装置それぞれとデータインターフェース部分とを接続する。各集積回路バッファ装置は、１）少なくとも１つの集積回路メモリ装置に接続するインターフェース、２）制御／アドレスバスに接続するインターフェース、３）複数のデータ信号経路内のデータ信号経路に接続するインターフェースを含む。
いくつかの実施形態によると、メモリモジュールは、メモリモジュールのパラメータと構成に関する情報を格納するために、例えば電気的消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）（別名、シリアルプレゼンスディテクト（ＳＰＤ）装置）を使用することにより不揮発性の記憶場所を含むことができる。いくつかの実施形態では、少なくとも１つの集積回路バッファ装置はＳＰＤ装置内に格納された情報にアクセスする。
１つのパッケージ実施形態では、パッケージは集積回路バッファダイと複数の集積回路メモリダイとを収容する。このパッケージでは、複数の信号経路は、集積回路バッファダイと複数の集積回路メモリダイ間でデータを転送する（データを読み取るおよび／または書き込む）。集積回路バッファダイは、パッケージのインターフェースから複数の集積回路メモリダイへ制御信号を提供する。複数の集積回路メモリダイのメモリアレイ内に格納されたデータは、制御信号に応答して、集積回路バッファダイを介しメモリモジュール上に配置された信号経路へ提供される。一実施形態では、パッケージはマルチチップパッケージ（ＭＣＰ）であってよい。一実施形態では、複数の集積回路メモリダイは共通または別々のパッケージに収容されてよい。以下に述べる実施形態では、メモリモジュールは、互いに上下に積み重ねられるともに信号経路を介し接続された一連の集積回路ダイ（すなわちメモリダイとバッファダイ）を含むことができる。
本明細書に記載のように、集積回路バッファ装置はバッファまたはバッファ装置とも呼ばれる。同様に、集積回路メモリ装置はメモリ装置とも呼ばれる。マスタ装置はマスタとも呼ばれる。
一実施形態では、集積回路メモリ装置は、メモリダイがデータを格納および／または検索するためのあるいは他のメモリ機能のための半導体材料から形成されたモノリシック集積回路であるという点でメモリダイと区別され、一方集積回路メモリ装置は少なくともメモリダイがアクセスされるようにするパッケージまたはインターフェースの形態を有するメモリダイである。
同様に、一実施形態では、集積回路バッファ装置は、バッファダイが半導体材料から形成され少なくとも本明細書に記載される１つまたは複数のバッファ機能を行うモノリシック集積回路であるという点で、バッファダイと区別される。一方集積回路バッファ装置は少なくともバッファダイとの通信を可能にするパッケージまたはインターフェースの形態を有するバッファダイである。
以下にさらに詳細に述べるいくつかの実施形態において、図１〜８には、メモリモジュール上に置かれた複数の集積回路メモリ装置（またはダイ）と複数の集積回路バッファ装置（またはダイ）を含む制御／アドレスおよびデータ信号経路トポロジを例示する。図１０、１８、１９にはまた、いくつかの実施形態における集積回路バッファ装置（またはダイ）およびメモリ装置（またはダイ）の動作だけでなくメモリモジュール上に置かれた複数の集積回路メモリ装置（またはダイ）と複数の集積回路バッファ装置（またはダイ）を含む信号経路トポロジを例示する。図２１Ａ−Ｄ、２２Ａ−Ｃ、２３Ａ−Ｃ、２４Ａ−Ｂにはシステムトポロジを例示する。図２６Ａ−Ｂ、２８Ａ−Ｂ、３１には第１の動作モードと第２の動作モード（バイパスモード）におけるメモリシステムの動作を例示する。図３２Ａ−Ｅ、３３Ａ−Ｂ、３４、３５には集積回路バッファ装置と複数の集積回路メモリ装置間のトポロジを例示する。図３６は集積回路バッファ装置のブロック線図であり、図３７Ａ−Ｂに集積回路バッファ装置のタイミング図を例示する。図３８、３９には、異なるメモリランク内のバッファ装置と複数の集積回路メモリ装置を例示する。図４０には、集積回路バッファ装置における動作方法を例示する。
図１には、複数の集積回路メモリ装置と複数の関連する集積回路バッファ装置を含むメモリモジュールトポロジを例示する。一実施形態では、メモリモジュール１００は、共通アドレス／制御信号経路１２１に接続された複数のバッファ装置１００ａ−ｄを含む。複数のバッファ装置１００ａ−ｄの各バッファ装置は、信号経路１０２ａ−ｄ、１０３を介す複数の集積回路メモリ装置１０１ａ−ｄそれぞれへのアクセスを提供する。一実施形態では、それぞれのデータスライスａ−ｄは、バッファ１００ａ−ｄの１つとメモリ装置セット１０１ａ−ｄにより形成される。バッファ装置１００ａ−ｄは、バッファ装置１００ａ−ｄとメモリモジュールコネクタインタフェース間でデータ（読み取り／書き込みデータ）を転送する信号経路１２０ａ−ｄそれぞれに接続される。一実施形態では、マスク情報は、信号経路１２０ａ−ｄを使用することによりメモリモジュールコネクタインタフェースからバッファ装置１００ａ−ｄへそれぞれ転送される。
一実施形態では、データスライスは、それぞれの集積回路バッファ装置に接続されるメモリモジュールデータ信号経路（またはバス）の一部である。データスライスは、メモリモジュール上に配置された単一のメモリ装置との間のデータ経路の全データ経路またはその一部を含むことができる。
集積回路メモリ装置は、メモリアレイと集合的に呼ばれる複数の記憶セルを有する集積回路装置の共通集合と考えてよい。メモリ装置は、例えば書き込みまたは読み取りコマンドの一部として与えられる特定のアドレスに関連したデータ（検索され得る）を格納する。メモリ装置の種類の例としては、シングルおよびダブルデータレートシンクロナスＤＲＡＭ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、およびフラッシュメモリを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）が挙げられる。メモリ装置は通常、いくつかある機能の中でも特に、要求およびアドレス情報を復号しメモリアレイと信号経路間のメモリ転送を制御する「要求またはコマンド復号化・アレイアクセス論理」を含む。メモリ装置は、例えばクロック信号の上昇と下降エッジに同期してデータを出力する送信回路を含むことができる（例えば、ダブルデータレートメモリ装置内に）。同様に、一実施形態では、メモリ装置は、例えばクロック信号の上昇と下降エッジに、またはクロック信号と時間的関係を有する出力データに同期してデータを受信する受信回路を含むことができる。受信回路はまた、クロック信号の上昇と下降エッジに同期して制御情報を受信するように含まれてよい。一実施形態では、ストローブ信号はメモリ装置との間で伝播するデータを伴うことができ、このデータはストローブ信号を使用することにより装置（例えばメモリ装置、バッファ、またはコントローラ）により取り込まれてよい。
一実施形態では、集積回路バッファ装置は、メモリモジュールコネクタインタフェースと少なくとも１つの集積回路メモリ装置との間のインターフェースとして働く集積回路である。いくつかの実施形態では、バッファ装置は、共通または別のパッケージに収容されてよい少なくとも１つの集積回路メモリ装置にデータ、制御情報、アドレス情報および／またはクロック信号を格納および／またはルーティングすることができる。一実施形態では、バッファは、複数のメモリ装置とメモリモジュールコネクタインタフェース間で、データ、制御情報、クロック信号を単独でまたは組み合わせて分離、ルーティング、および／または変換する。メモリモジュールコネクタインタフェースの一実施形態は図９Ａ−Ｃにおいて後述され示される。
図１に示すように、メモリモジュール１００上に配置された少なくとも１つの信号経路１２１は、様々な実施形態では、少なくともバッファ装置１００ａ−ｄの１つとメモリモジュールコネクタインタフェース間で制御および／またはアドレス（制御／アドレス）情報を転送する。一実施形態では、信号経路１２１はマルチドロップ式バスである。図２−８に例示され後述されるように、別の実施形態では、１つまたは複数のバッファ装置１００ａ−ｄとメモリモジュールコネクタインタフェース間で制御／アドレス情報、データおよびクロック信号を転送するための別のトポロジを使用することができる。データバスとしては、例えばスプリットマルチドロップ式制御／アドレスバス、分割マルチドロップ式制御／アドレスバス、ポイントツーポイントおよび／またはディジーチェインの各トポロジを採用することができる。
一実施形態では、クロック信号および／またはクロック情報は信号経路１２１内の少なくとも１つの信号線上で転送されてよい。これらのクロック信号は、公知の周波数および／または位相を有する１つまたは複数のクロック信号を提供する。一実施形態では、クロック信号は、制御／アドレス情報と同期するかあるいはそれともに伝播する。一実施形態では、クロック信号のエッジは、制御／アドレス情報を表す制御／アドレス信号のエッジと時間的関係を有する。一実施形態では、クロック信号は、クロック源、マスタ装置（例えばコントローラ装置）、および／またはバッファ装置により生成される。
一実施形態では、クロック信号および／またはクロック情報は、それぞれの信号経路１２０ａ−ｄ内の少なくとも１つの信号線上で転送されてよい。バッファ装置１００ａ−ｄは、信号経路１２０ａ−ｂ上でデータと共にクロック信号を受信および／または送信することができる。一実施形態では、書き込みデータは信号経路１２０ａ−ｄ上でバッファ装置１００ａ−ｄに提供され、クロック信号は信号経路１２０ａ−ｄ上で書き込みデータともに提供される。一実施形態では、クロックツーマスタ（clock-to-master：ＣＴＭ）などのクロック信号は、信号経路１２０ａ−ｄ上のバッファ装置１００ａ−ｄから信号経路１２０ａ−ｄ上の読み取りデータと共に提供される。一実施形態では、クロック信号は書き込みおよび／または読み取りデータと同期されるかあるいはそれらと共に伝播する。クロック信号のエッジは、書き込みおよび／または読み取りデータを表すデータ信号のエッジと時間的関係を有するかあるいはそれに位置合わせされる。クロック情報はデータ内に埋め込まれてよく、これによりデータ信号と一緒に別のクロック信号を使用する必要が無くなる。
一実施形態では、読み取り、書き込みおよび／または双方向ストローブ信号は、それぞれの信号経路１２０ａ−ｄ内の少なくとも１つの信号線上で転送されてよい。バッファ装置１００ａ−ｄは、信号経路１２０ａ−ｂ上でデータと共にストローブ信号を受信および／または送信することができる。一実施形態では、書き込みデータは信号経路１２０ａ−ｄ上でバッファ装置１００ａ−ｄへ提供され、ストローブ信号は信号経路１２０ａ−ｄ上で書き込みデータと共に提供される。一実施形態では、ストローブ信号は信号経路１２０ａ−ｄ上で読み取りデータと共に信号経路１２０ａ−ｄ上でバッファ装置１００ａ−ｄから提供される。一実施形態では、ストローブ信号は書き込みおよび／または読み取りデータと同期するかあるいはそれと共に伝播する。ストローブ信号のエッジは、書き込みおよび／または読み取りデータを表すデータ信号のエッジと時間的関係を有するかあるいはそれに位置合わせされる。
一実施形態では、特定の集積回路メモリ装置内の特定の記憶場所へアクセスするためのアドレス（例えば、行および／または列アドレス）および／またはコマンドはメモリモジュールコネクタインタフェースから信号経路１２１上に提供される。一実施形態では、コマンドは特定の集積回路メモリ装置のメモリ操作に関する。例えば、コマンドは、特定の集積回路メモリ装置内の特定の記憶場所に書き込みデータを格納する書き込みコマンド、および／または特定の記憶場所に格納された読み取りデータを特定の集積回路メモリ装置から検索するための読み取りコマンドを含むことができる。また、異なるデータスライス内の複数のメモリ装置は同時にアクセスされてよい。いくつかの実施形態では、コマンドは、読み取りまたは書き込みなどの行コマンドおよび列コマンド、マスク情報、プリチャージ、および／またはセンスコマンドを含むことができる。一実施形態では、制御情報は、コマンド操作符号および／またはアドレスを含むためにパケット内の特定フィールドが使用される時分割パケット形式でもって、一組の共通線を介し信号経路１２１上で転送される。同様に、読み取りデータのパケットは、それぞれの信号経路１２０ａ−ｄ上のバッファ１００ａ−ｄを介し集積回路メモリ装置からメモリモジュールコネクタインタフェースへ転送されてよい。一実施形態では、パケットは、特定の信号線上の信号をアサートするための特定のビットウィンドウ（または時間間隔）においてアサートされた１つまたは複数の信号を表す。
一実施形態では、チップ選択情報は信号経路１２１の１つまたは複数の信号線上で転送されてよい。一実施形態では、チップ選択情報は、「チップ」または集積回路メモリ装置／バッファ装置の動作を選択し、有効にする所定の電圧値または状態（または論理値）を有するそれぞれの信号線上の１つまたは複数のチップ選択信号であってよい。
いくつかの実施形態では、メモリモジュール１００は（メモリモジュールコネクタインタフェースを介し）マスタ装置（例えばプロセッサまたはコントローラ）と通信を行う。
図２には、スプリットマルチドロップ式制御／アドレス／クロックバスを有するメモリモジュールトポロジの実施形態を例示する。特に、メモリモジュール２００は、バッファ１００ａ−ｄとメモリモジュールコネクタインタフェースに接続されたスプリットマルチドロップ式制御／アドレスバス２２１を含む。図２を参照すると、バス２２１の第１の部分は終端器２３０により終端され、バス２２１の第２の部分は終端器２３１により終端される。一実施形態では、終端器２３０のインピーダンスはバッファ１００ｃ〜ｄに接続されたバス２２１の第１の部分のインピーダンス（Ｚ０）と一致し、終端器２３１のインピーダンスはバッファ１００ａ−ｂに接続されたバス２２１の第２の部分のインピーダンス（Ｚ１）と一致する。一実施形態では、インピーダンスＺ０はインピーダンスＺ１と等しい。いくつかの実施形態では、終端器２３０、２３１は、単独でまたは組み合わされて、メモリモジュール１００のバッファ装置１００ａ、１００ｄ上、あるいはバッファ装置１００ａ、１００ｄを収容するために使用されるパッケージ上に配置される。
図３には、終端器３３０により終端されたシングルマルチドロップ式制御／アドレス／クロックバスを有するメモリモジュールトポロジを例示する。一実施形態では、終端器３３０のインピーダンスは、信号経路１２１（または制御／アドレス／クロックバス）のインピーダンスと一致する。いくつかの実施形態では、終端器３３０は単独でまたは組み合わせられてメモリモジュール３００上、すなわちバッファ装置１００ｄ上に配置される。
図４には、各集積回路バッファ装置とメモリモジュールコネクタインタフェース間にデータを提供するメモリモジュールトポロジを例示する。一実施形態では、各信号経路１２０ａ−ｄは関連する終端器４２０ａ−ｄによりそれぞれ終端される。一実施形態では、終端器４２０ａ−ｄは、信号経路１２０ａ−ｄのそれぞれのインピーダンスＺ０と一致するそれぞれのインピーダンスを有する。いくつかの実施形態では、終端器４２０ａ−ｄは、単独または組み合わされて、メモリモジュール４００のバッファ装置１００ａ−ｄのそれぞれの上、あるいはバッファ装置１００ａ−ｄを収容するために使用されるパッケージ上に配置される。
図１を参照すると、比較的低コストのメモリ装置が使用されるようにメモリ装置１０１ａ−ｄが制御／アドレス信号速度の半分（４分の１、８分の１など）で動作できるように、かつメモリモジュールコネクタインタフェースが指定された速さで動作することができるように信号経路１２１と信号経路１０３の制御／アドレス信号速度比は２：１（または４：１、８：１等の他の倍数）であってよい。同様に、比較的低コストのメモリ装置が使用されるようにメモリ装置１０１ａ−ｄがデータシグナリング速度の半分（４分の１、８分の１など）で動作できるように、かつメモリモジュールコネクタインタフェースが指定された速さで動作することができるように信号経路１０２ａ−ｄの１つの、信号経路１２０ａ−ｄの１つに対するデータ信号速度は２：１（または４：１、８：１等の他の倍数）であってよい。
図５には、複数の集積回路メモリ装置と、制御、アドレスおよび／またはクロック情報のための集積回路バッファ装置５０１を備えた複数の集積回路バッファ装置とを含むメモリモジュールトポロジを例示する。メモリモジュール５００は、バッファ装置５０１が信号経路１２１、１２１ａ−ｂに接続される以外はメモリモジュール１００と類似している。バッファ装置５０１は、信号経路１２１ａ上のバッファ装置１００ａ−ｂと信号経路１２１ｂ上のバッファ装置１００ｃ〜ｄに制御、アドレスおよび／またはクロック情報を出力する。一実施形態では、バッファ装置５０１は信号経路１２１上で受信した制御、アドレスおよび／またはクロック情報を複製し、この制御、アドレスおよび／またはクロック情報を信号経路１２１ａ−ｂ上で再生する。一実施形態では、バッファ装置５０１は、信号経路１２１ａ−ｂ上に提供された制御およびアドレス情報に時間的関係を与えるクロック動作バッファ装置である。一実施形態では、信号経路１２１ａ−ｄは、クロック信号および／またはクロック情報を提供するための少なくとも１つの信号線を含む。一実施形態では、バッファ装置５０１は図１８に示すようなクロック回路１８７０を含む。一実施形態では、バッファ装置５０１は、少なくとも集積回路メモリ装置１０１ａ−ｄの１つへのアクセスを指定するパケット要求などの制御情報を受信し、対応する制御信号（信号経路１２１ａおよび／または１２１ｂ上の）を指定された集積回路メモリ装置へ出力する。
図６には、終端器６０１がメモリモジュール６００上の信号経路１２１に接続されるという点を除いて、図５に例示されたものと類似のメモリモジュールトポロジを例示する。一実施形態では、終端器６０１のインピーダンスは信号経路１２１のインピーダンスＺ０と一致する。いくつかの実施形態では、終端器６０１は、メモリモジュール６００のバッファ装置５０１上、またはバッファ装置５０１を収容するために使用されるパッケージ上に配置される。
図７には、信号経路に接続された各集積回路バッファ装置と終端器へおよび／またはそれからデータを提供するメモリモジュールトポロジを例示する。一実施形態では、各信号経路１２０ａ−ｄは関連する終端器７０１ａ−ｄによりそれぞれ終端される。一実施形態では、終端器７０１ａ−ｄは信号経路１２０ａ−ｄのそれぞれのインピーダンスＺ０と一致するそれぞれのインピーダンスを有する。いくつかの実施形態では、終端器７０１ａ−ｄは単独または組み合わされてメモリモジュール７００のバッファ装置１００ａ−ｄ上、あるいはバッファ装置１００ａ−ｄを収容するために使用されるパッケージ上に配置される。
図８には、制御、アドレスおよび／またはクロック情報のためのバッファ装置と複数のバッファ装置間にスプリットマルチドロップ式信号経路を有するメモリモジュールトポロジを例示する。特に、メモリモジュール８００は、バッファ１００ａ−ｄとバッファ装置５０１に接続されたスプリットマルチドロップ式制御／アドレスバス１２１ａ−ｂを含む。一実施形態では、バス１２１ａの第１の部分は終端器８０１により終端され、バス１２１ｂの第２の部分は終端器８０２により終端される。一実施形態では、終端器８０１のインピーダンスは第１の脚部のインピーダンス（Ｚ０）と一致し、終端器８０２のインピーダンスは第２の脚部のインピーダンス（Ｚ１）と一致する。一実施形態では、インピーダンスＺ０はインピーダンスＺ１と等しい。いくつかの実施形態では、終端器８０１、８０２は単独でまたは組み合わされてメモリモジュール８００のバッファ装置１００ａ、１００ｄ上、あるいはバッファ装置１００ａ、１００ｄを収容するために使用されるパッケージ上に配置される。
図５を参照すると、信号経路１２１ａ（または１２１ｂ）と信号経路１０３を使用する他のマルチドロップ式バストポロジの実施形態が、図１に示す信号経路１２１を使用する実施形態と同等の高い信号レートで必ずしも動作する必要がないように、信号経路１２１と信号経路１２１ａ（または１２１ｂ）と信号経路１０３の制御／アドレス信号速度比は２：１：１（または４：１：１、８：１：１などの他の倍数）であってよい。また図１のように、比較的低コストのメモリ装置が使用されるようにメモリ装置１０１ａ−ｄが制御／アドレス信号速度の半分（または４分の１、８分の１など）で動作できるように、かつメモリモジュールコネクタインタフェースが指定された速さで動作することができるように信号経路１２１と信号経路１０３の制御／アドレス信号速度比は２：１（または４：１、８：１などの他の倍数）であってよい。同様に、比較的低コストのメモリ装置が使用されるようにメモリ装置１０１ａ−ｄがデータ信号速度の半分（または４分の１、８分の１など）で動作できるように、かつメモリモジュールコネクタインタフェースが指定されたシグナリング速度と同じ速さで動作することができるように、信号経路１０２ａ−ｄの１つと信号経路１２０ａ−ｄの１つのデータ信号速度比は２：１（または４：１、８：１などの他の倍数）であってよい。
図９Ａには、複数の集積回路メモリ装置と、コネクタインターフェースに接続された複数の集積回路バッファ装置とを含むメモリモジュールトポロジの平面図を例示する。一実施形態では、メモリモジュール９００は、標準デュアルインラインメモリモジュール（ＤＩＭＭ）形状要素、または小型ＤＩＭＭ（ＳＯ−ＤＩＭＭ）、極薄型ＤＩＭＭ（ＶＬＰ−ＤＩＭＭ）など他のモジュール形状要素標準規格を有する基板９１０を含む。別の実施形態では、限定するものではないが、基板９１０は、ウェーハ、プリント回路基板（ＰＣＢ）、ＢＴエポキシなどのパッケージ基板、フレキシブルテープ、マザーボード、ドーターボード、またはバックプレーンの単独または組み合わせであってよい。
一実施形態では、メモリモジュール９００は、基板９１０の第１の面に配置されたペアのメモリ装置１０１ａ−ｂおよびバッファ装置１００ａ−ｄを含む。別の実施形態では、それより多いか少ないメモリ装置およびバッファ装置が使用される。一実施形態では、ペアのメモリ装置１０１ｃ〜ｄはまた、図９Ｂ、９Ｃのメモリモジュール９００の側面図、底面図に示すようにメモリモジュール９００の第２の面に配置される。一実施形態では、各メモリ装置とバッファ装置は別々のパッケージに収容される。別の実施形態では、メモリ装置とバッファ装置は本明細書に記載されるＭＣＰパッケージ形態で収容されてよい。
メモリモジュール９００は、データと制御／アドレス／クロック信号を転送するための異なるインターフェース部分を有するコネクタインターフェース９２０を含む。例えば、メモリモジュール９００の第１の面は、データ信号を転送するために使用されるコネクタインターフェース部分９２０ａ−ｄと、制御／アドレス信号を転送するために使用されるコネクタインターフェース部分９３０ａとを含む。一実施形態では、コネクタインターフェース部分９３０ａはまたクロック信号および／またはクロック情報を転送する。一実施形態では、コネクタインターフェース部分９２０ｅ−ｈを含むメモリモジュール９００の第２の面はデータ信号を転送するために使用され、コネクタインターフェース部分９３０ｂは制御／アドレス信号を転送するために使用される。一実施形態では、コネクタインターフェース部分９３０ｂはまたクロック信号および／またはクロック情報を転送する。
一実施形態では、コネクタインターフェース９２０は基板９１０の端部の上に配置される。一実施形態では、メモリモジュール９００は基板９５０上に配置されたソケット９４０に挿入される。一実施形態では、基板９５０は、基板９５０上で信号を転送するための信号経路９６０ａ−ｂを有するメイン基板またはＰＣＢである。一実施形態では、信号経路９６０ａ、９６０ｂは信号トレースまたは信号線である。一実施形態では、信号経路９６０ａ、９６０ｂは、マスタに挿入および／または接続された別のメモリモジュールを有することができる基板９５０上に配置された他のソケットに接続される。
一実施形態では、コネクタインターフェース部分は、電気信号を入力および／または出力するための金属面などの少なくとも１つの接触または導電素子を含む。別の実施形態では、接触は、ボール、ソケット、面、信号トレース、信号線、正または負にドープされた半導体領域、および／またはピンの単独または組み合わせの形態でよい。一実施形態では、コネクタインターフェース９２０など本明細書に記載のコネクタインターフェースは、オスのコネクタまたはオスのインターフェースがメスのコネクタ（すなわちソケット９４０）またはメスのインターフェースに係合する物理的に分離可能なインターフェースに限定されない。コネクタインターフェースはまた、メモリモジュールからのリード、ハンダボールまたは接続が回路基板に半田付けされるシステムインパッケージ（ＳＩＰ）において使用されるインターフェースなどの任意の種類の物理インターフェースまたは接続を含む。
別の実施形態では、メモリモジュール９００は、コンピュータグラフィックカード、ビデオゲーム機またはプリンタにおけるものように埋め込み型メモリサブシステムに含まれる。別の実施形態では、メモリモジュール９００はパーソナルコンピュータまたはサーバ内に置かれる。
一実施形態では、マスタは、図１〜９、図１６〜１７に例示されたメモリモジュールと通信を行う。マスタは、図１〜９、図１６〜１７に例示されたメモリモジュールとの間で信号を送信および／または受信することができる。マスタはメモリコントローラ、ピア装置またはスレーブ装置であってよい。いくつかの実施形態では、マスタはメモリコントローラであり、他のインターフェースまたは機能を含む集積回路装置、例えばチップセットのノースブリッジ（Northbridge）チップであってよい。マスタは、マイクロプロセッサ、またはグラフィックプロセッサユニット（ＧＰＵ）またはビジュアルプロセッサユニット（ＶＰＵ）上に集積化することができる。マスタは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実装することができる。メモリモジュール、信号経路、マスタは、様々なシステム内に、あるいはパーソナルコンピュータ、グラフィックカード、セットトップボックス、ケーブルモデム、携帯電話、ゲーム機、デジタルテレビ（例えば高品位テレビ（ＨＤＴＶ））、ファックス、ケーブルモデム、デジタルバーサタイルディスク（ＤＶＤ）プレーヤー、またはネットワークルーターなどのサブシステム内に含まれてよい。
一実施形態では、マスタ、メモリモジュール、信号経路は、共通のパッケージまたは別々のパッケージ内に配置された１つまたは複数の集積化モノリシック回路内に存在する。
図１０は、複数の集積回路メモリ装置１０１ａ−ｄとバッファ１００ａを有する装置１０００の実施形態を例示するブロック線図である。本明細書では、信号経路１００６（データ）上の複数の集積回路メモリ装置１０１ａ−ｄとバッファ１００ａ間でデータ（読み取りおよび／または書き込みデータ）を転送することができる。信号経路１００６は、装置１０００の内部に置かれた信号経路であり、図１１に示す信号経路１１１３ａ−ｄ、１１１４に対応する。信号経路１００６は、複数の集積回路メモリ装置１０１ａ−ｄとバッファ１００ａ間で双方向データ信号を提供するためのバスである。双方向データ信号の例としては、１つまたは複数の集積回路メモリ装置１０１ａ−ｄからバッファ１００ａに伝播する信号と、バッファ１００ａから１つまたは複数の集積回路メモリ装置１０１ａ−ｄに伝播する信号が挙げられる。信号経路１００５は装置１０００の内部の信号経路であり、図１１に示す信号経路１１１６ａ−ｄ、１１１７に対応する。信号経路１００５は、バッファ１００ａから複数の集積回路メモリ装置１０１ａ−ｄへ単方向の制御／アドレス／クロック信号を提供するためのバスである。単方向バスの例では、信号は一方向のみ（すなわち、この場合、バッファ１００ａから１つまたは複数の集積回路メモリ装置１０１ａ−ｄへのみ）に伝播する。信号経路１００５は、例えば行アドレスストローブ信号線、列アドレスストローブ信号線、チップ選択線などの個々の制御信号線と、アドレス信号線とを含む。信号経路１００５は、バッファ１００ａから集積回路メモリ装置１０１ａ−ｄにクロック信号を転送するためのフライバイクロック線を含むことができる。信号経路１００５は、１つまたは複数の集積回路メモリ装置１０１ａ−ｄからバッファ１００ａにクロック信号を転送することができる。
一実施形態では、バッファ１００ａは、装置１０００および／またはメモリモジュール９００に関するパラメータと構成情報を格納し検索するシリアルプレゼンスディテクト（ＳＰＤ）装置と通信を行う。一実施形態では、ＳＰＤ１００２は不揮発性メモリ装置である。信号経路１００４はＳＰＤ１００２とバッファ１００ａを接続する。一実施形態では、信号経路１００４は、ＳＰＤ１００２とバッファ１００ａ間の双方向性信号を提供するための内部信号経路である。
一実施形態では、ＳＰＤ１００２はＥＥＰＲＯＭ装置である。しかしながら、他の種類のＳＰＤ１００２が可能であり、他の種類のＳＰＤ１００２としては限定するものではないが、メモリモジュールが追加されるかシステムから取り外されると状態を変更できる特定の論理レベル（ハイまたはロー）につながれたプルアップまたはプルダウン抵抗ネットワークなどの手動のジャンパーまたはスイッチ設定が挙げられる。
一実施形態では、ＳＰＤ１００２は、システム動作中にソフトウェアを介し容易に変更することができる構成情報を格納するレジスタを含み、これにより高度の柔軟性を可能にし、エンドユーザに対しトランスペアレントな構成操作を行うメモリ装置である。
図１８に例示された実施形態では、上述のＳＰＤの機能は、構成レジスタセット１８８１などのレジスタセットを使用するバッファ装置１００ａ内に集積化することができる。図１８を参照すると、ＳＰＤ論理およびインターフェース１８２０ｃは、バッファとバッファに接続されたメモリ装置にと関連する情報で予め構成されてもよいし、あるいはメモリ装置のただ１つにまたはバッファ装置１００ａに関連する情報を格納してもよい。バッファに対する制御入力は、レジスタセット内の記憶ノードがＳＰＤ論理およびインターフェース１８２０ｃを予めロードするか予め構成するための情報をいつサンプリングするかを、判断することができる。用語「レジスタ」は、シングルビット幅レジスタまたはマルチビット幅レジスタのいずれかに適用されてよい。
図１０に例示された実施形態では、ＳＰＤ１００２は、メモリモジュール９００またはメモリシステムの構成情報に関連する情報を格納する。例えば、構成情報は、不良メモリ装置、メモリ装置および／または信号経路上の不良メモリセルまたは周辺回路を修復するための修復および冗長情報を含むことができる。一実施形態では、ＳＰＤ構成情報は、パッケージ内および／またはメモリモジュール上のメモリ装置の数、位置、および種類（または、もしあればランク）などのメモリモジュール取り込みトポロジ（memory module population topology）を含む。ＳＰＤ構成情報は、１つまたは複数のメモリモジュールのメモリ容量の総量、および／またはメモリシステム内のメモリモジュールとマスタ装置間の信号を均等化するタイミング情報を含むことができる。一実施形態では、ＳＰＤ構成情報は、バッファ内のインターフェースのシリアル化比率、および／またはバッファの幅を構成することに関する情報を含む。一実施形態では、ＳＰＤ構成情報はバッファ装置１００ａの所望の幅を表す第１の値を含むか、あるいはバッファ装置１００ａの可能な幅の範囲を表す複数の値と図１８に例示されるようなインターフェース１８２０ｂの所望の幅を表す第２の値を含む。
一実施形態では、ＳＰＤ構成情報は、メモリ装置の行にアクセスするための時間、メモリ装置の列にアクセスする時間、行アクセスと列アクセス間の時間、行アクセスとプリチャージ動作間の時間、メモリアレイの第１のバンクに適用される行センスとメモリアレイの第２のバンクに適用される行センス間の時間、および／またはメモリアレイの第１のバンクに適用されるプリチャージ動作とメモリアレイの第２のバンクに適用されるプリチャージ動作間の時間などのようなメモリ装置にアクセスするためのタイミング情報またはパラメータを含む。
一実施形態では、格納されるタイミング情報は、数値表が特定の時間単位を特定の２進符号にマッピングする時間単位で表されてよい。初期設定または較正シーケンス中に、マスタまたはバッファはＳＰＤ構成情報を読み取り、１つまたは複数のメモリ装置に対する適切なタイミング情報を判断することができる。例えば、マスタはまた、ＳＰＤ１００２からクロック信号のクロック周波数を表す情報を読み取り、そして検索されたタイミング情報をクロック信号のクロック周期で割ることができる。（クロック信号のクロック周期はクロック信号のクロック周波数の逆数である）。この割り算から生じた任意の残余は、クロック信号の次の全クロックサイクル数に切り上げられてよい。
図１０に示すように、信号経路１２０ａ、１２１はバッファ１００ａに接続される。一実施形態では、信号経路１２０ａは単方向の制御／アドレス／クロック信号をバッファ１００ａへ転送する。一実施形態では、信号経路１２１はバッファ１００ａとの間で双方向または単方向のデータ信号を転送する。他の相互接続および外部接続トポロジを、別の実施形態の装置１０００において使用してもよい。例えば、バッファ１００ａは、シングルマルチドロップ式制御バス、スプリットマルチドロップ式制御バス、または分割マルチドロップバスに接続されてよい。
一実施形態では、装置１０００は２つの別々の電源を有する。電源Ｖ１はメモリモジュール９００上の１つまたは複数のメモリ装置（メモリ装置１０１ａ−ｄ）に電力を供給する。電源Ｖ２はメモリモジュール９００上の１つまたは複数のバッファ（バッファ１００ａ）に電力を供給する。一実施形態では、バッファ１００ａはメモリ装置１０１ａ−ｄへ電力を供給するための内部電力調整回路を有する。
図１１には、いくつかの実施形態による、共通のパッケージ１１１０内またはその上に収容された複数の集積回路メモリダイ１１０１ａ−ｄとバッファダイ１１００ａを含む装置１１００を例示する。他の実施形態において本明細書で記載され図１２〜１５、図３５に例示されるように、複数の集積回路メモリダイ１１０１ａ−ｄとバッファ１１００ａはマルチプルパッケージ形態で配置される。例えば、複数の集積回路メモリダイ１１０１ａ−ｄとバッファダイ１１００ａはフレキシブルテープ上に並んで積み重ねられてもよいし、あるいは装置基板上に別々のパッケージに配置されてもよい。バッファダイ１１００ａは、複数の集積回路メモリダイ１１０１ａ−ｄと、コンタクト１１０４ａ−ｆを含む装置インターフェース１１１１との間に信号（制御／アドレス／クロック情報とデータを含む）を提供するために使用される。一実施形態では、１つまたは複数のコンタクト１１０４ａ−ｆはコネクタインターフェース９２０のコンタクトに類似している。コンタクト１１０４ａ−ｆは、一実施形態では、装置１１００を基板９１０へ、特にはメモリモジュール１００の、信号経路１２０ａ、１２１へ接続するために使用される。装置インターフェース１１１１はまた、バッファインターフェース１１０３を介しコンタクト１１０４ａ−ｆとバッファ１００ａとの間で信号を転送するための信号経路１１１８、１１１５を含む。次に、信号は、信号経路１１１４（装置インターフェース１１１１に配置される）と１１１３ａ−ｄだけでなくバッファインターフェース１１０３、信号経路１１１７（装置インターフェース１１１１に配置される）、１１１６ａ−ｄを介し複数のメモリダイ１１０１ａ−ｄとバッファダイ１１００ａとの間で転送される。一実施形態では、スペーサ１１０２ａ−ｃは集積回路メモリダイ１１０１ａ−ｄ間に設置される。一実施形態では、スペーサ１１０２ａ−ｃは熱を放散するために設置される。同様に、バッファダイ１１００ａは、メモリ装置近くの熱放散を緩和するために複数の集積回路メモリダイ１１０１ａ−ｄから離れて配置される。一実施形態では、信号経路は、ハンダボールまたはハンダ構造により互いにおよび集積回路メモリダイ１１０１ａ−ｄに接続される。
図１２には、複数の集積回路メモリダイ１１０１ａ−ｄを含むパッケージ１２１０と、バッファダイ１１００ａを有する別のパッケージ１２９０とを有する積層パッケージ装置１２００を例示する。両方のパッケージ１２１０、１２９０は装置１２００を作製するために積み重ねられて収容される。一実施形態では、複数の集積回路メモリダイは別々のパッケージを有し、パッケージ１２９０上に積み重ねられる。装置１２００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載のように複数の集積回路メモリダイ１１０１ａ−ｄと通信を行う。装置１２００は、バッファダイ１１００ａ上に積み重ねられコンタクト１２０１ａ−ｄにより分離されたメモリダイ１１０１ａ−ｄを有する。一実施形態では、コンタクト１２０１ａ−ｄは、バッファインターフェース１１０３に接続された信号経路１２０２、１２０３に信号経路１１１７、１１１４を接続するハンダボールである。
図１３には、いくつかの実施形態による、フレキシブルテープ１３０２上に配置された複数の集積回路メモリ装置１０１ａ−ｂ（装置１３０１では１０１ａ−ｃ）とバッファ装置１００ａとを有する装置１３００、１３０１を例示する。バッファ装置１００ａは本明細書に記載のように複数の集積回路メモリ装置と通信を行う。フレキシブルテープ１３０２上またはその中に配置された信号経路１３０５は、複数の集積回路メモリ装置１０１ａ−ｃとバッファ１００ａ間で信号を転送する。グリッドアレイボール１３０４などのコンタクトは、一実施形態では、複数の集積回路メモリ装置１０１ａ−ｃの各集積回路メモリ装置とバッファ１００ａをフレキシブルテープ１３０２内の信号経路１３０５に接続する。一実施形態では、複数の集積回路メモリ装置１０１ａ−ｃを互いにそしてバッファ１００ａに接続するために接着剤１３０３を使用することができる。一実施形態では、装置１３００、１３０１は共通のパッケージ内に配置される。
図１４には、並んで配置されパッケージ１４１０内に収容された複数の集積回路メモリダイ１１０１ａ−ｄ、１４０１ａ−ｄとバッファダイ１１００ａを有する装置１４００を例示する。装置１４００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載のように複数の集積回路メモリダイ１１０１ａ−ｄ、１４０１ａ−ｄと通信を行う。一実施形態では、複数の集積回路メモリダイ１１０１ａ−ｄ、１４０１ａ−ｄとバッファダイ１１００ａは装置インターフェース１４１１に接続された基板１４５０上に並んで配置される。複数の集積回路メモリダイ１４０１ａ−ｄはスペーサ１４０２ａ−ｃにより分離される。一実施形態では、単一の集積回路メモリダイ１１０１ｄと単一の集積回路メモリダイ１４０１ｄはバッファダイ１１００ａと並んで配置される。装置インターフェース１４１１はコンタクト１１０４ａ−ｆを含む。信号は信号経路１４１８、１４１５によりバッファインターフェース１１０３とコンタクト１１０４ａ−ｆ間で転送される。信号は、信号経路１４１７によりバッファインターフェース１１０３と信号経路１１１６ａ−ｄ（または集積回路メモリダイ１１０１ａ−ｄ）間で転送される。同様に、信号は、信号経路１４１４によりバッファインターフェース１１０３と信号経路１１１３ａ−ｄ（または集積回路メモリダイ１４０１ａ−ｄ）間で転送される。
図１５には、別々のパッケージ１５０１、１５０５、１５２０内にそれぞれ収容された複数の集積回路メモリダイ１１０１ａ−ｂとバッファダイ１１００ａを有する装置１５００を例示する。装置１５００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載の集積回路メモリダイ１１０１ａ−ｂと通信を行う。集積回路メモリダイ１１０１ａ−ｂとバッファダイ１１００ａは、信号経路１５０４、１５０９、１５１５、１５１８を含む基板１５３０上に配置される。集積回路メモリダイ１１０１ａはコンタクト１５０８を有するメモリインターフェース１５０７を含む。集積回路メモリダイ１１０１ｂはコンタクト１５４１を有するメモリインターフェース１５０３を含む。バッファダイ１１００ａはコンタクト１５６０を有するバッファインターフェース１１０３を含む。信号は信号経路１５１５、１５１８によりバッファインターフェース１１０３とコンタクト１１０４ａ−ｆ間で転送される。信号は、メモリインターフェース１５０７とコンタクト１５０８を介し信号経路１５０９によりバッファインターフェース１１０３と集積回路メモリダイ１１０１ａ間で転送される。同様に、信号はメモリインターフェース１５０３とコンタクト１５４１を介し信号経路１５０４によりバッファインターフェース１１０３と集積回路メモリダイ１１０１ｂ間で転送される。本明細書に記載のように、装置１５００はコンタクト１１０４ａ−ｆを介しメモリモジュール９００に接続される。
図１６には、一実施形態による、ＳＰＤ１６０３を有するメモリモジュールを例示する。メモリモジュール１６１０は、ＳＰＤ１６０３と共に基板９３０上に配置された複数の集積回路メモリ装置（またはダイ）とバッファ装置（またはダイ）を含む。図１６には、基板９３０上に配置された各バッファ装置１００ａ−ｂによりアクセスすることができる単一のＳＰＤ１６０３を有するメモリモジュール１６１０を例示する。信号経路１６０１により、コネクタインターフェース９２０と１つまたは複数のバッファ１００ａ−ｂからＳＰＤ１６０３へのアクセスが可能となる。一実施形態では、信号経路１６０１はバスである。ＳＰＤ１６０３は、コネクタインターフェース９２０と信号経路１６０１経由でマスタにより読み取られまたは書き込まれる構成情報および／またはパラメータ情報を有することができる。同様に、バッファ１００ａ−ｂは信号経路１６０１を介しＳＰＤ１６０３に書き込むまたはそれから読み取ることができる。
図１７には、一実施形態による、関連するＳＰＤ１７２０ａ−ｂ、バッファ装置（またはダイ）１００ａ−ｂ、そして少なくとも１つの集積回路メモリ装置１０１ａ（またはダイ）を有する各装置１７１１ａ−ｂまたはデータスライスａ−ｂを備えたメモリモジュール１７１０を例示する。複数のバッファ１００ａ−ｂおよび関連する複数のＳＰＤ１７２０ａ−ｂは基板９３０上に配置される。構成および／またはパラメータ情報は、コネクタインターフェース９２０と各ＳＰＤ１７２０ａ−ｂに接続された信号経路１７０１を使用することによりＳＰＤ１７２０ａ−ｂからアクセスされる。特に、信号経路１７０１は、装置１７１１ａ−ｂのＳＰＤ１７２０ａ−ｂとコネクタインターフェース９２０とを接続する。一実施形態では、信号経路１７０１はバスである。別の一実施形態では、信号経路１７０１は、ＳＰＤ１７２０ａとＳＰＤ１７２０ｂをディジーチェインまたはシリアルトポロジで接続する。一実施形態では、装置１７１１ａ−ｂの１つまたは複数のバッファ装置１００ａ−ｂは、ＳＰＤ１７２０ａ−ｂそれぞれにアクセスする（読み取るおよび／または書き込む）ことができる。同様に、マスタは信号経路１７０１を使用することによりＳＰＤ１７２０ａ−ｂそれぞれにアクセスする（読み取るおよび／または書き込む）ことができる。一実施形態では、構成情報および／またはパラメータ情報は、ディジーチェインで接続されたＳＰＤがＳＰＤ情報を所期の転送先ＳＰＤへ転送するように、ヘッダーフィールドまたは他の識別子を使用して転送される。
図１８には、一実施形態によるバッファ装置１００ａ（またはバッファダイ１１００ａなどのダイ）のブロック線図を例示する。バッファ１００ａは、バッファインターフェース１１０３ａ、インターフェース１８２０ａ−ｃ、冗長性および修復回路１８８３、マルチプレクサ１８３０、要求およびアドレス論理回路１８４０、データキャッシュおよびタグ回路１８６０、演算回路１８６５、構成レジスタセット１８８１、およびクロック回路１８７０を単独でまたは組み合わせて含む。
メモリ読み取り操作の実施形態では、バッファ１００ａは、パケット形式であってよい制御情報（アドレス情報を含む）を信号経路１２１上のマスタから受信し、それに応じて対応する信号を１つまたは複数の信号経路１００５上のメモリ装置１０１ａ−ｄの１つまたは複数あるいはそのすべてに送信する。１つまたは複数のメモリ装置１０１ａ−ｄはデータをバッファ１００ａへ送信することにより応答することができる。バッファ１００ａはこのデータを１つまたは複数の信号経路１００６を介し受信しそれに応じて対応する信号をマスタ（または他のバッファ）に送信する。マスタは１つまたは複数の信号経路１２１を介し制御情報を送信し、１つまたは複数の信号経路１２０ａを介しデータを受信する。
制御情報とアドレス情報をパケットで束ねることにより、メモリ装置１０１ａ−ｄと通信を行う必要があるプロトコルは物理的制御／アドレスインターフェースの実施形態に依存しなくなる。
メモリ書き込み操作の実施形態では、バッファ１００ａはパケット形式であってよい制御情報（アドレス情報を含む）を信号経路１２１上のマスタから受信し、１つまたは複数のメモリ装置１０１ａ−ｄのパケット形式であってよい書き込みデータを信号経路１２０ａ上のマスタから受信する。次に、バッファ１００ａは、書き込みデータが格納されるように、対応する信号を１つまたは複数の信号経路１００６上のメモリ装置１０１ａ−ｄの１つまたは複数へあるいはそのすべてへ送信する。
マスタは１つまたは複数の信号経路１２１を介し制御／アドレス／クロック情報を送信し、１つまたは複数の信号経路１２０ａを介し書き込みデータを送信する。
一実施形態では、メモリ装置１０１ａ−ｄ内の異なるメモリ装置に対する同時の書き込みおよび／または読み取り操作が発生してもよい。
一実施形態では、バッファ１００ａへ提供された制御情報は１つまたは複数のメモリ装置１００ａ−ｄの１つまたは複数のメモリ操作（書き込みおよび／または読み取り操作など）を引き起こす。一方、バッファ１００ｂに関連する１つまたは複数のメモリ装置１００ａ−ｄの同じメモリ操作を引き起こす同じ制御情報はバッファ１００ｂに提供されてよい。別の実施形態では、同じ制御情報がバッファ１００ａとバッファ１００ｂへ提供されてもよく、それでも各バッファ１００ａ−ｂに関連する１つまたは複数のメモリ装置１００ａ−ｄに対し異なるメモリ操作が発生する。
一実施形態では、バッファインターフェース１１０３ａは、図１０に示すように信号経路１２１、１２０ａをバッファ１００ａに接続する。一実施形態では、バッファインターフェース１１０３ａは、図１１、１２、１４、１５に示すバッファインターフェース１１０３に対応する。一実施形態では、バッファインターフェース１１０３ａは、データを送受信する信号経路１２０ａに接続された少なくとも１つの送受信機１８７５（すなわち送受信回路）と、制御／アドレス／クロック情報を受信する信号経路１２１に接続された少なくとも１つの受信回路１８９２とを含む。一実施形態では、信号経路１２１、１２０ａはポイントツウポイントリンクを含む。バッファインターフェース１１０３ａは、ポイントツウポイントリンクに接続する少なくとも１つの送受信機１８７５を有するポートを含む。一実施形態では、ポイントツウポイントリンクは、各信号線が２つ以下の送受信機接続点を有する１つまたは複数の信号線を含む。２つの送受信機接続点の１つはバッファインターフェース１１０３ａ上に含まれる。バッファインターフェース１１０３ａは、バッファ１００ａと他の装置および／またはメモリモジュール上の他のバッファ装置との間に追加のポイントツウポイントリンクを接続するための追加のポートを含むことができる。以下にさらに詳細に述べるように、これらの追加のポートはメモリ能力を拡張するために採用されてよい。バッファ１００ａは、ポイントツウポイントリンクと他のポイントツウポイントリンク間の送受信機として機能することができる。一実施形態では、バッファインターフェース１１０３ａは、データ、制御情報および／またはクロック信号を再生するための中継回路１８９９を含む。一実施形態では、バッファインターフェース１１０３ａは、コネクタインターフェース部分間で信号を転送するためのバイパス回路１８９８を含む。
一実施形態では、終端器１８８０はバッファ１００ａ上に配置され送受信機１８７５と信号経路１２０ａに接続される。この実施形態では、送受信機１８７５は出力ドライバと受信機を含む。終端器１８８０は、送受信機１８７５から反射された（すなわち電圧反射）信号エネルギーを散逸することができる。本明細書に記載する他の終端器だけでなく終端器１８８０もまた抵抗器またはコンデンサまたはインダクタの単独またはその直列／並列組み合わせであってよい。別の実施形態では、終端器１８８０はバッファ１００ａの外部にあってよい。例えば、終端器１８８０は、メモリモジュール９００の基板９１０上、またはバッファ１００ａを収容するために使用されるパッケージ上に配置されてよい。
インターフェース１８２０ａは、制御／アドレス／クロック情報を１つまたは複数のメモリ装置へ送信する信号経路１００５に接続された少なくとも１つの送信回路１８９３を含む。一実施形態では、インターフェース１８２０ａは、共通メモリモジュールまたは異なるメモリモジュール上に配置されたバッファ間で制御／アドレス／クロック情報を送信することができる送受信機を含む。
インターフェース１８２０ｂは、図１０に例示されるバッファ１００ａと１つまたは複数のメモリ装置１０１ａ−ｄ間でデータを転送する信号経路１００６に接続された送受信機１８９４を含む。ＳＰＤ論理およびインターフェース１８２０ｃは、図１０に例示されるバッファ１００ａとＳＰＤ１００２間で構成情報および／またはパラメータ情報を転送する信号経路１００４に接続された送受信機１８９６を含む。一実施形態では、インターフェース１８２０ｃは、図１６、１７に例示されるように構成情報および／またはパラメータ情報を転送するために使用される。
一実施形態によると、マルチプレクサ１８３０は、適切なソースからのデータをルーティングするだけでなく、バッファインターフェース１００ａとインターフェース１８２０ｂ間の帯域幅集約化操作（bandwidth-concentrating operations）を行う（すなわち、メモリ装置、内部データ、キャッシュまたは書き込みバッファからのデータのサブセットを対象とする）ことができる。帯域幅集約化の概念は、バッファインターフェース１１０３ａにより利用される（広い）全帯域幅に一致するように、メモリ装置に接続された各データ経路の（狭い）帯域幅を複数の信号経路の実施形態で組み合わせることにかかわる。一実施形態では、インターフェース１８２０ｂとバッファインターフェース１１０３ａに接続されてよい複数の信号経路間のスループットの多重化と逆多重化を利用する。一実施形態では、バッファ１０１ａは、バッファインターフェース１１０３ａの帯域幅に一致するように、インターフェース１８２０ｂに接続された複数のデータ経路の帯域幅の組み合わせを利用する。
一実施形態では、データキャッシュおよびタグ回路１８６０（またはキャッシュ１８６０）は、最も頻繁に参照されるデータおよび関連するタグアドレスの格納に対し、複数のメモリ装置のものより短いアクセス待ち時間特性を与えることによりメモリアクセス時間を改善することができる。一実施形態では、キャッシュ１８６０は、書き込みデータとアドレス／マスク情報を受信するために、外部信号経路上で利用可能なデータ転送ウィンドウを利用することによりインターフェース効率を改善することができる書き込みバッファを含む。情報が受信されると、インターフェース１８２０ｂ上の少なくとも１つのメモリ装置に転送される準備ができるまで情報は一時的に書き込みバッファに格納される。
演算回路１８６５は、バッファ１００ａの性能および／または機能をさらに高めるためにプロセッサまたはコントローラユニット、圧縮／復元エンジン等を含むことができる。一実施形態では、演算回路１８６５は、バッファインターフェース１１０３ａとインターフェース１８２０ａ−ｃ間の制御／アドレス／クロック情報とデータの転送を制御する。
クロック回路１８７０は、バッファ１０１ａ上に組み込むことができしたがって別のクロック発生装置の必要性をなくすことができるクロック発生回路（例えばDirect Rambus（登録商標）クロック発生器）を含むことができる。
別の実施形態では、クロック回路１８７０は、位相ロックループ（ＰＬＬ）回路または遅延ロックループ（ＤＬＬ）回路のような外部クロック信号に対し内部クロック信号の位相または遅延を調整するためのクロック位置合わせ回路を含む。クロック位置合わせ回路は、受信および送信されたデータおよび／または制御情報と所定の時間的関係を有する内部の同期クロック信号を生成するために、既存のクロック発生器からの外部クロック、あるいは内部クロックを提供する内部クロック発生器を利用することができる。
一実施形態では、クロック回路１８７０は、信号経路１２１を介し、第１の周波数を有する第１のクロック信号を受信し、第１のクロック信号を使用することによりメモリ装置１０１ａに対し第２のクロック信号を（インターフェース１８２０ａを介し）生成し、また第１のクロック信号を使用することによりメモリ装置１０１ｂに対し第３のクロック信号（インターフェース１８２０ａを介し）を生成する。一実施形態では、第２と第３のクロック信号は第１のクロック信号と所定の時間的（位相または遅延）関係を有する。
一実施形態では、送信回路（図１８に示す送受信機１８７５、１８９６、１８９４など）は符号化されたクロック情報を含む差動信号を送信し、受信回路（送受信機１８７５、１８９６、１８９４など）は符号化されたクロック情報を含む差動信号を受信する。この実施形態では、クロックおよびデータ復元回路（クロック回路１８７０など）は、受信回路により受信されたデータでもって符号化されたクロック情報を抽出するために含まれる。同様に、クロック情報は送信回路により送信されたデータにより符号化されてよい。例えば、クロック情報は、所与の数のデータビット内に最小数の信号遷移が発生することを保証することにより、データ信号上で符号化されてよい。
一実施形態では、送受信機１８７５は第１の種類の信号（例えば指定された電圧レベルとタイミングを有する信号）を送受信し、送受信機１８９４（および／または送信回路１８９３）は第２の異なる種類の信号を送受信する。例えば、送受信機１８７５はＤＤＲ２メモリ装置に対する信号を送受信することができ、送受信機１８９４はＤＤＲ３メモリ装置に対する信号を送受信することができる。
一実施形態では、バッファ１００ａに（信号経路１２１、１２０経由で）提供される制御情報および／またはデータは異なるプロトコル形式であってもよいし、あるいはバッファ１００ａから１つまたは複数のメモリ装置１００ａ−ｄに提供される制御情報および／またはデータとは異なるプロトコルの特徴を有してもよい。バッファ１００ａ内の論理（例えば演算回路１８６５）は、受信される制御情報および／またデータと送信される制御情報および／またデータ間でこのプロトコル変換を行う。異なる電気的／シグナリングおよび制御／データプロトコルの組み合わせは一実施形態におけるインターフェース標準規格を構成する。バッファ１００ａは異なるインターフェース標準規格（メモリモジュールインターフェース（例えばコネクタインターフェース９２０）用の標準規格と１つまたは複数のメモリ装置１００ａ−ｄ用の別の標準規格）間の変換器として機能することができる。例えば、１つのメモリモジュールインターフェース標準規格はメモリモジュール上に配置された特定のメモリ装置内の特定のレジスタを読み取る必要があり得る。それにもかかわらず、メモリモジュールには、メモリモジュールインターフェース標準規格により必要とされるレジスタを含まないメモリ装置が取り込まれてもよい。
一実施形態では、バッファ１００ａは、メモリモジュールインターフェース標準規格により必要とされるレジスタをエミュレートすることができ、したがって異なるインターフェース標準規格で動作するメモリ装置１００ａ−ｄの使用が可能となる。モジュールトポロジとアーキテクチャとを組み合わせたこのバッファ機能により、異なるインターフェース標準規格を有するメモリ装置を使用する一方でメモリモジュールは１つのインターフェース標準規格とソケット互換性が得られる。
一実施形態では、バッファ１００ａは、メモリセル、メモリ装置の行またはバンク、全メモリ装置（または周辺回路）、および／またはバッファ１００ａとメモリ装置１０１ａ−ｄとの間の信号経路の機能を試験し修復するための冗長および修復回路１８８３を含む。一実施形態では、冗長および修復回路１８８３は、較正動作中および／または初期設定中に、選択されたデータ経路を使用することにより選択されたメモリ装置の格納先へ所定の複数の値を書き込み（例えば、送受信機１８９４と所定値を格納する検索表とを使用することにより）、次に選択されたデータ経路を使用することにより格納された所定の複数の値を、選択されたメモリ装置から読み戻すことにより、定期的に１つまたは複数のメモリ装置１０１ａ−ｄを試験する。一実施形態では、選択されたメモリ装置の格納先から読み取られた値がこの格納先に書き込まれた値に一致しない場合、冗長および修復回路１８８３は、バッファ１００ａによる選択メモリ装置および／または選択信号経路へのアクセスを削除する。一実施形態では、異なるメモリ装置への異なる信号経路を選択することができ、この場合もこの試験機能を実行することができる。異なる信号経路を選択した結果、読み取られた所定値と冗長および修復回路１８８３内の所定値との正確な比較が得られた（すなわち試験に合格した）場合、異なる記憶場所への異なるメモリアドレス（別のメモリ装置内またはその装置への異なるメモリアドレス）は後で選択されるかマッピングされる。したがって、不良記憶場所に対する将来の書き込みおよび／または読み取り操作は発生しない。
一実施形態では、バッファ１００ａに接続されたメモリ装置１０１ａ−ｄを対象とした制御情報（アドレス情報を含む）とデータとが多重化された任意の組み合わせは、例えばデータからアドレスと制御情報を抽出することができるバッファインターフェース１１０３ａを介し受信される。例えば、制御情報とアドレス情報は、信号経路１２０ａ上の多重化データから復号化し分離され、信号経路１８９５上でバッファインターフェース１１０３ａから要求およびアドレス論理回路１８４０に提供することができる。次に、このデータは構成可能なシリアル化／逆シリアル化回路１８９１に提供されてよい。要求およびアドレス論理回路１８４０は、送信回路１８９３に対し１つまたは複数の制御信号を生成する。
いくつかの実施形態では、インターフェース１８２０ａ、１８２０ｂはプログラム可能機能を含む。異なる数のメモリ装置を収容するために、バッファ１００ａとメモリ装置１０１ａ−ｄ間の制御信号線および／またはデータ信号線の数はプログラム可能である。したがって、メモリ装置数の増加にしたがってさらに多くの専用制御信号線を利用できる。プログラム可能な専用制御線および／またはデータ線を使用することで、メモリ装置とバッファ１００ａ間で制御信号を転送するためのバスを使用する際に生じ得るすべての負荷問題を回避する。別の実施形態では、このような信号を必要とする従来のメモリ装置などの異なる種類のメモリ装置を収容するために、各メモリ装置の各バイト毎の追加のデータストローブ信号をインターフェース１８２０ｂにおいてプログラムすることができる。さらに別の実施形態では、インターフェース１８２０ａ、１８２０ｂは異なるメモリ装置の幅にアクセスするようにプログラム可能である。例えば、インターフェース１８２０ａ、１８２０ｂは、１６インチ×４インチ幅のメモリ装置、８インチ×８インチ幅のメモリ装置、または４インチ×１６インチ幅のメモリ装置へ接続するようにプログラムされてよい。同様に、バッファインターフェース１１０３ａは、信号経路１２０ａに対しプログラム可能な幅を有する。
構成可能なシリアル化／逆シリアル化回路１８９１は、格納されたシリアル化率に応じてシリアル化と逆シリアル化機能を実行する。メモリ装置のアクセス幅がその最大値から低減されるにつれて、メモリ装置アクセス細分性（データのクオンタ（quanta）で測定される）はそれに比例して低減される。メモリ装置１０１ａ−ｄ内のすべての格納先をアクセスすることができることを保証するようにアクセスインタリーブ方式またはアクセス多重化方式を採用することができる。メモリ装置のアクセス幅が変化するにつれて信号経路１００６の数を増加または低減することができる。信号経路１００６はいくつかのアドレス可能なサブセットに細分化されてよい。トランザクションのアドレスは、信号経路１００６のどのターゲットサブセットがこのトランザクションのデータ転送部分に利用されるかを決定する。さらに、１つまたは複数のメモリ装置１０１ａ−ｄと通信を行うために採用されるインターフェース１８２０ａ、１８２０ｂに含まれる送受信回路、送信回路および／または受信回路の数は、所望のシリアル化率に基づいて構成されてよい。通常、送受信機の構成は、どれだけの数の送受信機が１つまたは複数のメモリ装置１０１ａ−ｄとバッファインターフェース１１０３ａ間の所与の転送においてアクティブであるかを有効または無効にすることにより実現されてよい。一実施形態では、バッファインターフェース１１０３ａにおいてデータを転送するデータ速度は、メモリ装置１０１ａ−ｄに接続される１つまたは複数の信号経路１００６上でデータを転送するデータ速度の倍数かまたはその比率である。
バッファ１００ａは高度のシステム柔軟性を提供する。メモリ装置の新しいインターフェース標準規格は、バッファ１００ａを修正することにより、古いインターフェース標準規格を支援するマスタまたはメモリシステムと共に動作するように段階的に組み入れられてよい。一実施形態では、メモリモジュールは古いメモリモジュールインターフェースまたはソケットを使用することにより挿入され、新しい世代のメモリ装置はこのメモリモジュール上に配置されてよい。既存の世代のメモリ装置との下位互換性を保つことができる。同様に、新世代のメモリ装置の機能を利用する新世代のマスタまたはコントローラは、既存の世代のメモリ装置との下位互換性を保ちながら段階的に組み込まれてよい。同様に、異なるコスト、電力要求、アクセスタイムを有する、異なる種類のメモリ装置を、特定アプリケーション用の単一の共通のパッケージ内に含むことができる。
図１９には、一実施形態における集積回路メモリ装置１９００（またはメモリダイ）を例示する。集積回路メモリ装置１９００は、いくつかの実施形態における１つまたは複数の集積回路メモリ装置１０１ａ−ｄに対応する。集積回路メモリ装置１９００はメモリコア１９００ｂとメモリインターフェース１９００ａを含む。信号経路１９５０ａ−ｂ、１９５１ａ−ｂ、１９５２、１９５３はメモリインターフェース１９００ａに接続される。信号経路１９５０ａ−ｂは読み取り／書き込みデータを転送する。信号経路１９５１ａ−ｂはパケット形式の行アドレス、列アドレスなどのアドレス情報をそれぞれ転送する。信号経路１９５２は制御情報を転送する。信号経路１９５３は１つまたは複数のクロック信号を転送する。一実施形態では、信号経路１９５０ａ−ｂは図１０に示す信号経路１２０ａに対応し、信号経路１９５１ａ−ｂ、１９５２、１９５３は図１０の信号経路１２１に対応する。
メモリインターフェース１９００ａは、メモリ装置１９００と信号経路１９５０ａ−ｂ、１９５１ａ−ｂ、１９５２、１９５３間で信号を転送するための少なくとも１つの送信機および／または受信機を含む。書き込みデマルチプレクサ（ｄｅｍｕｘ）１９２０と読み取りマルチプレクサ（ｍｕｘ）１９２２は信号経路１９５０ａに接続され、書き込みｄｅｍｕｘ１９２１と読み取りｍｕｘ１９２３は信号経路１９５０ｂに接続される。書き込みｄｅｍｕｘ１９２０〜２１は書き込みデータを信号経路１９５０ａ−ｂからメモリコア１９００ｂ（特にはセンスアンプ０〜２ａ、０〜２ｂ）へ提供する。読み取りｍｕｘ１９２２〜２３は読み取りデータをメモリコア１９００ｂから信号経路１９５０ａ−ｂ（特にはセンスアンプＮａ、Ｎｂ）に提供する。
ｄｅｍｕｘおよび行パケット復号器１９１０は信号経路１９５１ａに接続され、ｄｅｍｕｘおよび列パケット復号器１９１３は信号経路１９５１ｂに接続される。ｄｅｍｕｘおよび行パケット復号器１９１０はパケットを復号化し、行復号器１９１４に行アドレスを提供する。ｄｅｍｕｘおよび列パケット復号器１９１３は列およびマスク復号器１９１５に列アドレスとマスク情報を提供する。
制御レジスタ１９１１は信号経路１９５２に接続され、レジスタ値に応じて行復号器１９１４と列およびマスク復号器１９１５へ制御信号を提供する。
クロック回路は信号経路１９５３に接続され、信号経路１９５３上で転送される１つまたは複数のクロック信号に応答して送信クロック信号ＴＣＬＫと受信クロック信号ＲＣＬＫを提供する。一実施形態では、書き込みｄｅｍｕｘ１９２０、１９２１は受信クロック信号ＲＣＬＫのエッジに応答して信号経路１９５０ａ−ｂからメモリコア１９００ｂに書き込みデータを提供する。一実施形態では、読み取りｍｕｘ１９２２、１９２３は、送信クロック信号ＴＣＬＫのエッジに応答してメモリコア１９００ｂから信号経路１９５０ａ−ｂに読み取りデータを提供する。一実施形態では、クロック回路は、信号経路１９５０ａ−ｂ上に出力される読み取りデータとの時間的関係を有する信号経路１９５３上のクロック信号を（バッファ装置に対し）生成する。
行復号器１９１４と列およびマスク復号器１９１５はメモリコア１９００ｂに制御信号を提供する。例えば、メモリバンク内の複数の記憶セルに格納されたデータは、行コマンドに応答して、センスアンプを使用することによりセンスされる。センスされる行は、ｄｅｍｕｘおよび行パケット復号器１９１０から行復号器１９１４に提供される行アドレスにより識別される。センスアンプによりセンスされるデータのサブセットは、ｄｅｍｕｘおよび列パケット復号器１９１３により提供される列アドレス（と可能性としてマスク情報）に応じて選択される。
メモリコア１９００ｂのメモリバンク０〜Ｎにおけるメモリバンクは２次元の記憶セルアレイを有するメモリアレイを含む。いくつかの実施形態では、メモリバンク０〜Ｎは、ＤＲＡＭセル、ＳＲＡＭセル、フラッシュセル、強誘電性ＲＡＭ（ＦＲＡＭ）セル、磁気抵抗または磁気ＲＡＭ（ＭＲＡＭ）セル、または他の同等な種類のメモリ記憶セルであってよい記憶セルを含む。一実施形態では、集積回路メモリ装置１９００は、ＤＤＲ集積回路メモリ装置または後継世代メモリ装置（例えばＤＤＲ２またはＤＤＲ３）である。別の実施形態では、集積回路メモリ装置１９００は、ＸＤＲ（商標）ＤＲＡＭ集積回路メモリ装置またはDirect Rambus（登録商標）ＤＲＡＭ（ＤＲＤＲＡＭ）メモリ装置である。一実施形態では、集積回路メモリ装置１９００は、共通のパッケージ内に収容された、異なる種類の記憶セルを有する、異なる種類のメモリ装置を含む。
図２０Ａ−Ｂに、メモリモジュールインターフェース部分と複数の集積回路バッファ装置間の信号経路を例示する。特に、図２０Ａには、どのように各バッファ装置１００ａ−ｄが各コネクタインターフェース部分９２０ａ−ｈに接続されるデータ信号の信号経路を有するかを示す。一実施形態では、図２０Ａ−Ｂには、図９Ａ−Ｃに示すような複数のメモリ装置を含むメモリモジュール９００のバッファ装置とコネクタインターフェース間の信号経路を例示する。例えば、拡大された図２０Ａの一部を示す図２０Ｂは、どのようにデータ信号経路２００３、２００４がコネクタインターフェース部分９２０ａ、９２０ｅとバッファ装置１００ａ間でデータ信号を提供するかを示す。図２０Ａはまた、どのように制御／アドレス信号経路２００１、２００２などの制御／アドレス信号の信号経路がコネクタインターフェース部分９３０ａ、９３０ｂをバッファ装置１００ａ−ｄへ接続するかを示す。一実施形態では、各信号経路２００１、２００２は図１に示すようなマルチドロップ式バスである。
図２１Ａ−Ｄには、マスタ２１０１と、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュールとを含むメモリシステムポイントツーポイントトポロジを例示する（それぞれのメモリモジュール上の複数のメモリ装置は、明確にするために図２１Ａ−Ｄ、２２Ａ−Ｃ、２３Ａ−Ｃ、２４Ａ−Ｂでは示されない）。一実施形態では、図２１Ａ−Ｄ、２２Ａ−Ｃ、２３Ａ−Ｃ、２４Ａ−Ｂは、図９Ａ−Ｃに示すようなメモリモジュール９００などのメモリモジュールと他のメモリモジュールおよび／またはマスタ間の信号経路を例示する。図２１Ａ−Ｄは、異なる構成だけでなく拡大するメモリ容量と帯域幅も例示する。特に、マスタ２１０１はダイナミックポイントツーポイント（ＤＰＰ）システム２１００ａにおいて信号経路２１２０、２１２１ａ−ｂ、２１２２、２１２３によりインターフェース（ソケットなど）２１０２、２１０３へ接続される。一実施形態では、信号経路２１２０、２１２１ａ−ｂ、２１２２、２１２３だけでなくマスタ２１０１、インターフェース２１０２、２１０３もまたプリント回路基板（ＰＣＢ）などの基板上に配置される。一実施形態では、メモリモジュールは、インターフェース２１０２、２１０３に挿入および／またはそれから取り外すことができる。一実施形態では、信号経路２１２０、２１２１ａ−ｂ、２１２２、２１２３はＰＣＢ上の信号トレースである。一実施形態では、信号経路２１２０、２１２１ａ−ｂは、図１に示す信号経路１２０ａ、１２０ｂなどのメモリモジュール上のデータ信号経路とマスタ２１０１間にデータを提供する。一実施形態では、信号経路２１２２、２１２３は、制御／アドレス情報をマスタ２１０１から（インターフェース２１０２、２１０３、特にはメモリモジュールのコネクタインターフェース部分９３０ｂを介し）メモリモジュールへ提供する。特に、制御／アドレス情報は、メモリモジュール上の信号経路２１２２、２１２３から図１に示す信号経路１２１などの信号経路へ提供される。
図２１Ａには、インターフェース２１０２、２１０３に接続されたメモリモジュール内の２つのバッファ装置に同時にアクセスするＤＰＰシステム２１００ａを例示する。マスタ２１０１から信号経路２１２２、２１２３上に提供された制御およびアドレス情報に応答し、２つのバッファ１０１ａは、データをコネクタインターフェース部分９２０ａ、９２０ｅそれぞれから、マスタ２１０１に接続された信号経路２１２０、２１２１ａ上へ同時に出力する。一実施形態では、信号経路２１２０、２１２１ａはポイントツーポイントリンクである。一実施形態では、ポイントツーポイントリンクは１つまたは複数の信号線を含み、各信号線は通常２つの送受信機接続点を有し、各送受信機接続点は送信回路、受信回路または送受信回路に接続される。例えば、ポイントツーポイントリンクは、一端にまたはその近くに接続された送信回路と、他端にまたはその近くに接続された受信回路とを含むことができる。ポイントツーポイントリンクは、ポイントツーポイント接続またはポイントツーポイント結合と同義であり置換え可能であろう。
一実施形態では、信号線に沿った送受信機接続点の数はポイントツーポイントリンクとバスとで異なってよい。例えば、バスは通常３つ以上の送受信機点を含むが、ポイントツーポイントリンクは通常２つの送受信機接続点のみを含む。場合によっては、ポイントツーポイントリンクは信号線バスと組み合わされてもよく、ここでは信号線バスは保守、初期設定または試験などの側波帯機能を提供するために使用されてよい。
ポイントツーポイントリンクのいくつかの実施形態は複数のリンクトポロジ、シグナリング、クロッキング、信号経路タイプを含む。異なるリンクアーキテクチャを有する実施形態は同時双方向リンク、時分割双方向リンク、複数の単方向リンクを含む。これらのリンクトポロジのいずれにおいても電圧または電流モードシグナリングを採用することができる。
図２１Ｂには、インターフェース２１０３に接続されたメモリモジュール内のバッファ装置１０１ａにアクセスするための連続モジュールシステム２１００ｂを備えたＤＰＰを例示する。連続メモリモジュール２１０５はインターフェース２１０２に接続される。一実施形態では、マスタ２１０１は、信号経路２１２２、２１２３上に単一の制御／アドレス情報セットを出力する。データは、単一の制御／アドレス情報セットに応答して、インターフェース２１０３に接続されたメモリモジュールのコネクタインターフェース９２０ａ、９２０ｅから出力される。データは、信号経路２１２１ｂおよび連続メモリモジュール２１０５内のバイパス回路を介し信号経路２１２０上のマスタ２１０１へ提供される。バイパス回路は、連続メモリモジュール２１０５内のコネクタインターフェース部分９２０ｅからコネクタインターフェース部分９２０ａへデータを渡す。データもまた信号経路２１２１ａによりマスタ２１０１へ提供される。
図２１Ｃには、メモリモジュール内の（連続メモリモジュール２１０５よりむしろ）バッファ装置１０１ａがデータをコネクタインターフェース部分９２０ｅからインターフェース２１０２に挿入されたメモリモジュールのコネクタインターフェース部分９２０ａへ渡すバイパス回路を含むという点を除いてシステム２１００ｂと類似のＤＰＰバイパスシステム２１００ｃを例示する。
図２１Ｄには、データはインターフェース２１０２に接続されたメモリモジュールのバッファ装置１０１ａからアクセスされること、インターフェース２１０３に接続されたメモリモジュールのバッファ装置１０１ａはデータをコネクタインターフェース部分９２０ａからコネクタインターフェース部分９２０ｅへ渡すバイパス回路を含むこと以外はシステム２１００ｃと類似のＤＰＰバイパスシステム２１００ｄを例示する。
一実施形態では、クロック信号またはクロック情報は、信号経路２１２２、２１２３上で、あるいはクロック源またはマスタ２１０１とは別の信号経路上で、あるいはデータ信号経路２１２１ａ−ｂに沿って提供される。
図２２Ａ−Ｃには、マスタ２１０１と、複数の集積回路メモリ装置を有する少なくとも１つのメモリモジュールとを含むメモリシステムディジーチェイントポロジを例示する。特に、図２２Ａ−Ｃは、一実施形態において単一のメモリモジュールにアクセスするときにどのようにして帯域幅の半分（システム２１００ａ−ｄと比較して）が得られるかを示す。図２２Ａには、マスタ２１０１により信号経路２１２２、２１２３上へ出力される単一の制御／アドレス情報セットに応答して信号経路２１２１ａ上にデータ（コネクタインターフェース部分９２０ｅ経由で）を提供するインターフェース２１０３に接続されたメモリモジュール内にバッファ１０１ａを含むディジーチェインシステム２２００ａを例示する。インターフェース２１０２に接続されるモジュールはない。
図２２Ｂには、メモリモジュールがインターフェース２１０２へ接続される以外はシステム２２００ａと類似のディジーチェイン方式２２００ｂを例示する。
図２２Ｃには、メモリモジュール内のバッファ装置１０１ａからアクセスされるデータがインターフェース２１０３よりむしろインターフェース２１０２に接続される以外はシステム２２００ｂと類似のディジーチェイン方式２２００ｃを例示する。インターフェース２１０３に接続されるメモリモジュール内のバッファ装置１０１ａは、データがインターフェース部分９２０ａで受信され、インターフェース２１０３に接続されたメモリモジュールのインターフェース部分９２０ｅで出力されるようにするバイパス回路を提供する。こうして、データはデータ経路２１２１ｂからデータ経路２１２１ａ、そして最終的にはマスタ２１０１へ渡される。
図２３Ａ−Ｃ、２４Ａ−Ｂには、複数の集積回路バッファ装置へ制御／アドレス情報を提供するマスタを含むメモリシステムトポロジを例示する。特に、図２３Ａには、信号経路２３１１、２３１０それぞれによりメモリモジュール２３０１ａ、２３０１ｂへ（特には各メモリモジュール上の集積回路バッファ装置１０１ａ−ｄへ）制御／アドレス情報を提供するマスタ２１０１を含む専用／フライバイシステム２３００ａを例示する。一実施形態では、信号経路２３１０と２３１１は分かれていて、それぞれのメモリモジュールの制御／アドレス情報を運ぶ。一実施形態では、信号経路２３１１は、メモリモジュール２３０１ｂ内の信号経路を通らないかあるいはそれを含まない。一実施形態では、信号経路２３１１は、メモリモジュール２３０１ｂ用のソケットなどのインターフェースを通らないかあるいはそれを含まない。図２３Ａ−Ｃ、２４Ａ−Ｂ、２５Ａ−Ｂの両方向矢印は、メモリモジュール２３０１ａ−ｂ（特にはバッファ装置）とマスタ２１０１間の別々のデータ経路上で転送されるデータ情報（読み取りおよび書き込みデータ）を示す。一実施形態では、クロック信号またはクロック情報は、信号経路２３１０、２３１１上に、あるいはクロック源またはマスタ２１０１とは別の信号経路上に、あるいはデータ信号経路に沿って提供される。
信号経路２３１１は終端器２３５０ａにより終端され、信号経路２３１０は終端器２３５０ｂにより終端される。一実施形態では、終端器２３５０ａのインピーダンスは、メモリモジュール２３１０ａ上の信号経路２３１１（マルチドロップ式バス２３２０ａ）の部分のインピーダンス（Ｚ０）と一致し、終端器２３５０ｂのインピーダンスはメモリモジュール２３０１ｂ上の信号経路２３１０（マルチドロップバス２３２０ｂ）の部分のインピーダンス（Ｚ１）とほぼ一致する。一実施形態では、インピーダンスＺ０はほぼインピーダンスＺ１と等しい。いくつかの実施形態では、終端器２３５０ａ、２３５０ｂは単独または組み合わされてメモリモジュール上、バッファ装置上、またはバッファ装置を収容するために使用されるパッケージ上に配置される。図２３Ｂには、単一信号経路２３２０が制御／アドレス情報をマスタ２１０１からメモリモジュール２３０１ａ、２３０１ｂ（特には各メモリモジュール上の集積回路バッファ装置１０１ａ−ｄ）へ提供するという点を除いてシステム２３００ａと類似のスタブ／フライバイシステム２３００ｂを例示する。一実施形態では、メモリモジュール２３０１ａ、２３０１ｂは、メモリモジュール２３０１ａ−ｂ上に配置される単一の共通信号経路２３２０に接続されたスタブ／内部信号経路（マルチドロップ式バス）２３２０ａ−ｂを含む。一実施形態では、信号経路２３２０の一部はメモリモジュール２３０１ｂ用のソケットなどのインターフェースを通るかあるいはそれを含む。メモリモジュール２３０１ａ、２３０１ｂはシステム２３００ａと同様に終端される。
図２３Ｃには、図２３Ｂに例示されるようなそれぞれのメモリモジュール上のスタブを使用することなく単一信号経路２３２０がマスタ２１０１からメモリモジュール２３０１ａ、２３０１ｂ（特には各メモリモジュール上の集積回路バッファ装置１０１ａ−ｄ）へ制御／アドレス情報を提供するという点を除いてシステム２３００ａと類似の蛇行状のシステム２３００ｃを例示する。一実施形態では、単一信号経路２３３０はマスタ２１０１をメモリモジュール２３０１ａ、２３０１ｂへ接続する。一実施形態では、信号経路２３３０は、マスタ２１０１とメモリモジュール２３０１ｂ間の第１の外部信号経路部分と、メモリモジュール２３０１ｂ上に配置され、それぞれのバッファ装置１０１ａ−ｄだけでなく第１の信号経路部分へも接続された第２の信号経路部分と、第２の信号経路部分へ接続されかつメモリモジュール２３０１ａへも接続された第３の外部信号経路部分２３３１と、メモリモジュール２３０１ａ上に配置され、メモリモジュール２３０１ａ上のそれぞれのバッファ装置１０１ａ−ｄだけでなく第３の信号経路部分２３３１へも接続された第４の信号経路部分と、を含む。一実施形態では、メモリモジュールが交換可能であることを保証するために、終端器２３５０ａはメモリモジュール２３０１ａ上に配置されない。終端器２３５０ａはＰＣＢ上に配置されてもよいし、あるいはシステム内の他のところに配置されてもよい。
図２４Ａには、メモリモジュール２４０１ａ−ｂが、ツリー構造／トポロジ信号経路２４１３経由で結合されたバッファ装置１０１ａ−ｄを含むということを除いてシステム２３００ａと類似の専用／ツリーシステム２４００ａを例示する。ツリー構造／トポロジは、「フォーク形」、「Ｔ」または「ハイブリッドＴ」トポロジと呼ばれることもある。特に、メモリモジュール２４０１ａは、メモリモジュール２４０１ａ上に配置された、信号経路２４１３ｂと２４１３ｃに分岐する信号経路２４１３ａにより信号経路２３１１に接続される。信号経路２４１３ｂは次に分岐または信号経路２４１３ｄ、２４１３ｅによりバッファ装置１０１ａ、１０１ｂに接続される。同様に信号経路２４１３ｃは分岐または信号経路２４１３ｆ、２４１３ｇによりバッファ装置１０１ｃ、１０１ｄに接続される。一実施形態では、メモリモジュール２４０１ｂは、バッファ装置１０１ａ−ｄを信号経路２３１０へ接続するための同様のツリー構造信号経路２４１３を有する。
図２４Ｂには、メモリモジュール２４０１ａ−ｂ内にツリー構造信号経路２４１３を含む、図２４Ａに示すシステム２４００ａと類似のスタブ／ツリーシステム２４００ｂを例示する。システム２４００ｂは、マスタ２１０１をメモリモジュール２４０１ａ、２４０１ｂそれぞれへ接続するスタブ／信号経路２３２０ａ、２３２０ｂを含む信号経路２３２０を例示する。スタブ／信号経路２３２０ａはメモリモジュール２４０１ａ上に配置された信号経路２４１３ａへ接続され、スタブ／信号経路２３２０ｂはメモリモジュール２４０１ｂ上に配置された信号経路２４１３ａに接続される。
いくつかの実施形態では、終端器はバッファ１０１ａ−ｄ上、メモリモジュール２４０１ａ−ｂ上、および／またはＰＣＢ上などのようなシステムの他のどこかに配置されてよい。
図２５Ａ−Ｂには、異なるメモリ容量または異なる大きさのアドレス空間を有するメモリモジュールを例示する。特に、第１のメモリモジュール上のメモリモジュールアドレス空間２５０１は、第２のメモリモジュール上のメモリモジュールアドレス空間２５０２より大きい。一実施形態では、メモリモジュールアドレス空間２５０１はメモリモジュールアドレス空間２５０２の２倍である。例えば、メモリモジュールアドレス空間２５０１は２ギガバイト（ＧＢ）の情報を格納することができ、メモリモジュールアドレス空間２５０２は１ＧＢの情報を格納することができる。メモリモジュール上に配置される集積回路メモリ装置の数または密度を増加させることにより、アドレス空間を増加させることができる。
図２５Ａは、どのように利用可能信号経路幅の半分（またはその一部）例えばバス幅の半分がメモリモジュールアドレス空間２５０１（オーバーラップアドレス空間）の第１の半分にアクセスするために使用され、利用可能信号経路幅の他の半分がメモリモジュールアドレス空間２５０２をアクセスするために使用されるかを示す。
図２５Ｂは、どのようにして大容量メモリモジュールが、大容量メモリモジュールに直接接続された利用可能信号経路幅の第１の半分（またはその一部）へアクセスすることにより、かつ小容量メモリモジュールをバイパスすることを利用して小容量のメモリモジュールに接続された利用可能信号経路幅の第２の半分（またはその一部）へアクセスすることにより、全信号経路を使用することができるかを示す。図２６〜２９には、より大きなメモリモジュールのノンオーバーラップアドレス空間が様々な実施形態ではどのようにアクセスされ得るかを示す。
図２６Ａ−Ｂには、異なる動作モードすなわち第１の動作モードと第２の動作モード（またはバイパスモード）中に異なる大きさ／容量（アドレス空間）のメモリモジュールにアクセスするシステム２６００を例示する。システム２６００は、信号経路２６１０によりメモリモジュール２６０１へ接続されかつ信号経路２６１２によりメモリモジュール２６０２へ接続されたマスタ２１０１を含む。メモリモジュール２６０１、２６０２は信号経路２６１１により結合される。一実施形態では、メモリモジュール２６０１、２６０２は、本明細書に記載のような集積回路メモリ装置とバッファ装置を含むメモリモジュールを表す。一実施形態では、メモリモジュール２６０１はメモリモジュール２６０２より大きなアドレス空間を有する。一実施形態では、信号経路２６１０〜２６１２は読み取り／書き込みデータを提供するポイントツーポイントリンクである。いくつかの実施形態では、制御／アドレス／クロック情報は本明細書に記載のように別の信号経路上に提供される。メモリモジュール２６０１、２６０２はバイパス回路２６３０ａ−ｂを含むことができる。
図２６Ａに示す第１の動作モード（または非バイパスモード）では、読み取りデータ２６０１ａ（オーバーラップアドレス空間内に格納された）は、マスタ２１０１によりメモリモジュール２６０１へ提供された制御／アドレス情報に応答して、信号経路２６１０上でメモリモジュール２６０１からマスタ２１０１へ提供される。同様に、読み取りデータ２６０２ａ（オーバーラップアドレス空間内に格納された）は、マスタ２１０１によりメモリモジュール２６０２へ提供される制御／アドレス情報に応答して、信号経路２６１２上でメモリモジュール２６０２からマスタ２１０１へ提供される。第１の動作モードでは信号経路２６１１は使用されない。
図２６Ｂに示す第２の動作モード（またはバイパスモード）では、読み取りデータ２６０１ｂ（メモリモジュール２６０１の非オーバーラップアドレス空間内に格納された）は、マスタ２１０１によりメモリモジュール２６０１へ提供される制御／アドレス情報に応答して、信号経路２６１０上でメモリモジュール２６０１からマスタ２１０１へ提供される。読み取りデータ２６０１ｃ（メモリモジュール２６０１の非オーバーラップアドレス空間内に格納された）は、マスタ２１０１によりメモリモジュール２６０１へ提供される制御／アドレス情報に応答して、信号経路２６１１上でメモリモジュール２６０２へ提供される。次に、バイパス回路２６３０ｂは読み取りデータ２６０１ｃを信号経路２６１２と最終的にはマスタ２１０１へ提供する。
マスタ２１０１からの書き込みデータは、第１と第２の動作モード中に読み取りデータを取得する方法と類似の方法でメモリモジュール２６０１、２６０２へ提供されてよい。
いくつかの実施形態では、動作モードは、マスタ２１０１または他の回路からの制御信号に応答して、あるいはシステム２６００上に配置されたバッファまたはコントローラ装置上のＳＰＤ装置またはレジスタなどの装置内の別の記憶回路に格納された構成情報を読み取ることに応答して、判断される。動作モードは、初期設定時に、定期的に、またはシステム２６００の較正中に判断されてよい。
いくつかの実施形態では、バイパス回路２６３０ａ−ｂ（ならびに図２７に示すバイパス回路２６３０ｃ−ｄ）は以下に説明する図２９に示すようなバイパス回路２９００および／または図１８に示すバイパス回路１８９８に対応する。いくつかの実施形態では、これらのバイパス回路はモジュール上のバッファ装置上に組み込まれてよい。
図２７には、インターフェース２７０１ａ−ｄ経由で少なくとも４つのメモリモジュール２７０１〜２７０４に接続されたマスタ２１０１を含むシステム２７００を例示する。一実施形態では、インターフェース２７０１ａ−ｄは、メモリモジュール２７０１〜２７０４のオスの端部インターフェースを受容するためのバックプレーン、マザーボードまたはＰＣＢなどの基板上に配置されたメスのソケットである。一実施形態では、メモリモジュール２７０１〜２７０４は、バイパス回路２６３０ａ−ｄの少なくとも１つだけでなく本明細書に記載の集積回路メモリ装置とバッファ装置も含むメモリモジュールを表す。
マスタ２１０１は信号経路２７１０によりメモリモジュール２７０１に接続される。信号経路２７１１はメモリモジュール２７０１をメモリモジュール２７０４へ接続する。一実施形態では、バイパス回路２６３０ａにより、メモリモジュール２７０４に提供される制御／アドレス情報に応答して読み取りおよび書き込みデータを信号経路２７１１、２７１０とマスタ装置２１０１間で転送することができる。
マスタ２１０１は信号経路２７１２によりメモリモジュール２７０２に接続される。信号経路２７１３はメモリモジュール２７０２をメモリモジュール２７０３へ接続する。信号経路２７１４はメモリモジュール２７０３をメモリモジュール２７０４へ接続する。一実施形態では、バイパス回路２６３０ｂ、２６３０ｃにより、メモリモジュール２７０２〜０４に提供される制御／アドレス情報に応答して読み取りおよび書き込みデータを信号経路２７１３、２７１４だけでなく信号経路２７１２、２７１３とマスタ装置２１０１間で転送することができる。
マスタ２１０１は信号経路２７１４によりメモリモジュール２７０３へ接続される。信号経路２７１６はメモリモジュール２７０３をメモリモジュール２７０４へ接続する。一実施形態では、バイパス回路２６３０ｃにより、メモリモジュール２７０３〜０４に提供される制御／アドレス情報に応答して読み取りおよび書き込みデータを信号経路２７１４、２７１６とマスタ装置２１０１間で転送することができる。
マスタ２１０１は信号経路２７１７によりメモリモジュール２７０４に接続される。一実施形態では、読み取りおよび書き込みデータは、メモリモジュール２７０４に提供される制御／アドレス情報に応答して信号経路２７１７上でマスタ装置２１０１へまたはマスタ装置から転送される。
図２８Ａ−Ｂには、異なる動作モード（システム２６００と類似した動作）中に異なる容量／大きさ（アドレス空間）のメモリモジュールにアクセスするためのシステム２７００を例示する。図２８Ａには、第１の動作モードにおいてデータにアクセスする工程（インターフェース２７０１ａ−ｄ内に配置されてよい異なる大きさのメモリモジュールから読み取りデータにアクセスする工程など）を例示する。表２８１０は、異なる大きさのメモリモジュールが第１の動作モード中にそれぞれのインターフェース２７０１ａ−ｄ内にどのように配置され得るかを示す。例えば、インターフェース２７０１ａ−ｄは表２８１０の第１行に示すようにすべての「小さな」サイズのメモリモジュールに接続されてよい。あるいはインターフェース２７０１ａは「大きな」サイズのメモリモジュールへ接続されてよく、インターフェース２７０１ｂは「小さな」サイズのメモリモジュールへ接続されてよく、インターフェース２７０１ｃは「大きな」サイズのメモリモジュールへ接続されてよく、インターフェース２７０１ｄは表２８１０の最後の行から２番目に示すように「小さな」サイズのメモリモジュールへ接続されてよい。
図２８Ａにより示すように第１の動作モード（非バイパスモード）ではデータ２８１０ａは信号経路２７１７上に提供され、データ２８２０ａは信号経路２７１４上に提供され、データ２８３０は信号経路２７１２上に提供され、データ２８４０は信号経路２７１０上に提供される。
表２８２０は、異なる大きさのメモリモジュールが第２の動作モード（バイパスモード）中にそれぞれのインターフェース２７０１ａ−ｄ内にどのように配置され得るかを示す。例えば、インターフェース２７０１ｃ−ｄは「小さな」サイズのメモリモジュールへ接続されてよく、インターフェース２７０１ａ−ｂは表２８２０の第１列により示すようにバイパス回路２８０２、２８０１を含む。あるいは、インターフェース２７０１ｃは「大きな」サイズのメモリモジュールに接続されてよく、インターフェース２７０１ｄは「小さな」サイズのメモリモジュールに接続されてよい。インターフェース２７０１ａ−ｂは表２８２０により示すようにバイパス回路２８０２、２８０１を含む。
図２８Ｂにより示すように第２の動作モード（バイパスモード）では、読み取りデータ２８１０ｂは信号経路２７１７上に提供され、読み取りデータ２８１０ｃは信号経路２７１１、２７１０（バイパス回路２８０２を介し）上に提供される。読み取りデータ２８２０ｂは信号経路２７１４上に提供され、読み取りデータ２８２０ｃは信号経路２７１３、２７１２（バイパス回路２８０１を介し）上に提供される。
いくつかの実施形態では、バイパス回路２８０１および／または２８０２は連続モジュール、集積回路バッファ装置、インターフェース（例えばソケット）および／またはメモリモジュール内に配置される。一実施形態では、バイパス回路２８０１、２８０２は、インターフェースまたはメモリモジュール上に手動で配置されてよい金属トレースまたは金属線などの導電素子である。一実施形態では、バイパス回路２８０１、２８０２は図２９に示すバイパス回路２９００に対応する。
図２９には、一実施形態による、書き込み動作に使用されるバイパス回路２９００を示す。バイパス回路２９００は、信号経路ＤＱ［０：３］とＲＱを含む信号経路に接続される受信回路２９０１ａ−ｅと送信回路２９０２ａ−ｄを含む。一実施形態では、バイパス回路２９００は、メモリモジュール上に配置されたバッファインターフェース１１０３ａ内のバイパス回路１８９８、および／または図２６Ａ−Ｂ、図２７に示すバイパス回路２６３０ａ−ｄに対応するなどのような集積回路バッファ装置に含まれる。例えば、信号経路ＤＱ［０：１］はコネクタインターフェース部分９２０ａに接続され、信号経路ＤＱ［２：３］は図２０Ａ−Ｂに示すようなコネクタインターフェース部分９２０ｂに接続される。一実施形態では、信号経路ＤＱ［０：１］は隣接するマスタまたはメモリモジュールに接続され、信号経路ＤＱ［２：３］はメモリシステム内のメモリモジュールに接続される。
受信回路２９０１ａ−ｄは、信号経路ＤＱ［０：３］から書き込みデータ信号を受信し、書き込みデータをデータ幅変換回路２９５０へ提供し、および／または送信機２９０２ａ−ｄとバイパス要素２９０５〜２９１０経由で信号経路へ戻す。受信回路２９０１ｅは信号経路ＲＱから書き込みアドレス信号を受信し、書き込みアドレスをデータ幅変換回路２９５０へ提供する。受信回路２９０１ａは、バイパス要素２９０６、２９０８に提供される制御信号（図示せず）に応答して受信データ信号を送信回路２９０２ｂ、２９０２ｃへ再ルーティングするバイパス要素２９０６、２９０８に接続される。受信回路２９０１ｂは、バイパス要素２９０５、２９１０に提供される制御信号（図示せず）に応答して受信データ信号を送信回路２９０２ａ、２９０２ｄへ再ルーティングするバイパス要素２９０５、２９１０に接続される。受信回路２９０１ｃは、バイパス要素２９０７に提供される制御信号（図示せず）に応答して受信データ信号を送信回路２９０２ａへ再ルーティングするバイパス要素２９０７に接続される。受信回路２９０１ｄは、バイパス要素２９０９に提供される制御信号（図示せず）に応答して受信データ信号を送信回路２９０２ｂへ再ルーティングするバイパス要素２９０９に接続される。
以上からわかるように、書き込みデータは単一信号経路ＤＱ０から別の単一信号経路ＤＱ１へ再ルーティングされてよい。書き込みデータはまた、２つの信号経路ＤＱ０、ＤＱ１から信号経路ＤＱ２、ＤＱ３へ再ルーティングされてよい。
一実施形態では、バイパス要素２９０５〜２９１０は、信号（電圧レベルにより表される）が受信回路から送信回路へ渡されるようにするそれぞれのスイッチとして単独で機能する。一実施形態では、バイパス要素２９０５〜２９１０は、負および／または正のチャネルの金属酸化膜（ＮＭＯＳ／ＰＭＯＳ）半導体などの半導体であり、そのゲートには制御信号（電圧などの）が提供され、そのソースおよび／またはドレインは送信回路および／または受信回路に接続される。別の実施形態では、他のタイプの半導体またはスイッチが使用されてもよい。一実施形態では、バイパス要素２９０５〜２９１０に提供される制御信号（図示せず）は、マスタ２１０１により、またはＳＰＤ装置などのプログラム可能なレジスタから提供される。一実施形態では、制御信号は、１つまたは複数のＳＰＤ装置に格納されたメモリモジュールのメモリ容量情報を読み取った後にマスタにより提供される。一実施形態では、バイパス要素に提供される制御信号は、手動のジャンパー、プログラム可能なヒューズ、またはレジスタに応答して提供されてよい。一実施形態では、バイパス要素に提供される制御信号は、１つまたは複数の集積回路バッファ装置が受信アドレス／制御情報を読み取ることに応答して１つまたは複数の集積回路バッファ装置により提供されてもよい。例えば、特定のメモリモジュール（非オーバーラップアドレス空間または小容量メモリモジュール）上に設けられていない記憶場所を特定するアドレスが受信されると、データが大容量メモリモジュールからマスタなどの別の送信先へ再ルーティングされるように、制御信号はアドレス／制御情報（バイパスモードにおける）を受信した集積回路バッファ装置からバイパス要素に提供される。
一実施形態では、バイパス要素２９０５〜２９１０は、データ幅変換回路２９５０の中またはその後ろ（その右）だけでなく受信回路２９０１ａ−ｄと送信回路２９０２ａ−ｄの前またはその左に配置されてよい（例えばクロック障壁または境界の後ろ）。バイパス要素２９０５〜２９１０は、マスタ、インターフェース（ソケットなど）、および／または（バッファ装置の外の）メモリモジュール内に配置されてもよい。バイパス要素２９０５〜２９１０は、集積回路バッファの内部に集積回路バッファ装置のインターフェースと対向するように配置されてもよいし、あるいは集積回路メモリ装置内に配置されてもよい。
一実施形態では、再ルーティングされた書き込みデータは、読み取りデータを受信する際に受信回路により使用されるのと異なるまたは同じクロック信号を使用する送信回路により再同期されてよい。また、バイパス要素により再ルーティングされた書き込みデータは高速アナログモードで送信されてよい。
メモリモジュール上に配置された集積回路メモリ装置から格納された読み取りデータは、集積回路バッファ装置経由で信号経路ＤＱ＿ＤＲＶ［０：３］上に提供される。読み取りデータは均等化される。すなわち遅延は、遅延［０：３］制御信号に応答してマルチプレクサ（ｍｕｘ）２９０３ａ−ｄなどの選択回路と遅延回路２９０４ａ−ｄにより読み取りデータに与えられる。信号経路ＤＱ＿ＤＲＶ［０：３］は遅延回路２９０４ａ−ｄとｍｕｘ２９０３ａ−ｄの第１の入力（０入力）へ入力され、遅延回路２９０４ａ−ｄの出力はｍｕｘ２９０３ａ−ｄの第２の入力（１入力）へ提供される。遅延［０：３］制御信号はｍｕｘ２９０３ａ−ｄの出力を選択する。すなわち遅延が信号経路ＤＱ＿ＤＲＶ［０：３］上の読み取りデータに導入されるかどうかを選択する。一実施形態では、遅延回路２９０４ａ−ｄは制御信号（図示せず）に応答してプログラマブム可能な遅延を導入することができる。遅延［０：３］制御信号だけでなく遅延回路２９０４ａ−ｄに与えられる制御信号もまた、上述のように制御信号がバイパス要素２９０５〜２９１０へ提供されるのと同様にして提供されてよい。
一実施形態では、遅延回路２９０４ａ−ｄは、プログラマブル可能な遅延を信号経路ＤＱ＿ＤＲＶ［０：３］上の読み取り信号へ導入することができるインバータ、レジスタ、および／または一連のインバータおよび／またはレジスタである。遅延回路２９０４ａ−ｄにより読み取りデータに与えられる遅延量は、読み取りデータを遅延回路２９０４ａ−ｄへ提供する時間量より長いか、あるいはデータサイクル時間より長くてよい。
一実施形態では、マルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄは、受信回路２９０１ａ−ｄと送信回路２９０２ａ−ｄの前あるいはその左に配置されてもよい。例えば、マルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄは、マスタ、インターフェース（ソケットなど）、および／またはメモリモジュール内に配置されてよい。一実施形態では、マルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄはデータ幅変換回路２９５０内に、および／またはデータ幅変換回路２９５０の左に配置されてよい。例えば、マルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄは、集積回路バッファの内部に集積回路バッファ装置のインターフェースに対向して、あるいは集積回路メモリ装置内に配置されてもよい。
均等化、すなわち信号経路ＤＱ＿ＤＲＶ［０：３］上の読み取りデータに与えられる遅延（もしあれば）の量は、読み取りデータをマスタへ提供するためにシステムにより使用される信号経路（メモリモジュールとマスタ間の）、あるいは伝搬時間、すなわち読み取りデータをメモリモジュールからマスタおよび／または別のメモリモジュールへ転送する時間の量に依存する。例えば図２６Ｂに示すシステム２６００では、データ２６０１ｃがマスタ２１０１に到達するのとほぼ同じ時間にデータ２６０１ｂがマスタ２１０１に到達するように、データ２６０１ｂに遅延が導入される。これは、データ２６０１ｃがメモリモジュール２６０２を通る（あるいは少なくともメモリモジュール２６０２の集積回路バッファ装置／インターフェースを通る）だけでなく信号経路２６１１、２６１２上のより長い経路（データ２６０１ｂに対に）を伝達するためである。
データ幅変換回路２９５０は、様々な幅のデータをメモリモジュール上に配置された固定幅メモリダイまたは装置に好適なデータに変換するように、構成可能であってよい。いくつかの実施形態によると、データ幅変換回路２９５０は物理アドレスのサブセットへのメモリアクセスを選択的に妨げるためにデータマスク信号を使用する。このデータマスクは、メモリダイの物理アドレス位置をこの物理アドレス位置の２つ以上の時間的サブセットに分割し、これにより特定のメモリダイ内の一意的にアドレス可能な記憶場所の数を効果的に増加させる。本明細書で使用されるように、用語「幅」は、データを表すために採用されるビット数を指す。
データ幅変換回路２９５０は、内部メモリ装置／ダイインターフェースの幅を変えることなくメモリモジュール２６０１、２６０２などのメモリモジュールがそれらの外部メモリモジュールインターフェースの有効幅を変更できるようにする。このようにして、メモリシステムは第１の動作モードと第２の動作モード（バイパスモード）を支援することができる。バイパス動作モードでは、メモリモジュール２６０１は信号経路２６１０と（メモリモジュール２６０２を介した）信号経路２６１１、２６１２の両方を使用する。
一実施形態によると、データ幅変換回路２９５０は、信号経路ＤＱ［０：３］のうちの１つ、２つ、または４つの信号経路上のデータを信号経路ＩＤＱ［０：３］上の４ビット幅データに変換することができる。アドレス変換回路２９７０は、信号経路ＲＱ上のアドレス信号を１つまたは複数のメモリ装置に接続される信号経路ＩＲＱに変換する。この柔軟性により、１つのメモリモジュールまたは一組のメモリモジュールが拡張可能ポイントツーポイントメモリトポロジで使用できるようになる。同様に、データ幅変換回路２９５０は、信号経路ＩＤＱ［０：３］の１つ、２つ、または４つの信号経路上のデータを信号経路ＤＱ［０：３］上の４ビット幅データへ変換することができる。
データ幅変換回路２９５０はデータ変換回路２９６０、アドレス変換回路２９７０、ＤＬＬ２９８０を含む。ＤＬＬ２９８０は、通常は関連するマスタまたはクロック発生装置から、同様な特定入力差動クロック信号ＣＬＫにロックされた（または時間的関係を有する）内部差動クロック信号ＩＣＬＫを生成する。図示しないが、メモリモジュール上に配置されたメモリ装置はデータ幅変換回路２９５０またはマスタから同一または類似のクロック信号ＣＬＫを受信することができる。データ変換回路２９６０とアドレス変換回路２９７０は、構成信号ＣＦＧに応答して、データ信号経路ＤＱ［０：３］の１つ、２つ、または４つのデータ信号経路上のデータを書き込みサイクル毎に信号経路ＩＤＱ［０：３］上の４ビット幅データに変換し、そして逆に信号経路ＩＤＱ［０：３］上の４ビット幅データを読み取りサイクル毎に１つまたは複数の外部信号経路ＤＱ［０：３］上の１、２、または４ビット幅データに変換する。一実施形態では、２コネクタ・マザーボードに第２のメモリモジュールを接続すると、自動的に構成信号ＣＦＧをアサートし、これにより２つのメモリモジュールのそれぞれは半分の幅（例えば４ビットではなく２ビット）のモジュールとしてそれ自体を構成する。他の実施形態では、構成信号ＣＦＧは、マスタによりアドレス指定可能でありかつブート時にＢＩＯＳなどを介し設定されるメモリモジュール（例えばデータ幅変換回路２９５０内の）上のレジスタによってもたらされる。他の実施形態では、構成信号ＣＦＧはＳＰＤ装置に格納された値を読み取った後に提供される。一般的には、外部メモリモジュールインターフェースはデータ幅Ｎのデータ信号を搬送し、内部メモリ装置インターフェースはデータ幅Ｍの信号を搬送し、構成信号ＣＦＧはＮ：Ｍの比を示す。いくつかの実施形態はＤＬＬ２９８０の代わりにＰＬＬを使用する。
メモリモジュール上に配置される固定幅メモリ装置は、部分的書き込み動作の支援に使用することができるマスク線／信号経路またはピンを含むことができる。例えばダブルデータレート「ＤＤＲ」メモリダイはデータマスクピンＤＭを含み、単一データレート「ＳＤＲ」メモリダイはデータマスクピンＤＱＭを含む。本明細書で詳述されるメモリモジュールは、固定幅メモリ装置を使用することにより可変幅モジュールを生成するためにデータマスク機能を採用することができる。一実施形態では、データマスク信号ＤＭは、書き込み動作を同期させるためにデータ変換回路２９６０から１つまたは複数のメモリ装置へ出力される。後述する図３０Ａ−Ｂには、一実施形態においてデータ幅変換回路２９５０を使用した書き込み動作を示す。
一実施形態では、バイパス回路２９００はバイパス要素２９０５〜２９１０を含むがマルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄを含まない。別の実施形態では、バイパス回路２９００はマルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄを含むがバイパス要素２９０５〜２９１０を含まない。例えば図２６Ｂに示すメモリモジュール２６０１（特にはバイパス回路２６３０ａ）は、データ２６０１ａに遅延を与えるマルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄを含んでよいが、バイパス要素２９０５〜２９１０は含まなくてよい。逆に、メモリモジュール２６０２（特にはバイパス回路２６３０ｂ）は、データ２６０１ｃを再ルーティングするバイパス要素２９０５〜２９１０を含んでよいが、遅延を与えるマルチプレクサ２９０３ａ−ｄと遅延回路２９０４ａ−ｄを含まなくてよい。一実施形態では、バイパス回路２９００は集積回路バッファ装置を含まないメモリシステム内に配置される。
図３０Ａ−Ｂには、第１の動作モードと第２の動作モード（バイパスモード）でデータ幅変換回路２９５０を使用するメモリシステム（またはメモリモジュール）の動作を示す１対のタイミング図３０００、３００１を示す。メモリモジュール上に配置された単一のメモリ装置内の共通アドレスＡに書き込まれるデータは、４つの８シンボルバースト（図３０Ｂでは信号経路ＤＱ０上の単一の８シンボルバースト０Ａ−０Ｈが示される）と信号経路ＲＱ上のアドレスＡとして外部信号経路ＤＱ［０：３］上で送信されてよい。例えば、信号経路ＤＱ０は、メモリモジュール上の固定幅メモリ装置内の物理アドレス位置Ａでの格納のために８つの２進シンボル０Ａ〜０Ｈを搬送する。いくつかの実施形態では、残りの３つの信号経路ＤＱ［１：３］は同様にアドレス位置Ａでの格納のために８つのシンボルを搬送することができる。すべての信号経路ＤＱ［０：３］が使用された場合、所与のアドレスＡに格納されるシンボルの合計数は３２（８×４）であろう。データ幅変換回路２９５０は、３２のシンボルと対応アドレスＡを信号経路ＩＤＱ［０：３］とＩＲＱを介しメモリ装置へ搬送することができる。他の実施形態では、バースト長はさらに長くても短くてもよい。
一実施形態では、データ幅変換回路２９５０は、固定幅メモリ装置内のアドレス指定された物理的位置を、時間領域内に別々にアドレス指定された記憶場所のサブセットに分割するためにマスク信号ＤＭを使用する（この処理は「タイムスライシング」と呼ばれることがある）。例えば、最上位ビット（ＭＳＢ）（またはアドレスＡ内の他の任意のビット）は、データ変換回路２９６０に（アドレス変換回路２９７０からデータ変換回路２９６０への信号を介し）マスク信号ＤＭ（ＤＭ＝１）をアサートさせてアドレスＡを有する第１の位置セットへの書き込みを阻止し、次にマスク信号ＤＭ（ＤＭ＝０）をディアサートさせてアドレスＡを有する第２の位置セットへの書き込みを許可する。この処理は繰り返すことができる。
図３０Ａは、２つの外部信号経路ＤＱ［０：１］から提供されるデータがどのようにしてバイパス動作モード時にデータ幅変換回路２９５０により信号経路ＩＤＱ［０：３］上に出力される（すなわち、メモリモジュール２７０１、２７０２は図２７、２８Ｂに示すようにバイパスされる）かを示す。一実施形態では、信号経路ＤＱ０は信号経路２７１７に含まれ、信号経路ＤＱ１は信号経路２７１１に含まれる。データ０Ａ−０Ｈはマスタ２１０１から信号経路２７１７上へ提供され、データ１Ａ−１Ｈもまたマスタ２１０１によりメモリモジュール２７０１と信号経路２７１０を介し信号経路２７１１上に提供される。
一実施形態では、メモリモジュール２７０４（すなわちメモリ装置）のアドレス空間は時間領域で二等分される。アドレスＡの外部アドレスビットの１つは、一タイムスロットおきにマスク信号ＤＭをアサートするために採用される。この実施形態では、外部アドレスＡのＭＳＢは０であるので、マスク信号ＤＭは一タイムスロットおきにディアサートされ（ＭＳＢ＝０）、このタイムスロット中の書き込みを許可する。
図３０Ｂには、外部信号経路ＤＱ０（または信号経路ＤＱ［０：３］）から提供されるデータがどのように非バイパス動作モード時にデータ幅変換回路２９５０により信号経路ＩＤＱ［０：３］上へ出力される（すなわち、データは図２７、２８Ａに示すようにメモリモジュール／ソケットのそれぞれに提供される）かを示す。一実施形態では、信号経路ＤＱ０は信号経路２７１７に含まれる。データ０Ａ−０Ｈはマスタ２１０１から信号経路２７１７上に提供される。同様に、他のデータは、信号経路２７１０、２７１２、２７１４に含まれる信号経路ＤＱ１、ＤＱ２、ＤＱ３上でマスタ２１０１からメモリモジュール２７０１〜２７０３へ提供されてよい。
図３１には、異なる容量とバイパス回路を有するメモリモジュールを含むシステムにおいて読み取りおよび書き込みデータ遅延を調整する方法３１００を示す。いくつかの実施形態では、図３１、４０に示す論理ブロックは、ハードウェア、ソフトウェアまたはその組み合わせにより実行される。いくつかの実施形態では、図３１、４０に示す論理ブロックは動作または工程を示す。いくつかの実施形態では、本明細書で示した回路および／またはシステムは単独または組み合わされて図３１、４０に示す論理ブロックを実行する。図示しない他の論理ブロックが様々な実施形態に含まれてもよい。同様に、図示の論理ブロックは様々な実施形態では除かれてもよい。また、図３１、４０に示す方法３１００、４０００は順序論理ブロックで説明されるが、方法３１００、４０００の工程すなわち論理ブロックは極めて高速にまたはほぼ瞬間的に完了する。
方法３１００は論理ブロック３１０１で始まり、メモリシステム内の読み取りおよび書き込みデータに対する遅延を均等化または調整すべきかどうかの判断がなされる。一実施形態では、この判断は初期設定において、定期的に、または較正（試験）中になされてよい。均等化が望まれない場合、方法３１００は終了する。そうでなければ、集積回路バッファ装置は論理ブロック３１０２により示すように通常動作モードすなわち第１の動作モードに設定される。一実施形態では、マスタ（図２６Ａ−Ｂに示すマスタ２１０１など）からの制御信号は、別々の信号経路（信号経路２６１０、２６１２）上の読み取りおよび書き込みデータを図２６Ａに示すようなマスタへまたはそれから提供する工程を含む第１の動作モードで動作するメモリモジュール（特にはメモリモジュールの集積回路バッファ装置）への制御信号を生成する。第１の動作モードでは、以下に述べられる第２の動作モードとは対照的に、追加遅延は読み取りおよび書き込みデータに与えられない。
論理ブロック３１０３は、マスタに到達する際に読み取りデータが異なる信号経路上を異なる伝搬時間または距離で伝搬しなければならないということを考慮するために、読み取りデータを均等化する工程または読み取りデータに遅延を与える工程を示す。例えば、信号経路２６１２は信号経路２６１０より長い信号経路を有する。したがって、両方のメモリモジュール２６０１、２６０２からの読み取りデータ２６０１ａ、２６０２ａがおよそ同時にマスタ２１０１に到着するためには、遅延は、信号経路２６１２のより長い伝搬時間または距離を考慮するように読み取りデータ２６０１ａに導入さなければならない。一実施形態では、遅延は、集積回路メモリ装置上のレジスタに格納されマスタによりプログラムされた遅延値に応じて与えられる。別の実施形態では、それぞれのメモリモジュールに対応する遅延はマスタ内で与えられプログラムされる。試験シンボルまたは試験データを集積回路メモリ装置に書き込み、それから読み取って遅延値のプログラミングを判断することができる。
次に論理ブロック３１０４により示すように、メモリシステムが異なる容量のメモリモジュールを含むかどうかの判断がなされる。異なる容量メモリモジュールが存在しない場合、制御は論理ブロック３１０７に移る。そうでなければ、制御は論理ブロック３１０５に移る。一実施形態では、論理ブロック３１０４により示す判断は、ＳＰＤ内に格納されたシステムの構成情報をマスタが読み取ることにより完了されてよい。
次に、論理ブロック３１０５に示すように集積回路バッファ装置は第２の動作モード（バイパスモード）に設定される。一実施形態では、バイパス動作モードは、集積回路バッファ装置内のバイパス回路（例えば、図２９に示すようなバイパス回路２９００内のバイパス要素２９０５〜２９１０）へ制御信号を提供することにより設定される。
論理ブロック３１０６により示すように、大容量メモリモジュールからの読み取りデータは次に均等化される。例えば、遅延は、図２６Ｂに示すようなメモリモジュール２６０１（大容量）の読み取りデータ２６０１ｂに追加される。一実施形態では、図２９に示すバイパス回路２９００の信号経路ＤＱ＿ＤＲＶ［０：３］上のデータ信号への追加遅延を選択するために、遅延［０：３］制御信号がマルチプレクサ２９０３ａ−ｄに与えられる。論理ブロック３１０６において与えられる遅延は、論理ブロック３１０３において与えられる任意の遅延に追加される。
小容量メモリモジュール内の集積回路バッファは、論理ブロック３１０９により示すような第１の動作モード（すなわち非バイパスモード）に設定される。例えば、図２６Ａのメモリモジュール２６０２は通常の動作モードに設定される集積回路バッファ装置を有する。
論理ブロック３１０８により示すように、小容量メモリモジュールに対する読み取りデータの均等化が次に行われる。
メモリモジュールに書き込まれたデータに対する書き込みデータの均等化は論理ブロック３１０７において行われる。
論理ブロック３１１０により示すように、メモリシステムが異なる容量のメモリモジュールを含むかどうかの判断が次になされる。異なる容量メモリモジュールが存在しない場合、方法３１００は終了する。そうでなければ、制御は論理ブロック３１１１に移る。一実施形態では、論理ブロック３１１０により示された判断は、マスタがＳＰＤ内に格納されたシステムの構成情報を読み取ることにより完了されてよい。
次に、論理ブロック３１１１に示すように集積回路バッファ装置は第２の動作モード（バイパスモード）に設定される。一実施形態では、バイパス動作モードは、集積回路バッファ装置内のバイパス回路（例えば、図２９に示すようなバイパス回路２９００内のバイパス要素２９０５〜２９１０）へ制御信号を提供することにより設定される。
次に、論理ブロック３１１２により示すように、大容量メモリモジュールへの書き込みデータが均等化される（論理ブロック３１０７において示す書き込みデータ均等化に加えて）。一実施形態では、追加の書き込み遅延は、格納された書き込み遅延値に応じて、マスタ、集積回路バッファ装置、および／またはメモリ装置における書き込みデータに追加される。書き込みデータに対する遅延は、バイパス動作モード時に集積回路バッファ装置を有するメモリモジュールを通って書き込みデータが転送されるかどうかに基づき選択されてよい。例えば、マスタ２１０１から信号経路２６１０上のメモリモジュール２６０１に提供される書き込みデータは、書き込みデータがほぼ同時に到達するように、マスタ２１０１からの信号経路２６１２、２６１１（バイパス回路２６３０ｂ経由で）上のメモリモジュール２６０１に提供される書き込みデータと比較して遅らされてよい。
図３２Ａ−Ｅ、３３Ａ−Ｂ、３４、３５には、集積回路バッファ装置３２０１と複数の集積回路メモリ装置１０１ａ−ｄ間でデータ（ＤＱ）を転送するだけでなく制御／アドレス情報（ＲＱ）を複数の集積回路メモリ装置１０１ａ−ｄへ提供する集積回路バッファ装置３２０１を含むメモリシステムトポロジの少なくとも一部を示す。図３２Ａ−Ｅ、３３Ａ−Ｂ、３４、３５のそれぞれは、制御／アドレス情報（ＲＱ）またはデータ（ＤＱ）のいずれかを転送する１つまたは複数の信号経路を示すが、制御／アドレス情報（ＲＱ）および／またはデータ（ＤＱ）を転送するために他の図面の他のトポロジまたは信号経路を組み合わせ使用してもよい。例えば、図３３Ａは、制御／アドレス情報（ＲＱ）を転送するために使用することができる信号経路３３１０、３３１０ａ−ｄを有するフライバイトポロジを示すが、データ（ＤＱ）は、図３４に示すポイントツーポイント（または分割）トポロジすなわち信号経路３４１０〜３４１３を使用して転送されていよい。いくつかの実施形態では、同様にして他の多くのトポロジの組み合わせを使用することができる。
トポロジはメモリモジュール３２００ａ−ｅ、３３００ａ−ｂ、３４００により示されるが、図３２Ａ−Ｅ、３３Ａ−Ｂ、３４に示すトポロジはメモリモジュールなしで使用されてよい。例えば、図３２Ａ−Ｅ、３３Ａ−Ｂ、３４に示すトポロジは、ＭＣＰまたはＳＩＰの実施形態で使用されてよい。図３５には、ＭＣＰ装置３５００における特定のトポロジを示す。
いくつかの実施形態では、マスタ（マスタ２１０１など）は、図３２Ａ−Ｅ、３３Ａ−Ｂ、３４に示すトポロジにおける１つまたは複数の集積回路バッファ装置３２０１へ制御／アドレス情報とデータを提供することができる。一実施形態では、クロック信号またはクロック情報は、図３２Ａ−Ｅ、３３Ａ−Ｂ、３４に示すバッファ装置３２０１から信号経路上へ、あるいはクロック源、マスタ、バッファ装置から別の信号経路へ、あるいはいくつかのデータ信号経路に沿って提供される。
いくつかの実施形態では、終端器は、バッファ３２０１、メモリモジュール３２００ａ−ｅ、３３００ａ−ｂ、３４００、信号経路、またはメモリ装置１０１ａ−ｄ上に、および／またはシステム内の他のどこか（ＰＣＢまたは基板上など）に配置されてよい。いくつかの実施形態では、図３２Ａ−Ｅ、３３Ａ−Ｂ、３４に示すトポロジ内の信号経路の終端器は、図２〜４、６〜８、２３Ａ−Ｃに示すものと同様にして配置されてよい。例えば、図４に示す終端器４２０ａ−ｄは、図３４に示す信号経路３４１０〜３４１３へ同様に接続されてよい。
図３２Ａ−Ｅには、集積回路バッファ装置３２０１と複数の集積回路メモリ装置１０１ａ−ｄ間のフォーク形（データ、制御／アドレス情報）トポロジを示す。図３２Ａに関し、バッファ装置３２０１は次に、信号経路３２１０ａ、３２１０ｄに分岐するメモリモジュール３２００ａ上に配置された信号経路３２１０へ接続される。信号経路３２１０ａは次に、分岐または信号経路３２１０ｂ、３２１０ｃによりメモリ装置１０１ａ、１０１ｂへ接続される。信号経路３２１０ｄは同様に分岐または信号経路３２１０ｅ、３２１０ｆによりメモリ装置１０１ｃ、１０１ｄへ接続される。
図３２Ｂには、図３２Ａに示すトポロジと類似のフォーク形トポロジを示す。信号経路３２２０は、メモリ装置１０１ａ−ｂをバッファ装置３２０１へ接続する信号経路３２２０ａ、３２２０ｂに分岐する。同様に、信号経路３２３０は、メモリ装置１０１ｃ−ｄをバッファ装置３２０１へ接続する信号経路３２３０ａ、３２３０ｂに分岐する。
図３２Ｃにはフォーク形／マルチドロップ式バストポロジを示す。バッファ装置３２０１は、メモリ装置１０１ａ−ｄに接続された信号経路（またはスタブ）３２４０ｃ−ｆへ接続される信号経路（またはバス）３２４０ａ、３２４０ｂに分岐する信号経路３２４０（またはスタブ）に接続される。他のメモリ装置が信号経路３２４０ａ−ｂに接続されてもよい。
図３２Ｄにはスタートポロジを示す。信号経路３２５０は、メモリ装置１０１ａ−ｄをバッファ装置３２０１へ接続する共通ノードから信号経路３２５０ａ−ｄに分岐する。
図３２Ｅには、図３２Ｂに示すトポロジと類似のフォーク形トポロジを示す。信号経路３２６０は、メモリ装置１０１ａ−ｂをバッファ装置３２０１へ接続する信号経路３２６０ａ、３２６０ｂに分岐する。
図３３Ａ−Ｂには、集積回路バッファ装置３２０１と複数の集積回路メモリ装置１０１ａ−ｄ間のフライバイトポロジ（データおよび／または制御／アドレス情報）を示す。図３３Ａには、メモリ装置１０１ａ−ｄに接続された信号経路（スタブ）３３１０ａ−ｄへ接続される信号経路３３１０に接続されたバッファ装置３２０１を含むスタブ／フライバイトポロジを示す。図３３Ｂにはスプリット／スタブ／フライバイトポロジを示す。バッファ装置３２０１は、メモリ装置１０１ａ−ｂに接続された信号経路（スタブ）３３２０ａ−ｂに接続された信号経路３３２０に接続される。バッファ装置３２０１もまた、メモリ装置１０１ｃ−ｄに接続された信号経路（スタブ）３３３０ａ−ｂに接続された信号経路３３３０に接続される。いくつかの実施形態では、スプリット／スタブ／フライバイトポロジはさらなる部分に分割／分離されてよい。
図３４には、集積回路バッファ装置３２０１と複数の集積回路メモリ装置１０１ａ−ｄ間のポイントツーポイント（別名、分割）トポロジ（データおよび／または制御／アドレス情報）を示す。分離すなわち分割信号経路３４１０〜３４１３（特にはポイントツーポイントリンク）はバッファ装置３２０１をメモリ装置１０１ａ−ｄへ接続する。分離ポイントツーポイントリンクを使用したデータの分割トポロジは以下に述べる図３８〜３９においても示される。
図３５には、集積回路バッファダイ１１００ａと複数の集積回路メモリダイ１１０１ａ−ｃ間のＭＣＰ（またはＳＩＰ）トポロジ（データおよび／または制御／アドレス情報）を示す。いくつかの実施形態によると、装置３５００は複数の集積回路メモリダイ１１０１ａ−ｃと、共通のパッケージ３５１０内またはその上に収容されたバッファダイ１１００ａとを含む。複数の信号経路３５０１ａ−ｃは、集積回路バッファダイ１１００ａと複数の集積回路メモリダイ１１０１ａ−ｃ間のデータを提供する信号経路３５０２に接続される。同様に、複数の信号経路３５０３ａ−ｃは、集積回路バッファダイ１１００ａから複数の集積回路メモリダイ１１０１ａ−ｃへ制御／アドレス情報を提供する信号経路３５０４に接続される。上述のように、複数の集積回路メモリダイ１１０１ａ−ｄとバッファダイ１１００ａは、スペーサの有無にかかわらずマルチパッケージタイプの実施形態で配置されてよい。
図３６は、集積回路バッファ装置３６００（またはバッファダイ）のブロック線図である。バッファ装置３６００は、いくつかある回路部品の中で特に、インターフェース３６０１、３６１１、レジスタセット３６０５、データ経路３６０６、データ経路ルータ３６１０、コマンド復号器３６０７、アドレス変換器３６０８を含む。バッファ装置３６００はまた、位相ロックループ（ＰＬＬ）３６０２、ＪＴＡＧ（Joint Test Action Group）またはＩＥＥＥ１１４９．１標準規格インターフェース３６０３、Ｉ２Ｃ（ＩＣ間）インターフェース３６０４、パターン発生器３６０９、そして内部メモリアレイ３６１２の各回路部品を含む。
メモリ読み込み動作では、バッファ装置３６００は図１８に示すバッファ１００ａと同様に動作する。バッファ装置３６００は、信号経路１２１上のマスタからパケット形式であってよい制御情報（アドレス情報を含む）を受信し、それに応じて対応する信号を１つまたは複数の信号経路１００５上のメモリ装置１０１ａ−ｄの１つまたは複数またはそのすべてに送信する。一実施形態では、コマンド復号器３６０７とアドレス変器換３６０８は、受信されたメモリ読み取りコマンドと受信された読み取りアドレスが復号化され、かつ信号経路１００５上に出力される対応する制御／アドレス信号に変換されるように、制御信号をデータ経路３６０６、データ経路ルータ３６１０、インターフェース３６１１へ出力する。１つまたは複数のメモリ装置１０１ａ−ｄは、１つまたは複数の信号経路１００６を介し読み取りデータを受信し、それに応じて対応する信号をマスタ（または他のバッファ）に送信するバッファ装置３６００へ読み取りデータを送信することにより応答することができる。一実施形態では、データ経路３６０６とデータ経路ルータ３６１０は（制御信号に応答して）、２つ以上のメモリ装置からの別々の読み取りデータを、インターフェース３６０１において出力される単一の読み取りデータまたはリードストリームにマージする。
一実施形態では、メモリ装置１０１ａ−ｄは、分割（ポイントツーポイント）信号経路１００６と図３３Ａ、３４、３８、３９に示すような共有のフライバイバス信号経路１００５とを有するメモリランクに構成される。図３７Ｂに示され以下に詳細に述べられるタイミング図３７０１には、後述のようにバッファ装置３６００が分割信号経路によりランク付けメモリに接続される際に時間バブルを低減することにより帯域幅を増加することができるバッファ装置３６００の動作を示す。
メモリ書き込み動作形態では、バッファ３６００はバッファ１００ａと同様に動作する。バッファ３６００はパケット形式であってよい制御情報（アドレス情報を含む）を信号経路１２１上のマスタから受信し、パケット形式であってよい１つまたは複数のメモリ装置１０１ａ−ｄの書き込みデータを信号経路１２０ａ上のマスタから受信する。一実施形態では、コマンド復号器３６０７とアドレス変換器３６０８は、受信されたメモリ書き込みコマンドと受信された書き込みアドレスが復号化され、かつ信号経路１００５上に出力される対応する制御／アドレス信号に変換されるように制御信号をデータ経路３６０６、データ経路ルータ３６１０、インターフェース３６１１へ出力する。次に、バッファ３６００は、書き込みデータが格納されるように、対応する信号を１つまたは複数の信号経路１００６上のメモリ装置１０１ａ−ｄの１つまたは複数へあるいはそのすべてへ送信する。一実施形態では、データ経路３６０６とデータ経路ルータ３６１０は（制御信号に応答して）、書き込み部分が２つ以上のメモリ装置に格納されるように、受信された書き込みデータを２つ以上の書き込み部分に分割または分解してこの書き込み部分を適切な信号経路１００６に（インターフェース３６１１を介して）導く。したがってバッファ３６００は、特定のメモリ装置に関連する書き込みアドレスを有する書き込みデータを受信することができ、受信された書き込みデータを複数の相異なる書き込みデータ部分に分解／分割する。これら複数の相異なる書き込みデータ部分は次に、格納のために複数の異なる書き込みアドレスの複数の異なるメモリ装置へルーティングされる。
インターフェース３６０１、３６１１は、図１８に示すインターフェース１１０３ａとインターフェース１８２０ａ−ｂ部分に対応する。例えば、インターフェース３６０１は終端器１８８０だけでなく１つまたは複数の送受信機１８７５と受信回路１８９２も含むことができる。インターフェース３６１１は１つまたは複数の送受信機１８９４と送信回路１８９３を含むことができる。一実施形態では、インターフェース３６１１はＤＤＲ３メモリ装置とインターフェースする回路を含み、インターフェース３６０１はＤＤＲ２メモリ装置または他のタイプのメモリ装置とインターフェースする回路を含む。
一実施形態では、インターフェース３６１１は少なくとも３つの異なる構成すなわち分割モード、すなわち１）４つの４ビットインターフェース（４×４）、２）２つの４ビットインターフェース（２×４）、または３）２つの８ビットインターフェース（２×８）に分割されてよい。これら異なる構成は、メモリモジュールまたはメモリスタック構成に柔軟性をもたせることができる。したがってバッファ３６００は、大容量または小容量エントリレベルメモリモジュール（または特にはメモリ装置）とインターフェースすることができる。４つの４ビットインターフェースは大容量メモリモジュールにおいて使用されてよい。２つの８ビットインターフェースは低コストのメモリモジュールにおいて使用されてよい。２つの４ビットインターフェースは、依然としてＥＣＣを支援する低コストのメモリモジュールにおいて使用されてよい。
データピングループ分けに対するストローブピンの割り当ては分割モードに依存して次のように調整される。
４×４分割モード：
ＤＱＳ［０］−＞ＤＱ［３：０］
ＤＱＳ［１］−＞ＤＱ［７：４］
ＤＱＳ［２］−＞ＤＱ［１１：８］
ＤＱＳ［３］−＞ＤＱ［１５：１２］
２×４分割モード：
ＤＱＳ［０］−＞ＤＱ［３：０］
ＤＱＳ［１］−＞ＤＱ［７：４］
ＤＱＳ［３：２］、ＤＱ［１５：８］は無効
２×８分割モード：
ＤＱＳ［０］−＞ＤＱ［７：０］
ＤＱＳ［１］−＞ＤＱ［１５：８］
ＤＱＳ［３：２］は無効
インターフェース３６０１は、レジスタセット３６０５に格納されたビット値および／またはアドレス変換器３６０８からの１つまたは複数の制御信号に応答して分割モードに入る。
データ経路ルータ３６１０は、データ経路３６０６とインターフェース３６１１間で読み取りおよび書き込みデータをルーティングする。コマンド復号器３６０７とアドレス変換器３６０８からの制御信号は読み取り／書き込みデータのルーティングを判断する。データ経路ルータはまた、パターン発生器３６０９と内部メモリ装置アレイ３６１２から信号を受信する。メモリ装置により動作をエミュレートする動作モードでは、すべてのメモリトランザクションはインターフェース３６１１よりむしろ内部メモリ装置アレイ３６１２に対しルーティングされる。インターフェース３６１１はこの動作モード中は無効にされてよい。一実施形態では、パターン発生器３６０９は、動作モード時にＥＣＣエラーを導入するためのソースとしてだけでなくデータ（またはデータの試験パターン）の２次ソースとしても使用される。データの試験パターンは、インターフェース３６０１またはインターフェース３６１１のいずれかの上へ送信されてもよいし、あるいは両方のある部分上へ同時に送信されてもよい。同様に、パターン発生器３６０９は、ＥＣＣエラーを、インターフェース３６０１またはインターフェース３６１１のいずれかの上へ挿入してもよいし、あるいは両方のある部分上へ同時に挿入してもよい。一実施形態では、データ経路ルータ３６１０は、ＥＣＣエラー導入に使用されるＸＯＲ論理を含む。いくつかの実施形態では、読み取りおよび書き込みデータはデータ経路３６０６を通って両方向に同時に進むことができる。バッファ３６００の動作モードへは、マルチビットレジスタセット（または記憶回路）３６０５内に１つまたは複数のビット値を設定することにより入ることができる。
データ経路ルータ３６１０は書き込みデータルータ３６１０ａと読み取りデータルータ３６１０ｂを含む。一実施形態では、書き込みデータルータ３６１０ａはＷＣＬＫクロック信号に応答して書き込みデータを出力し、読み取りデータルータ３６１０ｂはＲＣＬＫクロック信号（ＲＣＬＫクロック信号の正または負のエッジのいずれか）に応答して読み取りデータを出力する。２つのクロック領域の使用により、バッファ３６００は待ち時間を低減する、および／またはより高いデータ速度で動作することができるようになる。
通常動作モード中、書き込みデータルータ３６１０ａはデータ経路３６０６から書き込みデータとマスク情報を受信し、次に、書き込みデータ（または書き込みデータの一部）をインターフェース３６１１に接続された４つの信号経路１００６の１つへルーティングする。同様に、読み取り動作中、読み取りデータは、インターフェース３６１１に接続された４つの信号経路１００６の１つから受信され、データ経路３６０６へルーティングされる。
データ経路ルータ３６１０は、書き込みデータを複数のメモリ装置内に格納される書き込みデータ部分に分解するだけでなく異なるメモリ装置からの読み取りデータをマージするためにも使用される複数の信号経路を含む。
コマンド復号器３６０７は、インターフェース３６０１により信号経路１２１から受信された制御情報に応答して制御信号をデータ経路３６０６、アドレス変換器３６０８、データ経路ルータ３６１０へ出力する復号器を含む。いくつかの実施形態では、制御情報は、読み取りまたは書き込みコマンドなどのメモリトランザクションコマンドを含むことができる。他の制御情報は、特定のメモリ装置内の特定のメモリバンクを起動する、または特定のページサイズを有する情報にアクセスするコマンドを含むことができる。一実施形態では、コマンド復号器３６０７は、受信されたバンクアドレスを信号経路１００６に接続された１つまたは複数のメモリ装置の異なるバンクアドレスへ再マップ／変換することができる。
アドレス変換回路３６０８は、特定のメモリトランザクションコマンドに関係するアドレスを信号経路１２１とインターフェース３６０１経由で受信する。例えば、アドレス変換回路３６０８は、特定のメモリ編成内の特定のメモリ装置の読み取りコマンドに関係するデータ（例えば、ランクの数、メモリ装置の数、メモリ装置当たりのバンクの数、ページサイズ、帯域幅）を読み取るためのアドレスを受信する。インターフェース３６１１に接続されるメモリ編成は読み取りコマンドで指示されたものとは異なるので、読み取りデータが異なるメモリ装置（信号経路１００６を介し）から読み出されるように、アドレス変換器３６０８は次に制御信号（または変換されたアドレスおよび／または制御信号）をインターフェース３６１１（そして信号経路１００５）へ出力する。一実施形態では、アドレス変換器３６０８は、アドレスを変換するための参照表を格納する記憶回路を含むことができる。同様に、データ経路３６０６からの対応する書き込みデータが信号経路１００６に接続されたメモリ装置の１つまたは複数の変換された書き込みアドレスに書き込まれるように、書き込みコマンドに関係する書き込みアドレスは制御信号（変換された書き込みアドレス）をインターフェース３６１１と信号経路１００６へ出力するアドレス変換器３６０８によって受信される。
一実施形態では、受信された行アドレスフィールド内の情報はチップ選択信号を出力するために使用される。バッファ装置３６００は、インターフェース３６０１において受信された行アドレスフィールド内の情報に応答して、チップ選択信号などのチップ選択情報をインターフェース３６１１から１つまたは複数の集積回路メモリ装置へ出力する。１つまたは複数の行アドレスビット値をチップ選択信号に再マップすることができる。例えば、インターフェース３６１１から４つ以上の集積回路メモリ装置へ４つの１ビットチップ選択信号(one-hot chip select signal)を生成するために、２つの特定の行アドレスビットの値を使用することができる。
一実施形態では、受信された行アドレスフィールド内の情報と受信されたチップ選択信号はチップ選択信号を出力するために使用される。バッファ装置３６００は、インターフェース３６１１から複数の集積回路メモリ装置へ１つまたは複数のチップ選択信号を生成するためにチップ選択信号（インターフェース３６０１を介し）などのチップ選択情報と行アドレスフィールド内の情報を受信する。例えば、８つのチップ選択信号をインターフェース３６１１において８つの集積回路メモリ装置に出力するために、行アドレスフィールド内の２つのビット値と共にインターフェース３６０１において受信された２つの１ビットチップ選択信号(one-hot chip select signal)を使用することができる。同様に、インターフェース３６１１から８つのチップ選択信号を出力するために、４つの受信されたチップ選択信号を行アドレスフィールドの１ビット値と共に使用することができる。
一実施形態では、バンクアドレスフィールド内の情報はチップ選択信号を出力するために使用される。バッファ装置３６００は、インターフェース３６０１において受信されたバンクアドレス情報に応答してインターフェース３６１１から１つまたは複数の集積回路メモリ装置へチップ選択情報を出力する。インターフェース３６０１における未使用のバンクアドレスフィールド／ピンはインターフェース３６１１においてチップ選択情報を提供するために使用されてよい。例えば、インターフェース３６０１は５つのバンクアドレスピンを有することができ、８つのバンクを有する４つの集積回路メモリ装置はそれぞれインターフェース３６１１に接続される。上位の２ビット（ＢＡ［４：３］）はチップ選択信号を復号化／出力するために使用され、下位の３ピン（ＢＡ［２：０］）は特定のメモリ装置内の特定のバンクを特定するであろう。このとき、４つのメモリ装置とバッファ装置３６００は、それぞれが８つのバンクを有する４つのメモリダイではなく３２個のメモリバンクにより１つの大きなメモリダイをエミュレートすることができる。
一実施形態では、複数のチップ選択信号は、行アドレスフィールド内の情報、チップ選択情報、および／またはバンクアドレス情報の単独または組み合わせに応じインターフェース３６１１から複数のメモリ装置それぞれへ同時に出力されてよい。
一実施形態では、アドレス変換回路３６０８は、行アドレスフィールド内の情報、チップ選択情報、および／またはバンクアドレス情報を（インターフェース３６０１を介し）受信するために１つまたは複数のマルチプレクサを含み、これら信号をインターフェース３６１１へ出力する。次にインターフェース３６１１はチップ選択信号を出力する。
一実施形態では、上述のようにタイムスライシングを行うために、１つまたは複数の列アドレスビット値をバッファ３６００により再タスク化／再マップすることができる。例えばデータ幅変換器２９５０の機能（またはその一部）は、アドレス変換器３６０８、コマンド復号器３６０７、データ経路３６０６、およびデータ経路ルータ３６１０の単独または組み合わせにより行われてよい。また、列アドレスフィールド内のビット値はメモリ装置機能／動作を開始するために使用されてもよい。列アドレスフィールド内の情報が再タスク化され、この再タスク化が下位の命令ビット値を使用する場合、残りのアドレスビット値はインターフェース３６１１に出力された最下位の列アドレスビット値を埋めるためにシフトされてよい。例えば、列アドレスフィールド内の列アドレスＡ［４：３］のビット値がタイムスライスアドレスビットに再マップされると、列アドレスＡ［１５：５］の列アドレス値は最下位の列アドレスビットを満たすために、列アドレスＡ［１３：３］へシフトされる。
一実施形態では、列アドレスビット値がメモリ装置動作を開始するために使用される場合、列アドレスビット値をシフトしなくてもよい。例えば、ＤＤＲ３メモリ装置内の自動プリチャージ動作をトリガするために列アドレスＡ［１０］のビット値を使用することができる。タイムスライシングを上述のように使用する場合、列アドレスＡ［１５：１１］とＡ［９：５］のビット値は列アドレスＡ［４：３］のビット値を再タスク化することにより生じたギャップを満たすためにシフトされる一方、列アドレスビットＡ［１０］のビット値は列アドレスビットＡ［１０］へマッピングされる（または変更されない）であろう。特定の列アドレス値をシフトしない別の類似の例としては、ＤＤＲ３メモリ装置において列アドレスサイクルでバーストチョップをトリガするために用いられる列アドレスＡ［１２］のビット値がある。ＤＤＲ３メモリ装置のバーストチョップモードでは、読み取りデータ（例えば８ビット出力データの最後の４ビット）の一部分はマスクされるかあるいは集積回路メモリ装置から出力されない。
バッファ装置３６００は、メモリ装置動作（すなわち、自動プリチャージ、バーストチョップ、読み取りシーケンスの順序付け）を開始するために用いられる列ビット値を特定の列アドレスビットフィールドへ再マップすることができる。例えば、列アドレスビットＡ［２：０］のビット値は、ＤＤＲメモリ装置からのビット順序付けを定義するために使用される。集積回路メモリ装置に接続された各信号線上のデータは、列アドレスビットＡ［２：０］における列ビット値に依存する、異なる順番で戻されることになる。バッファ装置３６００がタイムスライシングを行う場合、これらの列ビット値は、データを格納し集積回路メモリ装置からバッファ装置３６００へ効率的にデータを移動させるために使用される「時間」アドレスに一致するように異なる値に再割り当てされる。一実施形態では、データ経路３６０６は、列アドレスＡ［２：０］における列ビットアドレス値を受信するアドレス変換回路３６０８からの制御信号に応答してデータ（データ経路ルータ３６１０からの）を再配置する。
タイムスライシング時などのように集積回路メモリ装置が予測するより少ないデータがバッファ装置３６００により必要とされる場合、バッファ装置３６００は集積回路メモリ装置からの入出力電力を節約するためにバーストチョップを使用することができる。これは、列アドレスビットＡ［１２］（ＢＣＮ）の値に無関係であろう。受信されたＢＣＮビット値は、インターフェース３６０１経由でもともと要求されたようにデータを細かく切るための信号を出力するデータ経路３６０５またはコマンド復号回路３６０７内に格納することができる。
一実施形態では、受信された行アドレスフィールド内の受信されたチップ選択情報とビット値は、インターフェース３６１１において出力される列アドレスの列ビット値を割り当て／再マップするためにバッファ装置３６００により使用されてよい。
アドレス変換回路３６０８は、列アドレスフィールド内の情報を受信し（インターフェース３６０１を介し）、タイムスライシング中に列アドレスビット値を再割り当て／再タスク化する、および／またはそうでなければ上述のように行うために１つまたは複数のマルチプレクサを含む。
バッファ装置３６００は、図２５〜２９に関し上述したように異なる動作モード中に異なる大きさ／容量（アドレス空間）のメモリモジュールにアクセスするメモリシステムを構成するために用いられてよい行アドレス値またはチップ選択情報を受信することができる。例えば、行アドレス値またはチップ選択情報は、特定の信号経路幅が図２５Ａ−Ｂに示すように異なる動作モード中に異なる大きさのメモリモジュールにアクセスする際に使用されるかどうかを選択するために用いられてよい。別の例では、行アドレス値またはチップ選択情報は、図２９に示す遅延マルチプレクサを選択する（すなわち、適切な遅延［０：３］制御信号を出力する）だけでなくバイパス経路を有効または無効にする（すなわちバイパス要素２９０５〜２９１０を介し）など図２９に示すバイパス回路２９００を構成するために使用されてよい。
いくつかの実施形態では、バッファ３６００はレジスタセット３６０５内のビット値へアクセスするためのＪＴＡＧ３６０３および／またはＩ２Ｃ３６０４インターフェース／回路を含むことができる。ＪＴＡＧ３６０３はバッファ３６００の試験中に使用されるテストピンを有するポートを含むことができる。Ｉ２Ｃ３６０４は、特定のバッファ構成を表すことができる格納されたビット値に応答して制御信号をバッファ装置回路部品へ出力するレジスタセット３６０５のビット値を出力または受信する（Ｉ２Ｃバス経由で）ために使用されてよい。一実施形態では、レジスタセット３６０５内のビット値は、インターフェース３６０１を介し直接アクセスされ（書き込まれ／読み取られ）てよい。
一実施形態では、レジスタセット３６０５は図１８に示す構成レジスタセット１８８１に対応する。一実施形態では、レジスタセット３６０５は、インターフェース３６１１がそれに従って構成されるように、メモリシステムトポロジを指示する１つまたは複数のビット値を格納する。例えば、レジスタセット３６０５は、受信されたメモリトランザクション／動作に対し選択される集積回路メモリ装置の数を指示するビット値を含むことができる。このとき、バッファ装置３６００はインターフェース３６０１に関係する帯域幅と一致するようにインターフェース３６１１（レジスタ値に応答して）を構成することができる。
一実施形態では、レジスタセット３６０５は、チップ選択情報または信号を判断／再マッピングしそれを１つまたは複数の集積回路メモリ装置へ出力する際に使用されてよい受信された制御情報（すなわちパケット要求）内の情報をどこで得るべきかを指示する１つまたは複数のビット値を格納することができる。以下に説明するように、受信されたチップ選択信号だけでなく行アドレスフィールド、列アドレスフィールド、バンクアドレスフィールド内の情報もまた所定のチップ選択信号を復号化しそれを集積回路バッファ装置３６００から複数の集積回路メモリ装置へ出力するために使用されてよい。
一実施形態では、レジスタセット３６０５は、信号経路の数（すなわち幅）、信号経路トポロジのタイプ、信号経路当たりの信号線の数、および／または集積回路バッファ装置３６１１（特にはインターフェース３６１１）と複数の集積回路メモリ装置間のデータ信号ストローブ信号線の数（またはその存在）を指示するために１つまたは複数のビット値を格納することができる。
一実施形態では、レジスタセット３６０５は、受信された列、行および／またはバンクアドレスがどのように並べ替えられバッファ装置３６００から出力されるかを指示する１つまたは複数のビット値を格納することができる。
ＰＬＬ３６０２は、読み取りおよび書き込みデータの受信および／または送信タイミングをバッファ３６００の内部と外部両方で同期させるために使用される。別の実施形態では、ＰＬＬ３６０２は、図１８に示すクロック回路１８７０に対応する別のクロック位置合わせ回路であってよい。一実施形態では、ＰＬＬ３６０２は、バッファ３６００に設けることができるクロック源に応答してＷＣＬＫおよびＲＣＬＫクロック信号を出力する。
図３７Ａ−Ｂには、集積回路バッファ装置のタイミング図を示す。特に、図３７Ａには、共有信号経路またはコマンドデータ信号経路を使用する際にバッファ装置３６００などのバッファ装置がいつ読み取りデータを受信し出力するかだけでなく制御／アドレス情報を受信し出力するかを特定するタイミング図３７００を示す。
メモリランクを起動するコマンドなどの制御情報は、制御信号が制御／アドレス信号経路（クロック信号のサイクル中の外部（Ｅｘｔ．）ＲＱまたは内部（Ｉｎｔ．）ＲＱ信号経路）上に提供される時間量を表す陰影付きブロックＡｎにより示される。例えば、Ｅｘｔ．ＲＱとラベルが付けられた行上の陰影付きブロックＡａは、クロック信号の第１のクロックサイクル中のＥｘｔ．ＲＱ信号経路上のメモリランク「ａ」を起動するコマンドを受信するバッファ装置を表す。同様に、特定のメモリバンクを読み取るコマンドは信号経路Ｅｘｔ．ＲＱとＩｎｔ．ＲＱ上の陰影付きブロックＲｎにより示される。例えば、タイミング図３７００は、どのようにして信号経路Ｅｘｔ．ＲＱを介し読み取りコマンドＲａがバッファ装置により受信され、かつコマンドＲａが１クロックサイクル後に信号経路Ｉｎｔ．ＲＱ上へ出力されるかを例示する。別の実施形態では、より多いまたは少ないメモリコマンドまたは制御信号が受信され生成されてよい。
同様に、信号経路Ｅｘｔ．ＤＱとＩｎｔ．ＤＱ上でメモリコントローラへまたはメモリランクから転送される読み取りデータは、Ｒｅａｄ Ｄａｔａｎとラベルを付けた陰影付きブロックにより示される。書き込みデータは同様に転送されてよい。
信号経路Ｅｘｔ．ＲＱは、メモリコントローラからバッファ装置へ制御／アドレス情報を提供する信号経路を指す。信号経路Ｉｎｔ．ＲＱはバッファ装置から複数の集積回路メモリ装置またはメモリランクへ制御／アドレス情報を提供する信号経路を指す。信号経路Ｅｘｔ．ＤＱはバッファ装置からメモリコントローラへＲｅａｄ Ｄａｔａｎを提供する信号経路を指す。信号経路Ｉｎｔ．ＤＱは複数の集積回路メモリ装置またはメモリランクからバッファ装置へＲｅａｄ Ｄａｔａｎを提供する信号経路を指す。一実施形態では、Ｅｘｔ．ＲＱは信号経路１２１に対応し、Ｉｎｔ．ＲＱは信号経路１００５に対応し、Ｅｘｔ．ＤＱは信号経路１２０ａに対応し、Ｉｎｔ．ＤＱは信号経路１００６に対応する。
タイミング図３７００は、Ｒｅａｄ Ｄａｔａｎを転送する信号経路と同じ（または共有／共通の）信号経路にメモリランクが接続されると、メモリシステムはより複雑でより効率の低いものにならざるを得ないということを示す。特に、Ｒｅａｄ Ｄａｔａｎを転送するメモリランク間の共有信号経路は、異なるメモリランクへのアクセスを変更する場合にメモリランクへのアクセスを追跡してバブルを挿入するメモリコントローラを必要とする場合がある。「バブル」または「時間バブル」とは、同じメモリランクへのメモリトランザクションを切り替える場合にメモリコントローラがデータを転送する際に挿入しなければならない空き時間量を指す。例えば、異なるメモリランクへのアクセスを切り替える場合、共有または共通バスが安定する（すなわち、別のプリアンブル信号用の時間を許容するだけでなく送受信機内のトライステートドライバーが別の状態に切り替わるための時間を許容する）ように、あるいは別のメモリランクアクセスを開始する前に雑音が散逸するように、あるいは（ストローブメモリ装置の場合には）ストローブプリアンブルを許容するように、メモリコントローラはバブルすなわち空き時間を挿入しなければならないかもしれない。このバブルの挿入は信号経路利用効率を低減し、したがって内部信号経路と外部信号経路両方の上の帯域幅を低減し得る。
図３７Ｂには、メモリコントローラがメモリランクアクセスを追跡し、バブルを挿入し、これによりメモリコントローラの複雑性を低減し帯域幅を増加する必要がないタイミング図３７０１を示す。タイミング図３７０１は、バッファ装置とメモリランク間でデータを転送するための共有信号経路を有するのではなくむしろ分割信号経路または専用信号経路Ｉｎｔ．ＤＱ（０）−（７）がバッファ装置と各メモリランク（８つのメモリランク）間に設けられている以外は、タイミング図３７００と類似している。Ｒｅａｄ Ｄａｔａａ−ｆは、それぞれのメモリランクとは別の信号経路Ｉｎｔ．ＤＱ（０）−（７）上に設けられるのでバブルはＥｘｔ．ＤＱ信号経路上にもはや存在しない。
図３８には、バッファ装置３６００と、相異なるメモリランク（１〜４）に整理された複数の集積回路メモリ装置１０１ａ−１０１ｎとを含むシステム３８００を示す。システム３８００は他のバッファ装置および／または本明細書に記載のメモリコントローラを含むメモリシステムに含まれてよい。
「メモリランク」または「ランク」とは、７２個のデータビット（６４データビットにＥＣＣ装置により提供されるＥＣＣ８ビットを加えたもの）などの所定量のデータビットまたはデータブロックを所定期間に信号経路上へ出力するようにグループ化された多くの集積回路メモリ装置を指す。例えば、デュアルランクシステム（図３８に示すランク１とランク２を使用する）は、２組の集積回路メモリ装置（ランク１とランク２）から２つの６４データビットブロックを提供することができる。一実施形態では、集積回路メモリ装置は、×４メモリ装置（４ビットのデータを生成するメモリ装置）または×８メモリ装置（８ビットのデータを生成するメモリ装置）であってよい。この例では、８×８のメモリ装置が６４データビットブロックを生成するかあるいは１６×４のメモリ装置が６４データビットブロックを生成することができるであろう。いくつかの実施形態では、異なる数のランクが用いられてもよい。
バッファ装置３６００は信号経路１２０ａ、１２１を介しメモリコントローラからのデータだけでなく制御／アドレス情報も受信する。一実施形態では、図３６に示すインターフェース３６０１は、システム３８００内の集積回路メモリ装置から読み取りデータを出力するだけでなく制御／アドレス情報と書き込みデータを受信するために用いられる。バッファ装置３６００は、バッファ３６００のインターフェース３６１１を使用して、選択された書き込みデータだけでなく変換された（および／または復号化された）制御／アドレス情報もメモリランク１〜４の集積回路メモリ装置１０１ａ−ｎへ出力する。
インターフェース３６１１は信号経路３８０１〜３８０４と信号経路３８１０に接続される。信号経路３８０１〜３８０４は、バッファ装置３６００とランク１〜４の集積回路メモリ装置間で読み取りおよび書き込みデータを転送する分割信号経路である。信号経路３８０１はランク１内のメモリ装置１０１ａ−ｎに接続される。信号経路３８０２はランク２内のメモリ装置１０１ａ−ｎに接続される。信号経路３８０３はランク３内のメモリ装置１０１ａ−ｎに接続される。信号経路３８０４はランク４内のメモリ装置１０１ａ−ｎに接続される。一実施形態では、読み取りおよび書き込みデータは図３４に示す分割トポロジを使用して転送される。
対照的に、信号経路３８１０は、図３３Ａに示すフライバイトポロジなどの共有／共通信号経路３８１０上のメモリランク１〜４へ制御／アドレス情報を提供する。各メモリランク内の各メモリ装置は共有信号経路３８１０に接続される。いくつかの実施形態では、クロック信号またはクロック情報は、信号経路３８０１〜３８０４または信号経路３８１０のいずれか、あるいは別の信号経路上に提供されてよい。
図３９には、それぞれのメモリランクとして機能する個々のメモリ装置へアクセスするためのシステム３９００を示す。システム３９００には、メモリ装置３９０１ａ−ｈがそれぞれのメモリランクに含まれることを除いてシステム３８００と類似の実施形態を示す。一実施形態では、メモリ装置３９００ａ−ｈは８つの×４ＤＤＲ３メモリ装置である。したがって、システム３９００はそれぞれの分割データ信号経路を有する８ランクシステムである。分割信号経路３９０４ａ−ｈは、データ分割およびマージ回路３９０２とそれぞれのメモリ装置３９０１ａ−ｈ間でデータビットＤＱ［０：３］を転送する。データマスク信号ＤＭはデータ分割およびマージ回路３９０２からそれぞれのメモリ装置３９０１ａ−ｈへ提供される。同様に、クロック信号または差動ストローブ信号ＤＱＳ、ＤＱＳＮはデータ信号の同期のためにデータ分割およびマージ回路３９０２から提供される。制御／アドレス信号は、図３８に示す信号経路３８１０と類似の共有信号経路である信号経路３９０３上に提供される。
一実施形態では、データ分割およびマージ回路３９０２は、図３６に示すバッファ装置３６００内の１つまたは複数の回路部品と同様に動作する。データ分割およびマージ回路３９０２は、複数のメモリ装置３９０１ａ−ｈからの読み取りデータを読み取りデータストリームとして単一信号経路上にマージする。同様に、データ分割およびマージ回路３９０２は、単一信号経路からの単一の書き込みデータを複数のメモリ装置３９０１ａ−ｈに接続された複数の信号経路に出力される複数の書き込みデータに分割する。例えば、データ分割およびマージ回路３９０２は、データ経路回路３６０６、データ経路ルータ３６１０、コマンド復号器３６０７、アドレス変換回路３６０８の機能を単独または組み合わせて含むことができる。一実施形態では、ｍｕｘ制御およびＲＱ状態情報は、図３６に示すコマンド復号器３６０７、アドレス変換回路３６０８などの制御回路により提供される。ｍｕｘ制御およびＲＱ状態情報は読み取り／書き込みデータの送信元または送信先を決定する。
図４０には、集積回路バッファ装置内の動作方法４０００を示す。一実施形態では、バッファ装置３６００が方法４０００を実施する。方法４０００は論理ブロック４００１で始まり、このブロックでは集積回路バッファ装置がリセットされる、および／または電力が供給される。論理ブロック４００２では、集積回路バッファ装置は、第１のメモリ編成の読み取り操作を指示する第１の制御情報を受信する。一実施形態では、マスタは、所定のページ長／寸法および帯域幅だけでなく第１の所定数のメモリ装置とバンクも含む第１のメモリ編成にアクセスするための第１の制御情報を提供する。但し、バッファ装置は、所定のページ長／寸法および帯域幅だけでなく第２の所定数のメモリ装置とバンクも含むことができる第２の異なるメモリ編成とインターフェースする。
仮想ページサイズ／長さは、プロセッサまたはメモリコントローラが使用することができるデータまたはメモリブロックの大きさであってよい。例えば、処理がオペレーティングシステムに６４バイトを割り当てるよう要求するがページサイズが４ＫＢである場合、オペレーティングシステムは仮想ページ全体または４ＫＢをこの処理に割り当てなければならない。いくつかの実施形態では、物理ページサイズ／長さは、メモリランクにより提供されるデータ量、あるいはメモリランク内の１つまたは複数の集積回路メモリ装置の１つまたは複数のバンクの複数のセンスアンプから利用可能なデータビットの量と等しくてよい。仮想ページサイズは一実施形態では物理ページサイズと等しくてよい。メモリコントローラは、物理ページサイズではなく仮想ページサイズを調整することができてもよい。
論理ブロック４００３、４００４は、第２のメモリ編成内の第１と第２の集積回路メモリ装置に接続された第１の信号経路へ第２と第３の制御情報を出力する工程を示す。
論理ブロック４００５、４００６は、第２のメモリ編成内の第１と第２の集積回路メモリ装置に接続された第２と第３の信号経路から第１、第２のデータを受信する工程を示す。
論理ブロック４００７は、第１の制御情報に応答して集積回路バッファ装置からの第１と第２の読み取りデータを含む読み取りデータをマージし出力する工程を示す。
一実施形態では、１つまたは複数の論理ブロック４００２〜４００７を繰り返すことができる。
論理ブロック４００８は、電源が切り離されたときに方法４０００を終了する工程を示す。別の実施形態では、方法４０００は電源を切り離すことなく終了されてよい。
書き込みデータを転送するバッファ装置の動作方法は、方法４０００に示す工程と類似した工程を実行する。しかしながら、ブロック４００５〜４００７により示すように読み取りデータを受信し出力するのではなくむしろ、書き込みデータは第１の制御情報に応答して分割されて第２と第３の信号経路に転送されてよい。
本明細書に記載の信号は、信号経路を使用することにより装置／回路間およびその中で送信または受信することができ、そして限定するものではないが電気信号の電圧または電流レベルを変調することを含む任意の数のシグナリング技術を使用することにより生成することができる。この信号は、データだけでなく任意の種類の制御およびタイミング情報（例えば、コマンド、アドレス値、クロック信号、構成／パラメータ情報）を表すことができる。一実施形態では、本明細書に記載の信号は光信号であってよい。
本明細書に記載の信号経路上では多種多様の信号を転送することができる。例えば、信号の種類としては、差動型（一対の信号線上の）非零復帰方式（ＮＲＺ）、マルチレベルパルス振幅変調（ＰＡＭ）、位相偏移キーイング、遅延または時間変調、直交振幅変調（ＱＡＭ）、トレリス符号化が挙げられる。
マルチレベルＰＡＭシグナリングを採用する実施形態では、連続するデジタル値またはシンボルの一意的な組を符号化するために複数の電圧レベルを採用することにより、システムクロック周波数または信号線の数のいずれも増加することなくデータ速度を増加することができる。すなわち、連続するデジタルシンボルの一意的な各組み合わせは、一意的な電圧レベルまたは電圧レベルのパターンに割り当てられてよい。例えば、４レベルＰＡＭ方式は、００、０１、１０、１１などの一対の連続デジタル値またはシンボルを区別するために４つの個別の電圧範囲を採用することができる。本明細書では、各電圧範囲は一意的な連続シンボル対の１つに対応する。
一実施形態では、クロック信号は、メモリモジュールおよび／または装置において、データおよび／または制御情報を同期して送受信するなどのように事象を同期させるために使用される。一実施形態では、グローバル同期クロッキングが使用される（すなわち、単一クロック周波数ソースがメモリモジュール／システム内の様々な装置に分配される）。一実施形態では、ソース同期クロッキングが使用される（すなわち、クロック信号とデータがスキュー耐性を有するように、データはソースから転送先へクロック信号と共に転送される）。一実施形態では、符号化データとクロック信号が使用される。別の実施形態では、本明細書に記載のクロッキングまたは同期の組み合わせが使用される。
いくつかの実施形態では、本明細書に記載の信号経路は、１つまたは複数の光ファイバーまたは光学経路だけでなく、複数の配線、金属トレース（内部または外部の）、信号線またはドープ領域（正にまたは負に増強された）などの１つまたは複数の導電素子のそれぞれを単独でまたは組み合わせて含む。いくつかの実施形態では、添付図面に例示された単一信号経路の代わりに複数の信号経路を用いてもよいし、添付図面に示された複数の信号経路の代わりに単一信号経路を用いてもよい。いくつかの実施形態では、信号経路はバスおよび／またはポイントツーポイント接続を含むことができる。一実施形態では、信号経路は制御およびデータ信号を転送するための信号経路を含む。別の実施形態では、信号経路は、データ信号を転送するための信号経路のみ、あるいは制御信号を転送するための信号経路のみを含む。さらに他のいくつかの実施形態では、信号経路は単方向信号（一方向に伝わる信号）、または双方向信号（２方向に伝わる信号）、または単方向信号と双方向信号の組み合わせを転送する。
本明細書に開示された様々な回路は、コンピュータ利用設計ツールを使用して記述され、そしてそれらの振る舞いの点では様々なコンピュータ可読媒体内に具現化されたデータおよび／または命令、レジスタ転送、論理部品、トランジスタ、レイアウトジオメトリおよび／または他の特性として表現され（または表され）得ることに留意すべきである。このような回路表現を実施することができるファイルと他のオブジェクトの形式としては、限定するものではないが、Ｃ、Ｖｅｒｉｌｏｇ、ＨＬＤＬなどの動作記述言語を支援する形式、ＲＴＬのようなレジスタレベル記述言語を支援する形式、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語を支援する形式、そして他の適切な形式および言語が挙げられる。このように形式化されたデータおよび／または命令を具現化することができるコンピュータ可読媒体としては、限定するものではないが、このように形式化されたデータおよび／または命令を無線、光学、または有線のシグナリング媒体またはその任意の組み合わせを介し転送するために使用することができる様々な形態（例えば光学、磁気、または半導体記憶媒体）の不揮発性記憶媒体、搬送波が挙げられる。このような形式化されたデータおよび／または命令の搬送波による転送の例としては、限定するものではないが、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介したインターネットおよび／または他のコンピューターネットワーク上の転送（アップロード、ダウンロード、電子メール等）が挙げられる。１つまたは複数のコンピュータ可読媒体を介しコンピュータシステム内で受信されると、上記回路のこのようなデータおよび／または命令ベースの表現は、限定するものではないが、このような回路の物理的明示の表現または画像を生成するためのネットリスト生成プログラム、配置配線プログラム等を含む１つまたは複数の他のコンピュータプログラムの実行と共にコンピュータシステム内の処理エンティティ（例えば１つまたは複数のプロセッサ）により処理することができる。このような表現または画像はその後、例えば装置製造プロセスにおいて回路の様々な部品を形成するために使用される１つまたは複数のマスクの生成を可能にすることにより装置作製時に使用されてよい。
上記いくつかの実施形態の説明は例示と説明を目的として提供された。網羅的であること、あるいは実施形態を開示された正確な形態に限定することを意図するものではない。当業者にとっては修正及び変更は明らかであろう。上記実施形態は本発明の原理および実用化について説明するために選択され記載され、当業者により様々な実施形態を理解することが可能であり、特定の使用に合わせた様々な修正が想定される。本発明の範囲は以下の特許請求範囲とその等価物によって定義されるように意図している。

Claims (20)

  1. 書き込みデータと書き込み動作を指示する制御情報とを受信する第１のインターフェースと、前記書き込みデータと前記制御情報を搬送する第２のインターフェースと、前記制御情報に応答して前記書き込みデータを受信する集積回路メモリ装置の数を指示する値を格納するレジスタと、を含む集積回路バッファ装置と、
    前記書き込みデータの第１の部分を格納する第１の集積回路メモリ装置と、
    前記第２のインターフェースと前記第１の集積回路メモリ装置に接続された第１の信号経路であって、前記書き込みデータの前記第１の部分を前記集積回路バッファ装置から前記第１の集積回路メモリ装置へ搬送する、第１の信号経路と、
    前記書き込みデータの第２の部分を格納する第２の集積回路メモリ装置と、
    前記第２のインターフェースと前記第２の集積回路メモリ装置に接続された第２の信号経路であって、前記集積回路バッファ装置から前記第２の集積回路メモリ装置へ前記書き込みデータの前記第２の部分を搬送する、第２の信号経路と、
    前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置に接続された第３の信号経路であって、前記集積回路バッファ装置から前記第１と第２の両方の集積回路メモリ装置へ前記制御情報を搬送する、第３の信号経路と、
    を含むシステム。
  2. 前記第１の制御情報は、それぞれが前記第１と第２の集積回路メモリ装置の対応する集積回路メモリ装置のアクセスを選択する複数のチップ選択信号を生成するために使用されるアドレスフィールド内の情報を含む、請求項１に記載のシステム。
  3. 前記アドレスフィールドは、列アドレスフィールド、行アドレスフィールドおよびバンクアドレスフィールドからなる群から選択される、請求項２に記載のシステム。
  4. 前記集積回路バッファ装置は、信号経路の数と、前記数の信号経路の各信号経路に含まれる信号線の数と、前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置のそれぞれとの間に含まれるデータストローブ信号の数とを指示する情報を格納する少なくとも１つのレジスタを含む、請求項１に記載のシステム。
  5. 前記集積回路バッファ装置は、前記第１の制御情報のアドレス内のビット値の並べ替えを指示する情報を格納する少なくとも１つのレジスタを含む、請求項１に記載のシステム。
  6. 前記第１の制御情報は第１のアドレスを含み、
    前記集積回路バッファ装置は前記第１のアドレスに応答して、前記第１の制御情報として第２のアドレスを前記第１の集積回路メモリ装置内の記憶場所へ出力し、
    前記集積回路バッファ装置は前記第１のアドレスに応答して、前記第２の制御情報として第３のアドレスを前記第２の集積回路メモリ装置の記憶場所へ出力する、請求項１に記載のシステム。
  7. 前記集積回路バッファ装置、前記第１の集積回路メモリ装置、前記第２の集積回路メモリ装置、前記第１の信号経路、前記第２の信号経路、前記第３の信号経路はメモリモジュールに含まれる、請求項１に記載のシステム。
  8. 前記集積回路バッファ装置、前記第１の集積回路メモリ装置、前記第２の集積回路メモリ装置は単一のパッケージハウジング内に含まれるダイである、請求項１に記載のシステム。
  9. 前記集積回路バッファ装置は第１のパッケージハウジング内に配置され、
    前記第１の集積回路メモリ装置は第２のパッケージハウジング内に配置され、
    前記第２の集積回路メモリ装置は第３のパッケージハウジング内に配置され、
    前記第２のパッケージハウジングは前記第１のパッケージハウジングの上に積層され、前記第３のパッケージハウジングは前記第２のパッケージハウジングの上に積層される、請求項１に記載のシステム。
  10. 前記第１の信号経路は前記集積回路バッファ装置と前記第１の集積回路装置間に接続される第１のポイントツーポイントリンクであり、
    前記第２の信号経路は前記集積回路メモリ装置と前記第２の集積回路メモリ装置間に接続される第２のポイントツーポイントリンクであり、
    前記第３の信号経路は前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置とに接続されるバスである、請求項１に記載のシステム。
  11. 制御情報を受信する第１のインターフェースと、前記制御情報と受信データを出力する第２のインターフェースと、前記制御情報に応答してメモリアクセスを行う集積回路メモリ装置の数を指示する値を格納するレジスタであって、前記値により指示された前記数の集積回路メモリ装置内に含まれる各メモリ装置は、対応するメモリアクセスから前記データの一部を提供する、レジスタと、を含む集積回路バッファ装置と、
    前記データの第１の部分を出力する第１の集積回路メモリ装置と、
    前記集積回路バッファ装置と前記集積回路メモリ装置に接続された第１の信号経路であって、前記第１の集積回路メモリ装置から前記集積回路バッファ装置へ前記データの第１の部分を搬送する、第１の信号経路と、
    前記データの第２の部分を出力する第２の集積回路メモリ装置と、
    前記集積回路バッファ装置と前記第２の集積回路メモリ装置に接続された第２の信号経路であって、前記第２の集積回路メモリ装置から前記集積回路バッファ装置へ前記データの前記第２の部分を搬送する、第２の信号経路と、
    前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置に接続された第３の信号経路であって、前記集積回路バッファ装置から前記第１と第２の両方の集積回路メモリ装置へ前記制御情報を搬送する、第３の信号経路と、
    を含むシステム。
  12. 第１の集積回路メモリ装置と第２の集積回路メモリ装置と、
    制御情報を受信する第１のインターフェースと前記制御情報を出力し第１のデータを受信する第２のインターフェースとを含む集積回路バッファ装置と、
    信号経路の数と、前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置のそれぞれとの間に接続された前記数の信号経路の各信号経路内に含まれる信号線の数とを指示する情報を格納するレジスタと、
    前記集積回路バッファ装置と前記集積回路メモリ装置に接続された第１の信号経路であって、前記第１の集積回路メモリ装置から前記集積回路バッファ装置へ前記第１のデータの第１の部分を搬送する、第１の信号経路と、
    前記集積回路バッファ装置と前記第２の集積回路メモリ装置に接続された第２の信号経路であって、前記第２の集積回路メモリ装置から前記集積回路バッファ装置へ前記第１のデータの第２の部分を搬送する、第２の信号経路と、
    前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置に接続された第３の信号経路であって、前記集積回路バッファ装置から前記第１と第２の両方の集積回路メモリ装置へ前記制御情報を搬送する、第３の信号経路と、
    を含むシステム。
  13. 制御情報を受信する第１のインターフェースと、
    前記制御情報を出力し前記制御情報に関係する第１のデータを転送する第２のインターフェースと、
    前記制御情報に応答してメモリアクセスを行う集積回路メモリ装置の数を指示する値を格納するレジスタであって、前記値により指示された前記数の集積回路メモリ装置内に含まれる各メモリ装置は対応するメモリアクセスからの前記データの一部を転送する、レジスタと、
    を含む集積回路バッファ装置。
  14. 前記第１のインターフェースにおいて受信された前記制御情報はアドレスフィールドからの情報を含み、
    前記第２のインターフェースにおいて出力される前記制御情報は、少なくとも前記アドレスフィールドからの前記情報に応答して第１と第２の集積回路メモリ装置を選択するための複数のチップ選択信号を含む、請求項１３に記載の集積回路バッファ装置。
  15. 前記第１のインターフェースにおいて受信される前記制御情報は読み取り動作と第１のページ長を指示し、
    前記第２のインターフェースにおいて出力される前記制御情報は、第２のページ長を使用することにより前記第１と第２の集積回路メモリ装置の読み取り動作を指定し、
    前記第２のページ長は前記第１のページ長と異なる、請求項１３に記載の集積回路バッファ装置。
  16. 第３のインターフェースと、
    前記数のメモリ装置に含まれる各メモリ装置に対応するメモリアクセスにより受信される前記データの前記一部をマージするデータ経路ルータ回路であって、マージされたデータを前記第３のインターフェースへ提供する、データ経路ルータ回路と、
    をさらに含む請求項１３に記載の集積回路バッファ装置。
  17. 前記第１のインターフェースにおいて受信される前記制御情報は第１のアドレスを含み、
    前記集積回路バッファは、前記第１のアドレスに応答して第１の集積回路メモリ装置のメモリアレイ内の第１の記憶場所を指示する第２のアドレスと、第２の集積回路メモリ装置のメモリアレイ内の第２の記憶場所を指示する第３のアドレスとを提供するアドレス変換回路を含む、請求項１３に記載の集積回路バッファ装置。
  18. 第１の集積回路メモリ装置と第２の集積回路メモリ装置と、
    前記第１の集積回路メモリ装置と前記第２の集積回路メモリ装置に接続された集積回路バッファであって、制御情報を受信する第１のインターフェースと前記制御情報を出力し第１のデータを受信する第２のインターフェースとを含む、集積回路バッファと、
    信号経路の数と、前記集積回路バッファ装置と前記第１と第２の集積回路メモリ装置のそれぞれとの間に接続された前記数の信号経路の各信号経路内に含まれる信号線の数とを指示する情報を格納するレジスタと、
    を含むモジュール。
  19. 第１のメモリ編成を有する複数の集積回路メモリ装置の読み取り動作を指示する第１の制御情報を受信することと、
    前記第１の制御情報に応答して、第２のメモリ編成を有する第１の集積回路メモリ装置に接続された第１の信号経路上へ第２の制御情報を出力することと、
    前記第１の制御情報に応答して、前記第２のメモリ編成を有する第２の集積回路メモリ装置に接続された前記第１の信号経路上へ第３の制御情報を出力することと、
    前記第１の集積回路メモリ装置から第１の読み取りデータを受信することであって、前記第１の読み取りデータは前記第２の制御情報に応答して前記第１の集積回路メモリ装置により提供される、受信することと、
    前記第２の集積回路メモリ装置から第２の読み取りデータを受信することであって、前記第２の読み取りデータは前記第３の制御情報に応答して前記第２の集積回路メモリ装置により提供される、受信することと、
    前記第１と第２の読み取りデータを含む読み取りデータをメモリコントローラへ出力することと、
    を含む集積回路装置内の動作方法。
  20. 第１のメモリ編成を有する第１の複数の集積回路メモリ装置の読み取り動作を指示する制御情報を受信する手段と、
    第２のメモリ編成を有する第２の複数の集積回路メモリ装置からの読み取りデータをインターフェースへ提供する手段であって、前記読み取りデータが前記第１のメモリ編成を有する前記第１の複数の集積回路メモリ装置から読み出されたように見えるように提供する、受信する手段と、
    を含むバッファ回路。
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