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KR20170037705A - 입력 신호들을 랭크별로 제어하는 메모리 버퍼를 갖는 메모리 모듈 - Google Patents

입력 신호들을 랭크별로 제어하는 메모리 버퍼를 갖는 메모리 모듈 Download PDF

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KR20170037705A
KR20170037705A KR1020150136181A KR20150136181A KR20170037705A KR 20170037705 A KR20170037705 A KR 20170037705A KR 1020150136181 A KR1020150136181 A KR 1020150136181A KR 20150136181 A KR20150136181 A KR 20150136181A KR 20170037705 A KR20170037705 A KR 20170037705A
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KR
South Korea
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memory
rank
memory module
buffer
signal
Prior art date
Application number
KR1020150136181A
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Inventor
김태형
신희종
김석일
윤영
임종형
한유근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US15/207,557 priority patent/US9812220B2/en
Publication of KR20170037705A publication Critical patent/KR20170037705A/ko
Priority to US15/713,936 priority patent/US9922724B2/en

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Abstract

본 발명의 메모리 모듈은 멀티 랭크 구조에서 병렬비트 테스트 시간을 단축한다. 본 발명에 따른 메모리 모듈은, 기판에 DIMM 타입으로 탑재되며 적어도 2 이상의 랭크들로 이루어진 복수의 반도체 메모리 장치들을 포함한다. 또한, 메모리 모듈은 반도체 메모리 장치들에 대한 병렬비트 테스트 동작이 수행될 때, 메모리 컨트롤러에서 인가되는 비활성화 랭크 제어신호를 모드 레지스터 셋 신호에 따라 정의된 맵핑 테이블에 근거하여 활성화 랭크 제어신호로 변경함에 의해 상기 병렬비트 테스트 동작이 상기 랭크들 모두에 대하여 동시에 수행되도록 하는 메모리 버퍼를 구비한다.

Description

입력 신호들을 랭크별로 제어하는 메모리 버퍼를 갖는 메모리 모듈{MEMORY MODULE HAVING MEMORY BUFFER FOR CONTROLLING INPUT SIGNALS FOR EACH RANK}
본 발명은 메모리 모듈에 관한 것으로, 보다 상세하게는 2 이상의 랭크들로 이루어진 복수의 반도체 메모리 장치들을 포함하는 메모리 모듈 및 그를 포함하는 메모리 시스템에 관한 것이다.
전자적 시스템의 성능 개선을 위해 고밀도 메모리(High-Density Memory)에 대한 수요(Needs)가 증가되고 있다.
그러한 고밀도 메모리의 구현을 위해 고 대역폭 메모리(High Bandwidth Memory)가 고용량 및 고속 동작 등과 같은 하이 퍼포먼스의 제공을 위해 주목받고 있다.
고 대역폭 메모리(이하 HBM)는 메모리 구조의 한 형태로서, 하부에서 로직(Logic)회로의 역할을 수행하는 메모리 버퍼(혹는 레지스터)칩 상에 복수의 반도체 메모리 칩들이 적층된 형태를 이루고 있다. 여기서, 메모리 버퍼 칩과 반도체 메모리 칩들은 데이터 및 제어 신호들을 통신하기 위해 쓰루 실리콘 비아(Through Silicon Via: 이하 TSV)를 통해 각기 연결될 수 있다.
복수의 반도체 메모리 칩들(다이들 또는 장치들)은 PCB(Printed Circuit Board)상에 탑재되어 메모리 모듈 형태를 이룬다. DIMM(dual in-line memory module) 타입의 메모리 모듈은 RDIMM, LRDIMM, 또는 FRDIMM 으로 분류될 수 있다.
메모리 모듈을 구성하고 있는 반도체 메모리 장치들은 2 이상의 랭크들로 나뉘어질 수 있다. 즉, 듀얼 랭크 구조의 경우에 메모리 모듈의 기판에 탑재된 복수의 반도체 메모리 장치들은 2 개의 랭크들로 분류되고 동일한 랭크에 속한 반도체 메모리 장치들은 동시에 억세스될 수 있다. 결국 랭크는 메모리 컨트롤러가 반도체 메모리 장치들에 대해 데이터를 입출력하는 단위를 의미하는 것일 수 있다. 따라서, 싱글 랭크가 예를 들어 64비트 데이터 전송폭을 가진다고 할 경우에 듀얼 랭크는 싱글 랭크의 2배에 해당되는 데이터 전송폭을 가지며, 쿼드 랭크는 싱글 랭크의 4배에 해당되는 데이터 전송폭을 가질 수 있다.
멀티 랭크 구조의 메모리 모듈의 경우에 특정한 동작 모드일 때 메모리 컨트롤러 등의 컨트롤 회로에서 인가되는 입력 신호들을 수신하여 변경할 필요성이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 입력 신호들을 랭크별로 제어하는 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 기술적 과제는, 동일한 DIMM에 속해 있는 모든 랭크들을 동시에 병렬비트 테스트할 수 있는 메모리 모듈을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 메모리 모듈은,
기판에 DIMM 타입으로 탑재되며 적어도 2 이상의 랭크들로 이루어진 복수의 반도체 메모리 장치들, 및
상기 반도체 메모리 장치들에 대한 병렬비트 테스트 동작이 수행될 때, 메모리 컨트롤러에서 인가되는 비활성화 랭크 제어신호를 모드 레지스터 셋 신호에 따라 정의된 맵핑 테이블에 근거하여 활성화 랭크 제어신호로 변경함에 의해 상기 병렬비트 테스트 동작이 상기 랭크들 모두에 대하여 동시에 수행되도록 하는 메모리 버퍼를 포함한다.
본 발명의 실시 예에 따라, 상기 반도체 메모리 장치들은 듀얼 랭크 또는 쿼드 랭크 구조를 가지도록 구성될 수 있으며, 각기 DDR DRAM일 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 모듈은 RDIMM 또는 LRDIMM 구조를 가질 수 있으며, 상기 메모리 버퍼는 상기 메모리 컨트롤러에서 클럭 인에이블 신호가 랭크별로 인가되는 경우에 상기 맵핑 테이블에 근거하여 상기 클럭 인에이블 신호를 상기 랭크별로 활성화 또는 비활성화 상태로 변경할 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 버퍼는 상기 메모리 컨트롤러에서 온다이터미네이션 신호가 랭크별로 인가되는 경우에 상기 맵핑 테이블에 근거하여 상기 온다이 터미네이션 신호를 상기 랭크별로 활성화 또는 비활성화 상태로 변경할 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 버퍼는 선택된 랭크에 관련된 활성화 랭크 제어신호에 대해서는 상기 맵핑 테이블에 근거하여 상기 활성화 랭크 제어신호를 바이패스할 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 모듈은 상기 메모리 컨트롤러와 연결되어 고대역폭 메모리 시스템을 구성할 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 버퍼는,
상기 비활성화 랭크 제어신호를 수신하여 출력할지 아니면 무시할지를 결정하는 입력 버퍼; 및
상기 입력 버퍼의 출력을 선택적으로 하이 상태 또는 로우 상태로 고정하기 위한 스위칭부를 포함할 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 모듈의 병렬비트 테스트 동작은 파워업 시퀀스 단계에서 진입되도록 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 메모리 모듈은,
기판에 DIMM 타입으로 탑재되며 적어도 2 이상의 랭크들로 이루어진 복수의 반도체 메모리 장치들, 및
수신되는 입력 신호들의 상태를 모드 레지스터 셋 신호에 따라 정의된 맵핑 테이블에 근거하여 랭크별로 변경하고 상기 복수의 반도체 메모리 장치들을 랭크별로 제어하는 메모리 버퍼를 포함한다.
본 발명의 실시 예에 따라, 상기 입력 신호들은 상기 반도체 메모리 장치들의 상기 랭크별 선택을 위한 랭크 제어신호, 상기 랭크별로 제공되는 클럭 인에이블 신호, 또는 상기 랭크별로 제공되는 온다이 터미네이션 신호를 포함할 수 있다.
본 발명의 실시 예에 따라, 상기 반도체 메모리 장치들은 복수의 실리콘 관통 라인들을 통해 데이터 및 제어신호들을 통신하는 스택드 메모리 장치일 수 있다.
본 발명의 실시 예들의 구성에 따르면, 멀티 랭크 구조의 메모리 모듈에서 메모리 버퍼의 랭크별 신호 변경 기능에 의해 병렬비트 테스트 시간이 단축된다. 또한, 동일한 DIMM내의 모든 랭크들을 동시에 테스트할 수 있는 장점이 있으며, 입력 신호들을 랭크별로 제어할 수 있는 이점이 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 예시적 블록도이다.
도 2는 도 1의 메모리 버퍼에 구현되는 입력 회로의 예시도이다.
도 3은 본 발명의 실시 예에 따른 랭크별 병렬비트 테스트를 보여주는 플로우챠트이다.
도 4는 본 발명의 실시 예에 따른 병렬비트 테스트를 위한 라이트 동작의 예를 설명하기 위해 제시된 도면이다.
도 5는 본 발명의 실시 예에 따른 병렬비트 테스트를 위한 리드 동작의 예를 설명하기 위해 제시된 도면이다.
도 6은 본 발명의 실시 예에 따른 맵핑 테이블의 예시도이다.
도 7은 본 발명의 실시 예에 따른 또 다른 맵핑 테이블의 예시도이다.
도 8은 본 발명의 실시 예에 따른 랭크 병렬비트 테스트의 동작 타이밍도이다.
도 9는 도 8의 랭크 병렬비트 테스트에 관련된 반도체 메모리 장치의 리드 패쓰 회로 구성도이다.
도 10는 도 9중 병렬비트 테스트 비교기의 비교 회로 구성도이다.
도 11은 본 발명의 실시 예에 따른 DIMM의 레이아웃 예시도이다.
도 12는 본 발명의 실시 예에 따른 또 다른 DIMM의 레이아웃 예시도이다.
도 13은 본 발명의 실시 예에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템의 구성 블록도이다
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM과 같은 휘발성 메모리의 읽기(리드) 동작, 기입(라이트) 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 예시적 블록도이다.
도 1을 참조하면, 메모리 시스템(300)는 메모리 모듈(100)과 메모리 컨트롤러(200)를 포함한다.
메모리 컨트롤러(200)는 프로세서, 어플리케이션 프로세서, 호스트, 또는 SoC로 구현될 수 있다. 메모리 컨트롤러(200)는 메모리 모듈(100)로 어드레스, 제어신호들, 또는 데이터를 전송할 수 있으며, 메모리 모듈로(100)로부터 인가되는 리드 데이터를 수신할 수 있다.
메모리 모듈(100)은 복수의 반도체 메모리 장치들을 포함할 수 있다. 복수의 반도체 메모리 장치들은 PCB 등과 같은 기판에 DIMM 타입으로 탑재되며 적어도 2 이상의 랭크들로 이루어질 수 있다.
메모리 모듈(100)은 또한, 수신되는 입력 신호들의 상태를 모드 레지스터 셋 (MRS)신호에 따라 정의된 맵핑 테이블에 근거하여 랭크별로 변경하고 상기 복수의 반도체 메모리 장치들을 랭크별로 제어하는 메모리 버퍼(160)를 포함한다.
예를 들어, 병렬비트 테스트 동작 모드에서 메모리 컨트롤러(200)로부터 제1 랭크(120)를 선택하는 입력 랭크 제어신호(DCS0)가 인에이블 상태로 수신되고, 제2 랭크(140)를 선택하는 입력 랭크 제어신호(DCS1)가 디세이블 상태로 수신되었다고 하면, 상기 메모리 버퍼(160)는 제1,2 랭크들(120,140) 모두에 대하여 병렬비트 테스트가 동시에 수행되도록 하기 위해 입력 랭크 제어신호(DCS1)를 수신하여 출력 랭크 제어신호(QCS1)를 활성화 상태로 출력한다. 이에 따라, 하나의 메모리 모듈 내에서 제1,2 랭크들(120,140)들이 동시에 병렬비트 테스트된다.
메모리 버퍼(160)에 인가되는 입력 신호들에는 반도체 메모리 장치들의 상기 랭크별 선택을 위한 랭크 제어신호 이외에도, 랭크별로 제공되는 클럭 인에이블 신호(DCKE), 또는 상기 랭크별로 제공되는 온다이 터미네이션 신호(DODT)가 포함될 수 있다.
메모리 버퍼(160)는 레지스터 제어 워드(RCW)를 통해 병렬비트 테스트 동작 모드에서 입력 랭크 제어신호(DCS1)를 수신하고 활성화 상태의 출력 랭크 제어신호(QCS1)를 출력하여, 제1,2 랭크들(120,140) 모두에 대하여 병렬비트 테스트가 동시에 수행되도록 할 수 있다. 또한, 메모리 버퍼(160)는 클럭 인에이블 신호(DCKE)의 상태, 또는 상기 랭크별로 제공되는 온다이 터미네이션 신호(DODT)의 상태를 랭크별로 변경하는 랭크별 신호 변경 기능을 수행하므로, 입력 신호들을 랭크별로 제어할 수 있는 이점이 있다.
도 1의 경우에 메모리 버퍼(160)는 제1 랭크(120)로 인가되는 신호들(QCS0,QCKE0,QODT0)의 상태를 모두 활성화 상태로 만들 수 있다. 또한, 제2 랭크(140)로 인가되는 신호들(QCS1,QCKE1,QODT1)의 상태를 모두 활성화 상태로 만들 수 있다.
따라서, DIMM 내의 반도체 메모리 장치들에 대한 병렬비트 테스트 동작이 수행될 때, 메모리 컨트롤러(200)에서 인가되는 비활성화 랭크 제어신호(도 1의 경우에 DCS1)는 상기 메모리 버퍼(160)에 의해 모드 레지스터 셋 신호에 따라 정의된 맵핑 테이블에 근거하여 활성화 랭크 제어신호로 변경된다. 따라서, 병렬비트 테스트 동작이 상기 랭크들 모두에 대하여 동시에 수행되며, 클럭 인에이블 신호(DCKE)의 상태, 또는 상기 랭크별로 제공되는 온다이 터미네이션 신호(DODT)의 상태가 랭크별로 제어될 수 있다.
도 1에서는 반도체 메모리 장치들이 듀얼 랭크 구조로 이루어져 있으나, 쿼드 랭크 구조로 이루어질 수 있다.
메모리 모듈(100)는 RDIMM 또는 LRDIMM 구조를 가질 수 있으며, 상기 메모리 버퍼(160)는 상기 메모리 컨트롤러(200)에서 클럭 인에이블 신호(DCKE)가 랭크별로 인가되는 경우에 맵핑 테이블에 근거하여 상기 클럭 인에이블 신호(DCKE)를 랭크별로 활성화 또는 비활성화 상태로 변경할 수 있다.
또한, 메모리 버퍼(160)는 상기 메모리 컨트롤러(200)에서 온다이터미네이션 신호(DODT)가 랭크별로 인가되는 경우에 상기 맵핑 테이블에 근거하여 상기 온다이 터미네이션 신호(DODT)를 상기 랭크별로 활성화 또는 비활성화 상태로 변경할 수 있다.
도 1의 메모리 모듈(100)은 상기 메모리 컨트롤러(200)와 연결되어 고대역폭 메모리 시스템을 구성할 수 있다.
도 2는 도 1의 메모리 버퍼에 구현되는 입력 회로의 예시도이다.
도 2를 참조하면, 메모리 버퍼(160)는, 비활성화 랭크 제어신호(도 1의 경우에 DCS1)를 수신하여 출력할지 아니면 무시할지를 결정하는 입력 버퍼(162)와, 상기 입력 버퍼(162)의 출력을 선택적으로 하이 상태 또는 로우 상태로 고정하기 위한 스위칭부(164)를 포함할 수 있다.
예를 들어 상기 입력 신호로서 비활성화 랭크 제어신호(도 1의 경우에 DCS1)가 인가되었다고 하고 병렬비트 테스트 모드라고 하자. 이 경우에 무시 신호(IS)가 상기 입력 버퍼(162)에 인가되어 상기 입력 버퍼(162)가 입력 신호를 버퍼링하지 못하게 한다. 결국, 입력 신호는 무시되는 것이다. 상기 무시 신호(IS)는 맵핑 테이블을 정의하는 MRS 신호의 세팅에 따라 결정될 수 있다. 또한, 상기 무시 신호(IS)가 인에이블 되는 경우에 상기 입력 버퍼(162)의 출력 상태를 하이레벨로 고정하기 위해 스위칭 온 신호(ON)가 로우 레벨로 제공될 수 있다. 이에 따라, 피모오스 트랜지스터(164)가 턴온되어 상기 입력 버퍼(162)의 출력은 하이 레벨로 고정될 수 있다. 한편, 반대로 상기 입력 버퍼(162)의 출력 상태를 로우레벨로 고정하기 위해 스위칭 온 신호(ON)가 하이 레벨로 제공될 수 있다. 이에 따라, 피모오스 트랜지스터(164)가 턴오프되어 방전 경로가 제공될 경우에 상기 입력 버퍼(162)의 출력은 로우 레벨로 고정될 수 있다. 따라서, 랭크 제어신호(DCS)의 상태는 물론, 클럭 인에이블 신호(DCKE)의 상태, 또는 온다이 터미네이션 신호(DODT)의 상태는 변경될 수 있다.
도 3은 본 발명의 실시 예에 따른 랭크별 병렬비트 테스트를 보여주는 플로우챠트이다.
도 3을 참조하면, S300에서 랭크 PBT(병렬비트 테스트)모드의 진입이 실행된다. 예를 들어, 도 6의 맵핑 테이블과 같이 A7 내지 A0 어드레스의 비트들이 00000110 로서 제공되면, 모든 랭크들에 대하여 병렬비트 테스트가 동시에 행해지도록 하는 RPBT 모드의 진입이 메모리 버퍼(160)에 의해 실행된다.
S310에서 제1 랭크(120)에 대한 MRS 셋팅이 수행된다. 제1 입력 랭크 제어신호(/DCS0)가 메모리 버퍼(160)에 인가되어 제1 랭크(120)가 선택되고 제1 랭크(120)에 대해 수행되는 병렬비트 테스트를 위한 DRAM의 MRS 셋팅은 기존의 병렬비트 테스트에서의 DRAM의 MRS 셋팅과 동일할 수 있다. DRAM의 MRS 셋팅 과정에서 병렬비트 테스트 동작을 위해 제공되는 각종 제어 및 설정 정보가 셋팅된다.
한편, 본 발명의 실시 예에 따른 RPBT를 수행하기 위해 S330의 제2 랭크(140)에 대한 MRS 셋팅도 되어야 하는데, 이를 위해서는 S320을 먼저 수행하여 제1 랭크(120)에 대한 MRS 입력을 블로킹할 필요가 있다. 즉, 제1 랭크(120)에 대한 MRS 셋팅은 S310에서 이미 실행되었으므로, 제2 랭크(140)에 대한 MRS 셋팅 시에는 제1 랭크(120)의 출력 랭크 제어신호(QCS0)을 하이로 고정하는 것이다.
S330에서 제2 랭크(140)에 대한 MRS 셋팅이 수행된다. 제1 랭크(120)에 대한 MRS 셋팅시의 어드레스와 제2 랭크(140)에 대한 MRS 셋팅시의 어드레스는 서로 미러링된 어드레스이다. 따라서, 제2 랭크(140)에 대한 MRS 셋팅시 어드레스는 상기 미러링된 어드레스가 재정렬된 것이다.
S330의 동작이 완료되면 S340에서 하이로 고정되어 있던 제1 랭크(120)의 출력 랭크 제어신호(QCS0)는 인에이블 상태로 변경된다. 결국, 원래의 상태로 복구되는 것이다.
S340의 수행 후에, RPBT 동작이 S350에서 실행된다. RPBT 는 상기 메모리 버퍼(160)의 신호 변경 제어 기능에 의해 병렬비트 테스트 시에 모든 뱅크들이 한꺼번에 테스트되는 것을 의미한다.
도 3과 같은 메모리 모듈의 병렬비트 테스트 동작은 파워업 시퀀스 단계에서 진입되도록 구현될 수 있다.
도 4는 본 발명의 실시 예에 따른 병렬비트 테스트를 위한 라이트 동작의 예를 설명하기 위해 제시된 도면이다.
도 4를 참조하면, 호스트(210), 제1 랭크(120), 및 제2 랭크(140)를 포함하는 메모리 시스템이 나타나 있다.
호스트(210)는 도 1의 메모리 컨트롤러(200)나 병렬비트 테스트 장치에 대응될 수 있다. RPBT 시에 테스트 패턴 데이터로서 인가되는 라이트 데이터는 호스트(210)로부터 출력된다. 본 발명의 실시 예에서는 도 1의 메모리 버퍼(160)의 기능에 의해 라이트 데이터가 제1,2 랭크들(120,140)에 동시에 인가된다. 상기 라이트 데이터가 "1"인 경우에 상기 제1,2 랭크들(120,140)내의 메모리 셀들에는 데이터 "1"이 라이트될 수 있다. 한편, 라이트 데이터가 "0"인 경우에 상기 제1,2 랭크들(120,140)내의 메모리 셀들에는 데이터 "0"이 동시에 라이트될 수 있다.
결국, 본 발명의 실시 예에 따르면, 하나의 랭크에 대하여 수행되던 라이트 동작에 비해, 2 랭크들 또는 4 랭크들과 같이 모든 랭크들에 대하여 라이트 동작이 한꺼번에 수행되므로 RPBT의 라이트 동작 타임이 단축된다.
도 5는 본 발명의 실시 예에 따른 병렬비트 테스트를 위한 리드 동작의 예를 설명하기 위해 제시된 도면이다.
도 5를 참조하면, 도 4와 같이 호스트(210), 제1 랭크(120), 및 제2 랭크(140)를 포함하는 메모리 시스템이 나타나 있다.
호스트(210)는 도 1의 메모리 컨트롤러(200)나 병렬비트 테스트 장치에 대응될 수 있다. RPBT 시에 리드 데이터는 메모리 버퍼(160)의 기능에 의해 제1,2 랭크들(120,140)로부터 동시에 출력된다.
따라서, 호스트(210)는 제1 랭크(120)의 리드 데이터와 제2 랭크(140)의 리드 데이터를 비교하여 메모리 셀의 결함을 테스트할 수 있다. 또한, 호스트(210)는 제1 랭크(120)의 리드 데이터 끼리 테스트를 하는 동시에 제2 랭크(140)의 리드 데이터 끼리 테스트를 수행할 수 있다.
결국, 본 발명의 실시 예에 따르면, 하나의 랭크에 대하여 수행되던 비트 테스트 동작에 비해, 2 랭크들 또는 4 랭크들과 같이 모든 랭크들에 대하여 병렬비트 테스트 동작이 한꺼번에 수행되므로 RPBT의 테스트 동작 타임이 단축된다.
도 6은 본 발명의 실시 예에 따른 맵핑 테이블의 예시도이다.
도 6을 참조하면, 도 1의 메모리 버퍼(160)의 레지스터 맵핑 테이블이 예시적으로 나타나 있다. 예를 들어 랭크 제어신호를 나타내는 칩 선택신호(CS)의 경우에 어드레스 A1과 어드레스 A0가 00이면 노말 모드로서 동작 제어가 행해진다. 한편, 어드레스 A1과 어드레스 A0가 01이면 4 랭크가 2랭크로 제어된다. 또한, 어드레스 A1과 어드레스 A0가 10이면 2 랭크가 1랭크로 제어되거나 4 랭크가 1랭크로 제어된다. 즉, 도 1을 통해 설명된 바와 같이 RPBT 수행의 경우에 테스트 타임의 단축을 위해 2개의 랭크들이 1 랭크와 마찬가지로 동작되는 것이다.
또한, 클럭 인에이블 신호(CKE)의 경우에 어드레스 A2가 0이면 노말 모드로서 동작 제어가 행해진다. 한편, 어드레스 A2가 1이면 상기 메모리 버퍼(160)는 입력 클럭 인에이블 신호(DCKE0)를 수신하여 활성화 상태의 제1 랭크 클럭 인에이블 신호(QCKE0)와 활성화 상태의 제2 랭크 클럭 인에이블 신호(QCKE1)를 출력한다.
온다이 터미네이션 신호(ODT)의 경우에, 어드레스 A3가 0이면 노말 모드로서 동작 제어가 행해진다. 한편, 어드레스 A3가 1이면 상기 메모리 버퍼(160)는 입력 온다이 터미네이션 신호(DODT0)를 수신하여 활성화 상태의 제1 랭크 온다이 터미네이션 신호(QODT0)와 활성화 상태의 제2 랭크 온다이 터미네이션 신호(QODT1)를 출력한다. 이에 따라 온다이 터미네이션 제어가 랭크별로 수행될 수 있다.
한편, 어드레스 A7이 1인 경우에 상기 메모리 버퍼(160)는 입력 온다이 터미네이션 신호(DODT0)를 수신하여 활성화 상태의 제1 랭크 온다이 터미네이션 신호(QODT0)를 출력하고, 제2 랭크 온다이 터미네이션 신호(QODT1)의 출력을 하이 상태로 고정할 수 있다.
도 7은 본 발명의 실시 예에 따른 또 다른 맵핑 테이블의 예시도이다.
도 7을 참조하면, 도 1의 메모리 버퍼(160)의 또 다른 레지스터 맵핑 테이블이 예시적으로 나타나 있다. 도 6과 도 7의 맵핑 테이블은 상위 어드레스의 구별에 의해 서로 독립적으로 억세스될 수 있다.
도 7에서, 제1 랭크 제어신호를 나타내는 제1 칩 선택신호(DCS0)의 경우에 어드레스 A0가 0이면 입력 버퍼는 디폴트로서 인에이블된다. 한편, 어드레스 A0가 1이면 메모리 버퍼(160)의 기능에 의해 도 2의 입력 버퍼의 입력은 무시되고 제1 랭크 제어신호(QCS0)의 상태는 하이 레벨로 고정된다. 도 3의 S320의 동작은 어드레스 A0가 1로 됨에 따라 나타남을 알 수 있다.
또한, 제2 랭크 제어신호를 나타내는 제2 칩 선택신호(DCS1)의 경우에 어드레스 A1가 0이면 입력 버퍼는 디폴트로서 인에이블된다. 한편, 어드레스 A1이 1이면 메모리 버퍼(160)의 기능에 의해 도 2의 입력 버퍼의 입력은 무시되고 제2 랭크 제어신호(QCS1)의 상태는 하이 레벨로 고정된다.
한편, 제1 클럭 인에이블 신호(DCKE0)의 경우에 어드레스 A4가 0이면 입력 버퍼는 디폴트로서 인에이블된다. 한편, 어드레스 A4가 1이면 메모리 버퍼(160)의 기능에 의해 도 2의 입력 버퍼의 입력은 무시되고 제1 클럭 인에이블 신호(QCKE0)의 상태는 하이 레벨로 고정된다.
상기한 바와 같은 맵핑 테이블의 커멘트는 예시적인 것에 불과하며 본 발명을 한정하는 것은 아니다.
도 8은 본 발명의 실시 예에 따른 랭크 병렬비트 테스트의 동작 타이밍도이다.
도 8을 참조하면, 랭크 PBT 모드는 MRS (Mode Register Set) 신호(또는 코드, 워드)를 이용하여 활성화될 수 있다. 이 경우에 라이트 데이터인 소정의 테스트 패턴이 도 4에서와 같이 메모리 셀들에 기록된다. 즉, 테스트 패턴으로서 데이터 1 또는 0이 모든 랭크들의 메모리 셀들에 동시에 라이트된다.
클럭(CLK)에 맞추어 읽기 명령(READ CMD)이 인가되면 일정한 시간이 지난 후에 읽어낸 데이터들을 비교한 결과인 PASS/FAIL이 DQ핀을 통해 출력된다.
도 9는 도 8의 랭크 병렬비트 테스트에 관련된 반도체 메모리 장치의 리드 패쓰 회로 구성도이다.
도 9를 참조하면, 랭크 PBT 활성화 신호(RPBT)에 의해 상기 PBT 비교기(21)와 MUX(25)가 활성화된 후, 입력 수신기(Input Receiver)(24)가 테스트 패턴(Test Pattern)을 수신하여 쓰기 드라이버(Write Driver)(22)에 전송한다. 상기 쓰기 드라이버(22)는 상기 테스트 패턴을 해당하는 모든 랭크들의 메모리 셀들에 라이트한다. 소정의 시간이 지난 다음, 읽기 명령에 따라 입출력 센스 증폭기(I/O Sense Amplifier, S/A)(23)를 통해 상기 메모리 셀들에 기록되었던 데이터가 읽혀지고, 리드 데이터(READ DATA)는 PBT 비교기(21)로 인가된다. 상기 PBT 비교기(21)는 상기 리드 데이터에 대해 소정의 랭크 PBT 비교 연산을 수행하고, 그 연산 결과(PASS/FAIL)는 상기 MUX(25)를 거쳐 데이터 핀(DQ)으로 출력된다.
도 9에서, 입출력 센스 증폭기(I/O Sense Amplifier, S/A)(23)는 비트라인들에 연결된 비트라인 센스 증폭기와 연결된다.
워드라인들과 비트라인들의 교차점들에 각기 연결되는 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM(Dynamic Random Access Memory) 셀일 수 있다. 워드라인들은 로우 어드레스들의 디코딩에 의해 인에이블되고, 비트라인들(BL)은 칼럼 어드레스들의 디코딩에 의해 선택될 수 있다.
로우 어드레스들은 로우 디코더를 통해 디코딩되고, 디코딩된 로우 어드레스들에 의해 워드라인이 선택된다. 칼럼 어드레스들은 칼럼 디코더를 통해 디코딩된다. 칼럼 디코더는 칼럼 어드레스들을 디코딩하여 비트라인을 선택하는 칼럼 선택 신호들을 발생한다. 억세스할 수 있는 칼럼 로케이션들의 최대 수를 나타내는 버스트 길이(Burst Length)를 지원하기 위하여, 비트 라인들은 버스트 길이에 대응되는 수 만큼 동시에 억세스될 수 있다.
BL=8이 설정될 경우에 비트라인들(BLs)은 128개의 칼럼 선택 신호들(CSL0-CSL127) 각각에 연결되는 칼럼 선택부와 연결되고, 하나의 칼럼 선택부에 의해 8개의 비트라인들(BLs)이 동시에 선택될 수 있다. 칼럼 선택부 각각은 8개의 스위치들로 구성될 수 있으며, 칼럼 선택 신호에 의해 턴온될 수 있다.
도 10는 도 9중 병렬비트 테스트 비교기의 비교 회로 구성도이다.
도 10을 참조하면, 소정의 랭크 PBT 비교 연산은 서로 다른 랭크에서 출력된 리드 데이터를 익스클루시브 오아 게이트를 통해 비교함으로써 구현될 수 있다. 예를 들어, 익스클루시브 오아 게이트(XOR1)는 제1 랭크의 0번째 비트 데이터(R0DQ0)와 제2 랭크의 0번째 비트 데이터(R1DQ0)를 수신하여 배타적 논리합 응답을 생성한다. 두 랭크의 0번째 비트 데이터들이 모두 0이거나 모두 1인 경우에 패스 데이터로서 "0"이 출력될 수 있다. 한편, 두 랭크의 0번째 비트 데이터들이 서로 다른 경우에 페일 데이터로서 "1"이 출력될 수 있다.
유사하게 익스클루시브 오아 게이트(XOR2)는 제1 랭크의 1번째 비트 데이터(R0DQ1)와 제2 랭크의 1번째 비트 데이터(R1DQ1)를 수신하여 배타적 논리합 응답을 생성한다. 두 랭크의 1번째 비트 데이터들이 모두 0이거나 모두 1인 경우에 패스 데이터로서 "0"이 출력될 수 있다. 한편, 두 랭크의 1번째 비트 데이터들이 서로 다른 경우에 페일 데이터로서 "1"이 출력될 수 있다.
유사하게, 익스클루시브 오아 게이트(XORn)는 제1 랭크의 n번째 비트 데이터(R0DQn)와 제2 랭크의 n번째 비트 데이터(R1DQn)를 수신하여 배타적 논리합 응답을 생성한다. 두 랭크의 n번째 비트 데이터들이 모두 0이거나 모두 1인 경우에 패스 데이터로서 "0"이 출력될 수 있다. 한편, 두 랭크의 n번째 비트 데이터들이 서로 다른 경우에 페일 데이터로서 "1"이 출력될 수 있다.
이와 같이 멀티 랭크 구조의 메모리 모듈에서 메모리 버퍼의 랭크별 신호 변경 기능에 의해 병렬비트 테스트가 하나의 메모리 모듈 내의 모든 랭크들에 대해 동시에 수행되므로 테스트 시간이 단축된다.
도 11은 본 발명의 실시 예에 따른 DIMM의 레이아웃 예시도이다.
도 11을 참조하면, 메모리 모듈(100)은 회로 기판(105)에 배치되는(실장되는)적어도 하나의 메모리 버퍼(160), 복수의 반도체 메모리 장치들(121~125, 131~135, 151~154, 161~164) 및 모듈 저항부들(150, 170)을 포함할 수 있다.
여기서 회로 기판(105)은 인쇄회로 기판으로서, 제1 방향(D1)의 제1 에지부(107) 및 제2 에지부(109) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 적어도 하나의 메모리 버퍼(160)는 회로 기판(105)의 중심부에 배치되고, 복수의 반도체 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 메모리 버퍼(160)와 제1 에지부(107) 사이 및 메모리 버퍼(160)와 제2 에지부(109) 사이에서 복수의 행들로 배치될 수 있다. 여기서, 반도체 메모리 장치들(121~125, 131~135)은 메모리 버퍼(160)와 제1 에지부(107) 사이에서 복수의 행들로 배치되고, 반도체 메모리 장치들(151~154, 161~164)은 메모리 버퍼(160)와 제2 에지부(109) 사이에서 복수의 행들로 배치된다. 반도체 메모리 장치들(121~125, 131~135)의 일부는 ECC 메모리 장치일 수 있다.
ECC 메모리 장치는 메모리 셀들에 기입될 데이터에 대한 패리티 비트들을 발생하는 ECC 인코딩 동작과, 메모리 셀들로부터 리드된 데이터에 에러가 발생된 경우에 에러를 교정하는 ECC 디코딩 동작을 수행할 수 있다.
예를 들어, ECC 메모리 장치는 64 비트 기입 데이터(Data[0:63])와 b'00000000 비트들을 XOR 어레이 연산함에 의해 기입(Write) 패리티 비트들을 발생할 수 있다. 여기서 b'00000000 비트들은 64 비트 기입 데이터(Data[0:63])에 대하여 기입 패리티 비트들이 발생되도록 하기 위한 설정 비트들이다. 64 비트 기입 데이터(Data[0:63])에 대한 기입 패리티 비트들이 발생되도록 하기 위해 b'00000000 비트들 대신에 다른 특정 비트들이 이용될 수 있다.
메모리 버퍼(160)는 커맨드/어드레스 레지스터로서의 기능을 수행하기 위해 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신할 수 있다. 복수의 반도체 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 각각 상응하는 데이터 전송선을 통하여 데이터를 수신할 수 있다.
메모리 버퍼(160)는 커맨드/어드레스 전송선(111)을 통하여 반도체 메모리 장치들(121~125)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(113)을 통하여 반도체 메모리 장치들(131~135)에 커맨드/어드레스 신호를 제공한다. 또한, 메모리 버퍼(160)는 커맨드/어드레스 전송선(115)을 통하여 반도체 메모리 장치들(151~154)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(117)을 통하여 메모리 장치들(161~164)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(111, 113)은 제1 에지부(107)에 인접하여 배치되는 모듈 저항부(150)에 공통으로 연결되고, 커맨드/어드레스 전송선들(115, 117)은 제2 에지부(109)에 인접하여 배치되는 모듈 저항부(170)에 공통으로 연결된다.
모듈 저항부들(150, 170)은 각기 터미네이션 전압(Vtt)에 연결된 터미네이션 저항(Rtt/2)을 포함한다. 이와 같은 모듈 저항부들(150, 170)의 배치는 모듈 저항부들의 개수를 줄여, 터미네이션 저항이 차지하는 점유 면적을 감소시킨다.
도 11에서는 라이트 데이터 또는 리드 데이터가 메모리 버퍼(160)를 경유하지 않는 것으로 설명되었으나, 메모리 버퍼(160)는 상기 데이터를 인터페이싱할 수도 있을 것이다.
또한, 도 11의 경우에는 기판의 일면에 탑재된 반도체 메모리 장치들에 대한 레이아웃이 설명되었으나, 기판의 다른 면에서 또 다른 반도체 메모리 장치들이 탑재될 수 있을 것이다.
도 11의 메모리 모듈이 멀티 랭크 구조라고 하고 병렬비트 테스트 모드에 진입된 경우라고 할 경우에 전술한 바와 같은 메모리 버퍼(160)의 랭크별 신호 변경 기능에 의해 병렬비트 테스트가 하나의 메모리 모듈 내의 모든 랭크들에 대해 동시에 수행되므로 테스트 시간이 절반으로 단축된다.
메모리 버퍼(160)는 반도체 메모리 장치들(121~125, 131~135)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 반도체 메모리 장치들(151~154,161~164)과도 플라이-바이(fly-by) 링(ring) 토폴로지로 연결된다.
실시 예에 있어서, 메모리 모듈(100)은 RDIMM(registered dual in-line memory module)이나 LRDIMM(load reduced dual in-line memory module)일 수 있다.
또한, 반도체 메모리 장치들(121~125, 131~135, 151~154, 161~164) 각각은 DDR4(duel data rate4) DRAM일 수 있다.
또한 반도체 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 동일 랭크에 속하여 노말 동작 시에 동일한 칩 선택 신호(CS)인 랭크 제어신호에 의하여 활성화될 수도 있고, 서로 다른 랭크에 속하여 노말 동작 시에 서로 다른 랭크 제어신호들에 의해 활성화될 수 도 있다.
한편, 반도체 메모리 장치들은 각각의 메모리 다이들이 복수의 실리콘 관통 라인들을 통해 데이터 및 제어신호들을 통신하는 스택드 메모리 장치일 수 있다.
도 12는 본 발명의 실시 예에 따른 또 다른 DIMM의 레이아웃 예시도이다.
도 12를 참조하면, 메모리 모듈(600)은 회로 기판(605)에 배치되는 메모리 버퍼(610), 복수의 반도체 메모리 장치들(621~624, 631~634, 651~654, 661~664) 및 모듈 저항부들(640, 670)을 포함할 수 있다.
여기서 회로 기판(605)은 제1 방향(D1)의 제1 에지부(607) 및 제2 에지부(609) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 허브로서의 메모리 버퍼(610)는 회로 기판(605)의 중심 부분에 배치되고, 복수의 반도체 메모리 장치들(621~624, 631~634, 651~654, 661~664)은 메모리 버퍼(610)와 제1 에지부(607) 사이 및 메모리 버퍼(610)와 제2 에지부(609) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
메모리 버퍼(610)는 복수의 전송선들을 통하여 외부의 메모리 컨트롤러로부터 수신된 커맨드/어드레스 신호(CA)와 데이터(DTA)를 버퍼링하여 커맨드/어드레스 신호와 데이터를 반도체 메모리 장치들(621~624, 631~634, 651~654, 661~664)에 제공할 수 있다.
메모리 버퍼(610)는 커맨드/어드레스 전송선(611)을 통하여 반도체 메모리 장치들(621~624)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(613)을 통하여 반도체 메모리 장치들(631~634)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(615)을 통하여 반도체 메모리 장치들(651~654)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(617)을 통하여 반도체 메모리 장치들(661~664)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(611, 613)은 제1 에지부(607)에 인접하게 배치되는 모듈 저항부(640)에 공통으로 연결되고, 커맨드/어드레스 전송선들(615, 617)은 제2 에지부(609)에 인접하게 배치되는 모듈 저항부(670)에 공통으로 연결된다.
모듈 저항부들(640, 670)은 각기 터미네이션 전압(Vtt)에 연결된 터미네이션 저항(Rtt/2)을 포함한다. 이와 같은 모듈 저항부들(640, 670)의 배치는 모듈 저항부들의 개수를 줄여, 터미네이션 저항이 차지하는 점유 면적을 감소시킨다.
도 12에서는 라이트 데이터 메모리 버퍼(160)를 경유하여 반도체 메모리 장치들로 제공되거나 반도체 메모리 장치들로부터 리드된 리드 데이터가 메모리 버퍼(160)를 경유하여 메모리 컨트롤러로 출력된다.
또한, 도 12의 경우에는 기판의 일면에 탑재된 반도체 메모리 장치들에 대한 레이아웃이 설명되었으나, 기판의 다른 면에서 또 다른 반도체 메모리 장치들이 탑재될 수 있을 것이다.
도 12의 메모리 모듈이 멀티 랭크 구조라고 하고 병렬비트 테스트 모드에 진입된 경우라고 할 경우에 전술한 바와 같은 메모리 버퍼(160)의 랭크별 신호 변경 기능에 의해 병렬비트 테스트가 하나의 메모리 모듈 내의 모든 랭크들에 대해 동시에 수행된다. 따라서, 병렬비트 테스트 시간이 종래의 경우에 비해 절반으로 단축될 수 있다.
메모리 버퍼(160)는 반도체 메모리 장치들(621~624, 631~634)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 반도체 메모리 장치들(651~654,661~664)과도 플라이-바이(fly-by) 링(ring) 토폴로지로 연결된다.
실시 예에 있어서, 메모리 모듈(600)은 RDIMM(registered dual in-line memory module)이나 LRDIMM(load reduced dual in-line memory module)일 수 있다.
또한, 반도체 메모리 장치들(621~624, 631~634, 651~654, 661~664) 각각은 DDR4(duel data rate4) DRAM일 수 있다.
또한 반도체 메모리 장치들(621~624, 631~634, 651~654, 661~664)은 동일 랭크에 속하여 노말 동작 시에 동일한 칩 선택 신호(CS)인 랭크 제어신호에 의하여 활성화될 수도 있고, 서로 다른 랭크에 속하여 노말 동작 시에 서로 다른 랭크 제어신호들에 의해 활성화될 수 도 있다.
도 13은 본 발명의 실시 예에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템의 구성 블록도이다
도 13을 참조하면, 메모리 시스템(1400)은 메모리 컨트롤러(1410), 및 적어도 하나 이상의 메모리 모듈(1420, 1430)을 포함할 수 있다.
메모리 컨트롤러(1410)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들을 제어할 수 있다. 메모리 컨트롤러(1410)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(1410)의 버스(1440)에는 신호 무결성(signal integrity)을 위해 소오스 터미네이션이 저항(RTT)을 통해 구현된다.
제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430)은 버스(1440)를 통하여 메모리 컨트롤러(1410)에 연결된다. 제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430) 각각은 도 11 또는 도 12의 메모리 모듈들(100, 600)일 수 있다.
제1 메모리 모듈(1420)은 적어도 하나 이상의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(1430)은 적어도 하나 이상의 메모리 랭크(R3, R4)를 포함할 수 있다.
일 실시예에서, 메모리 랭크들(R1, R2, R3, R4)은 동일한 전송선을 통하여 데이터 및/또는 어드레스 신호를 송수신하는 멀티-드롭 방식으로 연결될 수 있다. 메모리 랭크들(R1, R2, R3, R4) 각각(즉, 메모리 랭크에 포함된 반도체 메모리 장치들 각각)은 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 터미네이션 저항을 제공하는 적어도 하나의 모듈 저항부에 터미네이션 될 수 있다.
도 13의 메모리 모듈에서 메모리 모듈에 탑재되는 메모리 버퍼의 랭크별 신호 변경 기능에 의해 병렬비트 테스트가 모든 랭크들에 대해 동시에 수행되므로 병렬비트 테스트 시간이 단축된다.
도 13의 경우에 메모리 모듈을 구성하는 반도체 메모리 장치들이 DRAM으로 구현된 것을 예로 들었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다. 에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.
STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 시스템 컨트롤러(1520) 및 메모리 시스템(1400)을 포함한다.
컴퓨팅 시스템(1510)은 프로세서 버스(1530), 확장 버스(1540), 입력 장치(1550), 출력 장치(1560), 및 저장 장치(1570)를 더 포함할 수 있다. 메모리 시스템(1400)은 적어도 하나의 메모리 모듈(1420) 및 메모리 모듈(1420)을 제어하기 위한 메모리 컨트롤러(1410)를 포함한다. 메모리 컨트롤러(1410)는 시스템 컨트롤러(1520)에 포함될 수 있다.
프로세서(1510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1510)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1530)를 통하여 시스템 컨트롤러(1520)에 연결될 수 있다.
상기 프로세서(1510)과 시스템 컨트롤러(1520)간의 호스트 인터페이스는 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 시스템 컨트롤러(1520)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
시스템 컨트롤러(1520)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스(1940)에 연결된다. 이에 따라, 프로세서(1510)는 시스템 컨트롤러(1520)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(1550), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(1560), 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는CD-ROM과 같은 하나 이상의 저장 장치(1570)를 제어할 수 있다.
상기 출력 장치(1560)의 하나로서 디스플레이 소자는 TFT-LCD(Thin film transistor liquid crystal display), LED(light-emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이(flexible display)로 구현될 수 있다.
메모리 컨트롤러(1410)는 프로세서(1510)에 의해 제공된 명령을 수행하도록 메모리 모듈(1520)을 제어할 수 있다. 메모리 모듈(1820)은 메모리 컨트롤러(1410)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(1410)에 제공할 수 있다.
메모리 모듈(1420)은 복수의 반도체 메모리 장치들, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 및 정적 랜덤 액세스 메모리(static random access memory, SRAM)를 포함하는 휘발성 메모리나, 불휘발성 메모리를 포함할 수 있다.
상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM), MRAM을 포함할 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
도 14 메모리 모듈(1420)에서 메모리 모듈에 탑재되는 메모리 버퍼의 랭크별 신호 변경 기능에 의해 병렬비트 테스트가 모든 랭크들에 대해 동시에 수행될 수 있으므로, 메모리 모듈의 가격 경쟁력 개선에 의해 컴퓨팅 시스템의 구현 가격이 다운될 수 있다.
상기 컴퓨팅 시스템은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 변경 또는 확장될 수도 있다.
이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
100: 메모리 모듈 120: 제1 랭크
140: 제2 랭크 160: 메모리 버퍼

Claims (10)

  1. 기판에 DIMM 타입으로 탑재되며 적어도 2 이상의 랭크들로 이루어진 복수의 반도체 메모리 장치들; 및
    상기 반도체 메모리 장치들에 대한 병렬비트 테스트 동작이 수행될 때, 메모리 컨트롤러에서 인가되는 비활성화 랭크 제어신호를 모드 레지스터 셋 신호에 따라 정의된 맵핑 테이블에 근거하여 활성화 랭크 제어신호로 변경함에 의해 상기 병렬비트 테스트 동작이 상기 랭크들 모두에 대하여 동시에 수행되도록 하는 메모리 버퍼를 포함하는 메모리 모듈.
  2. 제1항에 있어서, 상기 반도체 메모리 장치들은 듀얼 랭크 또는 쿼드 랭크 구조를 가지도록 구성된 메모리 모듈.
  3. 제1항에 있어서, 상기 반도체 메모리 장치들은 각기 DDR DRAM인 메모리 모듈.
  4. 제1항에 있어서, 상기 메모리 모듈은 RDIMM 또는 LRDIMM 구조를 갖는 메모리 모듈.
  5. 제1항에 있어서, 상기 메모리 버퍼는 상기 메모리 컨트롤러에서 클럭 인에이블 신호가 랭크별로 인가되는 경우에 상기 맵핑 테이블에 근거하여 상기 클럭 인에이블 신호를 상기 랭크별로 활성화 또는 비활성화 상태로 변경하는 메모리 모듈.
  6. 제1항에 있어서, 상기 메모리 버퍼는 상기 메모리 컨트롤러에서 온다이터미네이션 신호가 랭크별로 인가되는 경우에 상기 맵핑 테이블에 근거하여 상기 온다이 터미네이션 신호를 상기 랭크별로 활성화 또는 비활성화 상태로 변경하는 메모리 모듈.
  7. 제1항에 있어서, 상기 메모리 버퍼는 선택된 랭크에 관련된 활성화 랭크 제어신호에 대해서는 상기 맵핑 테이블에 근거하여 상기 활성화 랭크 제어신호를 바이패스하는 메모리 버퍼를 포함하는 메모리 모듈.
  8. 제1항에 있어서, 상기 메모리 모듈은 상기 메모리 컨트롤러와 연결되어 고대역폭 메모리 시스템을 구성하는 메모리 모듈.
  9. 제1항에 있어서, 상기 메모리 버퍼는,
    상기 비활성화 랭크 제어신호를 수신하여 출력할지 아니면 무시할지를 결정하는 입력 버퍼; 및
    상기 입력 버퍼의 출력을 선택적으로 하이 상태 또는 로우 상태로 고정하기 위한 스위칭부를 포함하는 메모리 모듈.
  10. 제1항에 있어서, 상기 메모리 모듈의 병렬비트 테스트 동작은 파워업 시퀀스 단계에서 진입되도록 구성된 메모리 모듈.
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