JP2010282511A - メモリモジュール及びこれを備えるメモリシステム - Google Patents

Abstract

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。データレジスタバッファ３００は、メモリチップ２００との間でデータ転送を行う。コマンド／アドレスレジスタバッファ４００は、コマンド／アドレス信号をバッファリングするとともに、コントロール信号を生成する。バッファリングされたコマンド／アドレス信号は、メモリチップ２００に供給され、コントロール信号はデータレジスタバッファ３００に供給される。本発明によれば、データレジスタバッファ３００とメモリチップ２００との配線距離が短くなることから、非常に高いデータ転送レートを実現することが可能となる。
【選択図】図１

Description

本発明はメモリモジュール及びこれを備えるメモリシステムに関し、特に、Load Reduced型のメモリモジュール及びこれを備えるメモリシステムに関する。

ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。近年においては、システムが要求するメモリ容量が非常に大きいため、１枚のメモリモジュールによって必要なメモリ容量を確保することは困難である。このため、通常は、マザーボード上に複数のメモリスロットが設けられており、これにより複数のメモリモジュールを装着可能であることがほとんどである。

しかしながら、複数のメモリモジュールを装着すると、マザーボード上におけるデータ配線の負荷容量が大きくなり、信号品質が劣化する。このような問題は、メモリコントローラとメモリモジュール間のデータ転送レートがある程度低い場合には大きな問題とはならないが、メモリコントローラとメモリモジュール間のデータ転送レートが高くなると、信号品質の劣化によって正しくデータ転送を行うことができないという問題が生じる。近年においては、１．６〜３．２Ｇｂｐｓ程度のデータ転送レートが要求されており、このような高速転送を実現するためには、マザーボード上におけるデータ配線の負荷容量を十分に低減する必要がある。

データ配線の負荷容量を低減することが可能なメモリモジュールとしては、いわゆるFully Buffered型のメモリモジュールが知られている（特許文献１）。Fully Buffered型のメモリモジュールにおいては、メモリコントローラから供給されるライトデータを一旦全てAdvanced Memory Buffer（ＡＭＢ）と呼ばれる専用チップで受け、これを所定のメモリチップに供給する。リード動作はこの逆であり、メモリチップから出力されたリードデータが一旦全てＡＭＢに供給され、ＡＭＢからメモリコントローラへ供給される。したがって、メモリコントローラからは各メモリチップの負荷容量が見えないことから、データ配線の負荷容量が大幅に低減する。

特開２００８−１３５５９７号公報

しかしながら、Fully Buffered型のメモリモジュールに用いられるＡＭＢは高機能なチップであり、比較的高価であることから、メモリモジュールの価格が大幅に高くなるという問題がある。また、Fully Buffered型のメモリモジュールでは、メモリコントローラとＡＭＢとの間におけるインターフェースが、メモリコントローラとメモリチップ間における通常のインターフェースとは異なることから、従来のメモリコントローラをそのまま使用することができないという問題もある。

このような背景から、近年、Load Reduced型と呼ばれるメモリモジュールが提案されている。Load Reduced型のメモリモジュールは、ＡＭＢの代わりにレジスタバッファを用いるタイプのメモリモジュールである。レジスタバッファは、データやコマンド／アドレスなどの信号をバッファリングするだけのチップであることから、安価に提供することができる。しかも、メモリコントローラとレジスタバッファとの間におけるインターフェースは、メモリコントローラとメモリチップとの間における通常のインターフェースとは変わらないことから、従来のメモリコントローラをそのまま使用することができる。

しかしながら、本発明者らは、Load Reduced型のメモリモジュールについて鋭意研究を重ねた結果、データ転送レートが非常に高くなると、単に１個のレジスタバッファを用いるのみではモジュール基板上における信号品質が不十分となることが明らかとなった。このため、本発明者らは、非常に高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールについてさらなる研究を行った。本発明は、このような研究の結果なされたものである。

本発明によるメモリモジュールは、複数のデータコネクタ及び複数のコマンド／アドレスコネクタを有するモジュール基板と、前記モジュール基板に搭載された複数のメモリチップと、前記モジュール基板に搭載され、それぞれ２個以上の前記メモリチップが割り当てられた複数のデータレジスタバッファと、前記モジュール基板に搭載されたコマンド／アドレスレジスタバッファと、を備え、前記データレジスタバッファは、前記データコネクタを介して転送されるライトデータをバッファリングして対応する前記メモリチップへ出力するとともに、前記メモリチップから転送されるリードデータをバッファリングして対応する前記データコネクタに出力し、前記コマンド／アドレスレジスタバッファは、前記コマンド／アドレスコネクタを介して供給されるコマンド／アドレス信号をバッファリングするレジスタ回路と、前記コマンド／アドレス信号に基づいてコントロール信号を生成するコントロール信号生成回路とを有し、前記レジスタ回路によってバッファリングされた前記コマンド／アドレス信号を前記複数のメモリチップに供給し、前記コントロール信号生成回路によって生成された前記コントロール信号を前記複数のデータレジスタバッファに供給することを特徴とする。

また、本発明によるメモリシステムは、メモリモジュールとメモリコントローラとを備えるメモリシステムであって、前記メモリモジュールは、前記メモリコントローラに接続された複数のデータコネクタ及び複数のコマンド／アドレスコネクタを有するモジュール基板と、前記モジュール基板に搭載された複数のメモリチップと、前記モジュール基板に搭載され、それぞれ２個以上の前記メモリチップが割り当てられた複数のデータレジスタバッファと、前記モジュール基板に搭載されたコマンド／アドレスレジスタバッファと、を備え、前記データレジスタバッファは、前記データコネクタを介して前記メモリコントローラから転送されるライトデータをバッファリングして対応する前記メモリチップへ出力するとともに、前記メモリチップから転送されるリードデータをバッファリングして対応する前記データコネクタに出力することにより前記リードデータを前記メモリコントローラに供給し、前記コマンド／アドレスレジスタバッファは、前記コマンド／アドレスコネクタを介して前記メモリコントローラから供給されるコマンド／アドレス信号をバッファリングするレジスタ回路と、前記コマンド／アドレス信号に基づいてコントロール信号を生成するコントロール信号生成回路とを有し、前記レジスタ回路によってバッファリングされた前記コマンド／アドレス信号を前記複数のメモリチップに供給し、前記コントロール信号生成回路によって生成された前記コントロール信号を前記複数のデータレジスタバッファに供給することを特徴とする。

本発明によれば、モジュール基板上に複数のデータレジスタバッファを搭載するとともに、これとは別にコマンド／アドレスレジスタバッファを搭載していることから、１個のレジスタバッファを用いた場合と比べ、データレジスタバッファとメモリチップとの配線距離が非常に短くなる。これにより、モジュール基板上における信号品質が高められ、その結果、非常に高いデータ転送レートを実現することが可能となる。

本発明の好ましい実施形態によるメモリモジュール１００の構成を示す模式図である。 メモリモジュール１００を備える情報処理システム１０の構成を示すブロック図である。 メモリシステム２０が形成された部分におけるマザーボードの構造を模式的に示す斜視図である。 メモリチップ２００の構成を示すブロック図である。 データレジスタバッファ３００の構成を示すブロック図である。 コマンド／アドレス／コントロールレジスタバッファ４００の構成を示すブロック図である。 メモリモジュール１００の配線図である。 メモリモジュール１００の１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。 データ配線Ｌ１，Ｌ２を１本に纏めた場合における１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。 ２本のデータ配線Ｌ１，Ｌ２を用いたインターリーブ動作を説明するためのタイミング図である。 メモリモジュール１００のリード動作を説明するためのタイミング図である。 メモリモジュール１００のライト動作を説明するためのタイミング図である。 メモリモジュール１００の起動時における初期化動作を説明するためのフローチャートである。 データレジスタバッファ３００とメモリチップ２００との間のライトレベリング動作を説明するためのタイミング図であり、（ａ）はレベリング開始時におけるタイミング図、（ｂ）レベリング終了時におけるタイミング図である。 データレジスタバッファ３００とメモリチップ２００との間のリードレベリング動作を説明するためのタイミング図である。 メモリコントローラ１２とデータレジスタバッファ３００との間のライトレベリング動作を説明するためのタイミング図であり、（ａ）はレベリング開始時におけるタイミング図、（ｂ）レベリング終了時におけるタイミング図である。 メモリコントローラ１２とデータレジスタバッファ３００との間のリードレベリング動作を説明するためのタイミング図である。 ＤＬＬ回路を使用せずにＯＤＴ動作を行う場合の問題点を説明するためのタイミング図である。 ＯＤＴ機能及びＤＬＬ回路ともオン状態とした場合のリードｔｏリード動作を説明するためのタイミング図である。 ＯＤＴ機能及びＤＬＬ回路ともオフ状態とした場合のリードｔｏリード動作を説明するためのタイミング図である。 ＯＤＴ機能及びＤＬＬ回路ともオン状態とした場合のライトｔｏライト動作を説明するためのタイミング図である。 ＯＤＴ機能及びＤＬＬ回路ともオフ状態とした場合のライトｔｏライト動作を説明するためのタイミング図である。 変形例によるメモリモジュールの１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。 他の変形例によるメモリモジュールの１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。 さらに他の変形例によるメモリモジュールの構成を示す模式図である。 サブモジュール５００の構成を示す平面図である。 図２６に示すＹ１−Ｙ１'線に沿った断面図である。 サブモジュール５００の別の構成を示す平面図である。 図２８に示すＹ２−Ｙ２'線に沿った断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるメモリモジュール１００の構成を示す模式図である。

図１に示すように、本実施形態によるメモリモジュール１００は、モジュール基板１１０と、モジュール基板１１０に搭載された複数のメモリチップ２００、複数のデータレジスタバッファ３００及び１個のコマンド／アドレス／コントロールレジスタバッファ４００とを備えている。

本実施形態では、メモリチップ２００の搭載数は３６個であり、各メモリチップを特に区別する必要があるときは、それぞれメモリチップ２００−０〜２００−３５と表記する。また、本実施形態では、データレジスタバッファ３００の搭載数は９個であり、各データレジスタバッファを特に区別する必要があるときは、それぞれデータレジスタバッファ３００−０〜３００−８と表記する。これに対し、コマンド／アドレス／コントロールレジスタバッファ４００の搭載数は１個である。但し、本発明においてコマンド／アドレス／コントロールレジスタバッファ４００の搭載数を１個とすることは必須でなく、２個以上のコマンド／アドレス／コントロールレジスタバッファ４００を搭載しても構わない。

モジュール基板１１０は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板１１０の一辺には、長辺であるＸ方向に沿って複数のデータコネクタ１２０及び複数のコマンド／アドレス／コントロールコネクタ１３０が設けられている。データコネクタ１２０及びコマンド／アドレス／コントロールコネクタ１３０は、後述するメモリスロットを介して、メモリコントローラとの電気的な接続を取るための端子である。

データコネクタ１２０は、メモリチップ２００に書き込むべきライトデータ及びメモリチップ２００から読み出されたリードデータを授受するためのコネクタである。特に限定されるものではないが、本実施形態ではデータコネクタ１２０のピン数は７２個である。図１に示すように、これら７２個のデータコネクタ１２０のうち、メモリチップ２００−０〜２００−１９に対応するデータコネクタは、これらメモリチップ２００−０〜２００−１９のほぼ真下に位置する領域１１０ａに配置され、メモリチップ２００−２０〜２００−３５に対応するデータコネクタは、これらメモリチップ２００−２０〜２００−３５のほぼ真下に位置する領域１１０ｂに配置されている。

コマンド／アドレス／コントロールコネクタ１３０は、コマンド／アドレス／コントロールレジスタバッファ４００に供給するコマンド信号、アドレス信号、コントロール信号及びクロック信号が供給されるコネクタである。図１に示すように、これらコマンド／アドレス／コントロールコネクタ１３０は、領域１１０ａと領域１１０ｂとの間に位置する領域１１０ｃに配置されている。

メモリチップ２００は例えばＤＲＡＭであり、枝番号が偶数であるメモリチップ２００−０，２００−２・・・はモジュール基板１１０の一方の表面に搭載され、枝番号が奇数であるメモリチップ２００−１，２００−３・・・はモジュール基板１１０の他方の表面に搭載されている。そして、対応する２個のメモリチップ、例えばメモリチップ２００−０と２００−１は、モジュール基板１１０を介して互いに対向する位置に搭載されている。

本実施形態によるメモリモジュール１００は、いわゆる４Ｒａｎｋ構成である。Ｒａｎｋ数とは、排他的に選択されるメモリ空間の数を指す。各Ｒａｎｋ間には同じアドレスが割り当てられるものの、チップセレクト（ＣＳ）信号を排他的に活性化させたり、クロックイネーブル（ＣＫＥ）信号を排他的に活性化させたりすることによって、いずれか１つのＲａｎｋが選択される。

本実施形態では、４個のメモリチップ２００が一つの組を構成しており、これら４個のメモリチップ２００が互いに異なるＲａｎｋに属している。例えば、メモリチップ２００−０〜２００−３が一つの組を構成しており、これらメモリチップ２００−０〜２００−３が互い異なるＲａｎｋに属している。

図１に示すように、このような組を構成する４個のメモリチップ２００は、１つのデータレジスタバッファ３００に接続されている。例えば、メモリチップ２００−０〜２００−３からなる組は、データレジスタバッファ３００−０に接続されている。このうち、上側に搭載されたメモリチップ２００−０，２００−１は、データ配線Ｌ１を介してデータレジスタバッファ３００−０に接続され、下側に搭載されたメモリチップ２００−２，２００−３は、データ配線Ｌ２を介してデータレジスタバッファ３００−０に接続されている。尚、図１に示すデータ配線Ｌ１，Ｌ２の矢印は、いずれも１バイト（８ビット）分の配線を示している。データ配線Ｌ１，Ｌ２は、いずれもモジュール基板１１０の内部に形成された配線である。

メモリチップ２００の動作は、コマンド／アドレス／コントロールレジスタバッファ４００より供給されるコマンド信号、アドレス信号、コントロール信号及びクロック信号に基づいて制御される。メモリチップ２００の詳細については後述する。

データレジスタバッファ３００は、上述の通り、４個のメモリチップ２００に対して１個ずつ割り当てられており、９個のデータレジスタバッファ３００が長辺であるＸ方向に配列されている。データレジスタバッファ３００は、データ配線Ｌ０を介して転送されるライトデータをバッファリングしてデータ配線Ｌ１，Ｌ２のいずれかへ出力するとともに、いずれかのデータ配線Ｌ１，Ｌ２を介して転送されるリードデータをバッファリングしてデータ配線Ｌ０に出力するためのチップである。データ配線Ｌ０も、モジュール基板１１０の内部に形成された配線である。

かかる構成により、１個のデータレジスタバッファ３００と、これに対応するデータコネクタ１２０及び４個のメモリチップ２００は、一つのグループＧを構成している。同じグループに含まれるメモリチップ２００、データレジスタバッファ３００及びデータコネクタ１２０は、モジュール基板１１０の短辺であるＹ方向に並べて配置されており、このようなグループＧが長辺であるＸ方向に並べて配置されている。したがって、各データレジスタバッファ３００とこれに対応する４個のメモリチップ２００との相対的な位置関係は、全てのグループＧについて一定となる。

これにより、データ配線Ｌ０の配線長を短くすることができるとともに、グループ間におけるデータ配線Ｌ０の配線長をほぼ等しくすることが可能となる。同様に、データ配線Ｌ１，Ｌ２の配線長を短くすることができるとともに、グループ間におけるデータ配線Ｌ１，Ｌ２の配線長をほぼ等しくすることが可能となる。

データレジスタバッファ３００の動作は、コマンド／アドレス／コントロールレジスタバッファ４００より供給されるコントロール信号に基づいて制御される。データレジスタバッファ３００の詳細については後述する。

コマンド／アドレス／コントロールレジスタバッファ４００は、モジュール基板１１０に１個だけ搭載されている。図１に示すように、コマンド／アドレス／コントロールレジスタバッファ４００は、モジュール基板１１０の長辺であるＸ方向における略中央部に配置されている。

コマンド／アドレス／コントロールレジスタバッファ４００は、コマンド／アドレス／コントロールコネクタ１３０をから供給されるコマンド信号、アドレス信号、コントロール信号及びクロック信号（これらを纏めてコマンド／アドレス／コントロール信号と呼ぶことがある）を入力端子４０１で受け、これらをバッファリングしてメモリチップ２００に供給するとともに、コントロール信号を生成する。メモリチップ２００へ供給するコマンド／アドレス信号は、出力端子４０２を介して出力され、データバッファ３００へ供給するコントロール信号は出力端子４０３を介して出力される。

出力端子４０２はコマンド／アドレス／コントロールレジスタバッファ４００の左側用と右側用にそれぞれ１セット用意され、例えば左側の出力端子４０２は、Ｒａｎｋの選択などに必要なコントロール信号を除き、メモリチップ２００−０〜２００−１９に対して共通接続されている。すなわち、コマンド信号、アドレス信号及びクロック信号は、メモリチップ２００−０〜２００−１９に対して共通に供給される。また、出力端子４０３においても、コマンド／アドレス／コントロールレジスタバッファ４００の左側用と右側用にそれぞれ１セット用意され、例えば左側の出力端子４０２は、データレジスタバッファ３００−０〜３００−４に対して共通接続されている。これにより、生成されたコントロール信号は、データレジスタバッファ３００−０〜３００−４に対して共通に供給される。

また、モジュール基板１１０には、コマンド／アドレス／コントロールレジスタバッファ４００から出力されたコマンド／アドレス信号やコントロール信号の反射を防止すべく、Ｘ方向における端部に終端抵抗Ｒ１が設けられている。さらに、コマンド／アドレス／コントロールレジスタバッファ４００に入力されるコマンド／アドレス／コントロール信号の反射波を吸収すべく、コマンド／アドレス／コントロールコネクタ１３０とコマンド／アドレス／コントロールレジスタバッファ４００とを接続するコマンド／アドレス／コントロール配線Ｌ３の経路上には、スタブ抵抗Ｒ２が挿入されている。コマンド／アドレス／コントロールレジスタバッファ４００の詳細については後述する。

図２は、本実施形態によるメモリモジュール１００を備える情報処理システム１０の構成を示すブロック図である。

図２に示す情報処理システム１０は、ＣＰＵ１１と、メモリコントロールハブ（ＭＣＨ）１２及びインターフェースコントロールハブ（ＩＣＨ）１３を介してＣＰＵ１１に接続された各種デバイスとを備えている。

ＭＣＨ１２には、図１に示したメモリモジュール１００及びグラフィックコントローラ１５が接続されている。図２に示すように、メモリモジュール１００とＭＣＨ１２はメモリシステム２０を構成し、ＭＣＨ１２はメモリモジュール１００に対するコントローラ機能を有している。すなわち、メモリコントローラとして機能する。

ＩＣＨ１３には、ストレージデバイス１６、Ｉ／Ｏデバイス１７、及びＢＩＯＳ（Basic Input/Output System）１８が接続されている。ストレージデバイス１６は、ハードディスクドライブなどの磁気ドライブや、ＣＤ−ＲＯＭドライブなどの光学ドライブなどが含まれる。また、Ｉ／Ｏデバイス１７は、キーボード、マウスなどの入力デバイスや、スピーカなどの出力デバイス、さらには、モデム、ＬＡＮなどのネットワークデバイスが含まれる。ＢＩＯＳ１８は、当該情報処理システム１０に関する基本的な各種情報を記憶する一種のファームウェアであり、フラッシュメモリなどの不揮発性メモリによって構成される。

図３は、メモリシステム２０が形成された部分におけるマザーボードの構造を模式的に示す斜視図である。

図３に示すように、マザーボード２１にはメモリスロット２２が設けられており、メモリスロット２２にメモリモジュール１００が挿入されている。一方、メモリコントローラ１２は、マザーボード２１に直接実装されている。既に説明したように、メモリモジュール１００には複数のメモリチップ２００が搭載されている。

ここで、メモリコントローラ１２とメモリチップ２００との間の信号経路には、マザーボード２１に形成された配線２３と、モジュール基板１１０に形成されたデータ配線Ｌ０及びコマンド／アドレス／コントロール配線Ｌ３が存在する。しかしながら、図１を用いて説明したように、本実施形態によるメモリモジュール１００では、データ配線Ｌ０にデータレジスタバッファ３００が接続されているため、その先の信号経路に存在するメモリチップ２００の負荷容量はメモリコントローラ１２からは見えない。同様に、コマンド／アドレス／コントロール配線Ｌ３にはコマンド／アドレス／コントロールレジスタバッファ４００が接続されているため、その先の信号経路に存在するメモリチップ２００の負荷容量はメモリコントローラ１２からは見えない。これにより、メモリコントローラ１２とメモリモジュール１００とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。

尚、図３に示したメモリシステム２０では、マザーボード２１にメモリスロット２２が１個だけ設けられているが、実際のメモリシステムでは、複数（例えば４個）のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール１００が装着される。複数のメモリモジュール１００を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール１枚当たりの負荷容量が従来に比べて非常に小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。

次に、メモリチップ２００の構成について説明する。

図４は、メモリチップ２００の構成を示すブロック図である。

メモリチップ２００はＤＲＡＭであり、図４に示すように、外部端子として、クロック端子２０１、コマンド端子２０２、コントロール端子２０６、アドレス端子２０３、データ入出力端子２０４及びデータストローブ端子２０５を備えている。このうち、クロック端子２０１、コマンド端子２０２及び、コントロール端子２０６、アドレス端子２０３については、図１に示したコマンド／アドレス／コントロール配線Ｌ５を介してコマンド／アドレスレジスタバッファ４００に接続されている。また、データ入出力端子２０４及びデータストローブ端子２０５については、図１に示したデータ配線Ｌ１又はＬ２を介して、データレジスタバッファ３００に接続されている。その他、電源端子なども備えられているが、これらについては図示を省略してある。

クロック端子２０１はクロック信号ＣＫが供給される端子であり、供給されたクロック信号ＣＫは、内部クロック生成回路２１１に供給される。内部クロック生成回路２１１の出力である内部クロックＩＣＬＫは、各種内部回路に供給される。クロック信号ＣＫはＤＬＬ回路２１２にも供給される。ＤＬＬ回路２１２は、内部クロックＬＣＬＫを生成し、これをデータ入出力回路２１３及びデータストローブ信号入出力回路２１４に供給する役割を果たす。ここで、内部クロックＬＣＬＫは、クロック信号ＣＫに対して位相制御された信号であり、リードデータＤＱ及びデータストローブ信号ＤＱＳの位相がクロック信号ＣＫの位相と一致するよう、クロック信号ＣＫに対してやや位相が進められている。

ＤＬＬ回路２１２は、モードレジスタ２１５へのセット内容に応じて使用の可否が選択される。つまり、モードレジスタ２１５に「ＤＬＬオンモード」がセットされている場合には、ＤＬＬ回路２１２は使用状態とされ、内部クロックＬＣＬＫはクロック信号ＣＫに対して位相制御される。一方、モードレジスタ２１５に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路２１２は不使用状態（クロック信号ＣＫはショートカット）とされ、内部クロックＬＣＬＫはクロック信号ＣＫに対して位相制御されなくなる。

コマンド端子２０２は、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号などからなるコマンド信号ＣＭＤが供給される端子である。コントロール端子２０６は、チップセレクト（ＣＳ）信号、クロックイネーブル（ＣＫＥ）信号、オンダイターミネーション（ＯＤＴ）信号などの、Ｒａｎｋごとのコントロール信号ＣＴＲＬが供給される端子である。チップセレクト（ＣＳ）信号により、コマンド発行対象となるＤＲＡＭが切り換えられ、ＤＲＡＭ内のクロック系の活性化や、オンダイターミネーション制御がなされる。コマンド信号ＣＭＤは、コマンドデコーダ２１６に供給される。コマンドデコーダ２１６は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドは、モードレジスタ２１５を含む各種制御回路（図示せず）に供給される。また、コントロール信号ＣＴＲＬは、コントロール回路２１８に供給される。コントロール回路２１８は、コントロール信号ＣＴＲＬに基づいてＯＤＴ信号などの内部コントロール信号を生成する回路である。

アドレス端子２０３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤはアドレスラッチ回路２１７に供給される。アドレスラッチ回路２１７は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路２１７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２２１に供給され、カラムアドレスについてはカラムデコーダ２２２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ２１５に供給され、これによってモードレジスタ２１５の内容が更新される。

ロウデコーダ２２１は、メモリセルアレイ２３０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ２３０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列２３１に含まれるいずれかのセンスアンプＳＡに接続されている。センスアンプＳＡの選択は、カラムデコーダ２２２によって行われる。

選択されたセンスアンプＳＡは、データ入出力回路２１３に接続される。データ入出力回路２１３には、内部クロックＬＣＬＫ及び内部データストローブ信号ＰＤＱＳが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータを出力し、ライト動作時においては内部データストローブ信号ＰＤＱＳに同期してライトデータを取り込む。これにより、リード動作時においては、メモリセルアレイ２３０から読み出されたリードデータがデータ入出力端子２０４から出力され、ライト動作時においては、データ入出力端子２０４から受信したライトデータがメモリセルアレイ２３０に供給される。

データストローブ端子２０５は、データストローブ信号ＤＱＳの入出力を行うための端子であり、データストローブ信号入出力回路２１４に接続されている。データストローブ信号入出力回路２１４は、上述した内部データストローブ信号ＰＤＱＳを生成し、これをデータ入出力回路２１３に供給する。

また、データ入出力回路２１３及びデータストローブ信号入出力回路２１４には、コントロール回路２１８の出力であるＯＤＴ信号も供給されている。ＯＤＴ信号が活性化すると、データ入出力回路２１３及びデータストローブ信号入出力回路２１４は、いずれも終端抵抗として機能する。

以上がメモリチップ２００の全体構成である。次に、データレジスタバッファ３００の構成について説明する。

図５は、データレジスタバッファ３００の構成を示すブロック図である。

図５に示すように、データレジスタバッファ３００は、入出力端子３４０を介して供給されるデータＤＱを、入出力端子３５０を介して供給されるデータストローブ信号ＤＱＳでバッファリングするＦＩＦＯ（Ｗｒｉｔｅ）回路３０１と、入出力端子３４１又は３４２を介して供給されるデータＤＱを、入出力端子３５１又は３５２を介して供給されるデータストローブ信号ＤＱＳでバッファリングするＦＩＦＯ（Ｒｅａｄ）回路３０２とを備えている。ストローブ生成回路３７６は、ＤＬＬ回路３１０によって生成される内部クロックＬＣＬＫＲに同期して、データコネクタ１２０へ供給すべきデータストローブ信号ＤＱＳを生成する。ストローブ生成回路３７４は、ＤＬＬ回路３１０によって生成される内部クロックＬＣＬＫＷに同期して、メモリチップ２００へ供給すべきデータストローブ信号ＤＱＳを生成する。

尚、図５に示すＦＩＦＯ回路３０１，３０２は、１ビット分のデータの入出力を行う回路であり、実際には、入出力データ幅分のＦＩＦＯ回路３０１，３０２を用意しておく。本実施形態では、１個のデータレジスタバッファ３００が１バイト分のデータを入出力することから、８組のＦＩＦＯ回路３０１，３０２が必要となる。

入出力端子３４０，３５０はデータ配線Ｌ０を介してデータコネクタ１２０に接続される端子である。一方、入出力端子３４１，３５１はデータ配線Ｌ１を介してメモリチップ２００に接続される端子であり、入出力端子３４２，３５２はデータ配線Ｌ２を介してメモリチップ２００に接続される端子である。このように、データレジスタバッファ３００は、メモリコントローラ１２に接続される入出力端子の数（Ｍ個）と、メモリチップ２００に接続される入出力端子の数（Ｎ個）の数が相違しており、本実施形態では、Ｎ＝２Ｍである。換言すれば、データ配線Ｌ１，Ｌ２の数がデータ配線Ｌ０の数のＮ／Ｍ倍（本実施形態では２倍）とされている。

ＦＩＦＯ（Ｗｒｉｔｅ）回路３０１の出力動作タイミングは、ＤＬＬ回路３１０によって生成される内部クロックＬＣＬＫＷによって規定される。ＦＩＦＯ（Ｒｅａｄ）回路３０２の出力動作タイミングは、ＤＬＬ回路３１０によって生成される内部クロックＬＣＬＫＲによって規定される。ＤＬＬ回路３１０は、コマンド／アドレス／コントロールレジスタバッファ４００より供給されるクロック信号ＣＫに基づいて内部クロックＬＣＬＫＷやＬＣＬＫＲを生成する回路であり、メモリチップ２００に設けられたＤＬＬ回路２１２と同様の回路構成及び機能を有している。ＤＬＬ回路３１０の使用の可否については、データレジスタコントロール回路３２０の設定内容によって選択される。また、ＤＬＬ回路３１０の代わりにＰＬＬ回路を用いても構わない。

データレジスタコントロール回路３２０は、コマンド／アドレス／コントロールレジスタバッファ４００より供給されるコントロール信号ＤＲＣに基づいて、データレジスタバッファ３００の動作を制御する回路である。具体的には、バッファ制御信号ＢＣを生成することにより、入力バッファＩＮＢ及び出力バッファＯＵＴＢの動作を制御するとともに、選択信号ＳＥＬを生成することにより、セレクタ３３１〜３３４の動作を制御する。出力バッファＯＵＴＢの制御内容としては、例えば出力インピーダンスの調整やＯＤＴ動作のオンオフ制御が挙げられる。ＯＤＴ機能の使用の可否は、モードレジスタ３２１の設定内容によって選択される。

また、データレジスタコントロール回路３２０は、フィードバック信号ＤＲＦを生成し、これをコマンド／アドレス／コントロールレジスタバッファ４００に供給する。フィードバック信号ＤＲＦは、データレジスタバッファ３００の現在のステータスを示す信号である。

さらに、データレジスタコントロール回路３２０には、ライトレベリング回路３２２及びリードレベリング回路３２３が含まれている。ライトレベリング回路３２２はライトレベリング動作を行うための回路であり、リードレベリング回路３２３はリードレベリング動作を行うための回路である。ライトレベリング動作及びリードレベリング動作については後述する。

セレクタ３３３は、ＦＩＦＯ（Ｗｒｉｔｅ）回路３０１の出力であるデータＤＱを入出力端子３４１，３４２のいずれか一方に供給する回路である。また、セレクタ３３４は、入出力端子３４１，３４２から入力されたデータＤＱを選択し、選択したデータＤＱをＦＩＦＯ（Ｒｅａｄ）回路３０２に供給する回路である。セレクタ３３１，３３２についても、それぞれセレクタ３３３，３３４と同様の機能を果たす。より具体的には、セレクタ３３２は、入出力端子３５１，３５２から入力されるデータストローブ信号ＤＱＳを選択する。選択されたデータストローブ信号ＤＱＳは、遅延回路３７２によりおおよそ９０°位相を遅らせて、ＦＩＦＯ（Ｒｅａｄ）回路３０２に入力トリガ信号として供給される。セレクタ３３１は、ストローブ生成回路３７４から供給されるデータストローブ信号ＤＱＳを入出力端子３５１，３５２のいずれかに供給する。ストローブ生成回路３７４により生成されるデータストローブ信号ＤＱＳは、遅延回路３７０により内部クロックＬＣＬＫＷよりもおおよそ９０°位相が遅れる。これらセレクタ３３１〜３３４による上記の選択は、データレジスタコントロール回路３２０の出力である選択信号ＳＥＬによって指定される。

このように、データレジスタバッファ３００は、データ配線Ｌ０を介して転送されるライトデータをバッファリングしてデータ配線Ｌ１，Ｌ２のいずれかへ出力するとともに、いずれかのデータ配線Ｌ１，Ｌ２を介して転送されるリードデータをバッファリングしてデータ配線Ｌ０に出力する役割を果たす。ここで、データレジスタバッファ３００はデータのバッファリングを行っているだけであることから、データ配線Ｌ０を介して転送されるライトデータ及びリードデータの転送レートと、データ配線Ｌ１，Ｌ２を介して転送されるライトデータ及びリードデータの転送レートとは互いに等しい。

このため、データレジスタバッファ３００は、Fully Buffered型のメモリモジュールに用いられるＡＭＢのような高価なチップではなく、比較的安価に提供されるチップを用いることが可能となる。

以上がデータレジスタバッファ３００の全体構成である。次に、コマンド／アドレス／コントロールレジスタバッファ４００の構成について説明する。

図６は、コマンド／アドレス／コントロールレジスタバッファ４００の構成を示すブロック図である。

図６に示すように、コマンド／アドレス／コントロールレジスタバッファ４００は、コマンド／アドレス／コントロールコネクタ１３０に接続される入力端子４０１と、メモリチップ２００に接続される出力端子４０２と、データレジスタバッファ３００に接続される出力端子４０３及び入力端子４０４とを備えている。

入力端子４０１からは、メモリコントローラ１２より供給されるコマンド／アドレス／コントロール信号が入力される。入力されたコマンド／アドレス／コントロール信号のうち、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びコントロール信号ＣＴＲＬについてはレジスタ回路４１０に供給され、クロック信号ＣＫについてはＰＬＬ回路４２０に供給される。レジスタ回路４１０は、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びコントロール信号ＣＴＲＬをバッファリングする回路であり、バッファリングされたコマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びコントロール信号ＣＴＲＬは、出力端子４０２を介してメモリチップ２００に供給される。

レジスタ回路４１０の動作タイミングは、ＰＬＬ回路４２０によって生成される内部クロックＬＣＬＫＣＡによって規定される。ＰＬＬ回路４２０は、メモリコントローラ１２より供給されるクロック信号ＣＫに基づいて内部クロックＬＣＬＫＣＡを生成する回路であり、メモリチップ２００に設けられた回路２１２と同様の回路構成及び機能を有している。ＰＬＬ回路４２０の使用の可否については、コントロール信号生成回路４３０に含まれるモードレジスタ４３１の設定内容によって選択される。また、ＰＬＬ回路４２０の代わりにＤＬＬ回路を用いても構わない。

コントロール信号生成回路４３０は、入力端子４０１を介して供給されるコマンド／アドレス／コントロール信号に基づいて、データレジスタ３００に供給するコントロール信号ＤＲＣを生成する回路であり、その動作は内部クロックＬＣＬＫＣＡに同期して行われる。データレジスタ３００用のコントロール信号ＤＲＣは、出力端子４０３を介してデータレジスタバッファ３００に供給される。また、データレジスタ３００用のコントロール信号生成回路４３０には、入力端子４０４を介してデータレジスタバッファ３００よりフィードバック信号ＤＲＦが供給される。

コントロール信号ＤＲＣには、データの送受信方向を示す信号、データレジスタバッファ３００のＬ０側のＯＤＴタイミングを制御する信号、Ｌ１、Ｌ２側のＯＤＴタイミングを制御する信号、ＤＬＬ回路のオン／オフ制御をする信号、データレジスタバッファ３００のイネーブル／ディセーブル制御をする信号、データレジスタバッファ３００のモード切り替えおよびモードレジスタセットを行う信号などが含まれている。これらの信号には、それぞれ別個の配線を割り当てても構わないし、複数の信号に１本の配線を割り当てても構わない。また、これらの信号をコマンドとしてデータレジスタバッファ３００に送信しても構わない。

以上がコマンド／アドレス／コントロールレジスタバッファ４００の全体構成である。

図７は、本実施形態によるメモリモジュール１００の配線図である。

図７に示すように、本実施形態では、データコネクタ１２０とメモリチップ２００との間にデータレジスタバッファ３００が介在している。データコネクタ１２０とデータレジスタバッファ３００はデータ配線Ｌ０によって接続され、データレジスタバッファ３００とメモリチップ２００はデータ配線Ｌ１又はＬ２によって接続されている。図７では、データ配線Ｌ０によって転送される複数のデータをＤＱ−Ｐｒｅと表記し、データ配線Ｌ１，Ｌ２によって転送されるデータをＤＱ−Ｐｏｓｔと表記している。同様に、データ配線Ｌ０によって転送されるデータストローブ信号をＤＱＳ−Ｐｒｅと表記し、データ配線Ｌ１，Ｌ２によって転送されるデータストローブ信号をＤＱＳ−Ｐｏｓｔと表記している。

データＤＱ−ＰｒｅとデータＤＱ−Ｐｏｓｔの内容は同一であるが、データレジスタバッファ３００によってバッファリングされる分、両者のタイミングにはずれが生じる。データストローブ信号ＤＱＳ−Ｐｒｅとデータストローブ信号ＤＱＳ−Ｐｏｓｔとの関係についても同様である。このため、本実施形態では、メモリチップ２００とデータレジスタバッファ３００との間のタイミング調整と、データレジスタバッファ３００とメモリコントローラとの間のタイミング調整とは、それぞれ別個に行う必要がある。これらタイミング調整の具体的な方法については後述する。

既に説明したとおり、本実施形態では、１個のデータレジスタバッファ３００に４個のメモリチップ２００が割り当てられている。これら４個のメモリチップ２００は、互いに異なるＲａｎｋを構成するメモリチップであり、コントロール信号ＣＴＲＬに含まれるチップセレクト（ＣＳ）信号やクロックイネーブル（ＣＫＥ）信号によって排他的に活性化される。アドレス／コマンド信号ＡＤＤ，ＣＭＤについては、これら４個のメモリチップ２００に対して共通に供給される。

メモリチップ２００に供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、コントロール信号ＣＴＲＬ及びクロック信号ＣＫは、コマンド／アドレス／コントロールレジスタバッファ４００より供給される。また、データレジスタバッファ３００に供給されるコントロール信号ＤＲＣについても、コマンド／アドレス／コントロールレジスタバッファ４００より供給される。

図７に示すように、コマンド／アドレス／コントロールコネクタ１３０とコマンド／アドレス／コントロールレジスタバッファ４００はコマンド／アドレス／コントロール配線Ｌ３によって接続され、コマンド／アドレス／コントロールレジスタバッファ４００とデータレジスタバッファ３００はコントロール配線Ｌ４によって接続され、コマンド／アドレス／コントロールレジスタバッファ４００とメモリチップ２００はコマンド／アドレス／コントロール配線Ｌ５によって接続されている。図７では、コマンド／アドレス／コントロール配線Ｌ３によって転送されるコマンド／アドレス信号をＡＤＤ／ＣＭＤ−Ｐｒｅと表記し、コマンド／アドレス／コントロール配線Ｌ５によって転送されるコマンド／アドレス信号をＡＤＤ／ＣＭＤ−Ｐｏｓｔと表記している。同様に、コマンド／アドレス／コントロール配線Ｌ３によって転送されるコントロール信号をＣＮＴＲＬ−Ｐｒｅと表記し、コマンド／アドレス／コントロール配線Ｌ５によって転送されるコントロール信号をＣＮＴＲＬ−Ｐｏｓｔと表記している。

また、メモリチップ２００及びデータレジスタバッファ３００に供給されるクロック信号ＣＫは、全てコマンド／アドレス／コントロールレジスタバッファ４００より供給される。図７では、コマンド／アドレス／コントロール配線Ｌ３によって転送されるクロック信号をＣＫ−Ｐｒｅと表記し、コントロール配線Ｌ４及びコマンド／アドレス／コントロール配線Ｌ５によって転送されるクロック信号をＣＫ−Ｐｏｓｔと表記している。

図８は、本実施形態によるメモリモジュールの１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。

図８（ａ），（ｂ）に示すように、１ビットのデータはデータコネクタ１２０の所定のコネクタ１２１を介して授受される。コネクタ１２１は、１本のデータ配線Ｌ０を介してデータレジスタバッファ３００に接続される。図５を用いて説明したように、本実施形態では、１本のデータ配線Ｌ０に対して２系統のデータ配線Ｌ１，Ｌ２が割り当てられている。具体的には、データ配線Ｌ１については２個のメモリチップ２００−０，２００−１に共通接続され、データ配線Ｌ２については２個のメモリチップ２００−２，２００−３に共通接続される。

かかる構成により、１本のデータ配線Ｌ１又はＬ２の負荷容量が小さくなるとともに、分岐点の数が少なくなり、さらに、分岐点からの配線長も短くなることから、データ配線Ｌ１，Ｌ２上を伝送されるデータの信号品質が高められる。具体的には、１本のデータ配線Ｌ１に接続される端子は、メモリチップ２００−０，２００−１のデータ入出力端子と、データレジスタバッファ３００のデータ出力端子の合計３端子だけである。しかも、図８（ａ）に示すように、メモリチップ２００−０と２００−１はモジュール基板１１０を介して互いに対向する搭載に配置されていることから、分岐点Ｐをメモリチップ２００−０と２００−１によって挟まれた領域に配置すれば、分岐点からメモリチップ２００−０，２００−１までの配線長が非常に短くなる。さらに、これらメモリチップ２００−０〜２００−３は互いに近接した位置に搭載されており、これによりメモリチップ間における遠近端差についても最小限に抑えられている。

図９は、データ配線Ｌ１，Ｌ２を１本に纏めた場合における１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。

図９（ａ），（ｂ）に示すように、データ配線Ｌ１，Ｌ２を１本に纏めた場合、データレジスタバッファ３００と４個のメモリチップ２００−０〜２００−３が１本のデータ配線Ｌ１によって共通接続されることになる。このため、図８に示す構成と比べると、１本のデータ配線Ｌ１の負荷容量が大きくなるとともに、分岐点の数が多くなり、さらに、分岐点からの配線長も長くなる。具体的には、１本のデータ配線Ｌ１に接続される端子は、メモリチップ２００−０〜２００−３のデータ入出力端子と、データレジスタバッファ３００のデータ出力端子の合計５端子となる。しかも、分岐点Ｐ１で２分岐し、分岐点Ｐ２にてさらに２分岐する構成となることから、分岐点Ｐ１からメモリチップ２００−０〜２００−３までの配線長が長くなる。

これに対し、本実施形態においては、図８（ａ），（ｂ）に示したように２系統のデータ配線Ｌ１，Ｌ２を用いていることから、モジュール基板内におけるデータの信号品質を高めることが可能となる。但し、２系統のデータ配線Ｌ１，Ｌ２を用いると、メモリチップ２００とデータレジスタバッファ３００とを接続する配線の本数が２倍に増加する。しかしながら、本実施形態では、図１を用いて説明したように、同じグループＧを構成するメモリチップ２００とデータレジスタバッファ３００がモジュール基板１１０の短辺方向に並べて配置されていることから、配線スペースには十分な余裕がある。このため、短辺方向に延びる配線の本数が２倍に増えても問題なく配線を施すことが可能である。

一方、Fully Buffered型のメモリモジュールのように、モジュール基板の中央にデータを集中させるようなレイアウトである場合、モジュール基板の長辺方向に長いデータ配線を多数形成する必要がある。このようなレイアウトにおいては、本実施形態のレイアウトと比べてデータ配線の総延長が大幅に長くなるため、データ配線の本数を２倍とするためには、モジュール基板を構成する絶縁層の積層数を大幅に増やすなどの対策が必要となる。これに対し、本実施形態では上記の問題が生じないことから、モジュール基板１１０を構成する絶縁層の積層数を増やすことなく、メモリチップ２００とデータレジスタバッファ３００とを接続する配線本数を２倍とすることが可能となる。

図１０は、２本のデータ配線Ｌ１，Ｌ２を用いたインターリーブ動作を説明するためのタイミング図である。

図１０はＲａｎｋ０〜Ｒａｎｋ３からの連続したリード動作を示しており、バースト長が４ビット（ＢＬ＝４）であるケース（或いは、バーストチョップによってバースト動作を４ビットで停止させたケース）を示している。図１０に示す例では、クロック信号ＣＫに同期した時刻Ｔ０，Ｔ２，Ｔ４，Ｔ６にてＲａｎｋ０，２，１，３の順にリードコマンドが発行されている。これらリードコマンドに応答して、所定のＣＡＳレイテンシ（本例ではＣＬ＝１２）が経過した後、４ビットのリードデータＤＱがバースト出力される。

その結果、時刻Ｔ１２〜Ｔ１４の期間は、Ｒａｎｋ０のメモリチップ２００からデータ配線Ｌ１を用いたデータ転送が行われ、時刻Ｔ１４〜Ｔ１６の期間は、Ｒａｎｋ２のメモリチップ２００からデータ配線Ｌ２を用いたデータ転送が行われ、時刻Ｔ１６〜Ｔ１８の期間は、Ｒａｎｋ１のメモリチップ２００からデータ配線Ｌ１を用いたデータ転送が行われ、時刻Ｔ１８〜Ｔ２０の期間は、Ｒａｎｋ３のメモリチップ２００からデータ配線Ｌ２を用いたデータ転送が行われる。つまり、データ配線Ｌ１，Ｌ２が交互に使用される。

このようにして次々と転送されるリードデータは、データレジスタバッファ３００に供給され、データレジスタバッファ３００に含まれるＦＩＦＯ回路によってバッファリングされた後、データ配線Ｌ０へ出力される。図１０に示す例では、データレジスタバッファ３００にリードデータが入力されてから、１クロックサイクル遅れてリードデータが出力されている。

このように、本実施形態では、２本のデータ配線Ｌ１，Ｌ２を用いたインターリーブ動作が可能であることから、複数のメモリチップに対するリード動作を途切れることなく連続的に実行することが可能となる。これにより、データレジスタバッファ３００から出力されるリードデータも途切れることなくメモリコントローラへ供給することができ、バスの利用効率を高めることが可能となる。尚、本実施形態においてデータ配線Ｌ１とＬ２が同時に使用されることはないが、これらデータ配線Ｌ１，Ｌ２を１本に纏めると、異なるメモリチップから出力されるリードデータ間に１クロックサイクル以上の時間を空ける必要が生じる。これに対し、本実施形態では、２本のデータ配線Ｌ１，Ｌ２を交互に使用していることから、異なるメモリチップから出力されるリードデータ間に隙間を設ける必要が無い。

尚、図１０においてはリード動作を例に説明したが、ライト動作についても同様のインターリーブ動作が可能である。

以下、本実施形態によるメモリモジュール１００の動作について、より詳細に説明する。

図１１は、本実施形態によるメモリモジュール１００のリード動作を説明するためのタイミング図である。

リード動作においては、メモリコントローラ１２からアクティブコマンドＡＣＴ及びリードコマンドｒｅａｄがこの順に発行される。図１１に示す例では、クロック信号ＣＫに同期した時刻Ｔ−５にてアクティブコマンドＡＣＴがコマンド／アドレス／コントロールコネクタ１３０に到達し、時刻Ｔ０にてリードコマンドｒｅａｄがコマンド／アドレス／コントロールコネクタ１３０に到達している。

コマンド／アドレス／コントロールコネクタ１３０に到達したこれらコマンドＡＣＴ，ｒｅａｄは、コマンド／アドレス／コントロールレジスタバッファ４００に入力される。ここで、これらコマンドＡＣＴ，ｒｅａｄがコマンド／アドレス／コントロールコネクタ１３０に到達するタイミングと、これらコマンドＡＣＴ，ｒｅａｄがコマンド／アドレス／コントロールレジスタバッファ４００に入力されるタイミングとの間には所定の時間差（Flight Time）が生じる。

コマンド／アドレス／コントロールレジスタバッファ４００は、受信したコマンドＡＣＴ，ｒｅａｄを図６に示したレジスタ回路４１０にて、入力クロック信号によってレジスタリングした後、メモリチップ２００に出力する。この時、クロック信号ＣＫ出力については追加の１／２クロックサイクル相当量の遅延を持たせることにより、コマンドＡＣＴ，ｒｅａｄ出力との同期を図る。また、コマンド／アドレス／コントロールレジスタバッファ４００は、リードコマンドＲｅａｄをコントロール信号ＤＲＣの一部としてデータレジスタバッファ３００にも供給する。

そして、メモリチップ２００はコマンドＡＣＴ，ｒｅａｄを受け、実際にリード動作を開始する。ここで、コマンドＡＣＴ，ｒｅａｄがコマンド／アドレス／コントロールレジスタバッファ４００から出力されるタイミングと、コマンドＡＣＴ，ｒｅａｄがメモリチップ２００に入力されるタイミングとの間には所定の時間差（Flight Time）が生じる。

図１１に示す例ではＣＬ＝５に設定されていることから、メモリチップ２００はリードコマンドｒｅａｄを受けてから５クロックサイクル後である時刻Ｔ５からリードデータＤＱのバースト出力を開始する。図１１に示す例では、バースト長は８ビット（ＢＬ＝８）である。メモリチップ２００からバースト出力されるリードデータＤＱ及びデータストローブ信号ＤＱＳは、データレジスタバッファ３００に供給される。

データレジスタバッファ３００は、メモリチップ２００から出力されるリードデータＤＱを、一定位相量（たとえば、おおむね、９０°の位相差分）だけ遅延させたデータストローブ信号ＤＱＳでＦＩＦＯ回路３０２に取り込む。ここで、リードデータＤＱ及びデータストローブ信号ＤＱＳがメモリチップ２００から出力されるタイミングと、リードデータＤＱ及びデータストローブ信号ＤＱＳがデータレジスタバッファ３００に入力されるタイミングとの間には所定の時間差（Flight Time）が生じる。

そして、データレジスタバッファ３００は、ＦＩＦＯ回路３０２を用いて内部クロックＬＣＬＫＲに同期したリタイミングを行い、ＣＬ＝６に変換して出力する。これにより、メモリコントローラは、正しくリードデータを受信することが可能となる。

以上が本実施形態によるメモリモジュール１００のリード動作である。次に、ライト動作について説明する。

図１２は、本実施形態によるメモリモジュール１００のライト動作を説明するためのタイミング図である。

ライト動作においては、メモリコントローラからアクティブコマンドＡＣＴ及びライトコマンドＷｒｉｔｅがこの順に発行されるとともに、ライトコマンドＷｒｉｔｅを発行してからライトレイテンシ（ＷＬ）が経過した後、ライトデータをバースト出力する。図１２に示す例では、クロック信号ＣＫに同期した時刻Ｔ−５にてアクティブコマンドＡＣＴがコマンド／アドレス／コントロールコネクタ１３０に到達し、時刻Ｔ０にてライトコマンドＷｒｉｔｅがコマンド／アドレス／コントロールコネクタ１３０に到達している。また、本例ではＷＬ＝４に設定されており、データコネクタ１２０には時刻Ｔ４からライトデータが入力される。

コマンドの流れは図１１に示したリード動作と同様であることから、重複する説明は省略する。一方、データコネクタ１２０に到達したこれらライトデータＤＱは、データレジスタバッファ３００に入力される。ここで、ライトコマンドがコマンド／アドレス／コントロールコネクタ１３０に到達するタイミングと、ライトコマンド（Direction Control）がデータレジスタバッファ３００に入力されるタイミングとの間には所定の時間差（Flight Time）が生じる。これを考慮して、メモリコントローラは、このFlight Time分だけ遅れてライトデータＤＱを出力する。

データレジスタバッファ３００は、受け付けたライトデータＤＱを、一定位相量（たとえば、おおむね、９０°の位相差分）だけ遅延させたデータストローブ信号ＤＱＳでＦＩＦＯ回路３０１に取り込む。そして、データレジスタバッファ３００は、ＦＩＦＯ回路３０１を用いて内部クロックＬＣＬＫＷに同期したリタイミングを行い、ＷＬ＝５に変換して出力する。既に説明したとおり、データレジスタバッファ３００からメモリチップ２００へのライトデータの送信は、２本のデータ配線Ｌ１，Ｌ２のいずれか一方を用いて行われる。いずれのデータ配線を用いるかは、指定されたＲａｎｋによって決まる。

そして、メモリチップ２００は、データレジスタバッファ３００からバースト出力されるライトデータＤＱを受信し、これをメモリセルアレイに書き込む。ここで、ライトデータＤＱ及びデータストローブ信号ＤＱＳがデータレジスタバッファ３００から出力されるタイミングと、ライトデータＤＱ及びデータストローブ信号ＤＱＳがメモリチップ２００に入力されるタイミングとの間には所定の時間差（Flight Time）が生じる。これを考慮して、データレジスタバッファ３００は、このFlight Time分だけ早くライトデータＤＱを出力する。これにより、メモリチップ２００は正しくライトデータＤＱを受信することが可能となる。

次に、本実施形態によるメモリモジュール１００の起動時における初期化動作について説明する。

図１３は、メモリモジュール１００の起動時における初期化動作を説明するためのフローチャートである。

まず、電源が投入されると（ステップＳ１）、メモリチップ２００、データレジスタバッファ３００及びコマンド／アドレス／コントロールレジスタバッファ４００は、それぞれ内部でリセット信号を活性化し、内部回路をリセットする（ステップＳ２）。これにより、メモリチップ２００、データレジスタバッファ３００及びコマンド／アドレス／コントロールレジスタバッファ４００は、それぞれ初期化動作を実行する。初期化動作にはモードレジスタの設定動作が含まれており、これにより、メモリチップ２００、データレジスタバッファ３００及びコマンド／アドレス／コントロールレジスタバッファ４００にそれぞれ含まれるモードレジスタ２１５，３２１，４３１に所定のモード情報が設定される（ステップＳ３）。

モードレジスタに対する設定動作が完了すると、次に、データレジスタバッファ３００とメモリチップ２００との間のレベリング動作が行われる（ステップＳ４）。レベリング動作とは、信号の伝搬時間を考慮してライトタイミングやリードのタイミングを調整する動作である。ライトタイミングの調整はライトレベリング動作によって行われ、リードタイミングの調整はリードレベリング動作によって行われる。

データレジスタバッファ３００とメモリチップ２００との間のレベリング動作が完了すると、次に、メモリコントローラとデータレジスタバッファ３００との間のレベリング動作が行われる（ステップＳ５）。

図１４は、データレジスタバッファ３００とメモリチップ２００との間のライトレベリング動作を説明するためのタイミング図であり、（ａ）はレベリング開始時におけるタイミング図、（ｂ）レベリング終了時におけるタイミング図である。この動作は、図５に示したライトレベリング回路３２２によって行われる。

データレジスタバッファ３００とメモリチップ２００との間のライトレベリング動作においては、まず、図１４（ａ）に示すように、データレジスタバッファ３００からクロック信号ＣＫに同期したデータストローブ信号ＤＱＳを出力する。クロック信号ＣＫはコマンド／アドレス／コントロールレジスタバッファ４００から供給される信号であり、既に説明したとおり、メモリチップ２００にも供給される。ここで、データストローブ信号ＤＱＳがメモリチップ２００に伝達されるまでにはある程度の伝搬時間が必要であることから、メモリチップ２００側においては、クロック信号ＣＫとデータストローブ信号ＤＱＳの入力タイミングは必ずしも一致しない。

図１４（ａ）に示す例では、メモリチップ２００側において、データストローブ信号ＤＱＳの立ち上がりエッジにおけるクロック信号ＣＫの論理レベルが「ハイレベル」であるケースを示している。これに応答して、メモリチップ２００はデータ入出力端子２０４から「ハイレベル」の信号ＤＱを出力する。かかる信号ＤＱは、データレジスタバッファ３００に入力され、これにより、データレジスタバッファ３００は、クロック信号ＣＫとデータストローブ信号ＤＱＳの位相がどの方向にずれているのかを知ることができる。

データレジスタバッファ３００のライトレベリング回路３２２は、位相のズレ方向に基づいてＬＣＬＫＷを変位させ、データストローブ信号ＤＱＳの出力タイミングを変化させる。図１４（ａ）に示す例では、メモリチップ２００に到達するクロック信号ＣＫの立ち上がりエッジに比べて、データストローブ信号ＤＱＳの到達が遅れていることから、データレジスタバッファ３００は、データストローブ信号ＤＱＳの出力タイミングを早める。

そして、上記の動作を繰り返すと、図１４（ｂ）に示すように、メモリチップ２００側において、データストローブ信号ＤＱＳの立ち上がりエッジにおけるクロック信号ＣＫの論理レベルが「ローレベル」に変化する。これによりライトレベリング動作が終了し、データレジスタバッファ３００は、入力されるクロック信号ＣＫを基準として、データストローブ信号ＤＱＳの出力すべきタイミングを知ることができる。ライトレベリング動作の結果は、データレジスタバッファ３００内のデータレジスタコントロール回路３２０に記憶される。このようにしてライトレベリング動作が完了すると、メモリチップ２００に入力されるクロック信号ＣＫとデータストローブ信号ＤＱＳの位相は実質的に一致することになる。

図１５は、データレジスタバッファ３００とメモリチップ２００との間のリードレベリング動作を説明するためのタイミング図である。この動作は、図５に示したリードレベリング回路３２３によって行われる。

データレジスタバッファ３００とメモリチップ２００との間のリードレベリング動作においては、図１５に示すように、コマンド／アドレス／コントロールレジスタバッファ４００からクロック信号ＣＫを出力するとともに、アクティブコマンドＡＣＴ及びリードコマンドＲｅａｄを発行する。クロック信号ＣＫはメモリチップ２００及びデータレジスタバッファ３００に供給され、コマンドＡＣＴ，ｒｅａｄはメモリチップ２００に供給される。また、リードコマンドＲｅａｄについては、コントロール信号ＤＲＣの一部としてデータレジスタバッファ３００にも供給される。

図１５に示す例では、クロック信号ＣＫに同期した時刻Ｔ−５にてアクティブコマンドＡＣＴが発行され、時刻Ｔ０にてリードコマンドＲｅａｄが発行されている。つまり、ＲＡＳ−ＣＡＳディレイ（ｔＲＣＤ）は５クロックサイクルである。

メモリチップ２００は、リードコマンドＲｅａｄを受けて実際にリード動作を実行する。図１５に示す例では、ＣＡＳレイテンシが５クロックサイクル（ＣＬ＝５）に設定されており、したがって、時刻Ｔ５からリードデータＤＱの出力が開始される。リードレベリング時におけるリードデータＤＱは、たとえば、ハイレベルとローレベルが交互に繰り返される信号などである。

メモリチップ２００から出力されたリードデータＤＱは、データレジスタバッファ３００に到達し、これにより、データレジスタバッファ３００は、コントロール信号ＤＲＣの一部として入力されたリードコマンドＲｅａｄの入力タイミングから、リードデータＤＱが入力されるまでの時間Ａを知ることができる。かかる時間はメモリチップ２００ごとに測定され、データレジスタバッファ３００内のデータレジスタコントロール回路３２０に記憶され、入力バッファ回路ＩＮＢの活性化タイミングの調整等に使われる。図１５には、リードコマンドＲｅａｄの入力からリードデータＤＱの入力までの時間Ａが短いケース（メモリチップ２００−０とデータレジスタバッファ３００−０との間）と、長いケース（メモリチップ２００−１９とデータレジスタバッファ３００−４との間）の２つを示している。

図１６は、メモリコントローラ１２とデータレジスタバッファ３００との間のライトレベリング動作を説明するためのタイミング図であり、（ａ）はレベリング開始時におけるタイミング図、（ｂ）レベリング終了時におけるタイミング図である。この動作は、図２に示したライトレベリング回路１２ａによって行われる。

メモリコントローラ１２とデータレジスタバッファ３００との間のライトレベリング動作においては、まず、図１６（ａ）に示すように、メモリコントローラ１２からクロック信号ＣＫとデータストローブ信号ＤＱＳを出力する。このうち、クロック信号ＣＫについてはコマンド／アドレス／コントロールレジスタバッファ４００を介してデータレジスタバッファ３００に供給され、データストローブ信号ＤＱＳについてはデータレジスタバッファ３００に直接供給される。したがって、データレジスタバッファ３００側においては、クロック信号ＣＫとデータストローブ信号ＤＱＳの入力タイミングは必ずしも一致しない。

図１６（ａ）に示す例では、データレジスタバッファ３００側において、データストローブ信号ＤＱＳの立ち上がりエッジにおけるクロック信号ＣＫの論理レベルが「ローレベル」であるケースを示している。これに応答して、データレジスタバッファ３００は入出力端子３４０から「ローレベル」の信号ＤＱを出力する。かかる信号ＤＱは、メモリコントローラ１２に供給され、これにより、メモリコントローラ１２はクロック信号ＣＫとデータストローブ信号ＤＱＳの位相がどの方向にずれているのかを知ることができる。

メモリコントローラ１２は、位相のズレ方向に基づいてデータストローブ信号ＤＱＳの出力タイミングを変化させる。図１６（ａ）に示す例では、データレジスタバッファ３００に到達するクロック信号ＣＫの立ち上がりエッジに比べて、データストローブ信号ＤＱＳの到達が進んでいることから、メモリコントローラ１２は、データストローブ信号ＤＱＳの出力タイミングを遅らせる。

そして、上記の動作を繰り返すと、図１６（ｂ）に示すように、データレジスタバッファ３００側において、データストローブ信号ＤＱＳの立ち上がりエッジにおけるクロック信号ＣＫの論理レベルが「ハイレベル」に変化する。これによりライトレベリング動作が終了し、メモリコントローラ１２は、自ら出力するクロック信号ＣＫを基準として、データストローブ信号ＤＱＳの出力すべきタイミングを知ることができる。ライトレベリング動作の結果は、メモリコントローラ１２の内部回路に記憶される。このようにしてライトレベリング動作が完了すると、データレジスタバッファ３００に入力されるクロック信号ＣＫとデータストローブ信号ＤＱＳの位相は実質的に一致することになる。

図１７は、メモリコントローラ１２とデータレジスタバッファ３００との間のリードレベリング動作を説明するためのタイミング図である。この動作は、図２に示したリードレベリング回路１２ｂによって行われる。

メモリコントローラ１２とデータレジスタバッファ３００との間のリードレベリング動作においては、図１７に示すように、メモリコントローラ１２からクロック信号ＣＫを出力するとともに、アクティブコマンドＡＣＴ及びリードコマンドＲｅａｄを発行する。クロック信号ＣＫはデータレジスタバッファ３００に供給され、コマンドＡＣＴ，ｒｅａｄは、コマンド／アドレス／コントロールレジスタバッファ４００を介し、コントロール信号ＤＲＣの一部としてデータレジスタバッファ３００に供給される。

図１７に示す例では、クロック信号ＣＫに同期した時刻Ｔ−５にてアクティブコマンドＡＣＴが発行され、時刻Ｔ０にてリードコマンドＲｅａｄが発行されている。つまり、ＲＡＳ−ＣＡＳディレイ（ｔＲＣＤ）は５クロックサイクルである。

データレジスタバッファ３００は、リードコマンドＲｅａｄを受けて、あらかじめ定められたＣＡＳレイテンシが経過した後、ダミーデータＤＱを出力する。ダミーデータＤＱは、メモリチップ２００から読み出されたリードデータではなく、データレジスタバッファ３００内のデータレジスタコントロール回路３２０によって自動生成されたデータである。図１７に示す例では、ＣＡＳレイテンシが６クロックサイクル（ＣＬ＝６）に設定されており、したがって、時刻Ｔ６からダミーデータＤＱの出力が開始される。ダミーデータＤＱは、たとえば、ハイレベルとローレベルが交互に繰り返される信号などである。

データレジスタバッファ３００から出力されたダミーデータＤＱは、メモリコントローラ１２に到達し、これにより、メモリコントローラ１２はリードコマンドＲｅａｄの発行タイミングから、リードデータＤＱが入力されるまでの時間Ｂを知ることができる。かかる時間はデータレジスタバッファ３００ごとに測定され、メモリコントローラ１２の内部回路に記憶され、入力バッファ回路（図示せず）の活性化タイミングの調整等に使われる。図１７には、リードコマンドＲｅａｄの発行からリードデータＤＱの入力までの時間Ｂが短いケース（メモリコントローラ１２とデータレジスタバッファ３００−０との間）と、長いケース（メモリコントローラ１２とデータレジスタバッファ３００−４との間）の２つを示している。

以上が本実施形態によるメモリモジュール１００の起動時における初期化動作である。次に、本発明によるメモリモジュール１００とＤＬＬ回路及びＯＤＴ機能との関係について説明する。

既に説明したように、ＤＬＬ回路とは、外部クロック信号に対して位相制御された内部クロック信号を生成する回路であり、リードデータＤＱ及びデータストローブ信号ＤＱＳの位相をクロック信号ＣＫの位相と一致させるために用いられる。ＤＤＲ３型のＤＲＡＭのような近年の高速メモリにおいては、ＤＬＬ回路の使用はほぼ必須であり、ＤＬＬ回路を使用しなければ正常なデータ転送を行うことが困難となる。その一方で、ＤＬＬ回路は消費電力が比較的大きいという問題を有している。

一方、ＯＤＴ機能とは、終端抵抗をメモリチップの内部に持たせる機能であり、反射による信号品質の劣化を防止するために用いられる。通常のメモリモジュールは、１本のデータ配線に多数のメモリチップが共通接続されることから、近年の高速メモリにおいては、ＯＤＴ機能の使用はほぼ必須であり、ＯＤＴ機能をオフにすると信号波形が著しく劣化する。その一方で、ＯＤＴ機能をオンにすると、消費電力が増大するという問題を有している。また、ＯＤＴ動作は、データの入出力動作と同期している必要があるため、基本的に、ＤＬＬ回路の使用が前提となる。

図１８は、ＤＬＬ回路を使用せずにＯＤＴ動作を行う場合の問題点を説明するためのタイミング図である。

図１８に示す例では、時刻Ｔ０の直前にＯＤＴ信号をアクティブに変化させている。これに応答して、メモリチップ２００の内部回路は、時刻Ｔ０のクロック信号ＣＫに同期してＯＤＴ機能をオンさせる。しかしながら、ＯＤＴインピーダンス（データ入出力端子２０４，２０５のインピーダンス）は直ちに所望の値とはならず、ｔＡＯＮＤＦｍｉｎが経過しないとハイインピーダンス状態（ＲＴＴ＿ＯＦＦ）から変化しない。本例では、ｔＡＯＮＤＦｍｉｎは約３クロックサイクルである。

ｔＡＯＮＤＦｍｉｎが経過した後は、電源電圧やチップ温度の条件次第でハイインピーダンス状態ではなくなるが、条件によってはまだ所望のインピーダンスＲＴＴ＿ＯＮにはならない。最悪の条件下では、所望のインピーダンスＲＴＴ＿ＯＮが得られるのは、時刻Ｔ０からｔＡＯＮＤＦｍａｘが経過した後であり、本例ではｔＡＯＮＤＦｍａｘは約８クロックサイクルである。

したがって、ＯＤＴインピーダンスが不定状態となる時刻Ｔ３から、ＯＤＴインピーダンスが所望の値ＲＴＴとなる次のサイクルである時刻Ｔ９までの期間は、インピーダンスが不定な期間である。このため、この期間は他のメモリチップにアクセスできないロスサイクルとなる。このように、ＤＬＬ回路を使用せずにＯＤＴ動作を行うと、ＯＤＴ機能のオン／オフの切り替えが非同期となることから、インピーダンスの不定期間が長くなり、その間のリードライト動作が妨げられる。

このようなロスサイクルの問題を考慮すれば、ＤＬＬ回路を使用しない場合にはＯＤＴ機能も使用しないことが望ましいが、上述の通り、通常のメモリモジュールにおいてＯＤＴ機能はほぼ必須であり、これをオフにすることは困難である。

しかしながら、本実施形態によるメモリモジュール１００では、メモリチップ２００に接続されたデータ配線Ｌ１，Ｌ２の負荷容量が非常に小さいことから、ＤＤＲ３型のＤＲＡＭのような高速メモリを用いた場合であっても、ＯＤＴ動作をオフ状態で使用することができる。しかも、メモリチップ２００とデータレジスタバッファ３００との距離が非常に短いことから、ＤＬＬ回路を用いた同期制御を行わなくても、正しくデータ転送を行うことができる。すなわち、ＯＤＴ機能及びＤＬＬ回路ともオフ状態とすることができるので、消費電力を大幅に低減することが可能となる。さらには、メモリチップ２００からＯＤＴ回路及びＤＬＬ回路を排除することもでき、この場合には、チップ面積を縮小することも可能となる。

次に、ＯＤＴ機能及びＤＬＬ回路の使用の有無による動作タイミングの違いについて説明する。

図１９は、ＯＤＴ機能及びＤＬＬ回路ともオン状態とした場合のリードｔｏリード動作を説明するためのタイミング図である。

図１９に示すように、ＯＤＴ機能及びＤＬＬ回路ともオン状態でのリード動作タイミングは、図１１に示した動作タイミングと基本的に同じである。図１９に示す例では、時刻Ｔ０においてＲａｎｋ０に対してリードコマンドＲｅａｄが発行され、時刻Ｔ６においてＲａｎｋ１に対してリードコマンドＲｅａｄが発行されている。Ｒａｎｋ０のメモリチップ２００とＲａｎｋ１のメモリチップ２００は、データ配線Ｌ１に共通接続されているため、相互に影響を及ぼし合う。

このため、Ｒａｎｋ０のメモリチップ２００からリードデータＤＱがバースト出力される時刻Ｔ５〜Ｔ９の期間においては、Ｒａｎｋ１のメモリチップ２００のデータ入出力端子２０４は、ＯＤＴ機能によってインピーダンスがＲｔｔ＿Ｎｏｍに設定される。同様に、Ｒａｎｋ１のメモリチップ２００からリードデータＤＱがバースト出力される時刻Ｔ１１〜Ｔ１５の期間においては、Ｒａｎｋ０のメモリチップ２００のデータ入出力端子２０４は、ＯＤＴ機能によってインピーダンスがＲｔｔ＿Ｎｏｍに設定される。

このように、一方のメモリチップ２００がリードデータＤＱを出力している間は、他方のメモリチップ２００がＯＤＴ動作を行うため、信号の反射が防止される。但し、上述の通り、ＤＬＬ回路及びＯＤＴ機能の使用による消費電流が発生する。

図２０は、ＯＤＴ機能及びＤＬＬ回路ともオフ状態とした場合のリードｔｏリード動作を説明するためのタイミング図である。

図２０に示すように、ＤＬＬ回路をオフ状態とすると、リードデータＤＱの出力タイミングはクロック信号ＣＫに対して非同期となる。しかしながら、本実施形態では、メモリチップ２００とデータレジスタバッファ３００との距離が非常に近いことから、データレジスタバッファ３００は非同期に出力されたリードデータＤＱを正しく受信することが可能である。また、Ｒａｎｋ０のメモリチップとＲａｎｋ１のメモリチップは、データ配線Ｌ１のほぼ末端に配置されていることから、非動作側のメモリチップ２００による信号の反射の影響も非常に少ない。このようにして非同期に出力されたリードデータＤＱは、データレジスタバッファ３００においてリタイミングされ、メモリコントローラ１２へ出力される。

このように、本実施形態においては、メモリチップ２００のＯＤＴ機能及びＤＬＬ回路をいずれもオフ状態にした場合であっても、これらをオン状態とした場合と同様のリード動作を行うことが可能となる。むしろ、ＤＬＬ回路によるタイミング調整が行われない分、リードデータＤＱの出力タイミングが早くなるため、より高速なアクセスが実現できる可能性がある。

図２１は、ＯＤＴ機能及びＤＬＬ回路ともオン状態とした場合のライトｔｏライト動作を説明するためのタイミング図である。

図２１に示すように、ＯＤＴ機能及びＤＬＬ回路ともオン状態でのライト動作タイミングは、図１２に示した動作タイミングと基本的に同じである。図２１に示す例では、時刻Ｔ０においてＲａｎｋ０に対してライトコマンドＷｒｉｔｅが発行され、時刻Ｔ６においてＲａｎｋ１に対してライトコマンドＷｒｉｔｅが発行されている。上述の通り、Ｒａｎｋ０のメモリチップ２００とＲａｎｋ１のメモリチップ２００は、データ配線Ｌ１に共通接続されているため、相互に影響を及ぼし合う。

このため、Ｒａｎｋ０のメモリチップ２００へライトデータＤＱがバースト入力される時刻Ｔ５〜Ｔ９の期間においては、Ｒａｎｋ１のメモリチップ２００のデータ入出力端子２０４は、ＯＤＴ機能によってインピーダンスがＲｔｔ＿Ｎｏｍに設定される。同様に、Ｒａｎｋ１のメモリチップ２００へライトデータＤＱがバースト入力される時刻Ｔ１１〜Ｔ１５の期間においては、Ｒａｎｋ０のメモリチップ２００のデータ入出力端子２０４は、ＯＤＴ機能によってインピーダンスがＲｔｔ＿Ｎｏｍに設定される。

このように、一方のメモリチップ２００がライトデータＤＱを受け付けている間は、他方のメモリチップ２００がＯＤＴ動作を行うため、信号の反射が防止される。但し、上述の通り、ＤＬＬ回路及びＯＤＴ機能の使用による消費電流が発生する。

図２２は、ＯＤＴ機能及びＤＬＬ回路ともオフ状態とした場合のライトｔｏライト動作を説明するためのタイミング図である。

図２２に示すように、ＯＤＴ機能をオフにすると、非動作側のメモリチップ２００のデータ入出力端子２０４はハイインピーダンス状態となり、ここで信号の反射が生じる。しかしながら、本実施形態では、メモリチップ２００とデータレジスタバッファ３００との距離が非常に近く、且つ、Ｒａｎｋ０のメモリチップとＲａｎｋ１のメモリチップは、データ配線Ｌ１のほぼ末端に配置されていることから、非動作側のメモリチップ２００による信号の反射の影響は非常に少ない。したがって、各メモリチップ２００は、ライトデータＤＱを正しく受信することが可能となる。

このように、本実施形態においては、メモリチップ２００のＯＤＴ機能及びＤＬＬ回路をいずれもオフ状態、つまり、ＤＬＬ回路及びＯＤＴ機能による消費電流をゼロにした場合であっても、これらをオン状態とした場合と同様のライト動作を行うことが可能となる。むしろ、ＯＤＴインピーダンスの切り替え動作が不要であることから、ライトデータＤＱの入力タイミングを早めることも可能となる。実際、図２２に示す動作タイミングでは、図２１に示す動作タイミングよりも、ライトｔｏライト動作が１クロックサイクルだけ高速化されている。

以下、本発明のいくつかの変形例について説明する。

図２３は、変形例によるメモリモジュールの１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。

図２３（ａ），（ｂ）に示す例は、上述した実施形態とは異なり、データ配線Ｌ１，Ｌ２にそれぞれメモリチップ２００が１個だけ接続されている。具体的には、データ配線Ｌ１にはメモリチップ２００−０だけが接続され、データ配線Ｌ２にはメモリチップ２００−１だけが接続されている。本発明はこのような態様も包含する。すなわち、データレジスタバッファ３００とメモリチップ２００とを接続する１本のデータ配線（Ｌ１又はＬ２）に割り当てられたメモリチップ２００の数については特に限定されない。但し、データ配線Ｌ１，Ｌ２の負荷容量低減、分岐点の削減、配線長の短縮などを行うためには、１本のデータ配線に接続されるメモリチップ２００の数は２個以下とすることが好ましい。

図２４は、他の変形例によるメモリモジュールの１ビット分のデータ伝送経路を説明するための模式図であり、（ａ）はレイアウト図、（ｂ）は配線図である。

図２４（ａ），（ｂ）に示す例は、上述した実施形態とは異なり、１本のデータ配線Ｌ０に対して４系統のデータ配線Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂが割り当てられている。具体的には、データ配線Ｌ１ａにはメモリチップ２００−０だけが接続され、データ配線Ｌ１ｂにはメモリチップ２００−１だけが接続され、データ配線Ｌ２ａにはメモリチップ２００−２だけが接続され、データ配線Ｌ２ｂにはメモリチップ２００−３だけが接続されている。本発明はこのような態様も包含する。すなわち、１個のデータレジスタバッファ３００に割り当てられるメモリチップ２００の数は、２個以上であれば特に限定されない。

図２５は、さらに他の変形例によるメモリモジュールの構成を示す模式図である。

図２５に示すメモリモジュールは、同じグループを構成する複数のメモリチップ２００と１個のデータレジスタバッファ３００がサブモジュール５００に集積された構成を有している。このようなサブモジュール５００を用いることにより、データ配線Ｌ１，Ｌ２をサブモジュール基板上に形成することができるため、モジュール基板１１０の配線密度が緩和される。また、モジュール基板１１０への部品搭載点数が大幅に少なくなることから、モジュール基板１１０への実装工程が簡素化される。

図２６は、サブモジュール５００の構成を示す平面図である。また、図２７は、図２６に示すＹ１−Ｙ１'線に沿った断面図である。尚、図２６においては、裏面に形成された外部端子を透過的に示している。

図２６及び図２７に示すサブモジュール５００は、サブモジュール基板５１０と、サブモジュール基板５１０に搭載された２個のメモリチップ２００と、１個のデータレジスタバッファ３００と、サブモジュール基板５１０の裏面に形成された外部端子（ソルダボール）５２０によって構成されている。メモリチップ２００とデータレジスタバッファ３００は、封止材５３０によって封止されている。

外部端子５２０は、データの授受を行うＤＱボール５２１と、データレジスタ３００に供給すべきコントロール信号の受信を行うＣｏｎｔｒｏｌボール５２２と、コマンド／アドレス信号の受信を行うＣＡボール５２３からなる。ＤＱボール５２１とＣｏｎｔｒｏｌボール５２２は、データレジスタバッファ３００の搭載領域近傍における裏面に配置されている。一方、ＣＡボール５２３は、メモリチップ２００搭載領域近傍における裏面に配置されている。

ＤＱボール５２１及びＣｏｎｔｒｏｌボール５２２は、それぞれサブモジュール基板５１０に形成された内部配線５１１，５１２を介してデータレジスタバッファ３００に接続される。また、ＣＡボール５２３は、サブモジュール基板５１０に形成された内部配線５１３を介してメモリチップ２００に接続される。

このようなサブモジュール５００を用いれば、メモリチップ２００とデータレジスタバッファ３００を接続するデータ配線Ｌ１，Ｌ２をモジュール基板１１０に形成する必要がなくなる。このため、モジュール基板１１０の配線自由度が向上する。

図２８は、サブモジュール５００の別の構成を示す平面図である。また、図２９は、図２８に示すＹ２−Ｙ２'線に沿った断面図である。尚、図２８においては、裏面に形成された外部端子を透過的に示している。

図２８及び図２９に示すサブモジュール５００は、図２６及び図２７に示したサブモジュール５００と基本的に同じ構成を有しているが、サブモジュール基板５１０に８個のメモリチップ２００が搭載されている点において相違する。これら８個のメモリチップ２００は２個ずつ積層されており、これら４つの積層体がサブモジュール基板５１０上に平面的に搭載されている。このようなサブモジュール５００を用いれば、メモリモジュールの記憶容量を高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の実施例では、メモリチップ２００として内部にＤＬＬ回路を有するものについて説明したが、内部にＤＬＬ回路を備えていないメモリチップを用いることができる。この場合、データレジスタバッファ３００が有するＤＬＬ回路を用いて、入出力のタイミング調整を行なう。

１０ 情報処理システム
１２ メモリコントローラ
１２ａ ライトレベリング回路
１２ｂ リードレベリング回路
２０ メモリシステム
２１ マザーボード
２２ メモリスロット
１００ メモリモジュール
１１０ モジュール基板
１２０ データコネクタ
１３０ コマンド／アドレス／コントロールコネクタ
２００ メモリチップ
３００ データレジスタバッファ
３０１〜３０４ ＦＩＦＯ回路
３２０ データレジスタコントロール回路
３２２ ライトレベリング回路
３２３ リードレベリング回路
３３１〜３３４ セレクタ
３４０〜３４２，３５０〜３５２ 入出力端子
４００ コマンド／アドレス／コントロールレジスタバッファ
４０１，４０４ 入力端子
４０２，４０３ 出力端子
４３０ コントロール信号生成回路
５００ サブモジュール
Ｌ０ データ配線（第１のデータ配線）
Ｌ１，Ｌ２ データ配線（第２のデータ配線）
Ｌ３，Ｌ５ コマンド／アドレス／コントロール配線
Ｌ４ コントロール配線

Claims (14)

1. 複数のデータコネクタ及び複数のコマンド／アドレスコネクタを有するモジュール基板と、
   前記モジュール基板に搭載された複数のメモリチップと、
   前記モジュール基板に搭載され、それぞれ２個以上の前記メモリチップが割り当てられた複数のデータレジスタバッファと、
   前記モジュール基板に搭載されたコマンド／アドレスレジスタバッファと、を備え、
   前記データレジスタバッファは、前記データコネクタを介して転送されるライトデータをバッファリングして対応する前記メモリチップへ出力するとともに、前記メモリチップから転送されるリードデータをバッファリングして対応する前記データコネクタに出力し、
   前記コマンド／アドレスレジスタバッファは、前記コマンド／アドレスコネクタを介して供給されるコマンド／アドレス信号をバッファリングするレジスタ回路と、前記コマンド／アドレス信号に基づいてコントロール信号を生成するコントロール信号生成回路とを有し、前記レジスタ回路によってバッファリングされた前記コマンド／アドレス信号を前記複数のメモリチップに供給し、前記コントロール信号生成回路によって生成された前記コントロール信号を前記複数のデータレジスタバッファに供給することを特徴とするメモリモジュール。
2. 前記データコネクタを介して転送される前記ライトデータ及び前記リードデータの転送レートと、前記メモリチップに供給される前記ライトデータ及び前記メモリチップから出力される前記リードデータの転送レートとが互いに等しいことを特徴とする請求項１に記載のメモリモジュール。
3. 前記コマンド／アドレスレジスタバッファは、前記コマンド／アドレス信号を前記複数のメモリチップに対して共通に供給し、前記コントロール信号を前記複数のデータレジスタバッファに対して共通に供給することを特徴とする請求項１又は２に記載のメモリモジュール。
4. 前記複数のデータコネクタ及び複数のコマンド／アドレスコネクタは、前記モジュール基板の長辺に沿って設けられており、
   前記複数のデータレジスタバッファは、前記モジュール基板の前記長辺方向に配列されており、
   前記コマンド／アドレスレジスタバッファは、前記モジュール基板の前記長辺方向における略中央部に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
5. 各データレジスタバッファと、これに対応する複数の前記データコネクタ及び複数の前記メモリチップは、前記モジュール基板の短辺方向に並べて配置されていることを特徴とする請求項４に記載のメモリモジュール。
6. 前記データレジスタバッファは、対応する前記メモリチップとの間でライトレベリング動作を行うライトレベリング回路を含んでいることを特徴とする請求項１乃至５のいずれか一項に記載のメモリモジュール。
7. 前記データレジスタバッファは、対応する前記メモリチップとの間でリードレベリング動作を行うリードレベリング回路を含んでいることを特徴とする請求項１乃至６のいずれか一項に記載のメモリモジュール。
8. 前記複数のデータレジスタバッファの各々は、前記割り当てられたメモリチップのＤＬＬに代えて前記ライトデータと前記リードデータとの入出力のタイミング調整を行なうＤＬＬ回路を備えることを特徴とする請求項１乃至７のいずれか一項に記載のメモリモジュール。
9. メモリモジュールとメモリコントローラとを備えるメモリシステムであって、
   前記メモリモジュールは、
   前記メモリコントローラに接続された複数のデータコネクタ及び複数のコマンド／アドレスコネクタを有するモジュール基板と、
   前記モジュール基板に搭載された複数のメモリチップと、
   前記モジュール基板に搭載され、それぞれ２個以上の前記メモリチップが割り当てられた複数のデータレジスタバッファと、
   前記モジュール基板に搭載されたコマンド／アドレスレジスタバッファと、を備え、
   前記データレジスタバッファは、前記データコネクタを介して前記メモリコントローラから転送されるライトデータをバッファリングして対応する前記メモリチップへ出力するとともに、前記メモリチップから転送されるリードデータをバッファリングして対応する前記データコネクタに出力することにより前記リードデータを前記メモリコントローラに供給し、
   前記コマンド／アドレスレジスタバッファは、前記コマンド／アドレスコネクタを介して前記メモリコントローラから供給されるコマンド／アドレス信号をバッファリングするレジスタ回路と、前記コマンド／アドレス信号に基づいてコントロール信号を生成するコントロール信号生成回路とを有し、前記レジスタ回路によってバッファリングされた前記コマンド／アドレス信号を前記複数のメモリチップに供給し、前記コントロール信号生成回路によって生成された前記コントロール信号を前記複数のデータレジスタバッファに供給することを特徴とするメモリシステム。
10. 前記メモリコントローラは、前記データレジスタバッファとの間でライトレベリング動作を行う第１のライトレベリング回路を含んでいることを特徴とする請求項９に記載のメモリシステム。
11. 前記メモリコントローラは、前記データレジスタバッファとの間でリードレベリング動作を行う第１のリードレベリング回路を含んでいることを特徴とする請求項９又は１０に記載のメモリシステム。
12. 前記データレジスタバッファは、対応する前記メモリチップとの間でライトレベリング動作を行う第２のライトレベリング回路を含んでいることを特徴とする請求項９乃至１１のいずれか一項に記載のメモリシステム。
13. 前記データレジスタバッファは、対応する前記メモリチップとの間でリードレベリング動作を行う第２のリードレベリング回路を含んでいることを特徴とする請求項９乃至１２のいずれか一項に記載のメモリシステム。
14. 前記メモリコントローラと前記データレジスタバッファとの間のデータ転送レートと、前記データレジスタバッファと前記メモリチップとの間のデータ転送レートとが互いに等しいことを特徴とする請求項９乃至１３のいずれか一項に記載のメモリシステム。

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