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JP2010103548A - 電子素子を内蔵した印刷回路基板及びその製造方法 - Google Patents

電子素子を内蔵した印刷回路基板及びその製造方法 Download PDF

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JP2010103548A
JP2010103548A JP2009282047A JP2009282047A JP2010103548A JP 2010103548 A JP2010103548 A JP 2010103548A JP 2009282047 A JP2009282047 A JP 2009282047A JP 2009282047 A JP2009282047 A JP 2009282047A JP 2010103548 A JP2010103548 A JP 2010103548A
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electronic element
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Doo-Hwan Lee
リー、ドー−ホワン
Je-Gwang Yoo
ヨー、ジェ−グワァング
Seung-Gu Kim
キム、スン−グ
Jae-Kul Lee
リー、ジャエ−クル
Moon-Il Kim
キム、ムーン−イル
Hyung-Tae Kim
キム、ヒュン−タエ
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Abstract

【課題】コア部材内に電子素子を内蔵した印刷回路基板において、コア部材の剛性及び熱放出性が向上され、コア部材と絶縁層間の結合力が優れて、安定的に電子素子を内蔵することができる電子素子を内蔵した印刷回路基板及びその製造方法を提供する。
【解決手段】コア部材としてメタル基板を用いて、メタル基板内に電子素子が内蔵される印刷回路基板を製造する方法において、代表的には、（ａ）メタル基板の表面をアノダイジングして絶縁層を形成する段階と、（ｂ）絶縁層に内層回路を積層して形成する段階と、（ｃ）電子素子が内蔵される位置に対応してメタル基板をエッチングしてキャビティを形成する段階と、（ｄ）キャビティにチップボンドなどを介在して電子素子を内蔵する段階と、及び（ｅ）内層回路が形成された位置及び電子素子の電極の位置に対応して外層回路を積層して形成する段階とを含む。
【選択図】図２

Description

本発明は、印刷回路基板に関するもので、より詳細には、電子素子を内蔵した印刷回路基板及びその製造方法に関する。
最近、次世代の多機能性、小型パッケージ技術の一つとして電子素子を内蔵した印刷回路基板の開発が注目されている。電子素子を内蔵した印刷回路基板は、このような多機能性、小型化の長所があり、さらに高機能化の側面もある程度含んでいて、これは１００ＭＨｚ以上の高周波での配線距離を最小化するだけではなく、場合によって、ＦＣ（ｆｌｅｘｉｂｌｅ ｃｉｒｃｕｉｔ ｂｏａｒｄ）またはＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）にて用いられるワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）またはソルダーボール（Ｓｏｌｄｅｒ ｂａｌｌ）を用いる部品の連結による信頼性の問題を改善することができる。
しかし、図１に示されている従来の電子素子を内蔵した印刷回路基板は、高密度ＩＣのような電子素子の内蔵による熱放出問題や薄膜分離（ｄｅｌａｍｉｎａｔｉｏｎ）などの問題が収率を決定する可能性が高く、基板の製造費用を上昇させる諸般の工程上の問題点が常在している。よって、電子素子を内蔵した印刷回路基板の薄型化に応ずる反り現状を最小化するための剛性の付与及び熱放出性の向上技術が要求される。
電子素子を内蔵した印刷回路基板に関する従来技術としては、第一、電子素子の内蔵のためにテープ及びモールディングコンパウンドを活用する方法を挙げることができる。上記発明は、絶縁性基板をエッチングした後、液状エポキシ資材を活用して部品を内蔵することで、内蔵されるＩＣなど電子素子の熱膨脹係数と弾性係数が基板と異なって発生する熱的、機械的な衝撃を最小化するためのものであって、基板自体の剛性と熱放出性は変わらないという限界がある。
第二、印刷回路基板のコア部材としてメタル基板を使用し、絶縁層として樹脂層を形成して基板の機械的、熱的特性を向上させるための発明がある。しかし、上記発明はコア部材に電子素子を内蔵する構造ではないし、絶縁層の薄膜分離の可能性が常在するという問題がある。
第三、コア部材としてメタル基板を使用し、メタル基板の一側面に絶縁層を設置して、絶縁層内に電子素子を内蔵する発明を挙げることができる。しかし、上記発明はコア部材に電子素子を内蔵する構造ではないので、電子素子を内蔵するための絶縁層の厚さ分印刷回路基板の厚さが増加するという問題がある。
本発明は、コア部材内に電子素子を内蔵した印刷回路基板において、コア部材の剛性及び熱放出性が向上され、コア部材と絶縁層間の結合力が優れて、安定的に電子素子を内蔵することができる電子素子を内蔵した印刷回路基板及びその製造方法を提供する。
本発明の一実施形態によれば、コア部材としてメタル基板を用いて、メタル基板内またはメタル基板上に電子素子が内蔵される印刷回路基板を製造する方法において、代表的には、（ａ）メタル基板の表面にアノダイジング（Ａｎｏｄｉｚｉｎｇ）などで絶縁層を形成する段階と、（ｂ）絶縁層に内層回路を形成する段階と、（ｃ）電子素子の内蔵される位置に対応してメタル基板をエッチングしてキャビティ（ｃａｖｉｔｙ）を形成する段階と、（ｄ）キャビティにチップボンド（ｃｈｉｐ ｂｏｎｄ）などを介在して電子素子を内蔵する段階と、及び（ｅ）内層回路の形成された位置及び電子素子の電極の位置に対応して外層回路を積層して形成する段階とを含む電子素子を内蔵した印刷回路基板の製造方法が提供される。
また、コア部材としてメタル基板を用いて、メタル基板内に電子素子が内蔵される印刷回路基板を製造する方法において、（ａ）メタル基板の表面にアノダイジング（Ａｎｏｄｉｚｉｎｇ）などで絶縁層を形成する段階と、（ｂ）絶縁層に内層回路を形成して、チップボンド（ｃｈｉｐ ｂｏｎｄ）などを介在して電子素子を内蔵する段階と、及び（ｃ）内層回路の形成された位置及び電子素子の電極の位置に対応して外層回路を積層して形成する段階とを含む電子素子を内蔵した印刷回路基板の製造方法を提供する。
メタル基板は、電気絶縁化が可能な材質を含むことが好ましいし、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）の中の一つ以上を含んでも良い。電子素子が内蔵される位置に対応してメタル基板をエッチングしてキャビティ（ｃａｖｉｔｙ）を形成する段階は、ウェット（ｗｅｔ）エッチングにより行われることができる。
段階（ａ）の前に、メタル基板の表面を洗浄（ｃｌｅａｎｉｎｇ）する段階をさらに含むことができる。チップの実装には、チップボンド、非伝導性ペースト（Ｎｏｎーｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）、‘Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ’などが活用され得るし 、チップボンドや非伝導性ペースト等の場合には揺変性（ｔｈｉｘｏｔｒｏｐｙ）が高い方が好ましい。チップボンドはフィラー（ｆｉｌｌｅｒ）と
してＳｉＯ２を含んでも良い。
一方、本発明によるチップボンドは、特定製品に限定されないし、電子素子を基板に内蔵または実装するために介在される材料を通称する。チップボンドを介在して電子素子を内蔵する段階は、メタル基板を加熱してチップボンドなどを硬化させる段階を含むことができる。
また、メタル基板と、メタル基板の表面または内部まで形成される陽極酸化層と、陽極酸化層に形成される内層回路と、メタル基板にチップボンドなどを介在して結合される電子素子と、内層回路の形成された位置及び電子素子の電極の位置に対応してメタル基板に積層される外層回路を含む電子素子を内蔵した印刷回路基板が提供される。
メタル基板の一部が除去されて形成されるキャビティをさらに含み、電子素子はキャビティに内蔵されることが好ましい。キャビティはメタル基板をウェット（ｗｅｔ）エッチングして形成され得る。
メタル基板は、電気絶縁化が可能な材質を含むことができ、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）の中の一つ以上を含むことが好ましい。チップボンドは、揺変性（ｔｈｉｘｏｔｒｏｐｙ）を有する材質を含むことが好ましいし、フィラー（ｆｉｌｌｅｒ）としてＳｉＯ２を含むことができる。電子素子はメタル基板を加熱してチップボンドなどを硬化させて結合され得る。
上記のような構成を有する本発明によれば、アルミニウムなどのメタル基板をアノダイジング（ａｎｏｄｉｚｉｎｇ）工程で絶縁化して印刷回路基板のコア部材として用いることにより曲げ剛性及び熱放出性が向上されるし、ウェットエッチングを適用することができるので製造費用が節減され、揺変性（ｔｈｉｘｏｔｒｏｐｙ）の優れたチップボンドを用いて電子素子を内蔵することにより電子素子の内蔵時のポジショニング（ｐｏｓｉｔｉｏｎｉｎｇ）が改善される。
また、電子素子の内蔵時必要となるテープ、エンキャプスラント（ｅｎｃａｐｓｕｌａｎｔ）など従来の高価消耗品を必要としないので費用が節減されるし、剛性の優れたメタル基板を活用することにより印刷回路基板の薄型と高信頼性が確保されるし、放熱特性が改善される。
以下、本発明による電子素子を内蔵した印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、図面符号にかかわらず同一の構成要素は同一の参照符号を付与し、これに対する重複される説明は略する。
図２は本発明の好ましい一実施例による電子素子を内蔵した印刷回路基板の製造方法を示すフローチャートである。
本発明は、既存の印刷回路基板の製造工程に新しい部材の追加を最小化し、より薄い厚さでも剛性を維持することができ、放熱特性の高効率化のためにメタル基板をコア部材として用いることを特徴とする。
このような印刷回路基板の構造を具現するために、先にチップ（Ｃｈｉｐ）形態の能動電子素子または受動電子素子などをコア部材であるメタル基板に内蔵または実装した後、積層工程を介して外層を形成し、ビアホール（Ｖｉａ ｈｏｌｅ）を形成して電子素子と基板の回路を電気的に連結する方式により印刷回路基板を製造する。
メタル基板の場合、他の材質の基板より剛性（ｓｔｉｆｆｎｅｓｓ）、熱伝導性などが優れて、ウェット工程（ｗｅｔ ｐｒｏｃｅｓｓ）を適用することができるので製造費用の節減を期待することができる。ただし、メタル基板であるため望まない電気伝導の発生することを制御する必要があるが、これはアノダイジング（Ａｎｏｄｉｚｉｎｇ）のような方法で表面または内部まで絶縁化処理をすることにより解決することができる。
すなわち、本発明によりコア部材としてメタル基板を用いて、メタル基板内に電子素子が内蔵される印刷回路基板を製造するためには、段階１１０でメタル基板の表面をアノダイジング（Ａｎｏｄｉｚｉｎｇ）して絶縁層を形成する。
メタルは、一般的に剛性及び熱伝導性の優れた材質で、表面を電気絶縁化することができる材質のメタルが好ましい。このようなメタル素材としては、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などがあり、通常アルミニウムが用いられる。また、アルミニウムの表面をアノダイジングして常用化したメタル材質も使用され得る。
アノダイジングは、建築資材、電気通信機器、光学機器、装飾品、自動車部品などに広く活用される表面処理の方法であって、金属の表面に薄い酸化膜を形成して金属の内部を保護する。主に、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などのように酸素と反応する程度が非常に大きくて自体的に表面に酸化膜を形成する金属に使用される。
アノダイジングは、硫酸などの溶液中で金属が陽極に作用するようにして金属表面の酸化作用を促進させて均一な厚さの酸化膜を人為的に生成させる方法であって、メッキをするアルミニウムなどの金属を陽極にして通電させて、陽極から発生する酸素によりアルミニウム面が酸化されて酸化アルミニウム（Ａｌ２Ｏ３）の皮膜を生成させる。この皮膜は非常に堅固であり、耐蝕性が大きくて、極めて少ない有孔性層であって、多数の色で染色することができるので耐蝕、耐磨耗性のような実用的な理由だけではなく、美観上の理由でも金属表面にアノダイジング処理を行う場合が多い。
したがって、メタル基板の表面をアノダイジングする前に、その前処理工程として、段階１００で、脱脂（ｄｅｇｒｅａｓｉｎｇ）、デスマット（ｄｅｓｍｕｔ）などメタル基板の表面を洗浄（ｃｌｅａｎｉｎｇ）することが好ましい。
ただし、本発明によるメタル基板の表面の絶縁化工程が、必ずアノダイジング（Ａｎｏｄｉｚｉｎｇ）に限定されるものではないし、メタル基板の表面に絶縁層を形成することができる当業者にとって自明な表面処理方法であれば使用され得る。
次に、段階１２０で、メタル基板の表面に形成された絶縁層に内層回路を積層して形成する。これのために、絶縁層の表面に無電解メッキをした後、電解メッキで銅薄層を形成し、写真エッチングなど既存の方法を用いて回路パターンを形成する。
一方、ビアホールを形成して回路層間の電気的連結を具現するためには、アノダイジングなどによるメタル基板の絶縁化の前に、ドリルなどを用いてメタル基板を穿孔した後、アノダイジング、無電解メッキ、電解メッキ、写真エッチングの順次回路パターンを形成すれば良い。
次に、段階１３０で、電子素子が内蔵される位置に対応してメタル基板をエッチングしてキャビティ（ｃａｖｉｔｙ）を形成する。本発明は、印刷回路基板の薄型化のためにコア部材に電子素子を内蔵するし、これのために、メタル基板を一部除去して電子素子が内蔵される空間であるキャビティを形成する。ここで、キャビティは、基板の高さと電子素子の高さを調節するためのものであって、場合によってはキャビティの形成を省略して下記のチップボンドなどを活用するＳＭＴ工程を行うことができる。
通常のメタル素材は、ウェットエッチング（ｗｅｔ ｅｔｃｈｉｎｇ）が可能であるので、上述したキャビティは、ウェットエッチングにより形成する。ただ、本発明が、キャビティをウェットエッチングにより形成することに限定されるものではないし、ドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）など当業者に自明な別の方法により形成することもできるが、ドライエッチングの場合、ウェットエッチングより加工費用が多く所要されるという欠点がある。よって、メタル基板に電子素子の内蔵されるキャビティをウェットエッチン グに形成することが費用節減の側面で有利である。
次に、段階１４０で、メタル基板の一部をエッチングして形成されるキャビティ、または、その表面にチップボンド（ｃｈｉｐ ｂｏｎｄ）などを介在して電子素子を内蔵する。ここで、チップボンド以外に非伝導性ペーストや‘Ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ’なども使用され得る。チップボンドなどは、電子素子が基板に結合されて構造的に一体で挙動するようにする役目をするし、所定の放熱特性を保有するチップボンドの場合、電子素子から発生した熱がメタル基板を介して効率的に放出されるように熱を伝達する機能もする。
通常のチップボンドは、エポキシ（ｅｐｏｘｙ）系の樹脂を使用するし、キャビティにチップボンドをディスぺンシング（ｄｉｓｐｅｎｓｉｎｇ）し、その上に電子素子を位置させた後、チップボンドに熱を加えて硬化させることで電子素子が基板に結合されるようにする。
したがって、チップボンドの特性の一つである揺変性（ｔｈｉｘｏｔｒｏｐｙ）が、チップボンドの上に位置する電子素子の整列度と位置に影響を及ぼすことになる。本発明では、揺変性の高いチップボンドを用いることで、電子素子と基板の間に位置するチップボンドの位置別の厚さが一定になるようにして電子素子が所望の位置に安定的に整列されるようにする。
電子素子の内蔵または実装（ＳＭＴ）に用いるチップボンドなどの材質が液状に近い場合、揺変性（Ｔｈｉｘｏｔｒｏｐｙ）を有する（ｉｎｄｅｘが高い）材質を用いることが好ましいが、表面エネルギーにより実装（ＳＭＴ）時電子素子に機械的な衝撃を与える素地があるので注意しなければならない。
揺変性を高めるためには、従来のエポキシ系の樹脂にフィラー（ｆｉｌｌｅｒ）としてＳｉＯ２を添加するが、本発明によるチップボンドが必ずＳｉＯ２フィラーを含むことに限定されるものではないし、当業者に自明な範囲内で揺変性を高める成分で構成されれば良い。
キャビティにチップボンドをディスぺンシングし、電子素子を位置させた後には、チップボンドに熱を加えて硬化させることで電子素子が基板に固着されるようにする。本発明では、コア部材として熱伝導性の優れたメタル基板を用いたので、メタル基板に熱を加えることで、従来より容易くチップボンドを硬化させ得る。
すなわち、本発明によるメタル基板は、チップボンドを用いて電子素子をポジショニングすることに活用され得る。具体的には、チップボンドの上に電子素子を位置させた後だけではなく、チップボンドをディスぺンシングして電子素子を位置させる前にも、必要により、メタル基板を介して容易く熱を伝達することができるので、チップボンドの硬化の程度を容易く調節して電子素子のポジショニングが改善される効果がある。
一方、上述したように揺変性の優れたチップボンドを用いる場合には加熱による硬化がうまくできるように当業者に自明な範囲内で硬化剤を添加することができる。
このように、揺変性の優れたチップボンドを用いて電子素子を位置させた後、メタル基板を加熱してチップボンドを硬化させることで、印刷回路基板に内蔵される電子素子のポジショニング（ｐｏｓｉｔｉｏｎｉｎｇ）工程が改善される効果がある。
最後に、段階１５０で、内層回路の形成された位置及び電子素子の電極の位置に対応して外層回路を積層して形成する。すなわち、ビアホール、内層回路が形成されていて、キャビティに電子素子が内蔵されているメタル基板にＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ―ｕｐ Ｆｉｌｍ）などを積層するか、またはプリプレグ（ＰＰＧ）と銅薄層（Ｃｕ）またはＲＣＣ（ｒｕｂｂｅｒ ｃｏａｔｅｄ ｃｏｐｐｅｒ）などを積層した後、積層（Ａｄｄｉｔｉｖｅ）工法またはサブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）工法で外層回路を形成し、上述した工程を繰り返して複数の外層回路が積層される。
図３は、本発明の好ましい一実施例による電子素子を内蔵した印刷回路基板の製造工程を示すフローである。図３を参照すると、メタル基板１０、絶縁層１２、内層回路１
４、キャビティ１６、チップボンド１８、電子素子２０、電極２２、外１層回路２４、外２層回路２６、ソルダーレジスト２８、ソルダーボール３０が示されている。
本発明による電子素子を内蔵した印刷回路基板の製造工程を図面を参照して詳しく説明すると、図３の（ａ）のように剛性及び熱伝導性が優れて、表面に電気絶縁化が可能なメタル基板１０をコア部材として使用する。
図３の（ｂ）のようにビアホールが形成される部分をドリルで穿孔し、メタル基板１０の電気伝導性を制御するために、表面にアノダイジング（ａｎｏｄｉｚｉｎｇ）などの方法で絶縁層１２を形成した後、無電解メッキ、電解メッキ、写真エッチングなどの工程で内層回路１４を形成する。
図３の（ｃ）のように電子素子２０が内蔵される位置をエッチングしてキャビティ１６を形成する。エッチング方法としては、ドライまたはウェット工程が適用され得るが、加工費用の側面ではウェットエッチングが有利である。
図３の（ｄ）のようにメタル基板１０の一部をエッチングにより除去することで形成されたキャビティ１６にチップボンド１８をディスぺンシングする。チップボンド１８は電子素子２０より発生した熱を基板に放出させ、電子素子２０を基板に固着させる役目をするが、通常エポキシ系の樹脂が用いられる。
図３の（ｅ）のように、キャビティ１６にディスぺンシングされたチップボンド１８の上にＩＣ等のチップ形態の電子部品である電子素子２０を位置させ、メタル基板１０を加熱することでチップボンド１８が硬化されるようにして電子素子２０を基板に固着させる。チップボンド１８を硬化させて電子素子２０を固着させる過程中電子素子２０のポジショニングが改善されるように揺変性の優れたチップボンド１８を用いることが好ましい。
図３の（ｆ）のように、ＡＢＦなどを積層するか、または図３の（ｇ）のようにプリプレグ（ＰＰＧ）及び銅（Ｃｕ）またはＲＣＣ（ｒｕｂｂｅｒ ｃｏａｔｅｄ ｃｏｐｐｅｒ）を積層して後述する回路パターンの形成工法が適用され得るようにする。
図３の（ｈ）のように、ＡＢＦにＳＡＰ（ｓｅｍｉ ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、ＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）などの積層工法を適用するか、または、銅薄層にサブトラクティブ（ｓｕｂｔｒａｃｔｉｖｅ）工法を適用して外１層回路２４を形成し、必要により、図３の（ｉ）のように上記工法を繰り返して外２層回路２６を積層する。このような方式で多層回路を形成する。
ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を形成するためには、図３の（ｊ）のように一つまたは複数の外層回路が積層された印刷回路基板の最外郭の表面であるソルダーレジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）２８を開放（ｏｐｅｎ）し、ソルダーボール（ｓｏｌｄｅｒ ｂａｌｌ）３０を付着（ａｔｔａｃｈ）する。図３の（ｊ）はコンポーネント（ｃｏｍｐｏｎｅｎｔ）の方向の電子素子２０の配置を示したが、これと反対に、ソルダーボール３０の方向に電子素子２０を配置することも勿論可能である。
図４は、本発明の好ましい第１実施例による電子素子を内蔵した印刷回路基板を示す断面図であり、図５は、本発明の好ましい第２実施例による電子素子を内蔵した印刷回路基板を示す断面図であり、図６は、本発明の好ましい第３実施例による電子素子を内蔵した印刷回路基板を示す断面図である。図４ないし図６を参照すると、メタル基板１０、絶縁層１２、内層回路１４、キャビティ１６、チップボンド１８、電子素子２０、電極２２、外１層回路２４、外２層回路２６、ソルダーレジスト２８、ソルダーボール３０が示されている。
本発明による電子素子を内蔵した印刷回路基板は、上述した工程に応じて製造されるし、よって、基本的にメタル基板１０、メタル基板１０の表面に形成される絶縁層１２、絶縁層１２に積層される内層回路１４、メタル基板１０の一部を除去して形成されるキャビティ１６及びキャビティ１６に内蔵される電子素子２０を備える。
メタル基板１０は、剛性及び熱伝導性が優れて、メタル基板１０による電気伝導を制御するために電気絶縁化が可能な材質を含むことが好ましい。通常、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などが用いられる。
メタル基板１０の表面を絶縁化して電気伝導を制御するために形成される絶縁層１２は、上述したようにアノダイジングにより陽極酸化層に形成される。陽極酸化層は多数の気孔により表面粗度（ｒｏｕｇｈｎｅｓｓ）が粗くなり、結果的にその上に積層されるメッキ層との結合力が向上される。ここで、内部の気孔は今後基板の信頼性に影響を及ぼす可能性があるので、アノダイジングなどの処理の後、気孔はエポキシ（Ｅｐｏｘｙ）などで充填することが好ましい。
電子素子２０を内蔵するために、メタル基板１０内に形成されるキャビティ１６は、ウェットエッチングにより形成することが加工費用の側面で有利である。キャビティ１６に電子素子２０を固着させて内蔵するためにチップボンド１８を介在する。チップボンド１８は、電子素子２０より発生される熱の放出、電子素子２０のポジショニングなどの役目をするので、エポキシ系の樹脂に放熱特性及び揺変性を高めるためにＳｉＯ２などのフィラーを添加して製造することができる。
キャビティ１６にチップボンド１８をディスぺンシングし、電子素子２０を位置させた後、メタル基板１０を加熱してチップボンド１８を硬化させて電子素子２０を基板に固着させる。こうして、電子素子２０が基板に内蔵されるし、電子素子２０と基板が一体に挙動することができるようになる。メタル基板１０にキャビティ１６の形成された部分は他の部分より相対的に剛性が低くなるが、電子素子２０を内蔵することでこれを補完することができる。
内層回路１４及び電子素子２０の電極２２に対応して、サブトラクティブ（ｓｕｂｔｒａｃｔｉｖｅ）工法、ＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、ＳＡＰ（ｓｅｍｉ ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）など従来の回路パターンの形成工法を適用することで、外１層回路２４、外２層回路２６など複数の外層回路が積層されて多層印刷回路基板が製造される。ＢＧＡを形成する場合には、ソルダーレジスト２８が開放された部分にソルダーボール３０が付着される。
図４は、部品（Ｃｏｍｐｏｎｅｎｔ）実装面の方向に電子素子（ＩＣチップなど）を内蔵した場合を示したが、本発明が、必ず内蔵される電子素子の方向に限定されるものではないし、キャビティの形成位置に応じて図５のようにソルダーボール方向にも電子素子（ＩＣチップなど）を内蔵することは勿論可能である。
また、図４及び図５は、内蔵される電子素子とコア層の高さを調節するためにキャビティを形成した場合を示したが、積層工程中で活用される材質の種類と厚さに応じて図６のようにキャビティを形成しないでコア部材であるメタル基板の表面に直接電子素子を実装する工程に替えることもできる。
本発明の技術思想が上述の実施例で具体的に記述されたが、上述の実施例はその説明のためのものであって、その制限のためではないし、本発明の技術分野の通常の専門家であれば本発明の技術思想の範囲内で多様な実施例が可能であることが分かるだろう。
従来技術による電子素子を内蔵した印刷回路基板を示す断面図である。 本発明の好ましい一実施例による電子素子を内蔵した印刷回路基板の製造方法を示すフローチャートである。 本発明の好ましい一実施例による電子素子を内蔵した印刷回路基板の製造工程を示すフローである。 本発明の好ましい第１実施例による電子素子を内蔵した印刷回路基板を示す断面図である。 本発明の好ましい第２実施例による電子素子を内蔵した印刷回路基板を示す断面図である。 本発明の好ましい第３実施例による電子素子を内蔵した印刷回路基板を示す断面図である。
１０：メタル基板１２：絶縁層１４：内層回路１６：キャビティ１８：チップボンド２０：電子素子２２：電極２４：外１層回路２６：外２層回路２８：ソルダーレジスト３０：ソルダーボール

Claims (18)

  1. コア部材としてメタル基板を使用し、前記メタル基板内に電子素子が内蔵される印刷回路基板を製造する方法において、 （ａ）前記メタル基板の表面をアノダイジング（Ａｎｏｄｉｚｉｎｇ）して絶縁層を形成する段階と、 （ｂ）前記絶縁層に内層回路を形成する段階と、 （ｃ）前記電子素子が内蔵される位置に対応して前記メタル基板をエッチングしてキャビティ（ｃａｖｉｔｙ）を形成する段階と、 （ｄ）前記キャビティにチップボンド（ｃｈｉｐ ｂｏｎｄ）を介在して前記電子素子を内蔵する段階と、 （ｅ）前記内層回路の形成された位置及び前記電子素子の電極の位置に対応して外層回路を積層して形成する段階とを含む電子素子を内蔵した印刷回路基板の製造方法。
  2. コア部材としてメタル基板を使用し、前記メタル基板内に電子素子が内蔵される印刷回路基板を製造する方法において、 （ａ）前記メタル基板の表面をアノダイジング（Ａｎｏｄｉｚｉｎｇ）して絶縁層を形成する段階と、 （ｂ）前記絶縁層に内層回路を形成し、チップボンド（ｃｈｉｐ ｂｏｎｄ）を介在して前記電子素子を内蔵する段階と、 （ｃ）前記内層回路の形成された位置及び前記電子素子の電極の位置に対応して外層回路を積層して形成する段階とを含む電子素子を内蔵した印刷回路基板の製造方法。
  3. 前記メタル基板は、電気絶縁化が可能な材質を含む請求項１または２に記載の電子素子を内蔵した印刷回路基板の製造方法。
  4. 前記メタル基板は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）の中の一つ以上を含む請求項３に記載の電子素子を内蔵した印刷回路基板の製造方法。
  5. 前記段階（ｃ）は、ウェット（ｗｅｔ）エッチングにより行われる請求項１に記載の電子素子を内蔵した印刷回路基板の製造方法。
  6. 前記段階（ａ）の前に、前記メタル基板の表面を洗浄（ｃｌｅａｎｉｎｇ）する段階をさらに含む請求項１または２に記載の電子素子を内蔵した印刷回路基板の製造方法。
  7. 前記チップボンドは揺変性（ｔｈｉｘｏｔｒｏｐｙ）を有する材質を含む請求項１または２に記載の電子素子を内蔵した印刷回路基板の製造方法。
  8. 前記チップボンドは、フィラー（ｆｉｌｌｅｒ）としてＳｉＯ２を含む請求項７に記載の電子素子を内蔵した印刷回路基板の製造方法。
  9. 前記段階（ｄ）は、前記メタル基板を加熱して前記チップボンドを硬化させる段階を含む請求項１に記載の電子素子を内蔵した印刷回路基板の製造方法。
  10. 前記段階（ｂ）は、前記メタル基板を加熱して前記チップボンドを硬化させる段階を含む請求項２に記載の電子素子を内蔵した印刷回路基板の製造方法。
  11. メタル基板と、 前記メタル基板の表面に形成される陽極酸化層と、 前記陽極酸化層に形成される内層回路と、 前記メタル基板にチップボンドを介在して結合される電子素子と、前記内層回路の形成された位置及び前記電子素子の電極の位置に対応して前記メタル基板に積層される外層回路を含む電子素子を内蔵した印刷回路基板。
  12. 前記メタル基板の一部が除去されて形成されるキャビティをさらに含み、前記電子素子が前記キャビティに内蔵される請求項１１に記載の電子素子を内蔵した印刷回路基板。
  13. 前記キャビティは、前記メタル基板をウェット（ｗｅｔ）エッチングして形成される請求項１２に記載の電子素子を内蔵した印刷回路基板。
  14. 前記メタル基板は、電気絶縁化が可能な材質を含む請求項１１に記載の電子素子を内蔵した印刷回路基板。
  15. 前記メタル基板は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）の中の一つ以上を含む請求項１１に記載の電子素子を内蔵した印刷回路基板。
  16. 前記チップボンドは、揺変性（ｔｈｉｘｏｔｒｏｐｙ）を有する材質を含む請求項１１に記載の電子素子を内蔵した印刷回路基板。
  17. 前記チップボンドは、フィラー（ｆｉｌｌｅｒ）としてＳｉＯ２を含む請求項１６に記載の電子素子を内蔵した印刷回路基板。
  18. 前記電子素子は、前記メタル基板を加熱して前記チップボンドを硬化させて結合される請求項１１に記載の電子素子を内蔵した印刷回路基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103281876A (zh) * 2013-05-28 2013-09-04 中国电子科技集团公司第十研究所 凹坑埋置型电路基板立体组装方法
JP2014131017A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888561B1 (ko) * 2007-02-27 2009-03-12 대덕전자 주식회사 능동소자 내장형 인쇄회로기판 제조 방법
KR100858032B1 (ko) * 2007-02-27 2008-09-10 대덕전자 주식회사 능동 소자 내장형 인쇄회로기판 및 제조 방법
KR100816324B1 (ko) * 2007-05-23 2008-03-24 전자부품연구원 칩 내장형 인쇄회로기판 및 그 제조방법
KR100907721B1 (ko) * 2007-06-25 2009-07-14 박계찬 회로 기판 및 이의 제조 방법
TWI340451B (en) * 2007-08-28 2011-04-11 Unimicron Technology Corp Packaging substrate structure with capacitor embedded therein and method for fabricating the same
TWI340450B (en) * 2007-08-28 2011-04-11 Unimicron Technology Corp Packaging substrate structure with capacitor embedded therein and method for fabricating the same
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
KR100912594B1 (ko) * 2007-11-15 2009-08-19 대덕전자 주식회사 칩 형태의 수동 소자가 내장된 인쇄 회로 기판 및 그 제조방법
KR100917028B1 (ko) * 2007-12-26 2009-09-10 삼성전기주식회사 아노다이징을 이용한 금속 기판 및 이의 제조방법
TWI349994B (en) * 2008-01-30 2011-10-01 Advanced Semiconductor Eng Package process for embedded semiconductor device
KR100965339B1 (ko) 2008-06-04 2010-06-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR20090129791A (ko) 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
CN102224771B (zh) * 2008-10-31 2015-04-01 太阳诱电株式会社 印刷线路板及其制造方法
KR101076191B1 (ko) * 2008-12-05 2011-10-21 현대자동차주식회사 피티씨 로드 조립체 및 이를 이용한 피티씨 히터
KR101114583B1 (ko) 2008-12-05 2012-03-05 현대자동차주식회사 피티씨 로드 조립체
KR101637481B1 (ko) 2009-04-10 2016-07-07 삼성전자주식회사 솔리드 스테이트 드라이브, 솔리드 스테이트 드라이브 장착 장치 및 컴퓨팅 시스템
US8710669B2 (en) 2009-05-20 2014-04-29 Nec Corporation Semiconductor device manufacture in which minimum wiring pitch of connecting portion wiring layer is less than minimum wiring pitch of any other wiring layer
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
US9024446B2 (en) * 2009-06-30 2015-05-05 Panasonic Intellectual Property Management Co., Ltd. Element mounting substrate and semiconductor module
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
KR101119303B1 (ko) * 2010-01-06 2012-03-20 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
WO2011125354A1 (ja) * 2010-04-06 2011-10-13 日本電気株式会社 機能素子内蔵基板
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
KR101067109B1 (ko) 2010-04-26 2011-09-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101156840B1 (ko) * 2010-07-01 2012-06-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101095161B1 (ko) 2010-10-07 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판
DE102010060855A1 (de) * 2010-11-29 2012-05-31 Schweizer Electronic Ag Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
KR101167453B1 (ko) 2010-12-23 2012-07-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
EP2525468B1 (en) 2011-05-19 2017-06-21 Black & Decker Inc. Electronic power apparatus
CN102223767A (zh) * 2011-06-01 2011-10-19 何忠亮 一种高导热电路板的生产工艺
JP5754333B2 (ja) * 2011-09-30 2015-07-29 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
JP6007566B2 (ja) * 2012-04-19 2016-10-12 大日本印刷株式会社 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
JP5261624B1 (ja) * 2012-11-05 2013-08-14 太陽誘電株式会社 回路モジュール
US20140153204A1 (en) * 2012-11-30 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Electronic component embedded printing circuit board and method for manufacturing the same
CN103904061A (zh) * 2012-12-25 2014-07-02 欣兴电子股份有限公司 内埋式电子元件封装结构
CN103904062B (zh) * 2012-12-28 2017-04-26 欣兴电子股份有限公司 内埋式电子元件封装结构
TWI565378B (zh) * 2012-12-31 2017-01-01 三星電機股份有限公司 電路板及其製造方法
US8803310B1 (en) * 2013-02-08 2014-08-12 Unimicron Technology Corp. Embedded electronic device package structure
DE112013006630T5 (de) * 2013-02-08 2015-10-22 Fujikura Ltd. Platte mit eingebetteter Komponente und Verfahren zum Herstellen derselben
DE102013102541A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
KR101439778B1 (ko) 2013-06-25 2014-09-11 주식회사 포스코 전자 소자가 형성된 메탈기판의 제조방법
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
KR20150070810A (ko) * 2013-12-17 2015-06-25 삼성전기주식회사 캐패시터 내장 기판 및 그 제조 방법
CN103731981B (zh) * 2013-12-31 2017-01-18 邢台市海纳电子科技有限责任公司 铝镁合金嵌埋式线路板及其制作方法
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
TWI513379B (zh) * 2014-07-02 2015-12-11 Nan Ya Printed Circuit Board 內埋元件的基板結構與其製造方法
US9941219B2 (en) 2014-09-19 2018-04-10 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
KR102194718B1 (ko) * 2014-10-13 2020-12-23 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
US9875997B2 (en) * 2014-12-16 2018-01-23 Qualcomm Incorporated Low profile reinforced package-on-package semiconductor device
US10026672B1 (en) 2015-10-21 2018-07-17 Hrl Laboratories, Llc Recursive metal embedded chip assembly
JP6691835B2 (ja) * 2016-06-17 2020-05-13 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージの製造方法
JP2018006450A (ja) 2016-06-29 2018-01-11 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子部品装置
US10608501B2 (en) 2017-05-24 2020-03-31 Black & Decker Inc. Variable-speed input unit having segmented pads for a power tool
EP3474639B1 (en) * 2017-10-20 2021-07-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding a component into a component carrier by transferring the component into a cavity being already filled with filling material
CN110798991B (zh) * 2018-08-01 2021-11-16 宏启胜精密电子(秦皇岛)有限公司 埋嵌式基板及其制作方法，及具有该埋嵌式基板的电路板
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
CN111341750B (zh) * 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
CN109819590B (zh) * 2019-01-02 2021-04-09 华为终端有限公司 一种光电器件及终端
TW202119877A (zh) * 2019-11-05 2021-05-16 南韓商普因特工程有限公司 多層配線基板及包括其的探針卡
CN111261526A (zh) * 2020-01-19 2020-06-09 华为技术有限公司 封装结构及其制备方法
CN112738994B (zh) * 2020-11-24 2022-12-09 鹤山市世拓电子科技有限公司 一种内嵌功率器件的印刷电路板
CN115379636A (zh) * 2021-05-18 2022-11-22 鹏鼎控股(深圳)股份有限公司 具有散热功能的线路板及其制作方法
CN113630967A (zh) * 2021-08-05 2021-11-09 恩达电路(深圳)有限公司 黑色阳极氧化铝基电路板生产工艺
US12096561B2 (en) * 2021-11-01 2024-09-17 Raytheon Company Nanocomposite material for ultraviolet curable direct write semiconductor applications
EP4280276A1 (en) * 2022-05-19 2023-11-22 Infineon Technologies Austria AG An electronic device module and a device module both with increased reliability due to an adhesion promoter layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
JP2002208780A (ja) * 2001-01-09 2002-07-26 Shinko Electric Ind Co Ltd 多層回路基板の製造方法
JP2004363434A (ja) * 2003-06-06 2004-12-24 Matsushita Electric Ind Co Ltd 電子回路装置およびその製造方法
JP2005150185A (ja) * 2003-11-12 2005-06-09 Dainippon Printing Co Ltd 電子装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4544989A (en) * 1980-06-30 1985-10-01 Sharp Kabushiki Kaisha Thin assembly for wiring substrate
US4793903A (en) * 1986-10-24 1988-12-27 The Boeing Company Method of cleaning aluminum surfaces
JPH0282691A (ja) 1988-09-20 1990-03-23 Fujitsu Ltd 半導体素子の実装構造
US5066368A (en) * 1990-08-17 1991-11-19 Olin Corporation Process for producing black integrally colored anodized aluminum components
US5578869A (en) * 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JPH09199518A (ja) 1996-01-13 1997-07-31 Toshiba Corp 半導体装置
JPH10110147A (ja) * 1996-10-07 1998-04-28 Hitachi Cable Ltd 半導体チップ接着用絶縁性接着剤、リードフレーム及び半導体装置
JPH11145627A (ja) 1997-11-06 1999-05-28 Hitachi Chem Co Ltd 金属板付き多層回路板
JPH11163212A (ja) 1997-11-25 1999-06-18 Mitsui High Tec Inc 半導体素子搭載用基板フレームの製造方法
JP3031363B1 (ja) * 1998-10-19 2000-04-10 住友金属工業株式会社 金属ベース基板および半導体装置とその製造方法
EP2161735A3 (en) * 1999-03-05 2010-12-08 Canon Kabushiki Kaisha Image formation apparatus
KR100344836B1 (ko) * 2000-07-22 2002-07-20 주식회사 하이닉스반도체 반도체 소자의 금속 박막 및 그의 형성 방법
US6709897B2 (en) 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
JP4469181B2 (ja) * 2002-04-11 2010-05-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子装置とこの装置の製造方法
KR20030081879A (ko) * 2002-04-15 2003-10-22 김성일 다층 알루미늄 인쇄 배선 기판 제조 공정
JP2003347741A (ja) 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
KR100536315B1 (ko) * 2004-01-02 2005-12-12 삼성전기주식회사 반도체 패키지 기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
JP2002208780A (ja) * 2001-01-09 2002-07-26 Shinko Electric Ind Co Ltd 多層回路基板の製造方法
JP2004363434A (ja) * 2003-06-06 2004-12-24 Matsushita Electric Ind Co Ltd 電子回路装置およびその製造方法
JP2005150185A (ja) * 2003-11-12 2005-06-09 Dainippon Printing Co Ltd 電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131017A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板
CN103281876A (zh) * 2013-05-28 2013-09-04 中国电子科技集团公司第十研究所 凹坑埋置型电路基板立体组装方法

Also Published As

Publication number Publication date
CN1946271A (zh) 2007-04-11
JP5070270B2 (ja) 2012-11-07
US20070074900A1 (en) 2007-04-05
JP2007103939A (ja) 2007-04-19
KR20070037939A (ko) 2007-04-09
US7947906B2 (en) 2011-05-24
KR100726240B1 (ko) 2007-06-11
CN100518452C (zh) 2009-07-22

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