JP2005303361A - 信号処理装置及び方法、並びに信号復号装置及び方法 - Google Patents

Abstract

【課題】 非線形歪を持つ入力信号を等化する際の乗算演算を大幅に削減する。
【解決手段】 ２次ボルテラ・フィルタの２次項を実現する信号処理装置１０は、第１の入力信号と第２の入力信号とを乗算する乗算手段を備え、各乗算手段は、該乗算手段から出力された信号をそれぞれ単位時間だけ遅延する１以上の直列に接続された遅延手段と、上記乗算手段から出力された信号及び上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算手段とを有する。この乗算手段は、ｎ個（ｎは１以上の整数）並列に接続されており、ｋ番目（ｋは１≦ｋ≦ｎを満たす整数）の乗算手段は、上記第１の信号を上記単位時間の（ｋ−１）倍だけ遅延した信号を上記第２の信号として用いる。
【選択図】 図９

Description

本発明は、２次ボルテラ・フィルタの２次項を実現し、非線形歪を持つ入力信号を非線形等化する信号処理装置及びその方法、並びにそのような信号処理装置を備えた信号復号装置及びその方法に関する。

従来、磁気記録技術や光記録技術等を利用したストレージ装置或いは無線通信装置に用いられてきた信号処理装置及びそのソフトウェアアルゴリズムは、入力信号が線形であると仮定して構築された線形信号処理理論に基づいて設計されている。一般的にこれらの入力信号は完全に線形な信号成分のみからなる訳ではなく非線形成分も含まれているが、通常はその非線形成分のパワーが十分に小さいため、近似的に線形な信号とみなすことが可能である。このため、従来においては、線形理論に基づいた信号処理装置がその効果を十分に発揮してきた。

しかしながら、近年になってストレージ技術が発達し、その記録密度が高まるにつれて、再生信号中に無視できないほど大きな非線形性が現れるようになっており、それが位相同期ループ（Phase Locked Loop；ＰＬＬ）性能の悪化、適応等化フィルタの収束性の悪化、さらには最終的なデータ誤り率の劣化などをもたらしている。そして、記録容量のさらなる増加を目指して記録媒体への高密度記録化が試みられているが、このような記録密度の高い記録媒体や検出感度が高い反面その信号の入出力に非線形応答を持つ検出器を使用することで発生する信号の非線形歪が、装置全体のさらなる性能向上を阻害する大きな要因となっている。

これら再生信号の非線形歪の原因として代表的なものは、信号再生側に起因する非線形性、及び記録媒体に起因する非線形性である。前者の代表的な例としては、磁気記録の再生ヘッドとして用いられるＭＲ（Magneto Resistive）ヘッドの磁界電圧変換特性の非線形応答やベースライン・シフトなどが挙げられ、また光記録で用いられるフォトディテクタの持つ非線形応答なども同様に挙げられる。一方、後者の代表的な例としては、磁気記録媒体、光記録媒体ともにその記録密度が高い状態における非線形符号間干渉（Non Linear Inter Symbol Interference；ＮＬＩＳＩ）や、光記録における記録媒体の反射率の非線形性がもたらす信号の上下非対称性（アシンメトリ）などが挙げられる。

ここで、最終的な誤り率の劣化の原因について、さらに考察する。
一般的な信号処理装置に実装されるＬＭＳ（Least Mean Square）アルゴリズムなどを用いた１次適応等化フィルタでは、非線形歪のない入力信号に対しては、パーシャルレスポンス（Partial Response；ＰＲ）などに代表される所定の等化方式に従った目標とする検出値と実際に検出された信号との間の誤差信号を検出することで、その２乗を最小にするようなタップ係数に収束することが保証されている。その一方で、その理論構成上、上下非対称性に代表される非線形歪を補正することはできない。

しかしながら、１次適応等化フィルタは、そのアルゴリズムの構成上、単に得られる２乗誤差を最小にするようなタップ係数を探索するため、上下非対称性を持つ入力信号では、本来ストレージ製品で目標とする最終的なデータ誤り率を向上させるために収束すべき理想的なタップ係数の値とは異なった値に収束してしまう可能性が避けられない。このことは、１次適応等化フィルタに入力する信号が非線形歪を持つ場合、本来非線形等化誤差を補正することを想定していない適応等化アルゴリズムに従うことで、予想外の新たな等化誤差（非線形等化誤差）をもたらしてしまう可能性を示している。そして、このような非線形等化誤差に起因して、最終的なデータ誤り率も劣化する。

このような背景から、非線形歪を持つ信号を非線形等化するための方法として、多項式フィルタを適応等化フィルタとして実装する手法が提案されている（例えば特許文献１，２参照）。一般的に多項式フィルタはボルテラ・フィルタ（Volterra filter）と呼ばれ、従来から様々な分野において検討されてきた。このボルテラ・フィルタは、ＬＭＳやＲＬＳ（Recursive Least Square）などの適応等化アルゴリズムに従ってタップ係数を更新動作させ、最小二乗誤差の意味で最適化することも可能であり、文献「“Adaptive Polynomial Filters”, V. John Mathews, IEEE SP Magazine, July, 1991, pp.10-26」には適応等化ボルテラ・フィルタの理論が詳細に記載されている。

特表２００１−５２５１０１号公報 特開２００１−８６５８５号公報

ここで、一般的な２次ボルテラ・フィルタは、１次フィルタのタップ長をＭ_１、２次フィルタのタップ長をＭ_２としたとき、以下の式（１）のように表される。この式（１）において、ｙ（ｋ）は時刻ｋにおける２次ボルテラ・フィルタの出力信号、ｘ（ｋ）は時刻ｋにおける２次ボルテラ・フィルタへの入力信号、ｈ⁽¹⁾（ｉ）は１次フィルタのタップ係数（ｉ＝０，１，・・・，Ｍ_１−１）、ｈ⁽²⁾（ｉ_１，ｉ_２）は２次フィルタのタップ係数（ｉ_１＝０，１，・・・，Ｍ_２−１；ｉ_２＝０，１，・・・，Ｍ_２−１）をそれぞれ示す。

なお、２次ボルテラ・フィルタは、そのタップ数を適応等化アルゴリズムに従って逐次最適化するように実装することが可能である。また、２次ボルテラ・フィルタの１次フィルタ及び２次フィルタのタップ係数の最適値が予め分かっている場合、２次ボルテラ・フィルタは、固定タップ係数のフィルタとして実装することも可能である。

式（１）の右辺の計算を入力信号ｘ（ｋ）について１サイクル終了するには、右辺第１項はＭ_１個の乗算演算、右辺第２項は２×Ｍ_２×Ｍ_２個の乗算演算を必要とする。また、１次フィルタへの入力信号遅延線の他に、２次フィルタへの入力信号ｘ（ｋ）を保持するための遅延線がＭ_２クロック分必要である。

２次ボルテラ・フィルタの既知の対称性を利用すると、２次フィルタのタップ係数は、以下の式（２）に示す関係を満たす。

この式（２）の関係を利用すると、上述した式（１）は、以下の式（３）のように簡略化される。

このとき式（３）の右辺第１項はＭ_１個の乗算演算、右辺第２項は２×Ｍ_２個の乗算演算、右辺第３項はＭ_２×（Ｍ_２−１）個の乗算演算を必要とする。

式（１）及び式（３）で示す２次ボルテラ・フィルタの２次フィルタ部分の乗算器数をＭ_２を変化させた場合について比較して図１７及び以下の表１に示す。

図１７及び表１から分かるように、Ｍ_２の値が大きくなるにつれて式（３）による乗算器削減の効果は大きくなるが、式（３）の構成でもＭ_２＝１５の例で２４０個もの大量の乗算器が必要となる。

このように、高次等化ボルテラ・フィルタは、非線形歪を持つ入力信号を等化する際に非常に効果が大きいものの、ハードウェア又はソフトウェアで実現しようとした場合には多くの乗算演算が必要となり、コスト的に実装が困難であるという問題があった。

本発明は、このような従来の実情に鑑みて提案されたものであり、非線形歪を持つ入力信号を等化する際の乗算演算を大幅に削減することが可能な信号処理装置及びその方法、並びにそのような信号処理装置を備えた信号復号装置及びその方法を提供することを目的とする。

上述した目的を達成するために、本発明に係る信号処理装置は、入力信号を等化する等化器に２次ボルテラ・フィルタを用いてなる信号処理装置において、上記２次ボルテラ・フィルタの２次項を実現する２次フィルタは、第１の入力信号と第２の入力信号とを乗算する乗算手段を備え、上記乗算手段は、該乗算手段から出力された信号をそれぞれ単位時間だけ遅延する１以上の直列に接続された遅延手段と、上記乗算手段から出力された信号及び上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算手段と、上記係数乗算手段の出力を加算する加算手段とを有するものである。

また、上述した目的を達成するために、本発明に係る信号処理方法は、入力信号を等化する際に２次ボルテラ・フィルタを用いる信号処理方法において、上記２次ボルテラ・フィルタの２次項に相当する処理は、第１の入力信号と第２の入力信号とを乗算する乗算工程と、上記乗算工程にて出力された信号を１以上の直列に接続された遅延手段によりそれぞれ単位時間だけ遅延する遅延工程と、上記乗算工程にて出力された信号及び上記遅延工程にて上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算工程と、上記係数乗算工程の出力を加算する加算工程とを有するものである。

この信号処理装置及びその方法は、２次ボルテラ・フィルタを用いて非線形歪を持つ入力信号を等化するものであり、２次ボルテラ・フィルタの２次項を実現する２次フィルタで必要とされる乗算演算が大幅に削減されている。

また、上述した目的を達成するために、本発明に係る信号復号装置は、入力信号を等化して復号する際の等化器に２次ボルテラ・フィルタを用いてなる信号復号装置において、上記２次ボルテラ・フィルタの１次項を実現し、上記入力信号を線形等化する１次フィルタと、上記２次ボルテラ・フィルタの２次項を実現し、上記入力信号を非線形等化する２次フィルタと、上記１次フィルタから出力された信号と上記２次フィルタから出力された信号とを加算する信号加算手段と、上記信号加算手段から出力された信号を最尤復号する最尤復号手段とを備え、上記２次フィルタは、第１の入力信号と第２の入力信号とを乗算する乗算手段を有し、上記乗算手段は、該乗算手段から出力された信号をそれぞれ単位時間だけ遅延する１以上の直列に接続された遅延手段と、上記乗算手段から出力された信号及び上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算手段と、上記係数乗算手段の出力を加算する加算手段とを有するものである。

また、上述した目的を達成するために、本発明に係る信号復号方法は、入力信号を等化して復号する際に２次ボルテラ・フィルタを用いる信号復号方法において、上記２次ボルテラ・フィルタの１次項に相当する処理を実現し、上記入力信号を線形等化する１次フィルタリング工程と、上記２次ボルテラ・フィルタの２次項に相当する処理を実現し、上記入力信号を非線形等化する２次フィルタリング工程と、上記１次フィルタリング工程にて出力された信号と上記２次フィルタリング工程にて出力された信号とを加算する信号加算工程と、上記信号加算工程にて出力された信号を最尤復号する最尤復号工程とを有し、上記２次フィルタリング工程は、第１の入力信号と第２の入力信号とを乗算する乗算工程と、上記乗算工程にて出力された信号を１以上の直列に接続された遅延手段によりそれぞれ単位時間だけ遅延する遅延工程と、上記乗算工程にて出力された信号及び上記遅延工程にて上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算工程と、上記係数乗算工程の出力を加算する加算工程とを有するものである。

この信号復号装置及びその方法は、２次ボルテラ・フィルタにより入力信号を等化して復号するものであり、２次ボルテラ・フィルタの１次項を実現する１次フィルタに加えて、２次ボルテラ・フィルタの２次項を実現する乗算演算が大幅に削減された２次フィルタを備えている。

本発明に係る信号処理装置及びその方法によれば、２次ボルテラ・フィルタを用いて入力信号を等化する際に、２次ボルテラ・フィルタの２次項を実現する２次フィルタで必要とされる乗算演算を大幅に削減することができるため、この２次フィルタをＬＳＩ（Large‐Scale Integrated circuit）で実現する場合の回路規模を削減することができ、また、ＤＳＰ（Digital Signal Processor）及びソフトウェアで実現する場合の計算量を削減することができる。

また、本発明に係る信号復号装置及びその方法によれば、２次ボルテラ・フィルタにより入力信号を等化して復号する際に、２次ボルテラ・フィルタの１次項を実現する１次フィルタに加えて、２次ボルテラ・フィルタの２次項を実現する乗算演算が大幅に削減された２次フィルタを備えているため、少ない乗算演算で非線形歪を効果的に補正することができる。

従来より非線形歪を持つ信号を非線形等化するために、ボルテラ・フィルタ（Volterra filter）を用いる手法が提案されている。

ここで、一般的な２次ボルテラ・フィルタは、１次フィルタのタップ長をＭ_１、２次フィルタのタップ長をＭ_２としたとき、以下の式（４）のように表される。この式（４）において、ｙ（ｋ）は時刻ｋにおける２次ボルテラ・フィルタの出力信号、ｘ（ｋ）は時刻ｋにおける２次ボルテラ・フィルタへの入力信号、ｈ⁽¹⁾（ｉ）は１次フィルタのタップ係数（ｉ＝０，１，・・・，Ｍ_１−１）、ｈ⁽²⁾（ｉ_１，ｉ_２）は２次フィルタのタップ係数（ｉ_１＝０，１，・・・，Ｍ_２−１；ｉ_２＝０，１，・・・，Ｍ_２−１）をそれぞれ示す。

式（４）の右辺の計算を入力信号ｘ（ｋ）について１サイクル終了するには、右辺第１項はＭ_１回の乗算演算、右辺第２項は２×Ｍ_２×Ｍ_２回の乗算演算を必要とする。また、１次フィルタへの入力信号遅延線の他に、２次フィルタへの入力信号ｘ（ｋ）を保持するための遅延線がＭ_２クロック分必要である。

また、２次ボルテラ・フィルタの既知の対称性を利用することで、上述した式（４）を以下の式（５）のように簡略化できることが知られている。

このとき式（５）の右辺第１項はＭ_１回の乗算演算、右辺第２項は２×Ｍ_２回の乗算演算、右辺第３項はＭ_２×（Ｍ_２−１）回の乗算演算を必要とする。

しかしながら、この式（５）のように簡略化しても、Ｍ_２の値が大きい場合には２次フィルタ部分について膨大な乗算演算を行う必要があるため、２次ボルテラ・フィルタを実装することがコスト的に困難であるという問題があった。

そこで、本実施の形態では、２次ボルテラ・フィルタの２次フィルタ部分の演算を以下に説明するように簡略化することで、必要とされる乗算演算を大幅に削減する。

なお、本実施の形態における信号処理装置は、２次ボルテラ・フィルタの２次フィルタ部分の演算を行うことで非線形歪を持つ入力信号を非線形等化するものであり、本実施の形態における信号復号装置は、２次ボルテラ・フィルタの１次フィルタ部分の演算を行う等化フィルタに加えて上述の信号処理装置を非線形適応等化フィルタとして備え、光ディスクに記録された信号を等化して復号するものである。

以下では、先ず２次ボルテラ・フィルタの２次フィルタ部分の演算を簡略化する手法について説明し、次いでそのような簡略化された演算を行う本実施の形態における信号処理装置の構成及びその動作について説明する。

２次フィルタ部分の演算を簡略化するため、先ず２次ボルテラ・フィルタの入力信号の２次項を以下の式（６）のように置き換える。

この式（６）から、以下の式（７）、（８）の関係を容易に導くことができる。

また、式（６）を用いることで、上述の式（４）を以下の式（９）のように書き換えることができる。

この式（９）の第２項は、Ｍ_２×Ｍ_２個の要素を持つ２次タップ係数の２次元配列ｈ⁽²⁾（ｉ_１，ｉ_２）の各要素と、ある時刻ｋにおけるＭ_２×Ｍ_２個の要素を持つ２次信号の２次元配列ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素の対応する（ｉ_１，ｉ_２）要素同士を乗算し、得られた乗算出力をそれぞれ加算しているとみなすことができる。

以下、一例としてＭ_２＝６の場合について説明する。このとき、６×６個の要素を持つ２次信号の２次元配列ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の概念図を図１に示す。また、６×６個の要素を持つ２次タップ係数の２次元配列ｈ⁽²⁾（ｉ_１，ｉ_２）の概念図を図２に示す。ここで２次フィルタのタップ係数ｈ⁽²⁾（ｉ_１，ｉ_２）は、固定のタップ係数でも任意の適応等化アルゴリズムによって逐次更新されるものでも構わない。上述した式（９）の第２項は、この図１及び図２の対応する（ｉ_１，ｉ_２）要素同士を乗算し、得られた各項をそれぞれ加算するものである。

ここで、式（６）を用いることで、上述した式（５）を以下の式（１０）のように書き換えることができる。

このとき、式（１０）の右辺第２項に含まれる２次信号の対角項ｘ⁽²⁾（ｋ，ｉ，ｉ）の各要素が図１の２次元配列中のどの部分に位置するかを図３に示す。図３から分かるように、対角項ｘ⁽²⁾（ｋ，ｉ，ｉ）の各要素は、２次元配列中のｉ_１＝ｉ_２の要素、すなわち対角要素である。同様に、式（１０）の右辺第３項に含まれる非対角項ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素が図１の２次元配列中のどの部分に位置するかを図４に示す。図４から分かるように、非対角項ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素は、２次元配列中のｉ_１＜ｉ_２の要素、すなわち対角要素を除いた上三角要素である。

ここで、ある時刻ｋにおける６×６個の要素を持つ２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）を以下の式（１１）のように定義する。

このとき、Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）について、任意の整数ｍについて式（８）から以下の式（１２）の関係が容易に導かれる。

また、式（１１）を用いることで、上述した式（１０）は以下の式（１３）のように表される。式（１４）は、式（１３）を式（１５）で示す１次フィルタ出力と式（１６）で示す２次フィルタ出力との和で表したものである。

式（１３）の２次フィルタの項に含まれる２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素を図５に示す。図５に示すように、Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）では、その対角要素を除いた下三角成分としてゼロ値を持つ。比較のため、図５の各要素を式（１１）のようにｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）を用いて表した２次元配列を図６に示す。

また、式（１２）を用いて図５の各要素を変換した２次元配列を図７に示す。ここで、Ｗ⁽²⁾（ｋ−ｍ，ｉ_１，ｉ_２）は、Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）をｍクロックだけ遅延させた信号を表している。比較のため、図７の各要素を式（１１）で示したようにｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）を用いて表した２次元配列を図８に示す。

ここで、図７における対角要素は、Ｗ⁽²⁾（ｋ，０，０），Ｗ⁽²⁾（ｋ−１，０，０），・・・，Ｗ⁽²⁾（ｋ−５，０，０）となっており、これはＷ⁽²⁾（ｋ，０，０）を１クロックずつ遅延させたものに相当する。同様に、対角要素と平行な隣の要素は、Ｗ⁽²⁾（ｋ，０，１），Ｗ⁽²⁾（ｋ−１，０，１），・・・，Ｗ⁽²⁾（ｋ−４，０，１）となっており、これはＷ⁽²⁾（ｋ，０，１）を１クロックずつ遅延させたものに相当する。すなわち、図７における対角要素及びこれと平行な複数の１次元配列とみなすことができる非対角要素は、ＦＩＲ（Finite Impulse Response）フィルタにおける各遅延回路の出力とみなすことができる。また、これら各遅延要素からの出力は、式（１２）、（１３）で対応するインデックス（ｉ_１，ｉ_２）を持つ２次タップ係数ｈ⁽²⁾（ｉ_１，ｉ_２）との積をとることで２次フィルタを構成するため、図７の対角要素を構成する２次フィルタ部分とそれに平行している非対角要素部分が構成する２次フィルタ部分とは、それぞれ独立したＦＩＲフィルタを構成しているとみなすことができる。

そこで、上述した式（６）、（１１）を考慮し、時刻ｋにおける入力をｘ（ｋ）としたときに式（１３）中のＷ⁽²⁾（ｋ，ｉ_１，ｉ_２）を出力する信号処理装置の回路構成の例を図９に示す。図９に示すように、信号処理装置１０は、乗算器及び遅延回路からなるＦＩＲフィルタ（ＦＩＲ０〜ＦＩＲ５）が６個並列に接続されたものであり、各ＦＩＲフィルタの間には遅延回路が設けられている。このうち、図９においてＦＩＲ０で示された１個目のＦＩＲフィルタ構成は図７における対角要素であるＷ⁽²⁾（ｋ，０，０），Ｗ⁽²⁾（ｋ−１，０，０），・・・，Ｗ⁽²⁾（ｋ−５，０，０）を出力するものであり、図９においてＦＩＲ１で示された２個目のＦＩＲフィルタ構成は対角要素と平行な隣の要素であるＷ⁽²⁾（ｋ，０，１），Ｗ⁽²⁾（ｋ−１，０，１），・・・，Ｗ⁽²⁾（ｋ−５，０，１）を出力するものであり、以下同様である。

図９において、乗算器１２_１では、時刻ｋにおける入力信号ｘ（ｋ）同士が乗算され、Ｗ⁽²⁾（ｋ，０，０）（＝ｘ（ｋ）・ｘ（ｋ））が出力される。同時に、遅延回路１４_１，１５_１，１６_１，１７_１，１８_１でそれぞれ１クロックずつ遅延された信号であるＷ⁽²⁾（ｋ−１，０，０），・・・，Ｗ⁽²⁾（ｋ−５，０，０）がそれぞれ遅延回路１４_１，１５_１，１６_１，１７_１，１８_１から出力される。そして、乗算器１２_１からの出力及び遅延回路１４_１，１５_１，１６_１，１７_１，１８_１からの出力は、乗算器１９_１，２０_１，２１_１，２２_１，２３_１，２４_１で対応するタップ係数ｈ⁽²⁾（０，０）， ｈ⁽²⁾（１，１），ｈ⁽²⁾（２，２），ｈ⁽²⁾（３，３），ｈ⁽²⁾（４，４），ｈ⁽²⁾（５，５）との積がとられ、その出力が加算器２５_１で加算され、ＦＩＲ０の出力となる。

また、乗算器１２_２では、時刻ｋにおける入力信号ｘ（ｋ）と遅延回路１１_２で遅延された１クロック前の信号ｘ（ｋ−１）とが乗算され、さらに乗算器１３_２で２が乗算されて、Ｗ⁽²⁾（ｋ，０，１）（＝２ｘ（ｋ）・ｘ（ｋ−１））が出力される。同時に、遅延回路１４_２，１５_２，１６_２，１７_２でそれぞれ１クロックずつ遅延された信号であるＷ⁽²⁾（ｋ−１，０，１），・・・，Ｗ⁽²⁾（ｋ−４，０，１）がそれぞれ遅延回路１４_２，１５_２，１６_２，１７_２から出力される。そして、乗算器１２_２からの出力及び遅延回路１４_２，１５_２，１６_２，１７_２からの出力は、乗算器１９_２，２０_２，２１_２，２２_２，２３_２で対応するタップ係数ｈ⁽²⁾（０，１）， ｈ⁽²⁾（１，２），ｈ⁽²⁾（２，３），ｈ⁽²⁾（３，４），ｈ⁽²⁾（４，５）との積がとられ、その出力が加算器２５_２で加算され、ＦＩＲ１の出力となる。

また、乗算器１２_３では、時刻ｋにおける入力信号ｘ（ｋ）と遅延回路１１_３でさらに１クロック遅延された２クロック前の信号ｘ（ｋ−２）とが乗算され、さらに乗算器１３_３で２が乗算されて、Ｗ⁽²⁾（ｋ，０，２）（＝２ｘ（ｋ）・ｘ（ｋ−２））が出力される。同時に、遅延回路１４_３，１５_３，１６_３でそれぞれ１クロックずつ遅延された信号であるＷ⁽²⁾（ｋ−１，０，２），・・・，Ｗ⁽²⁾（ｋ−３，０，２）がそれぞれ遅延回路１４_３，１５_３，１６_３から出力される。そして、乗算器１２_３からの出力及び遅延回路１４_３，１５_３，１６_３からの出力は、乗算器１９_３，２０_３，２１_３，２２_３で対応するタップ係数ｈ⁽²⁾（０，２）， ｈ⁽²⁾（１，３），ｈ⁽²⁾（２，４），ｈ⁽²⁾（３，５）との積がとられ、その出力が加算器２５_３で加算され、ＦＩＲ２の出力となる。

また、乗算器１２_４では、時刻ｋにおける入力信号ｘ（ｋ）と遅延回路１１_４でさらに１クロック遅延された３クロック前の信号ｘ（ｋ−３）とが乗算され、さらに乗算器１３_４で２が乗算されて、Ｗ⁽²⁾（ｋ，０，３）（＝２ｘ（ｋ）・ｘ（ｋ−３））が出力される。同時に、遅延回路１４_４，１５_４でそれぞれ１クロックずつ遅延された信号であるＷ⁽²⁾（ｋ−１，０，３），Ｗ⁽²⁾（ｋ−２，０，３）がそれぞれ遅延回路１４_４，１５_４から出力される。そして、乗算器１２_４からの出力及び遅延回路１４_４，１５_４からの出力は、乗算器１９_４，２０_４，２１_４で対応するタップ係数ｈ⁽²⁾（０，３）， ｈ⁽²⁾（１，４），ｈ⁽²⁾（２，５）との積がとられ、その出力が加算器２５_４で加算され、ＦＩＲ３の出力となる。

また、乗算器１２_５では、時刻ｋにおける入力信号ｘ（ｋ）と遅延回路１１_５でさらに１クロック遅延された４クロック前の信号ｘ（ｋ−４）とが乗算され、さらに乗算器１３_５で２が乗算されて、Ｗ⁽²⁾（ｋ，０，４）（＝２ｘ（ｋ）・ｘ（ｋ−４））が出力される。同時に、遅延回路１４_５で１クロック遅延された信号であるＷ⁽²⁾（ｋ−１，０，４）が遅延回路１４_５から出力される。そして、乗算器１２_５からの出力及び遅延回路１４_５からの出力は、乗算器１９_５，２０_５で対応するタップ係数ｈ⁽²⁾（０，４）， ｈ⁽²⁾（１，５）との積がとられ、その出力が加算器２５_５で加算され、ＦＩＲ４の出力となる。

そして、乗算器１２_６では、時刻ｋにおける入力信号ｘ（ｋ）と遅延回路１１_６でさらに１クロック遅延された５クロック前の信号ｘ（ｋ−５）とが乗算され、さらに乗算器１３_６で２が乗算されて、Ｗ⁽²⁾（ｋ，０，５）（＝２ｘ（ｋ）・ｘ（ｋ−５））が出力される。さらに乗算器２０_６では、この出力に対して乗算器１９_６で対応するタップ係数ｈ⁽²⁾（０，５）との積がとられ、その出力がＦＩＲ５の出力となる。

最終的な２次フィルタの出力は、各ＦＩＲフィルタ（ＦＩＲ０〜ＦＩＲ５）の出力を加算器２６で加算した和で表される。

ここで、乗算器１３_２，・・・，１３_６で２を乗算することは、ディジタル回路における２進数を用いた演算において１ビットの左シフトとして扱えるため、専用の乗算器は不要である。したがって、Ｍ_２＝６の場合、２次フィルタ部分の乗算器は、乗算器１２_１，・・・，１２_６、１９_１，・・・，１９_６、２０_１，・・・，２０_５、２１_１，・・・，２１_４、２２_１，・・・，２２_３、２３_１，２３_２、２４_１の合計２７個しか必要ない。

式（１３）で示す２次ボルテラ・フィルタの２次フィルタ部分の乗算器数をＭ_２を変化させた場合について図１０及び以下の表２に示す。なお、従来の乗算器数と比較するため、図１０及び表２には、式（４）及び式（５）で示した従来の２次ボルテラ・フィルタの２次フィルタ部分の乗算器数についても併せて示す。

図１０及び表２から分かるように、本実施の形態における手法によれば、式（５）に示す従来の演算削減手法と併用することで、式（４）と比べて乗算演算を大幅に削減することができる。また、本実施の形態における手法によれば、式（５）で示す従来の演算削減手法を単独で使用した場合と比べて大幅に乗算演算を削減することができる。この効果は、Ｍ_２の値が大きい場合に顕著である。

なお、上述した信号処理装置１０は、図８に示した２次元配列の各要素を出力するために図９に示すような構成としたが、各ＦＩＲフィルタの構成は独立であるため、フィルタの等化性能が所望の性能、例えばデータ誤り率等が所定の値以上の場合など、ストレージ装置として必要とする性能が十分得られれば、乗算器１９_１，・・・，１９_６、２０_１，・・・，２０_５、２１_１，・・・，２１_４、２２_１，・・・，２２_３、２３_１，２３_２、２４_１の数、すなわち各ＦＩＲフィルタ（ＦＩＲ０〜ＦＩＲ５）のタップ長を変更することも可能である。また、同様にフィルタの等化性能が所望の性能に対して十分得られれば、ＦＩＲフィルタの個数を変更することも可能である。但し、ＦＩＲフィルタ（ＦＩＲ０〜ＦＩＲ５）の対角項（ＦＩＲ０）から非対角項（ＦＩＲ１〜ＦＩＲ５）へと向かう時間軸方向の深さは、等化目標のＰＲ（Partial Response）の符号間干渉（Inter Symbol Interference；ＩＳＩ）の長さと関連する量であると考えられるため、ＩＳＩ長さと同じかそれ以上多く設けることが好ましい。ここで、ＰＲ符号間干渉の長さとは、例えばＰＲ（１１１）の場合、３である。さらに、任意の適応等化アルゴリズムによってタップ係数を更新する場合、１ビット・シフトを行う乗算器１３_２，・・・，１３_６を除いた構成も可能であるが、２次フィルタのタップ係数の収束が遅くなってしまうため、この乗算器１３_２，・・・，１３_６を設けた構成の方が好ましい。但し、図１１、１２に示すような回路構成をとることにより、１ビット・シフトを行う乗算器の数を削減したり事実上回路から除いたりしても、性能の劣化をもたらさないようにすることも可能である。

図１１に示す信号処理装置１０の回路構成は、図９に示した回路構成をさらに簡略化したものであり、図９よりも演算規模がさらに削減されている。具体的には、ＦＩＲ１〜ＦＩＲ５の出力を加算器２７で加算した後に、図９の乗算器１３_２，・・・，１３_６に相当する計算を乗算器２８において行い、さらにその出力とＦＩＲ０の加算器２５_１の出力とを加算器２９で加算することにより、ＦＩＲ１〜ＦＩＲ５で必要なビット幅を削減し、２倍を意味する１ビット・シフト演算を１つに削減する。

また、この１ビット・シフト演算で表される２倍の係数は、各タップ係数を予め２倍にしておくことで、タップ係数自体に組み入れることも可能である。また、そのタップ係数が適応等化アルゴリズムによって更新される場合には、２倍の係数をそのタップ係数自体又はタップ係数更新のステップゲインパラメータに組み入れることができる。後者の場合、対角項のステップゲインパラメータがμ_２のとき、非対角項のステップゲインパラメータを２×μ_２とすれば、各ＦＩＲフィルタ（ＦＩＲ１〜ＦＩＲ５）から２倍の係数が必要なくなるため、図９における乗算器１３_２，・・・，１３_６が不要となり、回路構成がより簡略化される。これらの場合の回路構成を図１２に示す。この場合、非対角項のタップ係数の更新速度が２倍となるため、非対角項のタップ係数の値が２倍されているのと事実上同じである。

以上のように、本実施の形態における信号処理装置１０によれば、非線形歪を持つ入力信号を非線形等化する際の乗算演算を大幅に削減することができるため、ＬＳＩ（Large‐Scale Integrated circuit）で実現する場合の回路規模を削減することができ、また、ＤＳＰ（Digital Signal Processor）及びソフトウェアで実現する場合の計算量を削減することができる。

図１３にＭ_１＝１０の場合の１次フィルタの回路構成例を示す。１次フィルタは、入力信号ｘ（ｋ）を遅延させる遅延回路３０_１，・・・，３０_９と、入力信号ｘ（ｋ）及び遅延回路３０_１，・・・，３０_９から出力された遅延信号ｘ（ｋ−１），・・・，ｘ（ｋ−９）に対して所定のフィルタタップ係数を乗算する乗算器３１_１，・・・，３１_１０と、乗算器３１_１，・・・，３１_１０の出力を加算する加算器３２とから構成される。タップ係数ｈ⁽¹⁾（ｉ）（ｉ＝０，・・・，９）は、固定されたタップ係数でも任意の適応等化アルゴリズムによって更新されるものでも構わない。

次に、このような信号処理装置１０を非線形適応等化フィルタとして備える本実施の形態における信号復号装置の構成及び動作について説明する。

図１４に示す信号復号装置５０において、光ディスク４０に記録された信号を再生する際には、光学ヘッド５１内のレーザ光源からのレーザ光が光学系を介して光ディスク４０に照射され、その戻り光が光学ヘッド５１内の光学系を介して受光素子に受光され、光電変換される。光学ヘッド５１内の受光素子からの信号は、ＲＦ（Radio Frequency） アンプ５２で増幅され、Ａ／Ｄ（Analogue/Digital）コンバータ５３で量子化される。

量子化された信号は、ＤＰＬＬ（Digital Phase Locked Loop） 回路５４に送られ、ＤＰＬＬにより同期したクロックでサンプリングされたものと同等のＲＦ信号が出力される。ＤＰＬＬ回路５４からの出力信号は、線形適応等化フィルタ５５及び非線形適応等化フィルタ５６で適応等化処理が施され、それぞれの出力信号が加算器５７で加算される。加算された信号ｙ（ｋ）は、ＬＭＳ（Least Mean Square）エラー検出器５８及びビタビ検出回路５９に送られる。なお、線形適応等化フィルタ５５は、式（１３）で示した２次ボルテラ・フィルタの１次フィルタ部分の演算を行うものである。一方、非線形適応等化フィルタ５６は、２次フィルタ部分の演算を行うものであり、例えば上述した図９のように構成される。

加算器５７からの信号がＬＭＳエラー検出器５８に送られると、所定の等化方式に従った目標とする検出値との間の誤差信号が検出され、その誤差信号に基づいて１次フィルタ及び２次フィルタのタップ係数が更新される。ＬＭＳエラー検出器５８内部での入力符号系列の検出方法は任意であり、例えば閾値検出、ＦＤＴＳ（Fixed Delay Tree Search）、ビタビ検出器などの一般的な手法によって元の符号系列が検出される。具体的に、ＬＭＳエラー検出器５８では、検出器で判定された符号系列と等化目標のＰＲ係数が畳み込まれて仮判定ＰＲ信号ｄ（ｋ）が生成され、時刻ｋにおける目標とする仮判定ＰＲ信号検出値ｄ（ｋ）と時刻ｋにおける加算器５７からの信号ｙ（ｋ）との間の誤差信号ｅ（ｋ）（＝ｄ（ｋ）−ｙ（ｋ））が検出される。そして、以下の式（１７）に従って１次フィルタの次の時刻、すなわち時刻ｋ＋１におけるタップ係数ｈ⁽¹⁾（ｋ＋１：ｉ）が更新されると共に、以下の式（１８）に従って２次フィルタの時刻ｋ＋１におけるタップ係数ｈ⁽²⁾（ｋ＋１：ｉ_１，ｉ_２）が更新される。この式（１７）、（１８）において、μ_１，μ_２はＬＭＳアルゴリズムのステップゲインパラメータを示す。更新されたタップ係数は、線形適応等化フィルタ５５及び非線形適応等化フィルタ５６のそれぞれに送られる。

また、加算器５７からの信号は、ビタビ検出回路５９でビタビアルゴリズムに基づく復号処理が施され、復調回路６０で記録時の変調の逆処理としての復調処理が施される。復調された再生データは、エラー訂正回路６１に送られてエラー訂正処理が施される。

ここで、具体的な信号における等化結果を図１５及び図１６に示す。図１５は、線形適応等化フィルタ５５のみで等化を行った例を示し、図１６は、線形適応等化フィルタ５５及び非線形適応等化フィルタ５６で等化を行った例を示す。なお、何れも等化方式はＰＲ（１１１）である。本実施例では、図１４の信号復号装置５０について、光ディスク再生信号を計算機による数値計算シミュレーションで生成し、それをＡ／Ｄコンバータ相当のプログラムでサンプリングし、図１４のディジタル部を信号処理プログラムで構成した。またシミュレーション波形には１５パーセントのアシンメトリを発生させた。

以下に図１４のＤＰＬＬ回路５４出力での等化前ディジタルデータ及び加算器５７出力での線形・非線形適応等化後ディジタルデータを、ディジタル信号処理のサンプリング定理を満たす補間関数であるＳＩＮＣ関数で補間して表示したアイパターンを示す。

線形適応等化フィルタ５５のみを用いた場合、図１５（Ａ）に示すＤＰＬＬ回路５４の出力すなわち等化前のアイパターンと図１５（Ｂ）に示す等化後のアイパターンを比較して分かるように、等化前の波形に発生させた非線形性、すなわち１５パーセントのアシンメトリが等化後においても非線形等化誤差として残留しており、下側のアイがつぶれたままである。これに対して、線形適応等化フィルタ５５及び非線形適応等化フィルタ５６を用いた場合、図１６（Ａ）に示すＤＰＬＬ回路５４の出力すなわち等化前のアイパターンと図１６（Ｂ）に示す等化後のアイパターンを比較すると、非線形適応等化フィルタの効果により等化前の波形に発生させた非線形性、すなわち１５パーセントのアシンメトリが改善され、上下対称なアイパターンが得られていることが分かる。

以上のように、本実施の形態における信号復号装置５０によれば、従来の線形適応等化を行う線形適応等化フィルタ５５に加えて、上述した信号処理装置１０に対応する非線形適応等化フィルタ５６を設けることで、光ディスク４０に記録された信号を再生する際に、非線形歪を効果的に補正することができる。特に、この非線形適応等化フィルタ５６は、必要な乗算演算が従来よりも大幅に削減されているため、実装が容易である。

Ｍ_２＝６の場合における２次元配列ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の概念図である。 Ｍ_２＝６の場合における２次元配列ｈ⁽²⁾（ｉ_１，ｉ_２）の概念図である。 図１に示す２次元配列中の対角項ｘ⁽²⁾（ｋ，ｉ，ｉ）の要素を示す図である。 図１に示す２次元配列中の非対角項ｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）の要素を示す図である。 Ｍ_２＝６の場合における２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）の概念図である。 図５に示す２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素の内容をｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）を用いて表した図である。 図５に示す２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素の内容を式（１２）を用いて変換した図である。 図７に示す２次元配列Ｗ⁽²⁾（ｋ，ｉ_１，ｉ_２）の各要素の内容をｘ⁽²⁾（ｋ，ｉ_１，ｉ_２）を用いて表した図である。 本実施の形態における信号処理装置の概略構成の一例を説明する図である。 本実施の形態における信号処理装置の概略構成の他の例を説明する図である。 本実施の形態における信号処理装置の概略構成の他の例を説明する図である。 本実施の形態における２次ボルテラ・フィルタの２次フィルタのタップ長と、そのときに必要な乗算器数との関係を示す図である。 Ｍ_１＝１０の場合における１次フィルタの回路構成例を示す図である。 本実施の形態における信号復号装置の概略構成を説明する図である。 非線形歪を持つ入力信号を線形適応等化フィルタのみで等化した場合のアイパターンを示す図である。 非線形歪を持つ入力信号を線形適応等化フィルタ及び非線形適応等化フィルタで等化した場合のアイパターンを示す図である。 従来の２次ボルテラ・フィルタの２次フィルタのタップ長と、そのときに必要な乗算器数との関係を示す図である。

符号の説明

１０ 信号処理装置、１１_２，・・・，１１_６ 遅延回路、１２_１，・・・，１２_６ 乗算器、１３_２，・・・，１３_６ 乗算器、１４_１，・・・，１４_５ 遅延回路、１５_１，・・・，１５_４ 遅延回路、１６_１，・・・，１６_３ 遅延回路、１７_１，１７_２ 遅延回路、１８_１ 遅延回路、１９_１，・・・，１９_６ 乗算器、２０_１，・・・，２０_５ 乗算器、２１_１，・・・，２１_４ 乗算器、２２_１，・・・，２２_３ 乗算器、２３_１，２３_２ 乗算器、２４_１ 乗算器、２５_１，・・・，２５_５ 加算器、２６ 加算器、４０ 光ディスク、５０ 信号復号装置、５１ 光学ヘッド、５２ ＲＦアンプ、５３ Ａ／Ｄコンバータ、５４ ＤＰＬＬ回路、５５ 線形適応等化フィルタ、５６ 非線形適応等化フィルタ、５７ 加算器、５８ ＬＭＳエラー検出器、５９ ビタビ検出回路、６０ 復調回路、６１ エラー訂正回路

Claims (9)

1. 入力信号を等化する等化器に２次ボルテラ・フィルタを用いてなる信号処理装置において、
   上記２次ボルテラ・フィルタの２次項を実現する２次フィルタは、第１の入力信号と第２の入力信号とを乗算する乗算手段を備え、
   上記乗算手段は、該乗算手段から出力された信号をそれぞれ単位時間だけ遅延する１以上の直列に接続された遅延手段と、上記乗算手段から出力された信号及び上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算手段と、上記係数乗算手段の出力を加算する加算手段とを有する
   ことを特徴とする信号処理装置。
2. 上記２次フィルタは、複数の上記乗算手段を備え、
   一の乗算手段は、上記第１の信号を遅延しない信号を上記第２の信号として用い、
   他の乗算手段は、上記第１の信号を所定時間遅延した信号を上記第２の信号として用いる
   ことを特徴とする請求項１記載の信号処理装置。
3. 上記２次フィルタは、ｎ個（ｎは１以上の整数）の上記乗算手段を備え、
   ｋ番目（ｋは１≦ｋ≦ｎを満たす整数）の乗算手段は、上記第１の信号を上記単位時間の（ｋ−１）倍だけ遅延した信号を上記第２の信号として用いる
   ことを特徴とする請求項１記載の信号処理装置。
4. 入力信号を等化する際に２次ボルテラ・フィルタを用いる信号処理方法において、
   上記２次ボルテラ・フィルタの２次項に相当する処理は、
   第１の入力信号と第２の入力信号とを乗算する乗算工程と、
   上記乗算工程にて出力された信号を１以上の直列に接続された遅延手段によりそれぞれ単位時間だけ遅延する遅延工程と、
   上記乗算工程にて出力された信号及び上記遅延工程にて上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算工程と、上記係数乗算工程の出力を加算する加算工程と有する
   ことを特徴とする信号処理方法。
5. 入力信号を等化して復号する際の等化器に２次ボルテラ・フィルタを用いてなる信号復号装置において、
   上記２次ボルテラ・フィルタの１次項を実現し、上記入力信号を線形等化する１次フィルタと、
   上記２次ボルテラ・フィルタの２次項を実現し、上記入力信号を非線形等化する２次フィルタと、
   上記１次フィルタから出力された信号と上記２次フィルタから出力された信号とを加算する信号加算手段と、
   上記信号加算手段から出力された信号を最尤復号する最尤復号手段とを備え、
   上記２次フィルタは、第１の入力信号と第２の入力信号とを乗算する乗算手段を有し、
   上記乗算手段は、該乗算手段から出力された信号をそれぞれ単位時間だけ遅延する１以上の直列に接続された遅延手段と、上記乗算手段から出力された信号及び上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算手段と、上記係数乗算手段の出力を加算する加算手段とを有する
   ことを特徴とする信号復号装置。
6. 上記２次フィルタは、複数の上記乗算手段を有し、
   一の乗算手段は、上記第１の信号を遅延しない信号を上記第２の信号として用い、
   他の乗算手段は、上記第１の信号を所定時間遅延した信号を上記第２の信号として用いる
   ことを特徴とする請求項５記載の信号復号装置。
7. 上記２次フィルタは、ｎ個（ｎは１以上の整数）の上記乗算手段を有し、
   ｋ番目（ｋは１≦ｋ≦ｎを満たす整数）の乗算手段は、上記第１の信号を上記単位時間の（ｋ−１）倍だけ遅延した信号を上記第２の信号として用いる
   ことを特徴とする請求項５記載の信号復号装置。
8. 上記信号加算手段から出力された各離散時間における信号と目標信号との誤差を検出する誤差検出手段をさらに備え、
   上記係数乗算手段は、上記誤差検出手段で検出された誤差に基づいて、離散時間毎に上記所定の係数を更新する
   ことを特徴とする請求項５記載の信号復号装置。
9. 入力信号を等化して復号する際に２次ボルテラ・フィルタを用いる信号復号方法において、
   上記２次ボルテラ・フィルタの１次項に相当する処理を実現し、上記入力信号を線形等化する１次フィルタリング工程と、
   上記２次ボルテラ・フィルタの２次項に相当する処理を実現し、上記入力信号を非線形等化する２次フィルタリング工程と、
   上記１次フィルタリング工程にて出力された信号と上記２次フィルタリング工程にて出力された信号とを加算する信号加算工程と、
   上記信号加算工程にて出力された信号を最尤復号する最尤復号工程とを有し、
   上記２次フィルタリング工程は、
   第１の入力信号と第２の入力信号とを乗算する乗算工程と、
   上記乗算工程にて出力された信号を１以上の直列に接続された遅延手段によりそれぞれ単位時間だけ遅延する遅延工程と、
   上記乗算工程にて出力された信号及び上記遅延工程にて上記各遅延手段から出力された信号に対して所定の係数を乗算する係数乗算工程と、
   上記係数乗算工程の出力を加算する加算工程とを有する
   ことを特徴とする信号復号方法。

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