Nothing Special   »   [go: up one dir, main page]

DE102015110635A1 - Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren - Google Patents

Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren Download PDF

Info

Publication number
DE102015110635A1
DE102015110635A1 DE102015110635.3A DE102015110635A DE102015110635A1 DE 102015110635 A1 DE102015110635 A1 DE 102015110635A1 DE 102015110635 A DE102015110635 A DE 102015110635A DE 102015110635 A1 DE102015110635 A1 DE 102015110635A1
Authority
DE
Germany
Prior art keywords
layer
forming
vias
over
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015110635.3A
Other languages
English (en)
Inventor
Hsien-Wei Chen
Chen-Hua Yu
Chi-Hsi Wu
Wei-Yu Chen
Der-Chyang Yeh
An-Jhih Su
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015110635A1 publication Critical patent/DE102015110635A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00012Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Halbleitervorrichtung und ein Verfahren zum Bilden der Halbleitervorrichtung werden bereitgestellt. Die Halbleitervorrichtung umfasst eine integrierte Schaltung, die Durchkontaktierungen angrenzend an die IC-Chiplage aufweist, wobei ein Formstoff zwischen der IC-Chiplage und den Durchkontaktierungen eingeschoben ist. Die Durchkontaktierungen weisen einen Vorsprung auf, der sich durch eine strukturierte Schicht erstreckt, und die Durchkontaktierungen können zu einer Fläche der strukturierten Schicht versetzt sein. Die Aussparung kann gebildet werden, indem selektiv eine Bekeimungsschicht entfernt wird, die verwendet wird, um die Durchkontaktierungen zu bilden.

Description

  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/087,090, eingereicht am 3. Dezember 2014 mit dem Titel „Integrated Circuit Package Pad and Methods of Forming Same”, die hiermit durch Bezugnahme aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl von Elektronikanwendungen wie beispielsweise Personal-Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Betriebsmitteln verwendet. Halbleitervorrichtungen werden üblicherweise hergestellt, indem sequenziell isolierende oder Dielektrikumschichten, leitende Schichten und halbleitende Materialschichten über einem Halbleitersubstrat abgeschieden werden, und indem die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente zu bilden. Dutzende oder Hunderte von integrierten Schaltungen werden üblicherweise auf einem einzelnen Halbleiterwafer hergestellt. Die individuellen Chiplagen werden durch Sägen der integrierten Schaltungen entlang Ritzlinien vereinzelt. Die individuellen Chiplagen werden dann separat in Multichipmodulen oder in anderen Packagingarten gepackt.
  • Die Halbleiterindustrie hat aufgrund einer kontinuierlichen Verbesserung in der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Größtenteils rührt diese Verbesserung in der Integrationsdichte von wiederholten Reduzierungen der minimalen Merkmalbreite (z. B. Verkleinern des Halbleiterprozessknotens in Richtung auf den Sub-20-nm-Knoten) her, was ermöglicht, dass mehr Komponenten in einen gegebenen Bereich integriert werden können. Während die Anforderung an Miniaturisierung, höhere Geschwindigkeit und größere Bandbreite sowie niedrigeren Energieverbrauch und niedrigere Latenzzeit kürzlich zugenommen hat, hat auch eine Notwendigkeit für kleinere und kreativere Packungstechniken für Halbleiterchiplagen zugenommen.
  • Während sich Halbleitertechnologien weiterentwickeln, haben sich gestapelte Halbleitervorrichtungen, z. B. dreidimensionale integrierte Schaltungen (3DICs), als eine effektive Alternative herausgestellt, um die Baugröße von Halbleitervorrichtungen weiter zu reduzieren. Bei einer gestapelten Halbleitervorrichtung werden aktive Schaltungen wie Logik, Speicher, Prozessorschaltungen und dergleichen auf unterschiedlichen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können aufeinander angebracht oder gestapelt werden, um den Formfaktor der Halbleitervorrichtung weiter zu reduzieren. Paket-auf-Paket-(POP)-Vorrichtungen sind eine Art von 3DIC, bei der Chiplagen gepackt werden und dann zusammen mit einer anderen gepackten Chiplage oder Chiplagen gepackt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • Die 1 bis 9 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Die 10 bis 12 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Die 13 bis 20 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Die 21 bis 23 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Die 24 bis 31 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Die 32 bis 40 sind Schnittdarstellungen von verschiedenen Zwischenschritten des Bildens einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Ausführungsformen werden in Bezug auf Ausführungsformen in einem spezifischen Kontext, d. h., einer dreidimensionalen (3D) Paket-auf-Paket-(PoP)-Vorrichtung mit integriertem Fan-Out (InFO) beschrieben. Andere Ausführungsformen können jedoch auch auf andere elektrisch verbundene Komponenten angewandt werden, einschließlich, aber nicht beschränkt auf, Paket-auf-Paket-Baugruppen, Chiplage-zu-Chiplage-Baugruppen, Wafer-zu-Wafer-Baugruppen, Chiplage-zu-Substrat-Baugruppen, beim Zusammenfügen von Packaging, bei der Verarbeitung von Substraten, Interposer, Substrate oder dergleichen oder Anbringen von Eingabekomponenten, Platinen, Chiplagen oder anderen Komponenten oder für Verbindungspackaging oder Anbringen von Kombinationen jeder Art von integrierter Schaltung oder elektrischer Komponente.
  • Die 1 bis 9 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen Ausführungsformen. Unter Bezugnahme auf 1 ist ein Trägersubstrat 100 gezeigt, das eine Trennschicht 102 und eine darauf gebildete Rückseitendielektrikumschicht 104 aufweist. Generell stellt das Trägersubstrat 100 temporäre mechanische und strukturelle Unterstützung während anschließender Verarbeitungsschritte bereit. Das Trägersubstrat 102 kann jedes geeignete Material umfassen, wie z. B. auf Silizium basierende Materialien, wie ein Siliziumwafer, Glas- oder Siliziumoxid oder andere Materialien wie Aluminiumoxid, ein Keramikmaterial, Kombinationen von irgendwelchen dieser Materialien oder dergleichen. Bei einigen Ausführungsformen ist das Trägersubstrat 100 planar, um weitere Verarbeitung aufzunehmen.
  • Die Trennschicht 102 ist eine optionale Schicht, die über dem Trägersubstrat 100 gebildet ist, was ein einfacheres Entfernen des Trägersubstrats 100 ermöglichen kann. Wie nachfolgend ausführlicher erklärt, werden verschiedene Schichten und Vorrichtungen über dem Trägersubstrat 100 angeordnet, wonach das Trägersubstrat 100 entfernt werden kann. Die optionale Trennschicht 102 unterstützt beim Entfernen des Trägersubstrats 100, was Schäden an den Strukturen, die über dem Trägersubstrat 100 gebildet werden, reduziert. Die Trennschicht 102 kann aus einem auf Polymer basierenden Material gebildet werden. Bei einigen Ausführungsformen ist die Trennschicht 102 ein Wärmefreisetzungsmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie beispielsweise eine Licht-zu-Wärme-Umwandlungs-(LTHC)-Trennbeschichtung. Bei anderen Ausführungsformen kann die Trennschicht 102 ein Utraviolett-(UV)-Kleber sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 102 kann als eine Flüssigkeit verteilt und ausgehärtet werden. Bei anderen Ausführungsformen kann die Trennschicht 102 ein Laminatfilm sein, der auf das Trägersubstrat 102 laminiert wird. Andere Trennschichten können verwendet werden.
  • Die Rückseitendielektrikumschicht 104 kann ein Polymer (wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen), ein Nitrid (wie Siliziumnitrid oder dergleichen), ein Oxid (wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG) oder eine Kombination davon oder dergleichen) oder dergleichen sein und kann beispielsweise durch Aufschleudern, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Bei einigen Ausführungsformen weist die Rückseitendielektrikumschicht 104 eine Dicke von ungefähr 1 μm bis zu ungefähr 10 μm wie ungefähr 7 μm auf.
  • Unter jetziger Bezugnahme auf 2 ist eine Bildung von Durchkontaktierungen 206 gemäß einigen Ausführungsformen gezeigt. Die Durchkontaktierungen 206 stellen eine elektrische Verbindung von einer Seite des Paketes zu einer anderen Seite des Paketes bereit. Beispielsweise wird wie nachfolgend ausführlicher beschrieben eine Chiplage an den Rückseitendielektrikumschichten 104 befestigt und ein Formstoff um die Durchkontaktierungen und die Chiplage herum gebildet. Anschließend kann ein anderes Bauelement wie eine andere Chiplage, ein Paket, Substrat oder dergleichen an der Chiplage und dem Formstoff befestigt werden. Die Durchkontaktierungen 206 stellen eine elektrische Verbindung zwischen der anderen Vorrichtung und der Rückseite des Paketes bereit ohne elektrische Signale durch die Chiplage weiterzugeben zu müssen, die an der Rückseitendielektrikumschicht 104 befestigt ist.
  • Die Durchkontaktierungen 206, können beispielsweise, durch Bilden einer leitenden Bekeimungsschicht (nicht dargestellt) über der Rückseitendielektrikumschicht 104 gebildet werden. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Die Bekeimungsschicht kann aus Kupfer, Titan, Nickel, Gold oder einer Kombination davon oder dergleichen hergestellt werden. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von physikalischer Gasphasenabscheidung (PVD), CVD, Atomlagenabscheidung (ALD), einer Kombination davon oder dergleichen gebildet werden. Die Bekeimungsschicht kann eine oder mehrere Schichten umfassen.
  • Eine Maske wie eine strukturierte Fotolackschicht kann abgeschieden und strukturiert werden, um die Form der Durchkontaktierungen 206 zu definieren, wobei Öffnungen in der Maske die Bekeimungsschicht freilegen. Die Öffnungen können mit einem leitfähigen Material unter Verwendung von beispielsweise einem stromlosen Abscheidungsprozess oder einem elektrochemischen Abscheidungsprozess gefüllt werden. Der Beschichtungsprozess kann Öffnungen (z. B. von der Bekeimungsschicht aufwärts) in dem strukturierten Fotolack unidirektional füllen. Unidirektionales Füllen kann ein gleichförmigeres Füllen von solchen Öffnungen insbesondere für Durchkontaktierungen mit hohem Seitenverhältnis ermöglichen. Alternativ kann eine Bekeimungsschicht an Seitenwänden von Öffnungen im strukturierten Fotolack gebildet werden und diese Öffnungen können multidirektional gefüllt werden. Anschließend kann der Fotolack in einem Veraschungs- und/oder Nassablöseprozess entfernt werden und überschüssige Materialien der Bekeimungsschicht können geätzt werden, was die Durchkontaktierungen 206 über der Rückseitendielektrikumschicht 104, wie veranschaulicht in 2 hinterlässt. Die Durchkontaktierungen 206 können auch mit Metalldrahtbolzen realisiert werden, die durch einen Drahtbondprozess wie einen Kupferdrahtbondprozess angeordnet werden. Das Verwenden eines Drahtbondprozesses kann die Notwendigkeit eliminieren, eine Bekeimungsschicht abzuscheiden, einen Fotolack abzuscheiden und zu strukturieren und zu plattieren, um die Durchkontaktierungen 310 zu bilden.
  • 3 veranschaulicht das Anbringen einer IC-Chiplage 310 an der Rückseitendielektrikumschicht 104 gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen kann die IC-Chiplage 310 an der Rückseitendielektrikumschicht 104 durch einen Klebstoff 312 wie eine Chipanschlussfolie (DAF) angehaftet werden. Eine Dicke des Klebstoffs 312 kann in einem Bereich von ungefähr 10 μm bis zu ungefähr 30 μm liegen. Die IC-Chiplage 310 kann wie veranschaulicht in 3 eine einzelne Chiplage sein oder bei einigen Ausführungsformen können zwei oder mehr als zwei Chiplagen angebracht sein und können jede für eine spezielle Herangehensweise geeignete Chiplage umfassen. Beispielsweise kann die IC-Chiplage 310 einen statischen Random Access Memory-(SRAM)-Chip oder einen dynamischen Random Access Memory-(DRAM)-Chip, einen Prozessor, einen Speicherbaustein, Logikchip, Analogchip, digitalen Chip, eine Zentraleinheit (CPU), einen Grafikprozessor (GPU) oder eine Kombination davon oder dergleichen umfassen. Die IC-Chiplage 310 kann an einem geeigneten Ort für ein spezielles Design oder eine spezielle Anwendung angebracht sein. Beispielsweise veranschaulicht 3 eine Ausführungsform, bei der die IC-Chiplage 310 in einer Mittelregion befestigt ist, in der die Durchkontaktierungen 206 um einen Umfang herum positioniert sind. Bei anderen Ausführungsformen kann die IC-Chiplage 310 von einer Mitte versetzt werden. Bevor sie an der Rückseitendielektrikumschicht 104 angebracht wird, kann die IC-Chiplage 310 gemäß anwendbaren Herstellungsprozessen verarbeitet werden, um integrierte Schaltungen in der IC-Chiplage 310 zu bilden.
  • Bei einigen Ausführungsformen wird die IC-Chiplage 310 an der Rückseitendielektrikumschicht 104 befestigt, sodass die Chiplagenkontakte 314 von der Rückseitendielektrikumschicht 104 weg oder distal zu dieser hin zeigen. Die Chiplagenkontakte 314 stellen eine elektrische Verbindung zu den elektrischen Schaltungen bereit, die auf der IC-Chiplage 310 gebildet sind. Die Chiplagenkontakte 314 können auf einer aktiven Seite der IC-Chiplage 310 gebildet werden oder auf einer Rückseite gebildet werden und Durchkontaktierungen umfassen. Die Chiplagenkontakte 314 können weiter Durchkontaktierungen umfassen, die eine elektrische Verbindung zwischen einer ersten Seite und einer zweiten Seite der IC-Chiplage 310 bereitstellen. Bei einer Ausführungsform ist das leitfähige Material der Chiplagenkontakte 314 Kupfer, Wolfram, Aluminium, Silber, Gold, Zinn, eine Kombination davon oder dergleichen.
  • 4 veranschaulicht das Einkapseln der IC-Chiplage 310 und der Durchkontaktierungen 206 durch einen Vergusswerkstoff 416 gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen ist der Einkapselungsprozess ein Waferebenenformprozess. Der Vergusswerkstoff 416 wird beispielsweise verteilt, um Lücken zwischen der IC-Chiplage 310 und den Durchkontaktierungen 206 zu schließen. Der Vergusswerkstoff 416 kann jedes geeignete Material wie einen Formstoff, ein Epoxidharz, ein Polymer, eine Formunterfüllung oder dergleichen umfassen. Geeignete Verfahren, um den Vergusswerkstoff 416 zu bilden, können Druckformen, Transferformen, Flüssigvergusswerkstoffformen oder dergleichen umfassen. Beispielsweise kann der Vergusswerkstoff 416 zwischen der integrierten Schaltung 310 und den Durchkontaktierungen 206 in flüssiger Form verteilt werden. Anschließend erfolgt ein Aushärtungsprozess, um den Vergusswerkstoff 416 zu verfestigen.
  • Bei einigen Ausführungsformen wird der Vergusswerkstoff 416 gebildet, um die Durchkontaktierungen 206 und/oder die Chiplagenkontakte 314 abzudecken. Bei diesen Ausführungsformen kann ein mechanisches Schleifen, chemisch-mechanisches Polieren (CMP) oder eine andere Zurückätztechnik eingesetzt werden, um überschüssige Abschnitte des Vergusswerkstoffs 416 zu entfernen und die Chiplagenkontakte 314 der IC-Chiplage 310 freizulegen. Nach der Planarisierung können obere Flächen des Vergusswerkstoffs 416, die IC-Chiplage 310 und die Durchkontaktierungen 206 im Wesentlichen höhengleich sein.
  • 5 veranschaulicht das Bilden einer Vorderseitenumverteilungsstruktur 518 gemäß einigen Ausführungsformen. Generell umfasst die Vorderseitenumverteilungsstruktur 518 eine oder mehrere Umverdrahtungsschichten (RDLs) und stellt eine leitende Struktur bereit, die zu bilden ist, um eine Pin-Ausgangskontaktstruktur für ein abgeschlossenes unterschiedliches Paket als die Struktur der Durchkontaktierungen 206 und der Chiplagenkontakte 314 zu ermöglichen, was eine größere Flexibilität in der Anordnung der Durchkontaktierungen 206 und der IC-Chiplage 310 ermöglicht. Die RDLs können verwendet werden, um eine externe elektrische Verbindung an die IC-Chiplage 310 und/oder an die Durchkontaktierungen 206 bereitzustellen. Die RDLs können weiter verwendet werden, um die IC-Chiplage 310 mit den Durchkontaktierungen 206 elektrisch zu koppeln, die elektrisch mit ein oder mehreren anderen Paketen, Paketsubstraten, Komponenten, dergleichen oder einer Kombination davon gekoppelt sein können. Die Nummern der veranschaulichten Metallisierungsschichten in der Vorderseitenumverteilungsstruktur 518 dienen nur Veranschaulichungszwecken und begrenzen nicht. Die Vorderseitenumverteilungsstruktur 518 kann jede Anzahl von Dielektrikumschichten, Metallisierungsstrukturen und Durchkontaktierungen umfassen. Beispielsweise veranschaulicht 5 eine Ausführungsform, bei der die Umverteilungsstruktur 518 drei Dielektrikumschichten 520a, 520b und 520c, die gemeinsam als die Vorderseitendielektrikumschichten 520 bezeichnet werden, umfasst, mit entsprechenden Metallisierungsstrukturen und Durchkontaktierungen, wie sie nachfolgend beschrieben werden, obwohl andere Ausführungsformen weniger oder mehr aufweisen können.
  • Die erste Dielektrikumschicht 520a wird auf dem Vergusswerkstoff 416 und der IC-Chiplage 310 gebildet. Bei einigen Ausführungsformen wird die erste Dielektrikumschicht 520a aus einem Polymer gebildet, das ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann, das unter Verwendung von Lithografie strukturiert werden kann. Bei anderen Ausführungsformen wird die erste Dielektrikumschicht 520a aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG) oder dergleichen gebildet. Die erste Dielektrikumschicht 520a kann durch Aufschleudern, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die erste Dielektrikumschicht 520a wird dann strukturiert, um Öffnungen zu bilden und Abschnitte der Chiplagenkontakte 314 und die Durchkontaktierungen 206 freizulegen. Bei Ausführungsformen, bei denen die erste Dielektrikumschicht 520a aus einem lichtempfindlichen Material gebildet wird, kann das Strukturieren durch Belichten der ersten Dielektrikumschicht 520a gemäß einer gewünschten Struktur und Entwickeln ausgeführt werden, um das ungewünschte Material zu entfernen, wodurch Abschnitte der Chiplagenkontakte 314 und der Durchkontaktierungen 206 freigelegt werden. Andere Verfahren, wie das Verwenden einer strukturierten Maske und Ätzen, können auch verwendet werden, um die erste Dielektrikumschicht 520a zu strukturieren.
  • Eine erste Metallisierungsstruktur 522a wird auf der ersten Dielektrikumschicht 520a gebildet und ist in elektrischem Kontakt mit den freigelegten Chiplagenkontakten 314 und Durchkontaktierungen 206. Um beispielsweise die erste Metallisierungsstruktur 522a zu bilden, wird eine Bekeimungsschicht (nicht dargestellt) über der ersten Dielektrikumschicht 522a und in den Öffnungen gebildet, die in der ersten Dielektrikumschicht 522a gebildet sind. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, welche mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet werden. Es wird dann eine Maske gebildet und auf der Bekeimungsschicht gemäß einer gewünschten Umverteilungsstruktur strukturiert. Bei einigen Ausführungsformen ist die Maske ein Fotolack, der durch Aufschleudern oder dergleichen gebildet und zum Strukturieren Licht ausgesetzt wird. Die Struktur der Maske entspricht der ersten Metallisierungsstruktur 522a. Das Strukturieren bildet Öffnungen durch die Maske, um die Bekeimungsschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen der Maske und auf den freigelegten Abschnitten der Bekeimungsschicht gebildet. Das leitfähige Material kann durch Plattieren wie elektrochemisches Abscheiden oder stromloses Abscheiden oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Fotolack und Abschnitte der Bekeimungsschicht, auf denen das leitfähige Material nicht gebildet wird, entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Ablöseprozess wie unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Sobald der Fotolack entfernt ist, werden freigelegte Abschnitte der Bekeimungsschicht beispielsweise unter Verwendung eines akzeptablen Ätzprozesses wie Nass- oder Trockenätzen entfernt. Die verbleibenden Abschnitte der Bekeimungsschicht und des leitfähigen Materials bilden die erste Metallisierungsstruktur 522. Die zweite Dielektrikumschicht 520b wird über der ersten Dielektrikumschicht 522a gebildet, um eine mehr planare Oberfläche für anschließende Schichten bereitzustellen, und kann unter Verwendung von ähnlichen Materialien und Prozessen, wie sie verwendet werden, um die erste Dielektrikumschicht 520a zu bilden, gebildet werden. Bei einigen Ausführungsformen wird die zweite Dielektrikumschicht 520b aus Polymer, einem Nitrid, einem Oxid oder dergleichen gebildet. Bei einigen Ausführungsformen wird die zweite Dielektrikumschicht 520b durch einen Aufschleuderprozess PBO-gebildet.
  • Eine dritte Dielektrikumschicht 522c und eine zweite Metallisierungsstruktur 522b werden auf der zweiten Dielektrikumschicht 520b und der ersten Metallisierungsstruktur 522a gebildet. Die dritte Dielektrikumschicht 522c und die zweite Metallisierungsstruktur 522b können unter Verwendung von ähnlichen Prozessen mit ähnlichen Materialien, wie sie für das Bilden der ersten Dielektrikumschicht 520a und der ersten Metallisierungsstruktur 522a wie vorstehend beschrieben verwendet werden. Die Öffnungen in den Vorderseitendielektrikumschichten 520 bilden Durchkontaktierungen, die angrenzende Metallisierungsschichten verbinden, wie die erste Metallisierungsstruktur 522a und die Durchkontaktierungen 206/Chiplagenkontakte 314, und die erste Metallisierungsstruktur 522a und die zweite Metallisierungsstruktur 522b miteinander verbinden.
  • 5 veranschaulicht weiter eine Passivierungsschicht 524, die über einer höchsten Metallisierungsstruktur gemäß einigen Ausführungsformen gebildet ist. Die Passivierungsschicht 524 kann aus einem Polymer gebildet werden, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, das unter Verwendung einer Lithografiemaske strukturiert werden kann. Bei anderen Ausführungsformen wird die Passivierungsschicht 524 aus einem Nitrid oder einem Oxid wie Siliziumnitrid, Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die Passivierungsschicht 524 kann durch Aufschleudern, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die Passivierungsschicht 524 wird dann strukturiert, um Abschnitte der darunterliegenden Metallisierungsschicht, wie z. B. die zweite Metallisierungsstruktur 522b, freizulegen. Das Strukturieren kann durch einen akzeptablen Prozess erfolgen, wie beispielsweise durch Aussetzen der Passivierungsschicht 524 gegenüber Licht, wenn die Dielektrikumschicht ein lichtempfindliches Material ist, oder durch Ätzen, indem beispielsweise ein anisotropes Ätzen verwendet wird. Eine einzelne Passivierungsschicht 524 ist für Veranschaulichungszwecke gezeigt und bei anderen Ausführungsformen können mehrere Passivierungsschichten verwendet werden.
  • 5 veranschaulicht ebenfalls eine Underbump-Metallisierung (UBM) 526, die über und durch die Passivierungsschicht 524 gebildet und strukturiert ist, wodurch eine elektrische Verbindung mit einer höchsten Metallisierungsschicht, wie z. B. der zweiten Metallisierungsschicht 522b in der in 5 veranschaulichten Ausführungsform, gebildet wird. Die Underbump-Metallisierung 526 stellt eine elektrische Verbindung bereit, auf der ein elektrischer Anschluss, wie z. B. eine Lötkugel/ein Kontakthügel, eine leitende Säule oder dergleichen angeordnet werden kann. Bei einer Ausführungsform umfasst die Underbump-Metallisierung 526 eine Diffusionssperrschicht, eine Bekeimungsschicht oder eine Kombination davon. Die Diffusionssperrschicht kann Ti, TiN, Ta, TaN oder Kombinationen davon umfassen. Die Bekeimungsschicht kann Kupfer oder Kupferlegierungen umfassen. Jedoch können andere Metalle wie Nickel, Palladium, Silber, Gold, Aluminium, Kombinationen davon und Mehrschichten davon auch eingeschlossen sein. Bei einer Ausführungsform wird die Underbump-Metallisierung 526 unter Verwendung von Sputtern gebildet. Bei anderen Ausführungsformen kann Galvanisierung verwendet werden.
  • Die Anschlüsse 528 werden gemäß einigen Ausführungsformen über der Underbump-Metallisierung 526 gebildet. Die Anschlüsse 528 können Lötkugeln, metallische Säulen, Controlled Collapse Chip Connection-(C4)-Kontakthügel, Mikrokontakthügel, mit Chemisch-Nickel-chemisch-Palladium-Tauchgoldtechnik (ENEPIG) gebildete Kontakthügel, Kombination davon (z. B. eine metallische Säule mit einer daran befestigten Lötkugel) oder dergleichen sein. Die Anschlüsse 528 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon umfassen. Bei einigen Ausführungsformen umfassen die Anschlüsse 528 ein eutektisches Material und können als Beispiele einen Lötkontakthügel oder eine Lötkugel umfassen. Das Lotmaterial kann beispielsweise bleihaltige und bleifreie Lote wie Pb-Sn-Zusammensetzungen für bleihaltiges Lot sein; bleifreie Lote, einschließlich InSb; Zinn, Silber und Kupfer-(SAC)-Zusammensetzungen; und andere eutektische Materialien, die einen gemeinsamen Schmelzpunkt aufweisen und leitende Lötverbindungen in elektrischen Anwendungen bilden. Für bleifreies Lot können SAC-Lote unterschiedlicher Zusammensetzungen wie SAC 105 (Sn98,5%, Ag1,0%, Cu0,5%), SAC 305 und SAC 405 als Beispiele verwendet werden. Bleifreie Anschlüsse wie Lötkugeln können aus SnCu-Verbindungen ohne die Verwendung von Silber (Ag) gebildet werden. Alternativ können bleifreie Lötverbinder Zinn und Silber, Sn-Ag ohne die Verwendung von Kupfer umfassen. Die Anschlüsse 528 können ein Gitter wie eine Kugelgitteranordnung (BGA) bilden. Bei einigen Ausführungsformen kann ein Aufschmelzverfahren ausgeführt werden, das bei einigen Ausführungsformen den Anschlüssen 528 eine Form einer partiellen Sphäre verleiht. Alternativ können die Anschlüsse 528 andere Formen umfassen. Die Anschlüsse 528 können beispielsweise auch asphärische leitende Anschlüsse umfassen.
  • Bei einigen Ausführungsformen umfassen die Anschlüsse 528 metallische Säulen (wie eine Kupfersäule), die durch Sputtern, Drucken, Galvanisieren, stromloses Abscheiden, CVD oder dergleichen mit oder ohne ein Lotmaterial darauf gebildet werden. Die metallischen Säulen können von Lot frei sein und im Wesentlichen vertikale Seitenwände oder verjüngte Seitenwände aufweisen.
  • Die Vorderseitenumverteilungsstruktur 518 ist zum Zwecke der Veranschaulichung vereinfacht. Zum Zwecke der Veranschaulichung wurden leitende Leitungen beispielsweise nur als sich von den Durchkontaktierungen 206 erstreckend veranschaulicht, obwohl die Vorderseitenumverteilungsstruktur 518 verwendet werden kann, um eine externe elektrische Verbindung zu irgendeiner der Durchkontaktierungen 206 und der Chiplagenkontakte 314 vorzusehen sowie entsprechende Durchkontaktierungen 206 mit entsprechenden Chiplagenkontakten 314 zu koppeln.
  • 6 veranschaulicht das Entfernen des Trägersubstrats 100 und der Trennschicht 102 (siehe 5), um die Rückseitendielektrikumschicht 104 gemäß einigen Ausführungsformen freizulegen. Bei einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 102, sodass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Bei einer weiteren Ausführungsform kann ein thermischer Prozess, ein chemischer Ablöseprozess, Laserentfernen, eine UV-Behandlung, dergleichen oder eine Kombination davon verwendet werden.
  • Nach dem Trennen des Trägersubstrats 100 kann ein Reinigungsverfahren verwendet werden, um Rückstande der Trennschicht 102 zu entfernen. Bei Ausführungsformen, bei denen ein LTHC-Film als die Trennschicht 102 verwendet wird, kann ein umweltfreundlicher Plasmareinigungsprozess verwendet werden, um die LTHC-Rückstande zu entfernen. Bei einigen Ausführungsformen beispielsweise ein Plasmareinigungsprozess unter Verwendung von Ar, N2, CF4, O2 oder dergleichen als Prozessgase. Nach dem Debonden des Trägersubstrats 100 und der Trennschicht 102 wird die Rückseitendielektrikumschicht 104 freigelegt.
  • Bei einigen Ausführungsformen kann eine zusätzliche Unterstützung gewünscht werden. In diesen Situationen kann vor dem Entfernen des Trägersubstrats 100 ein zweites Trägersubstrat (nicht dargestellt) an der Passivierungsschicht 524 und/oder den Anschlüssen 528 angebracht werden. Das zweite Trägersubstrat kann unter Verwendung von beispielsweise einem Klebstoff wie einem UV-Klebstoff angebracht werden.
  • 7 veranschaulicht das Entfernen der Rückseitendielektrikumschicht 104 gemäß einigen Ausführungsformen. Wenn ein elektrischer Kontakt zu den Durchkontaktierungen 206 und/oder der IC-Chiplage 310 hergestellt werden muss (wie in dem Fall, bei dem die Ausrichtung der IC-Chiplage umgekehrt wird oder die IC-Chiplage Durchkontaktierungen umfasst), dann wird generell mindestens ein Abschnitt der Rückseitendielektrikumschicht 104 entfernt. Es wurde festgestellt, dass das Laserbohren von Öffnungen durch die Rückseitendielektrikumschicht 104 die Durchkontaktierungen beschädigen sowie viele zusätzliche Prozessschritte umfassen kann. Gemäß einigen hier offenbarten Ausführungsformen ist ein Laserbohrprozess nicht erforderlich, um die Durchkontaktierungen 206 freizulegen, wodurch unnötige Schäden reduziert und/oder verhindert werden.
  • Bei einigen Ausführungsformen wird die Rückseitendielektrikumschicht 104 unter Verwendung eines Trockenätzprozesses unter Verwendung von beispielsweise Ar, N2, CF4, O2 oder dergleichen entfernt.
  • 8 veranschaulicht das Bilden von Rückseitenanschlüssen 830 gemäß einigen Ausführungsformen. Nach dem Entfernen der Rückseitendielektrikumschicht 104 können die Rückseitenanschlüsse 830 direkt auf den Durchkontaktierungen 206 gebildet werden. Die Rückseitenanschlüsse 830 können unter Verwendung von ähnlichen Prozessen und Materialien wie bei den Vorderseitenanschlüssen 528 gebildet werden.
  • 9 veranschaulicht das Anbringen der Struktur, die in 8 veranschaulicht ist, an einem ersten Substrat 932 und einem zweiten Substrat 934 gemäß einigen Ausführungsformen. Jedes von dem ersten Substrat 932 und dem zweiten Substrat 934 kann jedes Substrat wie eine IC-Chiplage, ein Paket, eine Leiterplatte, ein Interposer oder dergleichen sein. Beispielsweise veranschaulicht 9 eine Ausführungsform, bei der das erste Substrat 932 eine Leiterplatte oder einen Interposer umfasst und das zweite Substrat 934 ein anderes Paket umfasst.
  • 9 veranschaulicht auch eine Formunterfüllung 936, die zwischen dem zweiten Substrat 934 und dem Formvergusswerkstoff 416 gemäß einiger Ausführungsformen eingeschoben ist. Bei einigen Ausführungsformen ist die Formunterfüllung beispielsweise ein Polymer, Epoxid und/oder dergleichen. Die Formunterfüllung schützt die Rückseitenanschlüsse 830 vor den äußeren Umgebungsbedingungen und kann zusätzliche Unterstützung bereitstellen. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 wie gezeigt in 9 entlang von Seitenwänden der zweiten Substrate 934 erstrecken. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 nicht entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Obwohl nicht dargestellt, kann eine Formunterfüllung auch zwischen dem ersten Substrat 932 und der Passivierungsschicht 524 gebildet werden und die Vorderseitenanschlüsse umgeben.
  • Hier bereitgestellte Figuren sind zum Zwecke der Veranschaulichung vereinfacht worden und andere Prozesse können ausgeführt werden. Beispielsweise können die in den Figuren gezeigten Strukturen einen einzelnen 3DIC-Paketbereich einer größeren waferartigen Struktur darstellen. Bei einigen Ausführungsformen kann das Trägersubstrat 100 ein Wafer sein und die IC-Chiplage kann eine von vielen auf dem Wafer gebildeten Chiplagenbereichen sein. Das zweite Substrat 934 kann eines von vielen sein, die an den individuellen Chiplagenbereichen angebracht sind, und die Formunterfüllung 936 kann über den Chiplagenbereichen gebildet werden. Danach kann ein Vereinzelungsprozess ausgeführt werden, um die individuellen Chiplagenbereiche in separate 3DIC-Strukturen wie die in 9 veranschaulichten zu trennen.
  • Die 10 bis 12 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen zusätzlichen Ausführungsformen. Viele der in den 10 bis 12 veranschaulichten Strukturen können unter Verwendung von ähnlichen Prozessen und Materialien wie vorstehend beschrieben unter Bezugnahme auf die 1 bis 9 gebildet werden, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen, und dementsprechend wird die Beschreibung von diesen Elementen hierin nicht wiederholt. Die in den 10 bis 12 veranschaulichten Ausführungsformen unterstellen, dass die vorstehend erörterten Prozesse unter Bezugnahme auf die 1 bis 6 ausgeführt wurden. Dementsprechend umfasst das hier offenbarte Verfahren die in den 1 bis 6 veranschaulichten Prozesse gefolgt von den in den 10 bis 12 veranschaulichten Prozessen.
  • Unter jetziger Bezugnahme auf 10 wird gemäß einigen Ausführungsformen die Rückseitendielektrikumschicht 104 (siehe 6) entfernt und der Vergusswerkstoff 416 ausgespart. Wie vorstehend beschrieben unter Bezugnahme auf 7, wurde die Rückseitendielektrikumschicht 104 entfernt, sodass der Vergusswerkstoff 416 nicht ausgespart wurde. 10 veranschaulicht Ausführungsformen, bei denen der Vergusswerkstoff 416 ausgespart wird, wodurch bewirkt wird, dass die Durchkontaktierungen 206 über die Fläche des Vergusswerkstoffs 416 vorstehen oder sich darüber erstrecken, sodass ein Abschnitt der Seitenwände der Durchkontaktierungen 206 freigelegt wird.
  • Bei einigen Ausführungsformen wird die Rückseitendielektrikumschicht 104 entfernt und der Vergusswerkstoff 416 unter Verwendung von beispielsweise einem Überätzprozess ausgespart. Bei einigen Ausführungsformen wird die Rückseitendielektrikumschicht 104 beispielsweise in ähnlicher Weise wie vorstehend beschrieben unter Bezugnahme auf 7 mit einer längeren Ätzdauer entfernt. Der Ätzprozess ist derart selektiv, dass wenig oder kein Ätzen an den Durchkontaktierungen 206 erfolgt, während die längere Ätzdauer dem Ätzprozess ermöglicht, den Vergusswerkstoff 416 weiterhin zu ätzen und auszusparen.
  • Bei einigen Ausführungsformen ist der Vergusswerkstoff 416 um die Tiefe D1 von gleich oder größer als 2 μm ausgespart. Durch Aussparen des Vergusswerkstoffs 416 und Freilegen von Seitenwänden der Durchkontaktierungen 206 um einen Abstand wie diesen, können sich Rückseitenanschlüsse 830 (z. B. Lot), die anschließend über den Durchkontaktierungen 206 gebildet werden, entlang von den Seitenwänden der Durchkontaktierungen 206 erstrecken, was den Kontaktflächenbereich vergrößert. Bei einigen Ausführungsformen kann diese vergrößerte Kontaktfläche zwischen dem Lot und den Durchkontaktierungen 206 die Zuverlässigkeit erhöhen.
  • Unter jetziger Bezugnahme auf 11 ist das Bilden von Rückseitenanschlüssen 830 gemäß einigen Ausführungsformen veranschaulicht. Die Rückseitenanschlüsse können unter Verwendung von ähnlichen Prozessen und Materialien wie bei den Vorderseitenanschlüssen 528 wie vorstehend beschrieben unter Bezugnahme auf 5 gebildet werden.
  • 12 veranschaulicht das Anbringen der Struktur, die in 11 veranschaulicht ist, an einem ersten Substrat 932 und einem zweiten Substrat 934 gemäß einigen Ausführungsformen. Jedes von dem ersten Substrat 932 und dem zweiten Substrat 934 kann jedes Substrat wie eine IC-Chiplage, ein Paket, eine Leiterplatte, ein Interposer oder dergleichen sein. Beispielsweise veranschaulicht 12 eine Ausführungsform, bei der das erste Substrat 932 eine Leiterplatte oder einen Interposer umfasst, und das zweite Substrat 934 ein anderes Paket umfasst.
  • 12 veranschaulicht auch eine Formunterfüllung 936, die zwischen dem zweiten Substrat 934 und dem Formvergusswerkstoff 416 gemäß einigen Ausführungsformen eingeschoben ist. Bei einigen Ausführungsformen ist die Formunterfüllung 936 beispielsweise ein Polymer, Epoxid und/oder dergleichen. Die Formunterfüllung 936 schützt die Rückseitenanschlüsse 830 vor den äußeren Umgebungsbedingungen und kann eine zusätzliche Stütze bereitstellen. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 wie gezeigt in 12 entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 nicht entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Obwohl nicht dargestellt, kann eine Formunterfüllung auch zwischen dem ersten Substrat 932 und der Passivierungsschicht 524 gebildet werden und die Vorderseitenanschlüsse umgeben.
  • Das Aussparen des Vergusswerkstoffs 416 durch Überätzen kann auch eine Fläche des Vergusswerkstoffs 416 aufrauen. Die aufgeraute Oberfläche des Vergusswerkstoffs 416 kann das Bonding zwischen dem Vergusswerkstoff und der Formunterfüllung 936 erhöhen, wodurch Delaminierungsprobleme reduziert oder verhindert werden.
  • Die 13 bis 20 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen zusätzlichen Ausführungsformen. Viele der in den 13 bis 20 veranschaulichten Strukturen können unter Verwendung von ähnlichen Prozessen und Materialien wie vorstehend beschrieben unter Bezugnahme auf die 1 bis 12 gebildet werden, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen und dementsprechend wird die Beschreibung von diesen Elementen nicht hierin nicht wiederholt.
  • Unter Bezugnahme auf 13 ist das Trägersubstrat 100 gezeigt, das die Trennschicht 102 und die Rückseitendielektrikumschicht 104 aufweist, die darauf gebildet sind. Das Trägersubstrat 100, die Trennschicht 102 und die Rückseitendielektrikumschicht 104 können aus ähnlichen Materialien unter Verwendung von ähnlichen Prozessen wie vorstehend beschrieben unter Bezugnahme auf 1 gebildet werden. Wie veranschaulicht in 13 wurde die Rückseitendielektrikumschicht 104 strukturiert, um Öffnungen 1340 darin zu bilden. Während die unter Bezugnahme auf die 1 bis 2 vorstehend beschriebene Ausführungsform eine Durchkontaktierung mit einer relativ flachen Oberfläche verwendete, werden wie nachfolgend ausführlicher beschrieben die Öffnungen 1340 verwendet, um Durchkontaktierungen zu bilden, die einen oder mehrere Vorsprünge aufweisen, die sich von einem Ende der Durchkontaktierungen erstrecken.
  • Bei Ausführungsformen, bei denen die Rückseitendielektrikumschicht 104 aus einem lichtempfindlichen Material wie PBO gebildet wird, kann die Rückseitendielektrikumschicht 104 durch Belichten der Rückseitendielektrikumschicht 104 gemäß einer gewünschten Struktur der Vorsprünge und Entwickeln der Rückseitendielektrikumschicht 104 strukturiert werden, um Abschnitte der Rückseitendielektrikumschicht 104 entsprechend den Orten der Vorsprünge zu entfernen. Bei einigen Ausführungsformen weist die Rückseitendielektrikumschicht 104 eine Dicke von ungefähr 1 μm bis zu ungefähr 10 μm wie ungefähr 7 μm auf. Wie nachfolgend ausführlicher beschrieben, wird anschließend eine Durchkontaktierung über der Rückseitendielektrikumschicht 104 gebildet, wobei die Öffnungen 1340 Durchkontaktierungsvorsprüngen entsprechen. Eine Dicke von ungefähr 7 μm stellt eine ausreichende Dicke bereit, um die Durchkontaktierungsvorsprünge (z. B. verjüngte Seitenwände) zu formen sowie ein ausreichendes Prozessfenster für einen Überätzprozess bereitzustellen, um Abschnitte der Seitenwände der Durchkontaktierungsvorsprünge freizulegen.
  • Die 14 bis 18 veranschaulichen anschließende Prozesse, die denjenigen ähnlich sind, die vorstehend unter Bezugnahme auf die 2 bis 6 entsprechend beschrieben wurden. Wie veranschaulicht in 14 umfassen die Durchkontaktierungen 206 Durchkontaktierungsvorsprünge 1442, die den Öffnungen 1340, die in 13 veranschaulicht sind, entsprechen. Die Durchkontaktierungen 206 und die Durchkontaktierungsvorsprünge 1442 können unter Verwendung von ähnlichen Prozessen und vorstehend beschriebenen Materialien gebildet werden. Beispielsweise kann die Bekeimungsschicht (nicht dargestellt) über der Rückseitendielektrikumschicht 104 und entlang von Seitenwänden und einer Unterseite der Öffnungen 1340 gebildet werden. Eine strukturierte Maske kann (nicht dargestellt) über der Bekeimungsschicht gebildet werden, wobei die strukturierte Maske Öffnungen aufweist, die den Orten der Durchkontaktierungen 206 entsprechen. Ein leitfähiges Material wird in den Öffnungen gebildet, die strukturierte Maske wird entfernt und das überschüssige Material der Bekeimungsschicht wird entfernt, was die Durchkontaktierungen 206 mit den Durchkontaktierungsvorsprüngen 1442 wie veranschaulicht in 14 bildet.
  • 18 veranschaulicht die Struktur nach dem Ausführen der unter Bezugnahme auf die 2 bis 6 vorstehend beschriebenen Prozesse, was das Entfernen des Trägersubstrats 100 und der Trennschicht 102 umfasst. Bei einigen Ausführungsformen verbleibt die Rückseitendielektrikumschicht 104, sodass eine Fläche der Rückseitendielektrikumschicht 104 mit den Durchkontaktierungsvorsprüngen 1442 relativ planar ist, was Prozessvariationen des Bildens der Durchkontaktierungen 206 und der Rückseitendielektrikumschicht 104 auf der gleichen Trennschicht 102 ermöglicht.
  • Danach können wie veranschaulicht in den 19 und 20 Prozesse ähnlich denjenigen, die vorstehend unter Bezugnahme auf die 8 und 9 entsprechend beschrieben wurden, ausgeführt werden, um die Rückseitenanschlüsse 830 zu bilden, die Struktur an anderen Substraten (z. B. dem ersten Substrat 932 und/oder dem zweiten Substrat 934) anzubringen und eine Formunterfüllung 936 zu bilden. Wie veranschaulicht in 20 verbinden bei einigen Ausführungsformen die Rückseitenanschlüsse 830 direkt mit den Durchkontaktierungsvorsprüngen 1442. Bei einigen Ausführungsformen können die Rückseitenanschlüsse 830 an dem zweiten Substrat 934 vorgesehen und dann an den Durchkontaktierungsvorsprüngen 1442 angebracht werden.
  • Die 21 bis 23 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen Ausführungsformen. Die 21 bis 23 unterstellen, dass die vorstehend unter Bezugnahme auf die 13 bis 18 beschriebenen Prozesse zuvor ausgeführt wurden, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen. Unter Bezugnahme auf 21 ist die Struktur von 18 nach dem Ausführen eines Aussparungsprozesses gezeigt, um die Rückseitendielektrikumschicht 104 auszusparen und mindestens Abschnitte der Seitenwände der Durchkontaktierungsvorsprünge 1442 freizulegen. Der Aussparungsprozess kann unter Verwendung eines Trockenätzprozesses mittels beispielsweise Ar, N2, CF4, O2 oder dergleichen ausgeführt werden. Der Aussparungsprozess kann im Freilegen von Seitenwänden der Durchkontaktierungsvorsprünge 1442 resultieren, was die Benetzungsfläche für die anschließend gebildeten Rückseitenanschlüsse 830 vergrößert. Bei einigen Ausführungsformen wird die Rückseitendielektrikumschicht 104 ausgespart, sodass die Durchkontaktierungsvorsprünge 1442 um einen Abstand D1 von größer als ungefähr 2 μm vorstehen.
  • Durch Aussparen der Rückseitendielektrikumschicht 104 und Freilegen von Seitenwänden der Durchkontaktierungsvorsprünge 1442 um einen Abstand wie D1, können sich Rückseitenanschlüsse 830 (z. B. Lot), die anschließend über den Durchkontaktierungsvorsprüngen 1442 gebildet werden, entlang den Seitenwänden der Durchkontaktierungsvorsprünge 1442 und/oder den Durchkontaktierungen 206 erstrecken, was den Kontaktflächenbereich vergrößert. Bei einigen Ausführungsformen kann diese vergrößerte Kontaktfläche zwischen dem Lot und den Durchkontaktierungsvorsprüngen 1442 und/oder den Durchkontaktierungen 206 die Zuverlässigkeit erhöhen.
  • Danach können wie veranschaulicht in den 22 und 23 Prozesse ähnlich denjenigen, die vorstehend unter Bezugnahme auf die 19 und 20 entsprechend beschrieben wurden, ausgeführt werden, um die Rückseitenanschlüsse 830 zu bilden, die Struktur an anderen Substraten (z. B. dem ersten Substrat 932 und/oder dem zweiten Substrat 934) anzubringen und eine Formunterfüllung 936 zu bilden. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 nicht entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Wie veranschaulicht in 22 befinden sich bei einigen Ausführungsformen die Rückseitenanschlüsse 830 direkt auf den Durchkontaktierungsvorsprüngen 1442. Obwohl nicht dargestellt, kann eine Formunterfüllung auch zwischen dem ersten Substrat 932 und der Passivierungsschicht 524 gebildet werden und die Vorderseitenanschlüsse umgeben.
  • Die 24 bis 29 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen Ausführungsformen. Wie nachfolgend ausführlicher beschrieben wird eine Opferschicht verwendet, um beim Prozess des Bildens von Durchkontaktierungen mit einem oder mehreren Durchkontaktierungsvorsprüngen, die der vorstehend unter Bezugnahme auf die 21 bis 23 beschriebenen Struktur ähnlich sind, zu unterstützen. Unter erster Bezugnahme auf die 24 werden ähnliche Prozesse und ähnliche Materialien verwendet, um eine Struktur zu bilden, die der vorstehend unter Bezugnahme auf 13 beschriebenen ähnlich ist, die eine zusätzliche Funktion einer Rückseitenopferdielektrikumschicht 2450 aufweist, die über der Trennschicht 102 vor dem Bilden der Rückseitendielektrikumschicht 104 gebildet wird, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen.
  • Bei einigen Ausführungsformen kann die Rückseitenopferdielektrikumschicht 2450 ein Polymer (wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen), ein Nitrid (wie Siliziumnitrid oder dergleichen), ein Oxid (wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG) oder eine Kombination davon oder dergleichen) oder dergleichen sein und kann beispielsweise durch Aufschleudern, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Bei einigen Ausführungsformen ist die Rückseitenopferdielektrikumschicht 2450 ein Fotolackmaterial (z. B. PBO), das auf der Fläche beschichtet und entwickelt wurde. Bei einigen Ausführungsformen weist die Opferschicht 2450 eine Dicke von ungefähr 2 μm auf.
  • Danach wird die Rückseitendielektrikumschicht 104 gebildet und über der Rückseitenopferdielektrikumschicht 2450 strukturiert. Bei einigen Ausführungsformen ist die Rückseitendielektrikumschicht 104 ein Fotolackmaterial (z. B. PBO), das beschichtet, belichtet und entwickelt wurde, um die Öffnungen 1340 wie veranschaulicht in 24 zu bilden. Da die Rückseitenopferdielektrikumschicht 2450 ausgehärtet wurde, verbleibt die Rückseitenopferdielektrikumschicht 2450 während des Strukturierens der Rückseitendielektrikumschicht 104. Bei einigen Ausführungsformen weist die Rückseitendielektrikumschicht 104 eine Dicke von ungefähr 1 μm bis zu ungefähr 10 μm wie ungefähr 7 μm auf. Wie nachfolgend ausführlicher beschrieben, wird eine Durchkontaktierung anschließend über der Rückseitendielektrikumschicht 104 gebildet, wobei die Öffnungen 1340 Durchkontaktierungsvorsprüngen entsprechen. Eine Dicke von ungefähr 7 μm stellt eine ausreichende Dicke bereit, um die Durchkontaktierungsvorsprünge (z. B. verjüngte Seitenwände) zu formen sowie ein ausreichendes Prozessfenster für einen Überätzprozess bereitzustellen, um Abschnitte der Seitenwände der Durchkontaktierungsvorsprünge freizulegen.
  • Die 25 bis 28 veranschaulichen ähnliche Prozesse wie die vorstehend unter Bezugnahme auf die 14 bis 17 entsprechend beschriebenen, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen, außer dass die Rückseitenopferdielektrikumschicht 2450 vorhanden ist. Nach dem Entfernen des Trägersubstrats 100 und der Trennschicht 102 kann die Rückseitenopferdielektrikumschicht 2450 wie veranschaulicht in 29 entfernt werden. Bei einigen Ausführungsformen wird die Rückseitenopferdielektrikumschicht 2450 aus einem ähnlichen Material wie die Rückseitendielektrikumschicht 104 gebildet und wird auf eine ähnlich Weise wie die Rückseitendielektrikumschicht 104 wie vorstehend unter Bezugnahme auf 21 beschrieben entfernt. Beispielsweise kann das Entfernen der Rückseitenopferdielektrikumschicht 2450 unter Verwendung eines Trockenätzprozesses mittels beispielsweise Ar, N2, CF4, O2 oder dergleichen ausgeführt werden. Der Entfernungsprozess kann gesteuert werden, um derart zu Überätzen, dass die Rückseitendielektrikumschicht 104 unter einer Fläche der Durchkontaktierungsvorsprünge 1442 ausgespart wird, sodass Abschnitte von Seitenwänden der Durchkontaktierungsvorsprünge 1442 freigelegt werden. Bei einigen Ausführungsformen wird die Rückseitendielektrikumschicht 104 ausgespart, sodass die Durchkontaktierungsvorsprünge 1442 für einen Abstand D2 gleich oder größer als ungefähr 2 μm vorstehen. Durch Aussparen der Rückseitendielektrikumschicht 104 und Freilegen von Seitenwänden der Durchkontaktierungsvorsprünge 1442 um einen Abstand wie D2, können sich Rückseitenanschlüsse 830 (z. B. Lot), die anschließend über den Durchkontaktierungsvorsprüngen 1442 gebildet werden, entlang den Seitenwänden der Durchkontaktierungsvorsprünge 1442 und/oder die Durchkontaktierungen 206 erstrecken, was den Kontaktflächenbereich vergrößert. Bei einigen Ausführungsformen kann diese vergrößerte Kontaktfläche zwischen dem Lot und den Durchkontaktierungsvorsprüngen 1442 und/oder den Durchkontaktierungen 206 die Zuverlässigkeit erhöhen.
  • Danach können wie veranschaulicht in den 30 und 31 Prozesse ähnlich denjenigen, die vorstehend unter Bezugnahme auf die 19 und 20 entsprechend beschrieben wurden, ausgeführt werden, um die Rückseitenanschlüsse 830 zu bilden, die Struktur an anderen Substraten (z. B. dem ersten Substrat 932 und/oder dem zweiten Substrat 934) anzubringen und eine Formunterfüllung 936 zu bilden. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 nicht entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Obwohl nicht dargestellt, kann eine Formunterfüllung auch zwischen dem ersten Substrat 932 und der Passivierungsschicht 524 gebildet werden und die Vorderseitenanschlüsse umgeben. Wie veranschaulicht in 31 befinden sich bei einigen Ausführungsformen die Rückseitenanschlüsse 830 direkt auf und erstrecken sich entlang von Seitenwänden der Durchkontaktierungsvorsprünge 1442.
  • Die 32 bis 40 veranschaulichen Schnittdarstellungen von Zwischenschritten beim Bilden eines Halbleiterpaketes gemäß einigen Ausführungsformen. Wie vorstehend beschrieben werden die Durchkontaktierungen 206 nach dem Entfernen des Trägersubstrats 100 freigelegt. Bei einigen Ausführungsformen kann vor dem Bilden der Durchkontaktierungen 206 eine Rückseitenumverteilungsstruktur über der Rückseitendielektrikumschicht 104 gebildet werden. Dementsprechend veranschaulichen die 32 bis 40 eine Ausführungsform, die der vorstehend unter Bezugnahme auf die 24 bis 31 beschriebenen ähnlich ist, mit einer Rückseitenumverteilungsstruktur.
  • Unter Bezugnahme auf 32 ist eine Ausführungsform gezeigt, die der in 24 veranschaulichten ähnlich ist, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen. Wo die Öffnungen 1340 in der Rückseitendielektrikumschicht 104 den Durchkontaktierungsvorsprüngen 1442 in 24 entsprechen, entsprechen die Öffnungen 1340 in der Rückseitendielektrikumschicht 104 in 32 einer äußersten Rückseitenumverdrahtungsschicht. Bei einigen Ausführungsformen weist die Rückseitendielektrikumschicht 104 eine Dicke von ungefähr 1 μm bis zu ungefähr 10 μm wie ungefähr 7 μm auf. Eine Dicke wie diese stellt eine ausreichende Dicke für eine leitende Schicht und ein Prozessfenster bereit, um Seitenwände der Rückseitendielektrikumschicht 104 in einem anschließenden Schritt teilweise freizulegen.
  • 33 veranschaulicht eine Rückseitenumverteilungsstruktur 3160, die eine erste Rückseitenmetallisierungsschicht 3162, welche in einer ersten Rückseitendielektrikumschicht 3164 gebildet ist, und eine zweite Rückseitendielektrikumschicht 3166 umfasst. Die Rückseitenumverteilungsstruktur 3160 kann unter Verwendung von ähnlichen Prozessen und Materialien, wie die zum Bilden der Vorderseitenumverteilungsstruktur 518 verwendeten, wie vorstehend beschrieben unter Bezugnahme auf 5, gebildet werden.
  • Die 34 bis 40 veranschaulichen ähnliche Prozesse wie die vorstehend unter Bezugnahme auf die 25 bis 31 entsprechend beschriebenen, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen. Nach dem Entfernen des Trägersubstrats 100 und der Trennschicht 102 kann die Rückseitenopferdielektrikumschicht 2450 entfernt werden. Bei einigen Ausführungsformen wird die Rückseitenopferdielektrikumschicht 2450 aus einem ähnlichen Material wie die erste Rückseitendielektrikumschicht 3164 gebildet und auf eine ähnlich Weise wie die Rückseitendielektrikumschicht 104 wie vorstehend unter Bezugnahme auf 29 beschrieben entfernt. Beispielsweise kann das Entfernen der Rückseitenopferdielektrikumschicht 2450 unter Verwendung eines Trockenätzprozesses unter Verwendung von beispielsweise Ar, N2, CF4, O2 oder dergleichen ausgeführt werden. Der Entfernungsprozess kann gesteuert werden, derart zu überätzen, dass die erste Rückseitendielektrikumschicht 3164 unter einer Fläche der ersten Rückseitenmetallisierungsschicht 3162 ausgespart wird, sodass mindestens ein Abschnitt der Seitenwände der ersten Rückseitenmetallisierungsschicht 3162 freigelegt wird.
  • Bei einigen Ausführungsformen wird die erste Rückseitendielektrikumschicht 3164 um die Tiefe D3 von gleich oder größer als 2 μm ausgespart. Durch Aussparen der ersten Rückseitendielektrikumschicht 3164 und Freilegen von Seitenwänden der ersten Rückseitenmetallisierungsschicht 3162 um einen Abstand wie D2 können sich Rückseitenanschlüsse 830 (z. B. Lot), die anschließend über der ersten Rückseitenmetallisierungsschicht 3162 gebildet werden, entlang den Seitenwänden der ersten Rückseitenmetallisierungsschicht 3162 erstrecken, was den Kontaktflächenbereich vergrößert. Bei einigen Ausführungsformen kann diese erhöhte Kontaktfläche zwischen dem Lot und der ersten Rückseitenmetallisierungsschicht 3162 die Zuverlässigkeit erhöhen.
  • Danach können wie veranschaulicht in den 39 und 40 Prozesse ähnlich denjenigen, die vorstehend unter Bezugnahme auf die 30 und 31 entsprechend beschrieben wurden, ausgeführt werden, um die Rückseitenanschlüsse 830 zu bilden, die Struktur an anderen Substraten (z. B. dem ersten Substrat 932 und/oder dem zweiten Substrat 934) anzubringen und eine Formunterfüllung 936 zu bilden. Wie veranschaulicht in 40 befinden sich bei einigen Ausführungsformen die Rückseitenanschlüsse 830 direkt auf und erstrecken sich entlang von Seitenwänden der ersten Rückseitenmetallisierungsschicht 3162.
  • Die 39 und 40 veranschaulichen ebenfalls, dass auch eine oder mehrere von den Traces wie Trace 3970 freigelegt werden kann. Die Trace 3970 stellt eine Trace (z. B. eine Trace die in und aus der Seite verläuft), die in der ersten Rückseitenmetallisierungsschicht 3162 gebildet ist, dar und kann mit einem oder mehreren von den Rückseitenanschlüssen verbinden. Wie veranschaulicht in 40 können freigelegte Abschnitte der Trace 3570 mit der Formunterfüllung 936 abgedeckt sein und die Trace 3970 vor den äußeren Umgebungsbedingungen schützen. Bei einigen Ausführungsformen kann sich die Formunterfüllung 936 nicht entlang von Seitenwänden des zweiten Substrates 934 erstrecken. Obwohl nicht dargestellt kann eine Formunterfüllung auch zwischen dem ersten Substrat 932 und der Passivierungsschicht 524 gebildet werden, welche die Vorderseitenanschlüsse umgibt.
  • Bei einigen Ausführungsformen wird ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren umfasst das Bilden einer ersten Schicht über einem Trägersubstrat und das Bilden einer Durchkontaktierung auf der ersten Schicht. Eine IC-Chiplage wird über der ersten Schicht angeordnet und ein Formstoff wird über der ersten Schicht gebildet, sodass der Formstoff sich entlang von Seitenwänden der IC-Chiplage und der Durchkontaktierung erstreckt. Nach dem Entfernen des Trägersubstrats wird die erste Schicht vollständig entfernt.
  • Bei einigen Ausführungsformen wird ein Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren umfasst das Bilden einer ersten Schicht über einem Trägersubstrat, wobei die erste Schicht eine Öffnung aufweist, und das Bilden einer Durchkontaktierung auf der ersten Schicht, wobei sich die Durchkontaktierung in die Öffnung erstreckt. Eine IC-Chiplage wird über der ersten Schicht angeordnet und ein Formstoff wird über der ersten Schicht gebildet, wobei sich der Formstoff entlang von Seitenwänden der IC-Chiplage und der Durchkontaktierung erstreckt. Eine Umverdrahtungsschicht wird über der IC-Chiplage und den Durchkontaktierungen gebildet. Nach dem Entfernen des Trägersubstrats wird die erste Schicht freigelegt und ausgespart, sodass die Durchkontaktierung von der ersten Schicht vorsteht.
  • Bei einigen Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst eine IC-Chiplage mit einer Vorderseite und einer Rückseite. Formstoff grenzt an Seitenwände der IC-Chiplage an. Eine erste Schicht erstreckt sich über dem Formstoff und die Durchkontaktierung weist einen Durchkontaktierungsvorsprung auf, der sich durch die erste Schicht erstreckt.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer ersten Schicht über einem Trägersubstrat; Bilden einer Durchkontaktierung auf der ersten Schicht; Anordnen einer IC-Chiplage über der ersten Schicht; Bilden eines Formstoffs über der ersten Schicht, wobei sich der Formstoff entlang Seitenwänden der IC-Chiplage und der Durchkontaktierungen erstreckt; Entfernen des Trägersubstrats, was die erste Schicht freilegt; und vollständig Entfernen der ersten Schicht, wodurch die Durchkontaktierung freigelegt wird.
  2. Verfahren nach Anspruch 1, weiter umfassend: Aussparen des Formstoffs, sodass die Durchkontaktierungen um einen ersten Abstand von einer Fläche des Formstoffs vorstehen.
  3. Verfahren nach Anspruch 2, wobei der erste Abstand gleich oder größer als 2 μm ist.
  4. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Bilden einer Umverdrahtungsschicht über der IC-Chiplage und den Durchkontaktierungen vor dem Entfernen des Trägersubstrats.
  5. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Bilden einer zweiten Schicht über der ersten Schicht vor dem Bilden der Durchkontaktierung.
  6. Verfahren nach Anspruch 5, wobei die Durchkontaktierung einen Durchkontaktierungsvorsprung umfasst und sich der Durchkontaktierungsvorsprung durch die zweite Schicht erstreckt.
  7. Verfahren nach Anspruch 6, weiter umfassend das Aussparen der zweiten Schicht, sodass der Durchkontaktierungsvorsprung von einer Fläche der zweiten Schicht vorsteht.
  8. Verfahren nach Anspruch 7, wobei die Durchkontaktierungsvorsprünge von der Fläche der zweiten Schicht um einen Abstand gleich oder größer als 2 μm vorstehen.
  9. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer ersten Schicht über einem Trägersubstrat, wobei die erste Schicht eine Öffnung aufweist; Bilden einer Durchkontaktierung auf der ersten Schicht, wobei die Durchkontaktierung einen Durchkontaktierungsvorsprung aufweist, der sich in die Öffnung erstreckt; Anordnen einer IC-Chiplage über der ersten Schicht; Bilden eines Formstoffs über der ersten Schicht, wobei sich der Formstoff entlang Seitenwänden der IC-Chiplage und der Durchkontaktierungen erstreckt; Bilden einer Umverdrahtungsschicht über der IC-Chiplage und der Durchkontaktierung; Entfernen des Trägersubstrats, was die erste Schicht freilegt; und Aussparen der ersten Schicht, sodass die Durchkontaktierung von der ersten Schicht vorsteht.
  10. Verfahren nach Anspruch 9, weiter umfassend: Bilden einer Umverdrahtungsschicht über der IC-Chiplage und der Durchkontaktierung vor dem Entfernen des Trägersubstrats.
  11. Verfahren nach Anspruch 9 oder 10, weiter umfassend: Bilden einer Opferschicht, wobei die erste Schicht, auf der Opferschicht gebildet wird.
  12. Verfahren nach Anspruch 11, weiter umfassend: vollständiges Entfernen der Opferschicht.
  13. Verfahren nach irgendeinem der Ansprüche 9 bis 12, wobei die Durchkontaktierung um einen Abstand gleich oder größer als 2 μm von der ersten Schicht vorsteht.
  14. Verfahren nach irgendeinem der Ansprüche 9 bis 13, wobei eine Breite des Durchkontaktierungsvorsprungs kleiner als eine Breite der Durchkontaktierung ist, die sich durch den Formstoff erstreckt.
  15. Verfahren nach irgendeinem der Ansprüche 9 bis 14, wobei das Bilden der ersten Schicht das Bilden mehrerer Dielektrikumschichten und das Bilden einer Metallisierungsschicht zwischen angrenzenden Dielektrikumschichten umfasst.
  16. Verfahren nach Anspruch 15, wobei das Aussparen eine Trace freilegt, die sich entlang der ersten Schicht von einer Bondkontaktstelle erstreckt.
  17. Halbleitervorrichtung, umfassend: eine IC-Chiplage, wobei die IC-Chiplage eine Vorderseite und eine Rückseite aufweist; Formstoff angrenzend an Seitenwände der IC-Chiplage; und eine erste Schicht, die sich über dem Formstoff erstreckt, wobei die Durchkontaktierung einen Durchkontaktierungsvorsprung aufweist, der sich durch die erste Schicht erstreckt.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der Durchkontaktierungsvorsprung eine Breite kleiner als eine Breite der Durchkontaktierung aufweist, die sich durch den Formstoff erstreckt.
  19. Halbleitervorrichtung nach Anspruch 18, wobei der Durchkontaktierungsvorsprung von der ersten Schicht vorsteht.
  20. Halbleitervorrichtung nach Anspruch 19, wobei der Durchkontaktierungsvorsprung von der ersten Schicht um einen Abstand von gleich oder größer als 2 μm vorsteht.
DE102015110635.3A 2014-12-03 2015-07-02 Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren Pending DE102015110635A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462087090P 2014-12-03 2014-12-03
US62/087,090 2014-12-03
US14/743,451 2015-06-18
US14/743,451 US9812337B2 (en) 2014-12-03 2015-06-18 Integrated circuit package pad and methods of forming

Publications (1)

Publication Number Publication Date
DE102015110635A1 true DE102015110635A1 (de) 2016-06-09

Family

ID=55974359

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015110635.3A Pending DE102015110635A1 (de) 2014-12-03 2015-07-02 Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren

Country Status (5)

Country Link
US (6) US9812337B2 (de)
KR (1) KR101822233B1 (de)
CN (1) CN105679681B (de)
DE (1) DE102015110635A1 (de)
TW (1) TWI591736B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018105166B4 (de) 2017-11-15 2024-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package
US20240266298A1 (en) * 2016-11-29 2024-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-Out Package Having a Main Die and a Dummy Die

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
KR20160131170A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
US10269686B1 (en) * 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US9520385B1 (en) * 2015-06-29 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming same
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
US9917038B1 (en) 2015-11-10 2018-03-13 Utac Headquarters Pte Ltd Semiconductor package with multiple molding routing layers and a method of manufacturing the same
DE112015007232T5 (de) * 2015-12-23 2019-02-28 Intel IP Corporation Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US10475769B2 (en) 2016-06-23 2019-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US10083949B2 (en) 2016-07-29 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Using metal-containing layer to reduce carrier shock in package formation
CN108022897A (zh) 2016-11-01 2018-05-11 财团法人工业技术研究院 封装结构及其制作方法
TWI637471B (zh) * 2016-11-01 2018-10-01 財團法人工業技術研究院 封裝結構及其製作方法
CN108022896A (zh) 2016-11-01 2018-05-11 财团法人工业技术研究院 一种芯片封装结构及其制作方法
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10489544B2 (en) 2016-12-14 2019-11-26 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI609471B (zh) * 2016-12-15 2017-12-21 力成科技股份有限公司 半導體封裝組合及其製造方法
US11037802B2 (en) * 2016-12-28 2021-06-15 Intel Corporation Package substrate having copper alloy sputter seed layer and high density interconnects
CN110637372A (zh) * 2017-04-18 2019-12-31 麻省理工学院 通过远程外延来制造半导体器件的系统和方法
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10636775B2 (en) * 2017-10-27 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
DE102018111389A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US10361122B1 (en) 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US10510595B2 (en) 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10658287B2 (en) * 2018-05-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a tapered protruding pillar portion
TWI697078B (zh) * 2018-08-03 2020-06-21 欣興電子股份有限公司 封裝基板結構與其接合方法
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10811382B1 (en) * 2019-05-07 2020-10-20 Nanya Technology Corporation Method of manufacturing semiconductor device
US10950519B2 (en) * 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
KR102543996B1 (ko) * 2019-09-20 2023-06-16 주식회사 네패스 반도체 패키지 및 이의 제조방법
US11251119B2 (en) * 2019-09-25 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, package-on-package structure and method of fabricating the same
US11587905B2 (en) * 2019-10-09 2023-02-21 Industrial Technology Research Institute Multi-chip package and manufacturing method thereof
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US12021052B2 (en) * 2020-01-29 2024-06-25 Stmicroelectronics S.R.L. Method of manufacturing semiconductor products, semiconductor product, device and testing method
KR20210108075A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11315855B2 (en) * 2020-04-01 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with photonic die and method

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8133762B2 (en) 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
CN101847588B (zh) * 2009-03-27 2012-05-09 台湾积体电路制造股份有限公司 半导体工艺
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US7923304B2 (en) * 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8390108B2 (en) * 2009-12-16 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
WO2011125277A1 (ja) 2010-04-07 2011-10-13 株式会社島津製作所 放射線検出器およびそれを製造する方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8273604B2 (en) 2011-02-22 2012-09-25 STAT ChipPAC, Ltd. Semiconductor device and method of forming WLCSP structure using protruded MLP
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8618659B2 (en) * 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
TWI508249B (zh) * 2012-04-02 2015-11-11 矽品精密工業股份有限公司 封裝件、半導體封裝結構及其製法
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9059107B2 (en) * 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US10192796B2 (en) 2012-09-14 2019-01-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9704780B2 (en) 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9553059B2 (en) * 2013-12-20 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Backside redistribution layer (RDL) structure
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240266298A1 (en) * 2016-11-29 2024-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-Out Package Having a Main Die and a Dummy Die
DE102018105166B4 (de) 2017-11-15 2024-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Zwei vorrichtungen zu einem halbleiter-package und verfahren zur herstellung eines halbleiter-package

Also Published As

Publication number Publication date
US10510556B2 (en) 2019-12-17
US11342196B2 (en) 2022-05-24
TWI591736B (zh) 2017-07-11
TW201622018A (zh) 2016-06-16
CN105679681B (zh) 2019-01-18
US10796927B2 (en) 2020-10-06
KR101822233B1 (ko) 2018-03-08
US20200083061A1 (en) 2020-03-12
US20190259630A1 (en) 2019-08-22
US11721559B2 (en) 2023-08-08
US20220285171A1 (en) 2022-09-08
US10283375B2 (en) 2019-05-07
US20210035819A1 (en) 2021-02-04
US20160163566A1 (en) 2016-06-09
US20180061668A1 (en) 2018-03-01
US9812337B2 (en) 2017-11-07
CN105679681A (zh) 2016-06-15
KR20160067022A (ko) 2016-06-13

Similar Documents

Publication Publication Date Title
DE102015110635A1 (de) Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102018108051B4 (de) Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102015105855B4 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102019117027B4 (de) Halbleiter-package und verfahren für dessen bildung
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102018130035B4 (de) Package und verfahren
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102019120381B4 (de) Integriertes schaltungs-package und verfahren
DE102016119033A1 (de) Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem
DE102015106053A1 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102015117881A1 (de) Packagestrukturen und Verfahren zu deren Bildung
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102015106616A1 (de) Verfahren zum Kapseln von Halbleiterbauelementen und gekapselte Halbleiterbauelemente
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102019129870A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102017123326A1 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102017122096A1 (de) Gehäusetrukturen und Ausbildungsverfahren
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication