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DE102020104147B4 - Halbleiter-bauelemente und verfahren zu deren herstellung - Google Patents

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DE102020104147B4
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die
vias
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conductive
conductive pillars
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Hung-Yi Kuo
Chung-Shi Liu
Hao-Yi Tsai
Cheng-chieh Hsieh
Tsung-Yuan Yu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

Vorrichtung mit:einem ersten Die (50C), der an einer ersten Umverteilungsstruktur (106) befestigt ist;einer ersten Formmasse (127) über der ersten Umverteilungsstruktur (106) und um den ersten Die (50C);ersten Durchkontaktierungen (115), die sich durch die erste Formmasse (127) erstrecken;einer zweiten Umverteilungsstruktur (170) über dem ersten Die (50C), der ersten Formmasse (127) und den ersten Durchkontaktierungen (115);einem zweiten Die (50D), der an der zweiten Umverteilungsstruktur (170) befestigt ist;einer zweiten Formmasse (129) über der zweiten Umverteilungsstruktur (170) und um den zweiten Die (50D); undzweiten Durchkontaktierungen (121) und dritten Durchkontaktierungen (125), die sich durch die zweite Formmasse (129) erstrecken, wobei die zweiten Durchkontaktierungen (121) mit den ersten Durchkontaktierungen (115) elektrisch verbunden sind und Durchkontaktierungen mit kreisförmigen Querschnittsformen aufweisen und die dritten Durchkontaktierungen (125) mit dem ersten Die (50C) elektrisch verbunden sind und Durchkontaktierungen mit ovalen Querschnittsformen aufweisen; undeinem dritten Die (150), der an die erste Umverteilungsstruktur (106) entgegengesetzt zu dem ersten Die (50C) gebondet ist, wobei der dritte Die (150) mit den ersten Durchkontaktierungen (115) elektrisch verbunden ist.

Description

  • HINTERGRUND
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsbereichen zum Einsatz, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleiter-Materialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um darauf Schaltkreiskomponenten und -elemente herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der kleinsten Strukturbreite weiter, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn jedoch die kleinsten Strukturbreiten verringert werden, entstehen zusätzliche Probleme, die angegangen werden sollten.
  • US 2018 / 0 076 159 A1 beschreibt ein Package, das eine Ecke, einen Vorrichtungs-Die, eine Formmassenmaterial, das den Vorrichtungs-Die darin einschließt, und mehrere Bondungsstrukturen. Die Bondungsstrukturen weisen eine Eckenbondungsstruktur an der Ecke auf, wobei die Eckenbondungsstruktur länglich ausgestaltet ist. Die mehreren Bondungsstrukturen weisen weiterhin eine zusätzliche Bondungsstruktur auf, die nicht länglich ausgestaltet ist.
  • US 2018 / 0 207 197 A1 beschreibt eine Vorrichtung, die eine erste Interconnect-Struktur, einen ersten IC-Die, der mit der ersten Interconnect-Struktur verbunden ist, und einen zweiten IC-Die, der mit dem ersten IC-Die verbunden ist und über diesem angeordnet ist, aufweist. Eine zweite Interconnect-Struktur ist mit dem ersten IC-Die verbunden und über diesem angeordnet. Erste Durchgangs-Vias sind zwischen der ersten Interconnect-Struktur und der zweiten Interconnect-Struktur gekoppelt. Zweite Durchgangs-Vias sind zwischen dem ersten IC-Die und der zweiten Interconnect-Struktur gekoppelt. Ein Formmassenmaterial ist um den ersten IC-Die, den zweiten IC-Die die mehreren ersten Durchgangs-Vias und die mehreren zweiten Durchgangs-Vias herum angeordnet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
    • Die 1 bis 14 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung eines verkappten Halbleiter-Bauelements gemäß einem Beispiel.
    • Die 15 bis 20 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung eines verkappten Halbleiter-Bauelements gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Ausführungsformen stellen verbesserte Die-Stapelstrukturen und verkappte Halbleiter-Bauelemente, die diese enthalten, bereit. Die Die-Stapelstrukturen können wie folgt hergestellt werden: Herstellen von ersten leitfähigen Säulen auf einer rückseitigen Umverteilungsstruktur; Bonden eines ersten Aktives-Bauelement-Dies, der zweite leitfähige Säulen aufweist, an die rückseitige Umverteilungsstruktur; und Bonden eines zweiten Aktives-Bauelement-Dies an den ersten Aktives-Bauelement-Die. Über den ersten leitfähigen Säulen, den zweiten leitfähigen Säulen und dem zweiten Aktives-Bauelement-Die kann eine vorderseitige Umverteilungsstruktur hergestellt werden, und an der rückseitigen Umverteilungsstruktur kann eine Package-Komponente befestigt werden. Durch Verwenden dieses Verfahrens können der erste Aktives-Bauelement-Die, der zweite Aktives-Bauelement-Die und die Package-Komponente in einem verkappten Halbleiter-Bauelement mit einem minimalen Platzbedarf miteinander verbunden werden. Außerdem kann eine Formmasse um den ersten Aktives-Bauelement-Die und den zweiten Aktives-Bauelement-Die gleichzeitig mit einem einzigen Formungsschritt und einem einzigen Schleifschritt hergestellt werden. Einige der ersten und der zweiten leitfähigen Säulen können oval oder rund sein, um mechanische Spannungen in dem verkappten Halbleiter-Bauelement zu reduzieren.
  • Die 1 bis 14 zeigen Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung eines verkappten Halbleiter-Bauelements 200 gemäß einem Beispiel. 1 zeigt einen Aktives-Bauelement-Die 50A gemäß einem Beispiel. Der Aktives-Bauelement-Die 50A wird bei der späteren Bearbeitung verkappt, um ein integriertes Schaltkreis-Package herzustellen. Beispielsweise kann der Aktives-Bauelement-Die 50A ein System-on-Chip (SoC) sein. Beispielsweise kann der Aktives-Bauelement-Die 50A Folgendes sein: ein Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein Anwendungsprozessor (AP), ein Microcontroller oder dergleichen; ein Speicher-Die, z. B. ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) oder dergleichen; ein Eingangs-/Ausgangs(E/A)-Schnittstellen-Die; ein Power-Management-Die, z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis) oder dergleichen; ein Hochfrequenz-Die (HF-Die); ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, z. B. ein DSP-Die (DSP: digitale Signalverarbeitung) oder dergleichen; ein Front-End-Die, z. B. ein analoger Front-End-Die (AFE-Die) oder dergleichen; oder eine Kombination davon. Der Aktives-Bauelement-Die 50A kann in einer Top-Down-Ansicht eine Länge von etwa 9 mm bis etwa 12 mm und eine Breite von etwa 9 mm bis etwa 12 mm haben.
  • Der Aktives-Bauelement-Die 50A kann in einem Wafer hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten vereinzelt werden, um eine Mehrzahl von Aktives-Bauelement-Dies herzustellen. Der Aktives-Bauelement-Die 50A kann mit geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise herzustellen. Der Aktives-Bauelement-Die 50A weist zum Beispiel ein Halbleitersubstrat 52, wie etwa Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats auf. Das Halbleitersubstrat 52 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 hat eine aktive Seite (z. B. die Seite, die in 1 nach oben zeigt), die gelegentlich als eine Vorderseite bezeichnet wird, und eine inaktive Seite (z. B. die Seite, die in 1 nach unten zeigt), die gelegentlich als eine Rückseite bezeichnet wird.
  • Auf der Vorderseite des Halbleitersubstrats 52 können Bauelemente 54 hergestellt werden. Die Bauelemente 54 können aktive Bauelemente (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände oder dergleichen sein. Über der Vorderseite des Halbleitersubstrats 52 wird ein Zwischenschicht-Dielektrikum (ILD) 56 hergestellt. Das ILD 56 umschließt die Bauelemente 54 und kann diese bedecken. Das ILD 56 kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen hergestellt sind.
  • Durch das ILD 56 erstrecken sich leitfähige Stifte 58, um die Bauelemente 54 physisch und elektrisch zu verbinden. Wenn die Bauelemente 54 zum Beispiel Transistoren sind, können die leitfähigen Stifte 58 Gates und Source-/Drain-Bereiche der Transistoren verbinden. Die leitfähigen Stifte 58 können aus Wolfram, Cobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder dergleichen oder Kombinationen davon hergestellt werden. Über dem ILD 56 und den leitfähigen Stiften 58 ist eine Verbindungsstruktur 60 angeordnet. Die Verbindungsstruktur 60 verbindet die Bauelemente 54 miteinander zu einem integrierten Schaltkreis. Die Verbindungsstruktur 60 kann zum Beispiel durch Metallisierungsstrukturen in dielektrischen Schichten auf dem ILD 56 hergestellt werden. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Low-k-Schichten hergestellt sind. Die Metallisierungsstrukturen der Verbindungsstruktur 60 sind durch die leitfähigen Stifte 58 mit den Bauelementen 54 elektrisch verbunden.
  • Der Aktives-Bauelement-Die 50A weist außerdem Pads 62, wie etwa Aluminiumpads, auf, an die Außenanschlüsse hergestellt werden. Die Pads 62 sind auf der aktiven Seite des Aktives-Bauelement-Dies 50A, wie etwa in und/oder auf der Verbindungsstruktur 60, angeordnet. Eine oder mehrere Passivierungsschichten 64 sind auf dem Aktives-Bauelement-Die 50A, wie etwa auf Teilen der Verbindungsstruktur 60 und den Pads 62, angeordnet. Durch die Passivierungsschichten 64 zu den Pads 62 erstrecken sich Öffnungen. Die-Verbindungselemente 66, wie etwa leitfähige Säulen (die zum Beispiel aus einem Metall wie Kupfer hergestellt sind), erstrecken sich durch die Öffnungen in den Passivierungsschichten 64 und sind physisch und elektrisch mit jeweiligen der Pads 62 verbunden. Die Die-Verbindungselemente 66 können zum Beispiel durch Plattieren oder dergleichen hergestellt werden. Die Die-Verbindungselemente 66 verbinden die jeweiligen integrierten Schaltkreise des Aktives-Bauelement-Dies 50A elektrisch.
  • Optional können Lotbereiche (z. B. Lotkugeln oder Lötkontakthügel) auf den Pads 62 angeordnet werden. Die Lotkugeln können zum Durchführen einer Chipsondenprüfung (CP-Prüfung) an dem Aktives-Bauelement-Die 50A verwendet werden. Die CP-Prüfung kann an dem Aktives-Bauelement-Die 50A durchgeführt werden, um zu ermitteln, ob der Aktives-Bauelement-Die 50A ein erwiesenermaßen guter Die (KGD) ist. Somit werden nur Aktives-Bauelement-Dies 50A, die KGDs sind, weiterbearbeitet und verkappt, und Dies, die die CP-Prüfung nicht bestehen, werden nicht verkappt. Nach der Prüfung können die Lotbereiche in späteren Bearbeitungsschritten entfernt werden.
  • Auf der Vorderseite des Aktives-Bauelement-Dies 50A, wie etwa auf den Passivierungsschichten 64 und den Die-Verbindungselementen 66, kann eine dielektrische Schicht 68 hergestellt werden. Die dielektrische Schicht 68 verkapselt die Die-Verbindungselemente 66 seitlich und grenzt seitlich an den Aktives-Bauelement-Die 50A an. Zunächst kann die dielektrische Schicht 68 die Die-Verbindungselemente 66 verdecken, sodass sich die Oberseite der dielektrischen Schicht 68 über Oberseiten der Die-Verbindungselemente 66 befindet. In Beispielen, bei denen Lotbereiche auf den Die-Verbindungselementen 66 angeordnet sind, kann die dielektrische Schicht 68 auch die Lotbereiche verdecken. Alternativ können die Lotbereiche vor dem Herstellen der dielektrischen Schicht 68 entfernt werden.
  • Die dielektrische Schicht 68 kann ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 68 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden. Beispielsweise werden die Die-Verbindungselemente 66 während der Herstellung des Aktives-Bauelement-Dies 50A durch die dielektrische Schicht 68 freigelegt. Beispielsweise bleiben die Die-Verbindungselemente 66 verdeckt und werden während eines späteren Prozesses zum Verkappen des Aktives-Bauelement-Dies 50A freigelegt. Durch das Freilegen der Die-Verbindungselemente 66 können Lotbereiche entfernt werden, die auf den Die-Verbindungselementen 66 vorhanden sein können.
  • Beispielsweise ist der Aktives-Bauelement-Die 50A ein Bauelement aus gestapelten Chips, das mehrere Halbleitersubstrate 52 aufweist. Der Aktives-Bauelement-Die 50A kann zum Beispiel eine Speichervorrichtung, wie etwa ein HMC-Modul (HMC: Hybridspeicherwürfel), ein HBM-Modul (HBM: Speicher mit hoher Bandbreite) oder dergleichen, sein, die mehrere Speicher-Dies aufweist. Bei diesen Beispielen weist der Aktives-Bauelement-Die 50A mehrere Halbleitersubstrate 52 auf, die durch Substrat-Durchkontaktierungen (TSVs) miteinander verbunden sind. Die Halbleitersubstrate 52 können jeweils eine Verbindungsstruktur 60 aufweisen.
  • Die 2 bis 4 zeigen Schnittansichten von Zwischenstufen während eines Prozesses zur Herstellung eines Aktives-Bauelement-Dies 50B. Der Aktives-Bauelement-Die 50B kann dem in 1 gezeigten Aktives-Bauelement-Die 50A gleichen oder ähneln, wobei der Aktives-Bauelement-Die 50B leitfähige Säulen 70 (die in 4 gezeigt sind) statt der Die-Verbindungselemente 66 aufweist. Beispielsweise kann der Aktives-Bauelement-Die 50B ein Wide-Input/Output(WIO)-Speicher-Die sein. Wenn nicht anders angegeben, bezeichnen in der vorliegenden Erörterung gleiche oder ähnliche Bezugszahlen gleiche oder ähnliche Komponenten, die unter Verwendung des gleichen oder eines ähnlichen Materials mit dem gleichen oder einem ähnlichen Verfahren hergestellt werden, sodass Einzelheiten nicht wiederholt werden.
  • In 2 sind zwei Aktives-Bauelement-Dies 50B auf dem gleichen Halbleitersubstrat 52, das ein Wafer sein kann, vorgesehen, bevor sie vereinzelt werden. Es sind zwar zwei Pads 62 in jedem der Aktives-Bauelement-Dies 50B dargestellt, aber es kann jede Anzahl von Pads 62 vorhanden sein. Über den Pads 62 werden eine oder mehrere Passivierungsschichten 64 hergestellt, und über den Passivierungsschichten 64 wird eine dielektrische Schicht 68 hergestellt. Die dielektrische Schicht 68 und die Passivierungsschichten 64 können strukturiert werden, um Öffnungen 72 zu erzeugen, die Teile der Pads 62 freilegen. Das Strukturieren kann mit jedem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 68, wenn die dielektrische Schicht 68 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel mit einer anisotropen Ätzung. Bei Beispielen, bei denen die dielektrische Schicht 68 ein lichtempfindliches Material ist, kann die dielektrische Schicht 68 nach der Belichtung entwickelt werden.
  • In 3 werden in den Öffnungen 72 leitfähige Säulen 70 hergestellt, die sich über der dielektrischen Schicht 68 erstrecken. Als ein Beispiel können die leitfähigen Säulen 70 dadurch hergestellt werden, dass zunächst eine Seedschicht über der dielektrischen Schicht 68 und über Teilen der Passivierungsschichten 64 und der Pads 62 hergestellt werden, die von den Öffnungen 72 freigelegt werden. Beispielsweise ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einem speziellen Beispiel umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Säulen 70. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die leitfähigen Säulen 70.
  • 3 zeigt außerdem Schnittansichten der leitfähigen Säulen 70. Wie in 3 gezeigt ist, können die leitfähigen Säulen 70 kreisförmige oder ovale Querschnittsformen haben. Einige der leitfähigen Säulen 70 können kreisförmige Querschnittsformen haben, während andere der leitfähigen Säulen 70 ovale Querschnittsformen haben können. Weitere Querschnittsformen, wie etwa quadratische, rechteckige, polygonale oder ähnliche Querschnittsformen, sind ebenfalls möglich. Bei Beispielen, bei denen die leitfähigen Säulen 70 kreisförmige Querschnittsformen haben, können die leitfähigen Säulen 70 einen Durchmesser D1 von etwa 15 µm bis etwa 40 µm, z. B. von etwa 20 µm, haben. Bei Beispielen, bei denen die leitfähigen Säulen 70 ovale Querschnittsformen haben, kann in einer Top-Down-Ansicht eine Länge L1 der leitfähigen Säulen 70 etwa 20 µm bis etwa 50 µm, z. B. etwa 35 µm, betragen, und eine Breite W1 der leitfähigen Säulen 70 kann etwa 15 µm bis etwa 40 µm, z. B. etwa 25 µm, betragen. Teile der leitfähigen Säulen 70, die sich über der dielektrischen Schicht 68 erstrecken, können eine Höhe H1 von etwa 100 µm bis etwa 120 µm haben, die größer als eine Höhe eines Dies (z. B. des in 9 gezeigten Aktives-Bauelement-Dies 50A) ist, der später über dem Aktives-Bauelement-Die 50B platziert wird.
  • In 4 wird das Halbleitersubstrat 52 gedünnt, und die Aktives-Bauelement-Dies 50B werden vereinzelt. Das Halbleitersubstrat 52 kann mit einem mechanischen Schleifprozess oder einem CMP-Prozess (CMP: chemisch-mechanische Polierung) gedünnt werden, bei dem Ätzchemikalien und Abrasivmittel verwendet werden, um mit dem Halbleitersubstrat 52 zu reagieren und es abzuschleifen, bis es eine gewünschte Dicke erreicht. Die Aktives-Bauelement-Dies 50B können mit einem Vereinzelungsprozess, wie etwa Zersägen, Laserbohren oder dergleichen, vereinzelt werden. Die Aktives-Bauelement-Dies 50B können entlang einem Ritzgrabenbereich 74, der in 3 gezeigt ist, vereinzelt werden. Die Aktives-Bauelement-Dies 50B können in einer Top-Down-Ansicht jeweils eine Länge von etwa 9 mm bis etwa 12 mm und eine Breite von etwa 7 mm bis etwa 12 mm haben. Beispielsweise können vor dem Dünnen und Vereinzeln die Aktives-Bauelement-Dies 50B mit ihren Vorderseiten auf einem Band platziert werden, wobei sich die leitfähigen Säulen 70 in das Band hinein erstrecken. Das Band kann eine Dicke haben, die größer als eine Höhe der leitfähigen Säulen 70 ist, sodass die leitfähigen Säulen 70 von dem Band umschlossen werden. Das Band kann ein Polymermaterial, ein Haftmaterial oder dergleichen aufweisen.
  • In 5 wird ein Trägersubstrat 102 bereitgestellt, und auf dem Trägersubstrat 102 wird eine Ablöseschicht 104 hergestellt. Das Trägersubstrat 102 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können.
  • Die Ablöseschicht 104 kann aus einem Material auf Polymerbasis hergestellt werden, das zusammen mit dem Trägersubstrat 102 von darüber befindlichen Strukturen, die in späteren Schritten hergestellt werden, entfernt werden kann. Beispielsweise ist die Ablöseschicht 104 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Beispielen kann die Ablöseschicht 104 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 104 kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 102 beschichtet wird, oder dergleichen sein. Eine Oberseite der Ablöseschicht 104 kann egalisiert werden und kann ein hohes Maß an Planarität haben.
  • In 6 kann eine rückseitige Umverteilungsstruktur 106 auf der Ablöseschicht 104 hergestellt werden. Bei dem dargestellten Beispiel weist die rückseitige Umverteilungsstruktur 106 eine dielektrische Schicht 108, eine Metallisierungsstruktur 110 (die gelegentlich als eine Umverteilungsschicht oder eine Umverteilungsleitung bezeichnet wird) und eine dielektrische Schicht 112 auf. Die rückseitige Umverteilungsstruktur 106 ist optional. Beispielsweise wird statt der rückseitigen Umverteilungsstruktur 106 eine dielektrische Schicht ohne Metallisierungsstrukturen auf der Ablöseschicht 104 hergestellt.
  • Auf der Ablöseschicht 104 kann die dielektrische Schicht 108 hergestellt werden. Eine Unterseite der dielektrischen Schicht 108 kann in Kontakt mit der Oberseite der Ablöseschicht 104 sein. Beispielsweise wird die dielektrische Schicht 108 aus einem Polymer hergestellt, wie etwa Polybenzoxazol (PBO), Polyimid, BCB oder dergleichen. Beispielsweise wird die dielektrische Schicht 108 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen hergestellt. Die dielektrische Schicht 108 kann mit jedem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden.
  • Auf der dielektrischen Schicht 108 kann die Metallisierungsstruktur 110 hergestellt werden. Zum Beispiel kann die Metallisierungsstruktur 110 dadurch hergestellt werden, dass zunächst eine Seed-Schicht über der dielektrischen Schicht 108 hergestellt wird. Beispielsweise ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Beispielsweise umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 110. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur 110.
  • Auf der Metallisierungsstruktur 110 und der dielektrischen Schicht 108 kann die dielektrische Schicht 112 hergestellt werden. Beispielsweise wird die dielektrische Schicht 112 aus einem Polymer hergestellt, das ein lichtempfindliches Material, wie etwa PBO, Polyimid, BCB oder dergleichen, sein kann und das unter Verwendung einer lithografischen Maske strukturiert werden kann. Beispielsweise wird die dielektrische Schicht 112 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen hergestellt. Die dielektrische Schicht 112 kann durch Schleuderbeschichtung, CVD, Laminierung oder dergleichen oder einer Kombination davon hergestellt werden. Die dielektrische Schicht 112 wird dann strukturiert, um Öffnungen 114 zu erzeugen, die Teile der Metallisierungsstruktur 110 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren durchgeführt werden, wie etwa durch Belichten der dielektrischen Schicht 112, wenn die dielektrische Schicht 112 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel durch anisotropes Ätzen. Wenn die dielektrische Schicht 112 ein lichtempfindliches Material ist, kann sie nach dem Belichten entwickelt werden.
  • Es dürfte wohlverstanden sein, dass die rückseitige Umverteilungsstruktur 106 jede Anzahl von dielektrischen Schichten und Metallisierungsstrukturen aufweisen kann. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können Schritte und Prozesse, die vorstehend erörtert worden sind, wiederholt werden. Die Metallisierungsstrukturen können leitfähige Leitungen und leitfähige Durchkontaktierungen umfassen. Die leitfähigen Durchkontaktierungen können während der Herstellung der Metallisierungsstruktur dadurch hergestellt werden, dass die Seed-Schicht und das leitfähige Material der Metallisierungsstruktur in einer Öffnung der darunter befindlichen dielektrischen Schicht abgeschieden werden. Die leitfähigen Durchkontaktierungen können die verschiedenen leitfähigen Leitungen elektrisch miteinander verbinden.
  • In 7 werden in den Öffnungen 114 (die in 6 gezeigt sind) leitfähige Säulen 116 so hergestellt, dass sie sich über einer obersten dielektrischen Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. über der dielektrischen Schicht 112 in 6) erstrecken. Die leitfähigen Säulen 116 können zum elektrischen Verbinden der rückseitigen Umverteilungsstruktur 106 mit einer später hergestellten vorderseitigen Umverteilungsstruktur (z. B. der in 11 gezeigten vorderseitigen Umverteilungsstruktur 128) verwendet werden. Beispielsweise können zumindest einige der leitfähigen Säulen 116 nicht mit der rückseitigen Umverteilungsstruktur 106 und der vorderseitigen Umverteilungsstruktur 128 elektrisch verbunden sein, und sie können zur Wärmeableitung verwendet werden. Zum Beispiel können die leitfähige Säulen 116 dadurch hergestellt werden, dass zunächst eine Seed-Schicht über der rückseitigen Umverteilungsstruktur 106 hergestellt wird, z. B. auf der dielektrischen Schicht 112 und auf Teilen der Metallisierungsstruktur 110, die von den Öffnungen 114 freigelegt werden. Beispielsweise ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einem speziellen Beispiel umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den leitfähigen Säulen 116. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die leitfähigen Säulen 116.
  • 7 zeigt außerdem Schnittansichten der leitfähigen Säulen 116. Wie in 7 gezeigt ist, können die leitfähigen Säulen 116 kreisförmige oder ovale Querschnittsformen haben. Einige der leitfähigen Säulen 116 können kreisförmige Querschnittsformen haben, während andere der leitfähigen Säulen 116 ovale Querschnittsformen haben können. Weitere Querschnittsformen, wie etwa quadratische, rechteckige, polygonale oder ähnliche Querschnittsformen, sind ebenfalls möglich. Bei Beispielen, bei denen die leitfähigen Säulen 116 kreisförmige Querschnittsformen haben, können die leitfähigen Säulen 116 einen Durchmesser D2 von etwa 40 µm bis etwa 150 µm, z. B. von etwa 50 µm oder etwa 90 µm, haben. Bei Beispielen, bei denen die leitfähigen Säulen 116 ovale Querschnittsformen haben, kann in einer Top-Down-Ansicht eine Länge L2 der leitfähigen Säulen 116 etwa 40 µm bis etwa 150 µm, z. B. etwa 60 µm, betragen, und eine Breite W2 der leitfähigen Säulen 116 kann etwa 20 µm bis etwa 130 µm, z. B. etwa 30 µm, betragen. Die leitfähigen Säulen 116 können einen Abstand von etwa 80 µm bis etwa 250 µm, z. B. von etwa 200 µm, haben.
  • Beispielsweise können die leitfähigen Säulen 116 zum elektrischen Verbinden eines später gebondeten Aktives-Bauelement-Dies (z. B. des in 9 gezeigten Aktives-Bauelement-Dies 50A) und einer später gebondeten Package-Komponente (z. B. der in 14 gezeigten Package-Komponente 150) mit einem später gebondeten Aktives-Bauelement-Die (z. B. dem in 8 gezeigten Aktives-Bauelement-Die 50B) verwendet werden. Beispielsweise können die leitfähigen Säulen 116, die mit der Package-Komponente 150 elektrisch verbunden sind, oval sein und einen Abstand von etwa 80 µm bis etwa 250 µm haben, und die leitfähigen Säulen 116, die mit dem Aktives-Bauelement-Die 50A elektrisch verbunden sind, können kreisförmig sein und ebenfalls einen Abstand von etwa 80 µm bis etwa 250 µm haben. Durch Verwenden der ovalen leitfähigen Säulen 116 und der runden leitfähigen Säulen 116 können Spannungen durch Spannungsumverteilung reduziert werden, und in dem später fertiggestellten Bauelement können Defekte reduziert werden.
  • In 8 wird ein Aktives-Bauelement-Die 50B mit einem Klebstoff 118 an die dielektrische Schicht 112 angeklebt. Der Aktives-Bauelement-Die 50B kann mit einem Pick-and-Place-Gerät oder dergleichen über der rückseitigen Umverteilungsstruktur platziert werden. Der Klebstoff 118 befindet sich auf der Rückseite des Aktives-Bauelement-Dies 50B und klebt den Aktives-Bauelement-Die 50B an die rückseitige Umverteilungsstruktur 106, wie etwa an die dielektrische Schicht 112, an. Der Klebstoff 118 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 118 kann auf die Rückseite des Aktives-Bauelement-Dies 50B oder über der Oberfläche der dielektrischen Schicht 112 auf dem Trägersubstrat 102 aufgebracht werden. Der Klebstoff 118 kann zum Beispiel auf die Rückseite des Aktives-Bauelement-Dies 50B aufgebracht werden, bevor der Aktives-Bauelement-Die 50B zertrennt wird. Wie in 8 gezeigt ist, können Oberseiten der leitfähigen Säulen 116 auf gleicher Höhe mit Oberseiten der leitfähigen Säulen 70 sein, nachdem der Aktives-Bauelement-Die 50B an die rückseitige Umverteilungsstruktur 106 gebondet worden ist.
  • In 9 wird ein Aktives-Bauelement-Die 50A mit einem Klebstoff 120 an den Aktives-Bauelement-Die 50B angeklebt. Der Aktives-Bauelement-Die 50A kann mit einem Pick-and-Place-Gerät oder dergleichen über dem Aktives-Bauelement-Die 50B platziert werden. Der Klebstoff 120 befindet sich auf der Rückseite des Aktives-Bauelement-Dies 50A und klebt den Aktives-Bauelement-Die 50A an den Aktives-Bauelement-Die 50B, wie etwa an die dielektrische Schicht 68, an. Der Klebstoff 1208 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 120 kann auf die Rückseite des Aktives-Bauelement-Dies 50A aufgebracht werden. Der Klebstoff 120 kann zum Beispiel auf die Rückseite des Aktives-Bauelement-Dies 50B aufgebracht werden, bevor der Aktives-Bauelement-Die 50B zertrennt wird. Wie in 9 gezeigt ist, können beispielsweise Oberseiten des Aktives-Bauelement-Dies 50A, die Oberseiten der Die-Verbindungselemente 66 und der dielektrischen Schicht 68 umfassen, auf gleicher Höhe mit Oberseiten der leitfähigen Säulen 70 und der leitfähigen Säulen 116 sein, nachdem der Aktives-Bauelement-Die 50A an den Aktives-Bauelement-Die 50B gebondet worden ist. Bei weiteren Beispielen können die Oberseiten der Die-Verbindungselemente 66, der dielektrischen Schicht 68, der leitfähigen Säulen 70 und der leitfähigen Säulen 116 nicht auf gleicher Höhe sein, nachdem der Aktives-Bauelement-Die 50A an den Aktives-Bauelement-Die 50B gebondet worden ist.
  • 9 zeigt außerdem einen Dummy-Die 122, der mit einem Klebstoff 124 an die dielektrische Schicht 112 angeklebt wird. Der Dummy-Die 122 wird an die rückseitige Umverteilungsstruktur 106 angeklebt, bevor der Aktives-Bauelement-Die 50A an den Aktives-Bauelement-Die 50B und den Dummy-Die 122 angeklebt wird. Der Dummy-Die 122 ist optional und kann verwendet werden oder auch nicht. Wie in 9 gezeigt ist, kann der Aktives-Bauelement-Die 50A zum Beispiel so über dem Aktives-Bauelement-Die 50B platziert werden, dass zumindest ein Teil des Aktives-Bauelement-Dies 50A über die rückseitige Umverteilungsstruktur 106 überhängt, ohne dass sich der Aktives-Bauelement-Die 50B dazwischen befindet. Der Dummy-Die 122 kann, in Abhängigkeit von der Größe des Aktives-Bauelement-Dies 50B, der Größe des Aktives-Bauelement-Dies 50A, der Größe des Überhangs und der Stärke des Klebstoffs 120, zwischen den Aktives-Bauelement-Die 50A und die rückseitige Umverteilungsstruktur 106 eingefügt werden, um zu gewährleisten, dass der Aktives-Bauelement-Die 50A eben ist und sich nicht verkantet. Beispielsweise kann der Dummy-Die 122 verwendet werden, wenn ein Verhältnis einer Breite W3 des Dummy-Dies 122 zu einem Abstand D3 des Überhangs kleiner als etwa 2/3 oder kleiner als etwa 1/2 ist. Bei Beispielen, bei denen der Dummy-Die 122 verwendet wird, wird er an die rückseitige Umverteilungsstruktur 106 angeklebt, bevor der Aktives-Bauelement-Die 50A an den Aktives-Bauelement-Die 50B und den Dummy-Die 122 angeklebt wird.
  • Der Dummy-Die 122 kann mit einem Pick-and-Place-Gerät oder dergleichen über der rückseitigen Umverteilungsstruktur 106 platziert werden. Der Klebstoff 124 befindet sich auf der Rückseite des Dummy-Dies 122 und klebt den Dummy-Die 122 an die rückseitige Umverteilungsstruktur 106, wie etwa an die dielektrische Schicht 112, an. Der Klebstoff 124 kann jeder geeignete Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 124 kann auf die Rückseite des Dummy-Dies 122 oder auf die Oberfläche der dielektrischen Schicht 112 auf dem Trägersubstrat 102 aufgebracht werden. Wie in 8 gezeigt ist, kann eine Oberseite des Dummy-Dies 122 auf gleicher Höhe mit einer Oberseite der dielektrischen Schicht 68 des Aktives-Bauelement-Dies 50B sein, nachdem der Dummy-Die 122 an der rückseitigen Umverteilungsstruktur 106 befestigt worden ist.
  • Der Dummy-Die 122 hat keine elektrischen Funktionen und ist nicht mit der rückseitigen Umverteilungsstruktur 106, dem Aktives-Bauelement-Die 50A oder dem Aktives-Bauelement-Die 50B elektrisch verbunden. Der Dummy-Die 122 kann aus leitfähigen Materialien, wie etwa Metallen oder Metalllegierungen, aus Halbleitermaterialien, dielektrischen Materialien oder dergleichen hergestellt werden. Beispielsweise kann der Dummy-Die 122 aus Silizium, Glas, Quarz, Kupfer, Siliziumcarbid (SiC) oder dergleichen hergestellt werden.
  • In 10 wird ein Verkapselungsmaterial 126 über der rückseitigen Umverteilungsstruktur 106 und um den Aktives-Bauelement-Die 50A, den Aktives-Bauelement-Die 50B, den Dummy-Die 122 und die leitfähigen Säulen 116 abgeschieden. Das Verkapselungsmaterial 126 kann eine Formmasse, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 126 kann durch Formpressen, Pressspritzen oder dergleichen über der rückseitigen Umverteilungsstruktur 106 aufgebracht werden, sodass der Aktives-Bauelement-Die 50A, der Aktives-Bauelement-Die 50B, der Dummy-Die 122 und die leitfähigen Säulen 116 vergraben oder bedeckt werden. Das Verkapselungsmaterial 126 kann in einer flüssigen oder halbflüssigen Form aufgebracht werden und anschließend gehärtet werden.
  • In 10 wird außerdem ein Planarisierungsprozess an dem Verkapselungsmaterial 126 durchgeführt, um die leitfähigen Säulen 116, die leitfähigen Säulen 70, die Die-Verbindungselemente 66 und die dielektrische Schicht 68 freizulegen. Mit dem Planarisierungsprozess kann auch Material der leitfähigen Säulen 116, der leitfähigen Säulen 70, der Die-Verbindungselemente 66 und/oder der dielektrischen Schicht 68 entfernt werden. Beispielsweise können vor dem Planarisierungsprozess Oberseiten der leitfähigen Säulen 116, der leitfähigen Säulen 70, der Die-Verbindungselemente 66 und der dielektrischen Schicht 68 nicht auf gleicher Höhe sein, und mit dem Planarisierungsprozess können diese Oberseiten auf gleiche Höhe gebracht werden. Der Planarisierungsprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein. Beispielsweise kann die Planarisierung entfallen, zum Beispiel wenn die leitfähigen Säulen 116, die leitfähigen Säulen 70, die Die-Verbindungselemente 66 und die dielektrische Schicht 68 bereits freiliegen.
  • In 11 wird eine vorderseitige Umverteilungsstruktur 128 über dem Verkapselungsmaterial 126, den leitfähigen Säulen 116, den leitfähigen Säulen 70 und dem Aktives-Bauelement-Die 50A hergestellt. Die vorderseitige Umverteilungsstruktur 128 umfasst dielektrische Schichten 130, 134, 138 und 142 und Metallisierungsstrukturen 132, 136 und 140. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die in 11 gezeigte vorderseitige Umverteilungsstruktur 128 umfasst drei Schichten von Metallisierungsstrukturen und vier Schichten von dielektrischen Schichten, aber in der vorderseitigen Umverteilungsstruktur 128 können mehr oder weniger Metallisierungsstrukturen und dielektrische Schichten hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse wiederholt werden.
  • Auf dem Verkapselungsmaterial 126, den leitfähigen Säulen 116, den leitfähigen Säulen 70 und dem Aktives-Bauelement-Die 50A wird die dielektrische Schicht 130 abgeschieden. Beispielsweise wird die dielektrische Schicht 130 aus einem lichtempfindlichen Material, wie etwa PBO, Polyimid, BCB oder dergleichen, hergestellt, das unter Verwendung einer lithografischen Maske strukturiert werden kann. Die dielektrische Schicht 130 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Anschließend wird die dielektrische Schicht 130 strukturiert. Durch das Strukturieren werden Öffnungen erzeugt, die Teile der leitfähigen Säulen 116, der leitfähigen Säulen 70 und der Die-Verbindungselemente 66 freilegen. Das Strukturieren kann mit einem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schicht 130, wenn sie ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrische Schicht 130 ein lichtempfindliches Material ist, kann sie nach der Belichtung entwickelt werden.
  • Dann wird die Metallisierungsstruktur 132 hergestellt. Die Metallisierungsstruktur 132 umfasst Leitungsteile (die auch als leitfähige Leitungen bezeichnet werden) auf und entlang der Hauptfläche der dielektrischen Schicht 130. Die Metallisierungsstruktur 132 umfasst weiterhin Durchkontaktierungsteile (die auch als leitfähige Durchkontaktierungen bezeichnet werden), die sich durch die dielektrische Schicht 130 erstrecken, um die leitfähigen Säulen 116, die leitfähigen Säulen 70 des Aktives-Bauelement-Dies 50B und die Die-Verbindungselemente 66 des Aktives-Bauelement-Dies 50A physisch und elektrisch zu verbinden. Zum Beispiel kann die Metallisierungsstruktur 132 dadurch hergestellt werden, dass zunächst eine Seed-Schicht über der dielektrischen Schicht 130 und in den Öffnungen hergestellt wird, die sich durch die dielektrische Schicht 130 erstrecken. Beispielsweise ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Beispielsweise umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt, das anschließend strukturiert wird. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 132. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird dann ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen sein. Die Kombination aus dem leitfähigen Material und darunter befindlichen Teilen der Seed-Schicht bildet die Metallisierungsstruktur 132. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt.
  • Auf der Metallisierungsstruktur 132 und der dielektrischen Schicht 130 wird die dielektrische Schicht 134 abgeschieden. Die dielektrische Schicht 134 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 130 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 136 hergestellt. Die Metallisierungsstruktur 136 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 134. Die Metallisierungsstruktur 136 umfasst weiterhin Durchkontaktierungsteile, die sich durch die dielektrische Schicht 134 erstrecken, um die Metallisierungsstruktur 132 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 136 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 132 hergestellt werden.
  • Auf der Metallisierungsstruktur 136 und der dielektrischen Schicht 134 wird die dielektrische Schicht 138 abgeschieden. Die dielektrische Schicht 138 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 130 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 140 hergestellt. Die Metallisierungsstruktur 140 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 138. Die Metallisierungsstruktur 140 umfasst weiterhin Durchkontaktierungsteile, die sich durch die dielektrische Schicht 138 erstrecken, um die Metallisierungsstruktur 136 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 140 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 132 hergestellt werden. Die Metallisierungsstruktur 140 ist die oberste Metallisierungsstruktur der vorderseitigen Umverteilungsstruktur 128. Daher sind alle Zwischen-Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 128 (z. B. die Metallisierungsstrukturen 132 und 136) zwischen der Metallisierungsstruktur 140 und dem Verkapselungsmaterial 126, den leitfähigen Säulen 116, den leitfähigen Säulen 70 des Aktives-Bauelement-Dies 50B und den Die-Verbindungselementen 66 des Aktives-Bauelement-Dies 50A angeordnet.
  • Auf der Metallisierungsstruktur 140 und der dielektrischen Schicht 138 wird die dielektrische Schicht 142 abgeschieden. Die dielektrische Schicht 142 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 130 hergestellt werden. Die dielektrische Schicht 142 ist die oberste dielektrische Schicht der vorderseitigen Umverteilungsstruktur 128. Daher sind alle Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 128 (z. B. die Metallisierungsstrukturen 132, 136 und 140) zwischen der dielektrischen Schicht 142 und dem Aktives-Bauelement-Die 50A, dem Aktives-Bauelement-Die 50B und einem Aktives-Bauelement-Die 50C angeordnet. Außerdem sind alle dielektrischen Zwischenschichten der vorderseitigen Umverteilungsstruktur 122 (z. B. die dielektrischen Schichten 124, 128 und 132) zwischen der dielektrischen Schicht 142 und dem Verkapselungsmaterial 126, den leitfähigen Säulen 116, den leitfähigen Säulen 70 des Aktives-Bauelement-Dies 50B und den Die-Verbindungselementen 66 des Aktives-Bauelement-Dies 50A angeordnet.
  • In 12 werden Metallisierungen unter dem Kontakthügel (UBMs) 144 zum Herstellen eines Außenanschlusses an die vorderseitige Umverteilungsstruktur 128 hergestellt. Die UBMs 144 umfassen Kontakthügelteile auf und entlang einer Hauptfläche der dielektrischen Schicht 142 sowie Durchkontaktierungsteile, die sich durch die dielektrische Schicht 142 erstrecken, um mit der Metallisierungsstruktur 140 physisch und elektrisch verbunden zu werden. Dadurch werden die UBMs 144 elektrisch mit den leitfähigen Säulen 116, dem Aktives-Bauelement-Die 50A und dem Aktives-Bauelement-Die 50B verbunden. Die UBMs 144 können aus dem gleichen Material wie die Metallisierungsstruktur 132 hergestellt werden. Beispielsweise können die UBMs 144 andere Größen als die Metallisierungsstrukturen 132, 136 und 140 haben.
  • In 12 werden außerdem leitfähige Verbindungselemente 146 auf den UBMs 144 hergestellt. Die leitfähigen Verbindungselemente 146 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die Verbindungselemente 146 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Beispielsweise werden die Verbindungselemente 146 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann ein Aufschmelzprozess durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Beispielsweise sind die leitfähigen Verbindungselemente 146 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Beispielsweise wird eine metallische Verkappungsschicht auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • In 13 wird die Struktur von 12 gewendet, das Trägersubstrat 102 wird von der rückseitigen Umverteilungsstruktur 106, z. B. von der dielektrischen Schicht 108, abgelöst, und in der dielektrischen Schicht 108 werden Öffnungen 148 erzeugt. Beispielsweise umfasst das Ablösen ein Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, sodass sich die Ablöseschicht 104 durch die Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Dann wird die Struktur gewendet. Beispielsweise kann die Struktur auf einem Band (nicht einzeln dargestellt) platziert werden. Die Öffnungen 148 werden durch die dielektrische Schicht 108 erzeugt, um Teile der Metallisierungsstruktur 110 freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden.
  • In 14 wird eine Package-Komponente 150 an die rückseitige Umverteilungsstruktur 106 gebondet, um ein verkapptes Halbleiter-Bauelement 200 herzustellen. Beispielsweise kann die Package-Komponente 150 ein Speicher-Die, z. B. ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein synchroner Kleinleistungs-DRAM-Die mit doppelter Datenrate (LP-DDR-Die), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher), ein HBM-Die (HBM: Speicher mit hoher Bandbreite) oder dergleichen, sein. Beispielsweise kann die Package-Komponente 150 ein Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein System-on-a-Chip (SoC), ein Anwendungsprozessor (AP), ein Microcontroller oder dergleichen; ein Eingangs-/Ausgangs(E/A)-Schnittstellen-Die; ein Power-Management-Die, z. B. ein PMIC-Die (PMIC: integrierter Power-Management-Schaltkreis) oder dergleichen; ein Hochfrequenz-Die (HF-Die); ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, z. B. ein DSP-Die (DSP: digitale Signalverarbeitung) oder dergleichen; ein Front-End-Die, z. B. ein analoger Front-End-Die (AFE-Die) oder dergleichen; oder eine Kombination davon sein.
  • Die Package-Komponente 150 kann unter Verwendung von leitfähigen Verbindungselementen 152 an die rückseitige Umverteilungsstruktur 106 gebondet werden. Die leitfähigen Verbindungselemente 152 können in den Öffnungen 148 hergestellt werden oder sie können auf der Package-Komponente 150 vorgesehen werden oder beides. Die leitfähigen Verbindungselemente 152 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente 152 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Beispielsweise werden die Verbindungselemente 152 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann ein Aufschmelzprozess durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Die Package-Komponente 150 kann mit einem Pick-and-Place-Gerät oder dergleichen über der rückseitigen Umverteilungsstruktur 106 platziert werden. Nachdem die Package-Komponente 150 platziert worden ist, können die leitfähigen Verbindungselemente 152 aufgeschmolzen werden, um die Package-Komponente 150 an die rückseitige Umverteilungsstruktur 106 zu bonden.
  • Durch Herstellen der leitfähigen Säulen 70 in dem Aktives-Bauelement-Die 50B können der Aktives-Bauelement-Die 50B und der Aktives-Bauelement-Die 50A auf zwei Ebenen an die rückseitige Umverteilungsstruktur 106 gebondet werden, was eine Montagefläche erfordert. Außerdem wird nur ein Formungs- und Schleifschritt zum Herstellen des Verkapselungsmaterials 126 benötigt, das den Aktives-Bauelement-Die 50B und den Aktives-Bauelement-Die 50A verkapselt. Durch Verwenden der rückseitigen Umverteilungsstruktur 106 und der vorderseitigen Umverteilungsstruktur 128 in dem verkappten Halbleiter-Bauelement 200 können der Aktives-Bauelement-Die 50B (z. B. ein WIO-Speicher-Die) und die Package-Komponente 150 (z. B. ein LPDDR-Die oder ein DRAM-Die) mit unterschiedlichen Eingangs-/Ausgangs-Pad-Positionen mit dem Aktives-Bauelement-Die 50A (z. B. einem SoC) integriert werden, was Flexibilität beim Wählen der Dies ermöglicht, die zur Integration in dem verkappten Halbleiter-Bauelement 200 verwendet werden. Kupfer-Kupfer-Grenzflächen zwischen den leitfähigen Säulen 116 und der rückseitigen Umverteilungsstruktur 106 und der vorderseitigen Umverteilungsstruktur 128 senken den Widerstand der leitfähigen Säulen 116, wodurch eine Widerstands-/Kapazitäts-Verzögerung (RC-Verzögerung) des verkappten Halbleiter-Bauelements 200 verringert wird und die Signalintegrität verbessert wird. Außerdem wird durch Verwenden von ovalen und kreisförmigen leitfähigen Säulen 115, 117 und 121 die Spannung in einem verkappten Halbleiter-Bauelement 300 (15 bis 20) reduziert.
  • Die 15 bis 20 sind Schnittansichten von Zwischenstufen bei der Herstellung eines verkappten Halbleiter-Bauelements 300 gemäß einigen Ausführungsformen. Bezugszahlen, die in den 15 bis 20 verwendet werden und den Bezugszahlen gleichen, die in den 1 bis 14 verwendet werden, bezeichnen die gleichen oder ähnliche Schichten und/oder Strukturen, die mit ähnlichen Verfahren hergestellt werden. Daher können Schichten und Strukturen, die die gleichen Bezugszahlen haben, mit den gleichen oder ähnlichen Materialien und Verfahren wie die hergestellt werden, die vorstehend unter Bezugnahme auf die 1 bis 14 erörtert worden sind, und sie werden nicht wiederholt. In 15 wird ein Trägersubstrat 102 bereitgestellt, auf dem Trägersubstrat 102 wird eine Ablöseschicht 104 hergestellt, und auf der Ablöseschicht 104 wird eine rückseitige Umverteilungsstruktur 106 hergestellt. Leitfähige Säulen 115 und leitfähige Säulen 117 werden so hergestellt, dass sie sich über einer obersten dielektrischen Schicht der rückseitigen Umverteilungsstruktur 106 (z. B. der dielektrischen Schicht 112 bei der in 15 gezeigten Ausführungsform) und durch die dielektrische Schicht 112 erstrecken, um die Metallisierungsstruktur 110 zu kontaktieren. Die leitfähigen Säulen 115 und 117 können mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie die leitfähigen Säulen 116 hergestellt werden.
  • Ein Aktives-Bauelement-Die 50C wird mit einem Klebstoff 119 an der rückseitigen Umverteilungsstruktur 106 befestigt. Der Aktives-Bauelement-Die 50C kann mit einem ähnlichen Verfahren und einem ähnlichen Material wie der Aktives-Bauelement-Die 50A hergestellt werden. Bei einigen Ausführungsformen kann der Aktives-Bauelement-Die 50C eine Größe haben, die von der des Aktives-Bauelement-Dies 50A verschieden ist. Der Aktives-Bauelement-Die 50C kann in einer Top-Down-Ansicht eine Länge von etwa 9 mm bis etwa 12 mm und eine Breite von etwa 7 mm bis etwa 12 mm haben. Bei einer Ausführungsform kann der Aktives-Bauelement-Die 50C ein WIO-Speicher-Die sein. Der Klebstoff 119 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie der Klebstoff 118 hergestellt werden.
  • Bei einigen Ausführungsformen können die leitfähigen Säulen 115 eine elektrische Verbindung zwischen dem Aktives-Bauelement-Die 50C und einem aktiven Bauelement (z. B. einem Aktives-Bauelement-Die 50D, der in 18A gezeigt ist) und einer Package-Komponente (z. B. der in 20 gezeigten Package-Komponente 150) herstellen. Die leitfähigen Säulen 117 ermöglichen eine Wärmeableitung und können mit dem Aktives-Bauelement-Die 50C, dem Aktives-Bauelement-Die 50D oder der Package-Komponente 150 elektrisch verbunden werden oder auch nicht. Die leitfähigen Säulen 115 und/oder die leitfähigen Säulen 117 können kreisförmige Querschnittsformen oder ovale Querschnittsformen haben. Weitere Querschnittsformen, wie etwa quadratische, rechteckige, polygonale oder ähnliche Querschnittsformen, sind ebenfalls möglich. Bei Ausführungsformen, bei denen die leitfähigen Säulen 115 und/oder die leitfähigen Säulen 117 kreisförmige Querschnittsformen haben, können die leitfähigen Säulen 115 und/oder die leitfähigen Säulen 117 Durchmesser von etwa 20 µm bis etwa 150 µm, z. B. von etwa 30 µm bis etwa 90 µm, haben. Bei Ausführungsformen, bei denen die leitfähigen Säulen 115 und/oder die leitfähigen Säulen 117 ovale Querschnittsformen haben, können in einer Top-Down-Ansicht Längen der leitfähigen Säulen 115 und/oder der leitfähigen Säulen 117 etwa 40 µm bis etwa 160 µm, z. B. etwa 60 µm, betragen, und Breiten der leitfähigen Säulen 115 und/oder der leitfähigen Säulen 117 können etwa 30 µm bis etwa 150 µm, z. B. etwa 30 µm, betragen. Die leitfähigen Säulen 115 können einen Abstand von etwa 80 µm bis etwa 250 µm, z. B. von etwa 150 µm, haben. Die leitfähigen Säulen 117 können ebenfalls einen Abstand von etwa 80 µm bis etwa 250 µm, z. B. von etwa 150 µm, haben.
  • In 16 wird ein Verkapselungsmaterial 127 über der rückseitigen Umverteilungsstruktur 106 und um den Aktives-Bauelement-Die 50C, die leitfähigen Säulen 115 und die leitfähigen Säulen 117 abgeschieden. Das Verkapselungsmaterial 127 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie das Verkapselungsmaterial 126 hergestellt werden. Das Verkapselungsmaterial 127 kann planarisiert werden, um die leitfähigen Säulen 115, die leitfähigen Säulen 117 und die Die-Verbindungselemente 66 des Aktives-Bauelement-Dies 50C freizulegen. Mit dem Planarisierungsprozess kann auch Material der Die-Verbindungselemente 66, der dielektrischen Schicht 68 des Aktives-Bauelement-Dies 50C, der leitfähigen Säulen 115 und/oder der leitfähigen Säulen 117 entfernt werden. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen sein. Bei einigen Ausführungsformen kann die Planarisierung entfallen, zum Beispiel wenn die leitfähigen Säulen 115, die leitfähigen Säulen 117 und die Die-Verbindungselemente 66 bereits freiliegen.
  • In 17 wird eine Zwischen-Umverteilungsstruktur 170 über dem Verkapselungsmaterial 127, den leitfähigen Säulen 115, den leitfähigen Säulen 117 und dem Aktives-Bauelement-Die 50C hergestellt. Die Zwischen-Umverteilungsstruktur 170 umfasst dielektrische Schichten 172 und 176 und eine Metallisierungsstruktur 174. Die Metallisierungsstruktur kann auch als eine Umverteilungsschicht oder Umverteilungsleitung bezeichnet werden. Die in 17 gezeigte Zwischen-Umverteilungsstruktur 170 umfasst eine Metallisierungsstruktur-Schicht und zwei Schichten von dielektrischen Schichten, aber in der Zwischen-Umverteilungsstruktur 170 können mehr oder weniger Metallisierungsstrukturen und dielektrische Schichten hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse wiederholt werden.
  • Auf dem Verkapselungsmaterial 127, den leitfähigen Säulen 115, den leitfähigen Säulen 117 und dem Aktives-Bauelement-Die 50C wird die dielektrische Schicht 172 abgeschieden. Die dielektrische Schicht 172 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie die dielektrische Schicht 130 hergestellt werden.
  • Dann wird die Metallisierungsstruktur 174 hergestellt. Die Metallisierungsstruktur 174 umfasst Leitungsteile auf und entlang der Hauptfläche der dielektrischen Schicht 172. Die Metallisierungsstruktur 174 umfasst weiterhin Durchkontaktierungsteile, die sich durch die dielektrische Schicht 172 erstrecken, um die leitfähigen Säulen 115, die leitfähigen Säulen 117 und die Die-Verbindungselemente 66 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 174 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie die Metallisierungsstruktur 132 hergestellt werden.
  • Auf der Metallisierungsstruktur 174 und der dielektrischen Schicht 172 wird die dielektrische Schicht 176 abgeschieden. Die dielektrische Schicht 176 kann in einer ähnlichen Weise und aus einem ähnlichen Material wie die dielektrische Schicht 130 hergestellt werden. Durch die dielektrische Schicht 176 können Öffnungen 178 erzeugt werden, um Teile der Metallisierungsstruktur 174 freizulegen. Die Öffnungen 178 können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden.
  • In 18A werden leitfähige Säulen 121 und leitfähige Säulen 125 so hergestellt, dass sie sich über einer obersten dielektrischen Schicht der Zwischen-Umverteilungsstruktur 170 (z. B. der dielektrischen Schicht 176 bei der in 17 gezeigten Ausführungsform) und durch die dielektrische Schicht 176 erstrecken, um die Metallisierungsstruktur 174 zu kontaktieren. Die leitfähigen Säulen 121 und 125 können mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie die leitfähigen Säulen 116 hergestellt werden.
  • Ein Aktives-Bauelement-Die 50D wird mit einem Klebstoff 123 an der Zwischen-Umverteilungsstruktur 170 befestigt. Der Aktives-Bauelement-Die 50D kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie der Aktives-Bauelement-Die 50A hergestellt werden. Bei einigen Ausführungsformen kann der Aktives-Bauelement-Die 50D eine Größe haben, die von der des Aktives-Bauelement-Dies 50C verschieden ist. Der Aktives-Bauelement-Die 50D kann in einer Top-Down-Ansicht eine Länge von etwa 9 mm bis etwa 12 mm und eine Breite von etwa 7 mm bis etwa 12 mm haben. Bei einer Ausführungsform kann der Aktives-Bauelement-Die 50D ein SoC sein. Der Klebstoff 123 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie der Klebstoff 118 hergestellt werden.
  • 18B zeigt eine Schnittansicht eines Teils der Struktur von 18A, der leitfähige Säulen 121 in einem ersten Bereich 133, leitfähige Säulen 125 in einem zweiten Bereich 135 und den Aktives-Bauelement-Die 50D aufweist. Die Struktur der leitfähigen Säulen 121 in dem ersten Bereich 133 und der leitfähigen Säulen 125 in dem zweiten Bereich 135 kann so weitergehen, dass in einer Top-Down-Ansicht die leitfähigen Säulen 121 in dem ersten Bereich 133 den zweiten Bereich 135 umschließen und die leitfähigen Säulen 125 in dem zweiten Bereich 135 den Aktives-Bauelement-Die 50B umschließen. Eine Verteilung der leitfähigen Säulen 125 je Flächeneinheit in dem zweiten Bereich 135 kann größer als eine Verteilung der leitfähigen Säulen 121 je Flächeneinheit in dem ersten Bereich 133 sein. Zum Beispiel kann eine Verteilung der leitfähigen Säulen 121 je Flächeneinheit in dem ersten Bereich 133 etwa 20 Säulen/mm2 bis etwa 80 Säulen/mm2, z. B. etwa 49 Säulen/mm2, betragen, während eine Verteilung der leitfähigen Säulen 125 je Flächeneinheit in dem zweiten Bereich 135 etwa 200 Säulen/mm2 bis etwa 800 Säulen/mm2, z. B. etwa 625 Säulen/mm2, betragen kann. Wie in 18B gezeigt ist, können die leitfähigen Säulen 121 in dem ersten Bereich 133 kreisförmige Querschnittsformen haben, und der zweite Bereich 135 kann leitfähige Säulen 125a mit kreisförmigen Querschnittsformen und leitfähige Säulen 125b mit ovalen Querschnittsformen aufweisen. Die Struktur der leitfähigen Säulen 125a und der leitfähigen Säulen 125b kann so weitergehen, dass in einer Top-Down-Ansicht die leitfähigen Säulen 125b mit ovalen Querschnittsformen die leitfähigen Säulen 125a mit kreisförmigen Querschnittsformen umschließen. Die leitfähigen Säulen 121 können einen Durchmesser D4 von etwa 50 µm bis etwa 120 µm, z. B. von etwa 90 µm, haben. Bei einer anderen Ausführungsform können die leitfähigen Säulen 121 einen Durchmesser D4 von etwa 25 µm bis etwa 35 µm haben. Die leitfähigen Säulen 125a können einen Durchmesser D5 von etwa 20 µm bis etwa 50 µm, z. B. von etwa 30 µm, haben. Eine Länge L4 der leitfähigen Säulen 125b in der Top-Down-Ansicht kann etwa 35 µm bis etwa 55 µm, z. B. etwa 45 µm, betragen, und eine Breite W3 der leitfähigen Säulen 125b in der Top-Down-Ansicht kann etwa 20 µm bis etwa 35 µm, z. B. etwa 25 µm, betragen. Bei einer anderen Ausführungsform können die leitfähigen Säulen 125b eine Länge L4 von etwa 25 µm bis etwa 50 µm und eine Breite W3 von etwa 25 µm bis etwa 37 µm haben.
  • Die leitfähigen Säulen 121 in dem ersten Bereich 133 können zum Herstellen von Verbindungen zwischen einer später gebondeten Package-Komponente (z. B. der in 20 gezeigten Package-Komponente 150) und dem Aktives-Bauelement-Die 50D durch die Zwischen-Umverteilungsstruktur 170 und die vorderseitige Umverteilungsstruktur 128 verwendet werden. Die leitfähigen Säulen 125 in dem zweiten Bereich 135 können zum Herstellen von Verbindungen zwischen dem Aktives-Bauelement-Die 50C und dem Aktives-Bauelement-Die 50D durch die Zwischen-Umverteilungsstruktur 170 und die vorderseitige Umverteilungsstruktur 128 verwendet werden. Die Verteilungen, Formen und Größen der leitfähigen Säulen 121 in dem ersten Bereich 133 und der leitfähigen Säulen 125 in dem zweiten Bereich 135 können auf Grund der Arten von Signalen (z. B. Stromsignale, Datensignale oder dergleichen) gewählt werden, die zwischen der Package-Komponente 150 und dem Aktives-Bauelement-Die 50D bzw. zwischen dem Aktives-Bauelement-Die 50C und dem Aktives-Bauelement-Die 50D gesendet werden sollen. Durch Verwenden der ovalen leitfähigen Säulen 125b und der kreisförmigen leitfähigen Säulen 125a kann das Prozessfenster zum Herstellen von Bauelementen vergrößert werden, sodass weniger Kontrolle erforderlich ist, was die Bearbeitung vereinfacht und den Bauelement-Durchsatz vergrößert. Durch Verwenden der ovalen leitfähigen Säulen 125b und der kreisförmigen leitfähigen Säulen 125a kann außerdem die Spannung in den fertiggestellten Bauelementen reduziert werden.
  • In 19 wird ein Verkapselungsmaterial 129 über der Zwischen-Umverteilungsstruktur 170 und um den Aktives-Bauelement-Die 50D, die leitfähigen Säulen 121 und die leitfähigen Säulen 125 abgeschieden. Das Verkapselungsmaterial 129 kann mit einem ähnlichen Verfahren und aus einem ähnlichen Material wie das Verkapselungsmaterial 126 hergestellt werden. Das Verkapselungsmaterial 129 kann planarisiert werden, um die leitfähigen Säulen 121, die leitfähigen Säulen 125 und die Die-Verbindungselemente 66 des Aktives-Bauelement-Dies 50D freizulegen. Mit dem Planarisierungsprozess kann auch Material der Die-Verbindungselemente 66, der dielektrischen Schicht 68 des Aktives-Bauelement-Dies 50D, der leitfähigen Säulen 121 und/oder der leitfähigen Säulen 125 entfernt werden. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen sein. Bei einigen Ausführungsformen kann die Planarisierung entfallen, zum Beispiel wenn die leitfähigen Säulen 121, die leitfähigen Säulen 125 und die Die-Verbindungselemente 66 bereits freiliegen.
  • In 19 wird weiterhin eine vorderseitige Umverteilungsstruktur 128 über dem Verkapselungsmaterial 129, den leitfähigen Säulen 121, den leitfähigen Säulen 125 und dem Aktives-Bauelement-Die 50D hergestellt. Die vorderseitige Umverteilungsstruktur 128 umfasst dielektrische Schichten 130, 134, 138 und 142 und Metallisierungsstrukturen 132, 136 und 140. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die in 19 gezeigte vorderseitige Umverteilungsstruktur 128 umfasst drei Schichten von Metallisierungsstrukturen und vier Schichten von dielektrischen Schichten, aber in der vorderseitigen Umverteilungsstruktur 128 können mehr oder weniger Metallisierungsstrukturen und dielektrische Schichten hergestellt werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen hergestellt werden sollen, können nachstehend beschriebene Schritte und Prozesse wiederholt werden.
  • UBMs 144 werden zum Herstellen eines Außenanschlusses an die vorderseitige Umverteilungsstruktur 128 hergestellt. Die UBMs 144 umfassen Kontakthügelteile auf und entlang einer Hauptfläche der dielektrischen Schicht 142 sowie Durchkontaktierungsteile, die sich durch die dielektrische Schicht 142 erstrecken, um mit der Metallisierungsstruktur 140 physisch und elektrisch verbunden zu werden. Dadurch werden die UBMs 144 elektrisch mit den leitfähigen Säulen 116, dem Aktives-Bauelement-Die 50A und dem Aktives-Bauelement-Die 50B verbunden. Die UBMs 144 können aus dem gleichen Material wie die Metallisierungsstruktur 132 hergestellt werden. Bei einigen Ausführungsformen können die UBMs 144 andere Größen als die Metallisierungsstrukturen 132, 136 und 140 haben.
  • Auf den UBMs 144 werden leitfähige Verbindungselemente 146 hergestellt. Die leitfähigen Verbindungselemente 146 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die Verbindungselemente 146 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die Verbindungselemente 146 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann ein Aufschmelzprozess durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform sind die leitfähigen Verbindungselemente 146 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und können im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht auf den Metallsäulen hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • In 20 wird die Struktur von 19 gewendet, das Trägersubstrat 102 wird von der rückseitigen Umverteilungsstruktur 106, z. B. von der dielektrischen Schicht 108, abgelöst, und in der dielektrischen Schicht 108 werden Öffnungen (nicht einzeln dargestellt) erzeugt. Außerdem wird mittels leitfähigen Verbindungselementen 152 eine Package-Komponente 150 an die rückseitige Umverteilungsstruktur gebondet, um ein verkapptes Halbleiter-Bauelement 300 herzustellen. Bei einigen Ausführungsformen umfasst das Ablösen ein Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, sodass sich die Ablöseschicht 104 durch die Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Dann wird die Struktur gewendet. Bei einigen Ausführungsformen kann die Struktur auf einem Band (nicht einzeln dargestellt) platziert werden. Die Öffnungen werden durch die dielektrische Schicht 108 erzeugt, um Teile der Metallisierungsstruktur 110 freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen erzeugt werden.
  • Dann wird die Package-Komponente 150 an die rückseitige Umverteilungsstruktur 106 gebondet. Bei einigen Ausführungsformen kann die Package-Komponente 150 ein Speicher-Die, z. B. ein DRAM-Die, ein synchroner Kleinleistungs-DRAM-Die mit doppelter Datenrate (LP-DDR-Die), ein SRAM-Die, ein HBM-Die oder dergleichen, sein. Bei anderen Ausführungsformen kann die Package-Komponente 150 ein Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein System-on-a-Chip (SoC), ein Anwendungsprozessor (AP), ein Microcontroller oder dergleichen; ein E/A-Schnittstellen-Die; ein Power-Management-Die, z. B. ein PMIC-Die oder dergleichen; ein HF-Die; ein Sensor-Die; ein MEMS-Die; ein Signalverarbeitungs-Die, z. B. ein DSP-Die oder dergleichen; ein Front-End-Die, z. B. ein AFE-Die oder dergleichen; oder eine Kombination davon sein.
  • Die Package-Komponente 150 wird unter Verwendung der leitfähigen Verbindungselemente 152 an die rückseitige Umverteilungsstruktur 106 gebondet. Die leitfähigen Verbindungselemente 152 können in den Öffnungen in der dielektrischen Schicht 108 hergestellt werden, oder sie können auf der Package-Komponente 150 vorgesehen werden oder beides. Die leitfähigen Verbindungselemente 152 können BGA-Verbindungselemente, Lotkugeln, Metallsäulen, C4-Kontakthügel, Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel oder dergleichen sein. Die leitfähigen Verbindungselemente 152 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die Verbindungselemente 152 dadurch hergestellt, dass zunächst eine Schicht aus Lot durch Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann ein Aufschmelzprozess durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Die Package-Komponente 150 kann mit einem Pick-and-Place-Gerät oder dergleichen über der rückseitigen Umverteilungsstruktur 106 platziert werden. Nachdem die Package-Komponente 150 platziert worden ist, können die leitfähigen Verbindungselemente 152 aufgeschmolzen werden, um die Package-Komponente 150 an die rückseitige Umverteilungsstruktur 106 zu bonden.
  • Durch Verwenden der rückseitigen Umverteilungsstruktur 106, der Zwischen-Umverteilungsstruktur 170 und der vorderseitigen Umverteilungsstruktur 128 in dem verkappten Halbleiter-Bauelement 300 können der Aktives-Bauelement-Die 50C (z. B. ein WIO-Speicher-Die) und die Package-Komponente 150 (z. B. ein LPDDR-Die oder ein DRAM-Die) mit unterschiedlichen Eingangs-/Ausgangs-Pad-Positionen mit dem Aktives-Bauelement-Die 50D (z. B. einem SoC) integriert werden, was Flexibilität beim Wählen der Dies ermöglicht, die zur Integration in dem verkappten Halbleiter-Bauelement 300 verwendet werden. Die leitfähigen Säulen 117 ermöglichen eine bessere Wärmeableitung. Kupfer-Kupfer-Grenzflächen zwischen den leitfähigen Säulen 115 und der rückseitigen Umverteilungsstruktur 106 und der Zwischen-Umverteilungsstruktur 170 und zwischen den leitfähigen Säulen 121 / den leitfähigen Säulen 125 und der Zwischen-Umverteilungsstruktur 170 und der vorderseitigen Umverteilungsstruktur 128 senken den Widerstand der leitfähigen Säulen 115, der leitfähigen Säulen 121 und der leitfähigen Säulen 125, wodurch eine RC-Verzögerung des verkappten Halbleiter-Bauelements 300 verringert wird und die Signalintegrität verbessert wird. Außerdem wird durch Verwenden von ovalen und kreisförmigen leitfähigen Säulen 115, 117, 121 und/oder 125 die Spannung in dem verkappten Halbleiter-Bauelement 300 reduziert.
  • Ein Verfahren kann die folgenden Schritte aufweisen: Herstellen von ersten leitfähigen Säulen über und in elektrischer Verbindung mit einer ersten Umverteilungsstruktur; Bonden eines ersten Dies an die erste Umverteilungsstruktur, wobei der erste Die zweite leitfähige Säulen aufweist; Bonden eines zweiten Dies an den ersten Die benachbart zu den zweiten leitfähigen Säulen; Verkapseln der ersten leitfähigen Säulen, des ersten Dies und des zweiten Dies mit einem Verkapselungsmaterial; Herstellen einer zweiten Umverteilungsstruktur über dem Verkapselungsmaterial, den ersten leitfähigen Säulen, dem ersten Die und dem zweiten Die; und Bonden eines dritten Dies an die erste Umverteilungsstruktur. Bei einer Ausführungsform wird der erste Die mittels eines ersten Klebstoffs an der ersten Umverteilungsstruktur befestigt, und der zweite Die wird mittels eines zweiten Klebstoffs an dem ersten Die befestigt. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden eines Dummy-Dies an die erste Umverteilungsstruktur, wobei das Bonden des zweiten Dies an den ersten Die weiterhin ein Bonden des zweiten Dies an den Dummy-Die umfasst. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen des ersten Dies, wobei das Herstellen des ersten Dies Folgendes umfasst: Herstellen der zweiten leitfähigen Säulen über einem Halbleitersubstrat umfasst; Befestigen des Halbleitersubstrats und der leitfähigen Säulen an einem Band, wobei das Band die zweiten leitfähigen Säulen umschließt; Dünnen einer Rückseite des Halbleitersubstrats, die den zweiten leitfähigen Säulen gegenüberliegt; und Zertrennen des ersten Dies. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Planarisieren des Verkapselungsmaterials, sodass Oberseiten des Verkapselungsmaterials, der ersten leitfähigen Säulen, der zweiten leitfähigen Säulen und des zweiten Dies auf gleicher Höhe sind. Bei einer Ausführungsform werden der erste Die, der zweite Die und das Verkapselungsmaterial auf einer ersten Seite der ersten Umverteilungsstruktur angeordnet, und der dritte Die wird auf einer der ersten Seite gegenüberliegenden zweiten Seite der ersten Umverteilungsstruktur angeordnet.
  • Eine Vorrichtung kann Folgendes aufweisen: eine erste Vorrichtung, die an eine erste Seite einer ersten Umverteilungsstruktur gebondet ist; eine zweite Vorrichtung, die an eine der ersten Seite gegenüberliegende zweite Seite der ersten Umverteilungsstruktur gebondet ist; eine dritte Vorrichtung, die an die zweite Vorrichtung gebondet ist; eine Formmasse, die die zweite Vorrichtung und die dritte Vorrichtung umschließt; und eine zweite Umverteilungsstruktur über der zweiten Vorrichtung, der dritten Vorrichtung und der Formmasse, wobei die erste Vorrichtung und die zweite Vorrichtung mittels der zweiten Umverteilungsstruktur mit der dritten Vorrichtung elektrisch verbunden sind. Bei einer Ausführungsform umfasst die erste Vorrichtung eine dynamische Direktzugriffsspeicher-Vorrichtung (DRAM-Vorrichtung), die zweite Vorrichtung umfasst eine Wide-Input/Output-Speichervorrichtung (WIO-Speichervorrichtung), und die dritte Vorrichtung umfasst ein System-on-Chip (SoC). Bei einer Ausführungsform umfasst die erste Vorrichtung eine synchrone Kleinleistungs-DRAM-Vorrichtung mit doppelter Datenrate (LP-DDR-Vorrichtung), die zweite Vorrichtung umfasst eine WIO-Speichervorrichtung, und die dritte Vorrichtung umfasst ein SoC. Bei einer Ausführungsform weist die Vorrichtung weiterhin erste leitfähige Säulen auf, die sich durch die Formmasse erstrecken, wobei die ersten leitfähigen Säulen mit der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur elektrisch verbunden sind, wobei die erste Vorrichtung über die ersten leitfähigen Säulen mit der dritten Vorrichtung elektrisch verbunden ist. Bei einer Ausführungsform weist die Vorrichtung weiterhin zweite leitfähige Säulen auf, die sich durch die Formmasse erstrecken, wobei die zweiten leitfähigen Säulen mit der zweiten Vorrichtung und der zweiten Umverteilungsstruktur elektrisch verbunden sind, wobei die zweite Vorrichtung über die zweiten leitfähigen Säulen mit der dritten Vorrichtung elektrisch verbunden ist. Bei einer Ausführungsform weist die Vorrichtung weiterhin einen Dummy-Die auf, der zwischen der dritten Vorrichtung und der ersten Umverteilungsstruktur angeordnet ist, wobei der Dummy-Die Silizium aufweist.
  • Gemäß einer Ausführungsform weist eine Vorrichtung Folgendes auf: einen ersten Die, der an eine erste Umverteilungsstruktur gebondet ist; eine erste Formmasse über der ersten Umverteilungsstruktur und um den ersten Die; erste Durchkontaktierungen, die sich durch die erste Formmasse erstrecken; eine zweite Umverteilungsstruktur über dem ersten Die, der ersten Formmasse und den ersten Durchkontaktierungen; einen zweiten Die, der an die zweite Umverteilungsstruktur gebondet ist; eine zweite Formmasse über der zweiten Umverteilungsstruktur und um den zweiten Die; und zweite Durchkontaktierungen und dritte Durchkontaktierungen, die sich durch die zweite Formmasse erstrecken, wobei die zweiten Durchkontaktierungen mit den ersten Durchkontaktierungen elektrisch verbunden sind und kreisförmige Querschnittsformen aufweisen und die dritten Durchkontaktierungen mit dem ersten Die elektrisch verbunden sind und ovale Querschnittsformen aufweisen. Bei einer Ausführungsform ist eine Verteilung der dritten Durchkontaktierungen je Flächeneinheit größer als eine Verteilung der zweiten Durchkontaktierungen je Flächeneinheit. Bei einer Ausführungsform haben die zweiten Durchkontaktierungen in einer Top-Down-Ansicht Durchmesser von 50 µm bis 120 µm, und die dritten Durchkontaktierungen haben in der Top-Down-Ansicht Breiten von 20 µm bis 35 µm und Längen von 35 µm bis 50 µm. Bei einer Ausführungsform weist die Vorrichtung weiterhin einen dritten Die auf, der an die erste Umverteilungsstruktur gegenüber dem ersten Die gebondet ist, wobei der dritte Die mit den ersten Durchkontaktierungen elektrisch verbunden ist. Bei einer Ausführungsform weist die Vorrichtung weiterhin eine dritte Umverteilungsstruktur über den zweiten Durchkontaktierungen, den dritten Durchkontaktierungen, dem zweiten Die und der zweiten Formmasse auf, wobei die zweiten Durchkontaktierungen und die dritten Durchkontaktierungen mittels der dritten Umverteilungsstruktur mit dem zweiten Die elektrisch verbunden sind. Bei einer Ausführungsform umfasst der erste Die einen synchronen Kleinleistungs-DRAM-Die mit doppelter Datenrate (LP-DDR-Die; DRAM: dynamischer Direktzugriffsspeicher), der zweite Die umfasst einen Wide-Input/Output-Speicher-Die (WIO-Die), und der dritte Die umfasst ein System-on-Chip (SoC). Bei einer Ausführungsform ist der dritte Die mittels Lotbondungen an die erste Umverteilungsstruktur gebondet, der erste Die ist mittels eines ersten Klebstoffs an der ersten Umverteilungsstruktur befestigt, und der zweite Die ist mittels eines zweiten Klebstoffs an der zweiten Umverteilungsstruktur befestigt. Bei einer Ausführungsform weist die Vorrichtung weiterhin vierte Durchkontaktierungen auf, die sich durch die erste Formmasse erstrecken, wobei die vierten Durchkontaktierungen von dem ersten Die und dem zweiten Die elektrisch getrennt sind.

Claims (9)

  1. Vorrichtung mit: einem ersten Die (50C), der an einer ersten Umverteilungsstruktur (106) befestigt ist; einer ersten Formmasse (127) über der ersten Umverteilungsstruktur (106) und um den ersten Die (50C); ersten Durchkontaktierungen (115), die sich durch die erste Formmasse (127) erstrecken; einer zweiten Umverteilungsstruktur (170) über dem ersten Die (50C), der ersten Formmasse (127) und den ersten Durchkontaktierungen (115); einem zweiten Die (50D), der an der zweiten Umverteilungsstruktur (170) befestigt ist; einer zweiten Formmasse (129) über der zweiten Umverteilungsstruktur (170) und um den zweiten Die (50D); und zweiten Durchkontaktierungen (121) und dritten Durchkontaktierungen (125), die sich durch die zweite Formmasse (129) erstrecken, wobei die zweiten Durchkontaktierungen (121) mit den ersten Durchkontaktierungen (115) elektrisch verbunden sind und Durchkontaktierungen mit kreisförmigen Querschnittsformen aufweisen und die dritten Durchkontaktierungen (125) mit dem ersten Die (50C) elektrisch verbunden sind und Durchkontaktierungen mit ovalen Querschnittsformen aufweisen; und einem dritten Die (150), der an die erste Umverteilungsstruktur (106) entgegengesetzt zu dem ersten Die (50C) gebondet ist, wobei der dritte Die (150) mit den ersten Durchkontaktierungen (115) elektrisch verbunden ist.
  2. Vorrichtung nach Anspruch 1, wobei eine Verteilung der dritten Durchkontaktierungen (125) je Flächeneinheit größer als eine Verteilung der zweiten Durchkontaktierungen (121) je Flächeneinheit ist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die zweiten Durchkontaktierungen (121) in einer Top-Down-Ansicht Durchmesser von 50 µm bis 120 µm haben und die dritten Durchkontaktierungen (125) in der Top-Down-Ansicht Breiten von 20 µm bis 35 µm und Längen von 35 µm bis 50 µm haben.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine dritte Umverteilungsstruktur (128) über den zweiten Durchkontaktierungen (121), den dritten Durchkontaktierungen (125), dem zweiten Die (50D) und der zweiten Formmasse (129) aufweist, wobei die zweiten Durchkontaktierungen (121) und die dritten Durchkontaktierungen (125) mittels der dritten Umverteilungsstruktur (128) mit dem zweiten Die (50D) elektrisch verbunden sind.
  5. Vorrichtung nach Anspruch 4, wobei der erste Die (50C) einen synchronen Kleinleistungs-DRAM-Die mit doppelter Datenrate umfasst, der zweite Die (50D) einen Wide-Input/Output-Speicher-Die umfasst und der dritte Die (150) ein System-on-Chip umfasst.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der dritte Die (150) mittels Lotbondungen an die erste Umverteilungsstruktur (106) gebondet ist, der erste Die (50C) mittels eines ersten Klebstoffs (119) an der ersten Umverteilungsstruktur (106) befestigt ist und der zweite Die (50D) mittels eines zweiten Klebstoffs (123) an der zweiten Umverteilungsstruktur (170) befestigt ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin vierte Durchkontaktierungen (117) aufweist, die sich durch die erste Formmasse (127) erstrecken, wobei die vierten Durchkontaktierungen (117) von dem ersten Die (50C) und dem zweiten Die (50D) elektrisch getrennt sind.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der dritte Die (150) eine dynamische Direktzugriffsspeicher-Vorrichtung umfasst, der zweite Die (50D) den Wide-Input/Output-Speicher-Die umfasst und der erste Die (50C) ein System-on-Chip umfasst.
  9. Vorrichtung nach einem der einem der vorhergehenden Ansprüche, die weiterhin einen Dummy-Die (122) aufweist, der zwischen der dritten Vorrichtung und der ersten Umverteilungsstruktur (106) angeordnet ist, wobei der Dummy-Die (122) Silizium aufweist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094672B2 (en) 2019-09-27 2021-08-17 Intel Corporation Composite IC chips including a chiplet embedded within metallization layers of a host IC chip
US11205630B2 (en) 2019-09-27 2021-12-21 Intel Corporation Vias in composite IC chip structures
US11868047B2 (en) * 2020-09-21 2024-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Polymer layer in semiconductor device and method of manufacture
US20220173074A1 (en) 2020-11-27 2022-06-02 Yibu Semiconductor Co., Ltd. Chip Package and Method of Forming Chip Packages
CN112420529B (zh) * 2020-11-27 2022-04-01 上海易卜半导体有限公司 封装件及形成封装件的方法
US12125820B2 (en) * 2021-02-12 2024-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Through-dielectric vias for direct connection and method forming same
CN113130420B (zh) * 2021-03-19 2024-10-18 南通越亚半导体有限公司 一种嵌埋封装结构及其制造方法
US20220328467A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Molded dies in semicondcutor packages and methods of forming same
US11984376B2 (en) * 2021-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure
US20230019333A1 (en) * 2021-07-14 2023-01-19 Qualcomm Incorporated Package comprising stacked integrated devices with overhang
US20230253351A1 (en) * 2021-11-04 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Package and Method of Forming Same
TWI818458B (zh) * 2022-03-04 2023-10-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170207197A1 (en) 2016-01-19 2017-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US20180076159A1 (en) 2014-06-12 2018-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Pad Design for Reliability Enhancement in Packages

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071947A (ja) 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
TWI234862B (en) * 2004-02-26 2005-06-21 Advanced Semiconductor Eng Chip scale package structure
US20070231970A1 (en) * 2006-03-31 2007-10-04 Tsuyoshi Fukuo Cured mold compound spacer for stacked-die package
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9508701B2 (en) * 2013-09-27 2016-11-29 Freescale Semiconductor, Inc. 3D device packaging using through-substrate pillars
US9508702B2 (en) * 2013-09-27 2016-11-29 Freescale Semiconductor, Inc. 3D device packaging using through-substrate posts
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9881857B2 (en) * 2014-06-12 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US20160049383A1 (en) * 2014-08-12 2016-02-18 Invensas Corporation Device and method for an integrated ultra-high-density device
US9558968B2 (en) 2014-09-11 2017-01-31 Semiconductor Components Industries, Llc Single or multi chip module package and related methods
US20160092383A1 (en) 2014-09-26 2016-03-31 Kuljit S. Bains Common die implementation for memory devices
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9728510B2 (en) * 2015-04-10 2017-08-08 Analog Devices, Inc. Cavity package with composite substrate
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages
US9837378B2 (en) 2015-10-23 2017-12-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Fan-out 3D IC integration structure without substrate and method of making the same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US20170278825A1 (en) * 2016-03-24 2017-09-28 Freescale Semiconductor, Inc. Apparatus and Methods for Multi-Die Packaging
US10541226B2 (en) * 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10475770B2 (en) 2017-02-28 2019-11-12 Amkor Technology, Inc. Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof
US10347538B2 (en) * 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for direct forming stressor, semiconductor device having stressor, and method for forming the same
US10411328B2 (en) * 2017-09-15 2019-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patch antenna structures and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180076159A1 (en) 2014-06-12 2018-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Pad Design for Reliability Enhancement in Packages
US20170207197A1 (en) 2016-01-19 2017-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods

Also Published As

Publication number Publication date
CN111799227A (zh) 2020-10-20
KR102401309B1 (ko) 2022-05-24
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US11139249B2 (en) 2021-10-05
DE102020104147A1 (de) 2020-10-01
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TWI741538B (zh) 2021-10-01
TW202038354A (zh) 2020-10-16

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