Nothing Special   »   [go: up one dir, main page]

DE102021102836A1 - Integriertes schaltungspackage und verfahren - Google Patents

Integriertes schaltungspackage und verfahren Download PDF

Info

Publication number
DE102021102836A1
DE102021102836A1 DE102021102836.1A DE102021102836A DE102021102836A1 DE 102021102836 A1 DE102021102836 A1 DE 102021102836A1 DE 102021102836 A DE102021102836 A DE 102021102836A DE 102021102836 A1 DE102021102836 A1 DE 102021102836A1
Authority
DE
Germany
Prior art keywords
die
stiffening structure
interposer
stiffening
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021102836.1A
Other languages
English (en)
Inventor
Teng-Yuan Lo
Lipu Kris Chuang
Hsin-Yu Pan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021102836A1 publication Critical patent/DE102021102836A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Packages (AREA)

Abstract

Eine Packagestruktur und ein Verfahren zum Bilden derselben sind vorgesehen. Ein Verfahren umfasst das Bilden erster elektrischer Anschlüsse und zweiter elektrischer Anschlüsse auf einer ersten Seite eines Interposer-Wafers. Ein integrierter Schaltungsdie wird mit Hilfe der ersten elektrischen Anschlüsse auf die erste Seite des Interposer-Wafers gebondet. Eine Versteifungsstruktur wird an der ersten Seite des Interposer-Wafers, der zu dem integrierten Schaltungsdie benachbart ist, befestigt. Die Versteifungsstruktur bedeckt die zweiten elektrischen Anschlüsse in der Draufsicht. Der integrierte Schaltungsdie und die Versteifungsstruktur werden mit einem ersten Verkapselungsmaterial verkapselt. Der Interposer-Wafer und die Versteifungsstruktur werden zu einer Stapelstruktur vereinzelt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/070,473 , eingereicht am 26. August 2020, die durch Bezugnahme in diese Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Die Halbleiterindustrie ist durch andauernde Verbesserungen in der Integrationsdichte einer Vielzahl elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) schnell gewachsen. Größtenteils entstammt die Verbesserung der Integrationsdichte der iterativen Verringerung der Mindestmerkmalsgröße, wodurch mehr Bauteile in einem bestimmten Bereich integriert werden können. Mit steigendem Bedarf an schrumpfenden elektronischen Vorrichtungen ist ein Bedarf an kleineren und kreativeren Packagingtechniken für Halbleiterdies entstanden. Ein Beispiel für solche Packagingsysteme ist die „Package-on-Package“-Technologie (PoP-Technologie). In einer PoP-Vorrichtung wird ein oberes Halbleiterpackage auf einem unteren Halbleiterpackage gestapelt, um eine hohe Stufe von Integration und Bauteildichte bereitzustellen. Die PoP-Technologie ermöglicht allgemein die Produktion der Halbleitervorrichtungen mit verbesserten Funktionen und kleinen Grundrissen auf einer Platine (PCB).
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es wird darauf hingewiesen, dass nach den Standardverfahren in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert eine Querschnittsansicht eines integrierten Schaltungsdies nach einigen Ausführungsformen.
    • 2, 3, 4A bis 4C und 5 bis 10 illustrieren Grundriss- und Querschnittsansichten von Zwischenschritten während eines Prozesses zur Bildung einer Stapelstruktur auf Wafer-Ebene nach einigen Ausführungsformen.
    • 11 illustriert eine Querschnittsansicht einer Stapelstruktur auf Die-Ebene nach einigen Ausführungsformen.
    • 12A bis 12C illustrieren Draufsichten von Stapelstrukturen auf Die-Ebene nach einigen Ausführungsformen.
    • 13 bis 15 illustrieren Querschnittsansichten von Stapelstrukturen auf Die-Ebene nach einigen Ausführungsformen.
    • 16 illustriert eine Draufsicht auf eine Stapelstruktur auf Wafer-Ebene nach einigen Ausführungsformen.
    • 17 illustriert eine Querschnittsansicht einer Stapelstruktur auf Wafer-Ebene nach einigen Ausführungsformen.
    • 18 illustriert eine Draufsicht einer Stapelstruktur auf Die-Ebene nach einigen Ausführungsformen.
    • 19 bis 22 illustrieren Querschnittsansichten von Stapelstrukturen auf Die-Ebene nach einigen Ausführungsformen.
    • 23 bis 29 illustrieren Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Packagekomponente nach einigen Ausführungsformen.
    • 30 und 31 illustrieren Querschnittsansichten der Bildung und Umsetzung von Vorrichtungsstapeln nach einigen Ausführungsformen.
    • 32 bis 46 illustrieren Querschnittsansichten von Vorrichtungsstapeln nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Die hier erklärten Ausführungsformen können in einem spezifischen Kontext besprochen werden, nämlich einer Packagestruktur, die eine gebildete, Die-Stapelstruktur mit einer oder mehreren Versteifungsstrukturen umfasst, um einen Verzug der Packagestruktur zu verringern. Diese Verringerung des Verzugs einer Packagestruktur ermöglicht eine zuverlässigere Packagestruktur durch die Verringerung der Back-End-of-Line-Spannung (BEOL-Spannung) der Packagestruktur. In einigen Ausführungsformen werden Versteifungsstrukturen an einer Kante einer gebildeten, Die-Stapelstruktur platziert, die als Barriere wirken, um die Ausdehnung der Formmasse während thermischer Prozesse (wie beispielsweise einem Aufschmelzprozess) zu verhindern und Spannungen aufgrund von Abweichungen des Wärmeausdehnungskoeffizienten (WAK) zwischen aktiven Dies und einer Formmasse der gebildeten Die-Stapelstruktur zu verringern. In einigen Ausführungsformen wird durch die Verwendung von Versteifungsstrukturen die Spannung um etwa 33 % verringert. In anderen Ausführungsformen verringern Versteifungsstrukturen den Verzug einer gebildeten, Die-Stapelstruktur während eines Vereinzelungsprozesses. Versteifungsstrukturen ermöglichen ferner eine Verbesserung der thermischen Eigenschaften einer Packagestruktur (wie beispielsweise die Verringerung des Wärmewiderstands einer Packagestruktur), indem eine Formmasse (mit einer geringen Wärmeleitfähigkeit) einer gebildeten Die-Stapelstruktur durch Versteifungsstrukturen (mit einer höheren Wärmeleitfähigkeit als die Formmasse) ersetzt wird. In einigen Ausführungsformen wird durch die Verwendung von Versteifungsstrukturen der Wärmewiderstand einer Packagestruktur um etwa 3 % verringert. In einigen Ausführungsformen sind die Versteifungsstrukturen Dummystrukturen und umfassen möglicherweise keine funktionalen elektrischen Schaltungsanordnungen. In anderen Ausführungsformen sind die Versteifungsstrukturen aktive Strukturen und können einen oder mehrere aktive Dies umfassen. Verschiedene hierin besprochene Ausführungsformen ermöglichen die Verbesserung der thermischen und mechanischen Leistung einer Packagestruktur, die Erhöhung der Robustheit der Prozesshandhabung und die Ermöglichung einer funktionalen Anpassung einer Packagestruktur aufgrund der flexiblen Wahl eines Versteifungsmaterials.
  • 1 illustriert eine Querschnittsansicht eines integrierten Schaltungsdies 50 nach einigen Ausführungsformen. Der integrierte Schaltungsdie 50 wird in der Weiterverarbeitung zu einem integrierten Schaltungspackage gepackt. Der integrierte Schaltungsdie 50 kann eine Logikvorrichtung (z. B. zentrale Prozessoreinheit (CPU), Grafikverarbeitungseinheit (GPU), neuronale Prozessoreinheit (NPU), System-aufeinem-Chip (SoC), Anwendungsprozessor (AP), Mikrocontroller usw.), einen Speicherdie (z. B. dynamischer Direktzugriffspeicherdie (DRAM-Die), statischer Direktzugriffspeicherdie (SRAM-Die) usw.) (umfassend beispielsweise SRAM Li, SRAM L2-Schaltungsanordnungen, dergleichen oder eine Kombination daraus) usw.), einen Energieverwaltungsdie (z. B. integrierter Schaltungsdie für Energiemanagement (PMIC-Die)), einen Hochfrequenzdie (HF-Die), einen Sensordie, einen Die eines mikroelektromechanischen Systems (MEMS-Die), einen Signalverarbeitungsdie (z. B. digitaler Signalvorrichtungsdie (DSP-Die)), einen Frontend-Die (z. B. analoger Frontend-Die (AFE-Die)), dergleichen oder Kombinationen daraus sein.
  • Der integrierte Schaltungsdie 50 kann in einem Wafer gebildet sein, der verschiedene Vorrichtungsregionen umfassen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere integrierte Schaltungsdies zu bilden. Der integrierte Schaltungsdie 50 kann nach anwendbaren Fertigungsprozessen zu integrierten Schaltungen verarbeitet werden. Der integrierte Schaltungsdie 50 umfasst z. B. ein Halbleitersubstrat 52, wie etwa Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats). Das Halbleitersubstrat 52 kann andere Halbleitermaterialien umfassen, wie etwa Germanium; einen Verbindungshalbleiter darunter Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Fläche (z. B. die in 1 nach oben weisende Fläche), die manchmal als Vorderseite bezeichnet wird, und eine inaktive Fläche (z. B. die in 1 nach unten weisende Fläche), die manchmal als Rückseite bezeichnet wird, auf.
  • An der vorderen Fläche des Halbleitersubstrats 52 können Vorrichtungen (dargestellt durch einen Transistor) 54 gebildet sein. Die Vorrichtungen 54 können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Ein Zwischenschichtdielektrikum (ILD) 56 befindet sich über der vorderen Fläche des Halbleitersubstrats 52. Die ILD 56 umgibt und bedeckt möglicherweise die Vorrichtungen 54. Die ILD 56 kann eine oder mehrere Dielektrikumschichten umfassen, die aus Materialien wie Phosphorsilikatglas (PSG), Bor-Silikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG), dergleichen oder einer Kombination daraus bestehen.
  • Leitfähige Stecker 58 erstrecken sich durch die ILD 56, um die Vorrichtungen 54 elektrisch und physisch zu koppeln. Wenn es sich bei den Vorrichtungen 54 beispielsweise um Transistoren handelt, können die leitfähigen Stecker 58 die Gates und Source/Drainregionen der Transistoren koppeln. Die leitfähigen Stecker 58 können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder dergleichen oder Kombinationen davon gebildet sein. Über dem ILD 56 und den leitfähigen Steckern 58 befindet sich eine Interconnect-Struktur 60. Die Interconnect-Struktur 60 verbindet die Vorrichtungen 54 zu einer integrierten Schaltung. Die Interconnect-Struktur 60 kann beispielsweise Metallisierungsstrukturen in Zwischenmetalldielektrikumschichten (IMD-Schichten) über dem ILD 56 umfassen. Die IMD-Schichten können mit ähnlichen Materialien und Verfahren wie die ILD 56 gebildet sein. Die IMD-Schichten können Dielektrika mit niedrigem k-Wert umfassen. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in den IMD-Schichten gebildet sein. Die Metallisierungsstrukturen der Interconnect-Struktur 60 sind über die leitfähigen Stecker 58 elektrisch mit den Vorrichtungen 54 gekoppelt.
  • Der integrierte Schaltungsdie 50 umfasst ferner Pads 62, wie etwa Aluminiumpads, an denen externe Verbindungen hergestellt werden. Die Pads 62 befinden sich auf der aktiven Seite des integrierten Schaltungsdies 50, wie etwa in und/oder auf der Interconnect-Struktur 60. In einigen Ausführungsformen können die Pads 62 durch flächige Abscheidung eines leitfähigen Materials (wie beispielsweise Aluminium) über der Interconnect-Struktur 60 und durch Strukturierung des leitfähigen Materials zu dem gewünschten Pad 62 gebildet sein. In einigen Ausführungsformen kann der Strukturierungsprozess geeignete Fotolithografie- und Ätzprozesse umfassen.
  • Eine oder mehrere Passivierungsschichten 64 befinden sich auf dem integrierten Schaltungsdie 50, wie etwa auf Abschnitten der Interconnect-Struktur 60 und den Pads 62. Die Passivierungsschichten 64 können ein Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Oxid wie Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bor-dotiertes Phosphosilikatglas (BPSG) oder dergleichen; oder eine Kombination daraus. Die Passivierungsschichten 64 können beispielsweise durch Spin-Beschichtung, Laminierung, chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet sein.
  • Dieverbinder 66, wie etwa leitfähige Säulen (beispielsweise aus einem Metall wie Kupfer), erstrecken sich durch Öffnungen in den Passivierungsschichten 64 und sind physisch und elektrisch mit den jeweiligen Pads 62 verbunden. Die Dieverbinder 66 sind elektrisch mit den jeweiligen integrierten Schaltungen den integrierten Schaltungsdies 50 gekoppelt. Als Beispiel zur Bildung der Dieverbinder 66 werden Öffnungen in den Passivierungsschichten 64 gebildet, um die jeweiligen Pads 62 zu belichten. In einigen Ausführungsformen können die Öffnungen mit Hilfe geeigneter Fotolithografie- und Ätzprozesse gebildet sein. Mindestens in den Öffnungen der Passivierungsschichten 64 wird eine Seed-Schicht (nicht gezeigt) gebildet. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, bei der es sich um eine einzelne Schicht oder eine zusammengesetzte Schicht mit mehreren Unterschichten aus verschiedenen Materialien handeln kann. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet sein. Dann wird ein Fotolack auf der Seed-Schicht gebildet und strukturiert, um Abschnitte der Seed-Schicht zu belichten, die in den Öffnungen der Passivierungsschichten 64 angeordnet sind. Der Fotolack kann durch Spin Coating oder dergleichen gebildet sein und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht den Dieverbindern 66. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall umfassen, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Dann werden der Fotolack und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Der Fotolack kann durch einen annehmbaren Aschen- oder Stripping-Prozess entfernt werden, wie etwa durch Verwendung von Sauerstoffplasma oder dergleichen. Wenn der Fotolack entfernt wird, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch Verwendung eines annehmbaren Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Dieverbinder 66.
  • In einigen Ausführungsformen umfassen die Dieverbinder 66 ferner Deckschichten (nicht gezeigt), die über den leitfähigen Säulen gebildet sein. In einigen Ausführungsformen können die Deckschichten Nickel, Zinn, Zinn-Blei, Gold, Kupfer Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination daraus umfassen und kann durch einen Plattierungsprozess gebildet sein.
  • In einigen Ausführungsformen können Lötregionen 68 (z. B. Lötkugeln oder Lötbumps) auf den Dieverbindern 66 angeordnet sein. Die Lötkugeln können verwendet werden, um Chip-Probe-Prüfungen (CP-Prüfungen) an dem integrierten Schaltungsdie 50 auszuführen. Die CP-Prüfung kann an dem integrierten Schaltungsdie 50 ausgeführt werden, um festzustellen, ob der integrierte Schaltungsdie 50 ein „bekannter guter Die“ (KGD) ist. So werden nur integrierte Schaltungsdies 50, die KGDs sind, weiter verarbeitet und werden gepackt, und Dies, die die CP-Prüfung nicht bestehen, werden nicht gepackt. Nach der Prüfung können die Lötregionen 68 in Weiterverarbeitungsschritten entfernt werden. In einigen Ausführungsformen können die Lötregionen 68 verbleiben und zur elektrischen und mechanischen Verbindung des integrierten Schaltungsdies 50 mit externen elektrischen Komponenten verwendet werden.
  • In einigen Ausführungsformen ist der integrierte Schaltungsdie 50 eine gestapelte Vorrichtung, die mehrere Halbleitersubstrate 52 umfasst. Der integrierte Schaltungsdie 50 kann beispielsweise eine Speichervorrichtung sein, wie ein Hybrid-Memory-Cube-Modul (HMC-Modul), ein High-Bandwidth-Memory-Modul (HBM-Modul) oder dergleichen, das mehrere Speicherdies umfasst. In solchen Ausführungsformen umfasst der integrierte Schaltungsdie 50 mehrere Halbleitersubstrate, die durch Durchkontaktierungen oder Substratdurchkontaktierungen (TSVs) miteinander verbunden sind. Jedes der Halbleitersubstrate kann (muss aber nicht) eine Interconnect-Struktur aufweisen.
  • 2, 3, 4A bis 4C und 5 bis 10 illustrieren Grundriss- und Querschnittsansichten von Zwischenschritten während eines Prozesses zur Bildung einer Stapelstruktur 100 auf Wafer-Ebene nach einigen Ausführungsformen. Mit Verweis auf 2 beginnt in einigen Ausführungsformen ein Prozess zur Bildung von Stapelstruktur 100 auf Wafer-Ebene mit der Herstellung eines Wafers 102. In einigen Ausführungsformen kann der Wafer 102 ein Interposer-Wafer sein. Der Wafer 102 umfasst ein Substrat 104. In einigen Ausführungsformen kann das Substrat 104 unter Verwendung ähnlicher Materialien und Verfahren wie das oben mit Verweis auf 1 beschriebene Substrat 52 gebildet sein, und die Beschreibung wird hier nicht wiederholt. In einigen Ausführungsformen, in denen der Wafer 102 ein Interposer-Wafer ist, umfasst der Interposer-Wafer im Allgemeinen keine aktiven Vorrichtungen in sich, obwohl der Interposer-Wafer passive Vorrichtungen umfassen kann, die in und/oder auf einer oberen Fläche 104a des Substrats 104 gebildet sind, die auch als aktive Fläche des Substrats 104 bezeichnet werden kann. In anderen Ausführungsformen umfasst der Wafer 102 eine aktive Schaltung, wie etwa eine analoge Schaltung, eine E/A-Schaltung, eine SRAM-Schaltung (wie beispielsweise eine SRAM-L3-Schaltung) oder dergleichen.
  • Durchkontaktierungen (TVs) 106 sind so gebildet, dass sie sich von der oberen Fläche 104a des Substrats 104 in das Substrat 104 hinein erstrecken. Die TVs 106 werden manchmal auch als Substratdurchkontaktierungen oder Silizium-Durchkontaktierungen bezeichnet, wenn das Substrat 104 ein Siliziumsubstrat ist. Die TVs 106 können durch das Bilden von Ausschnitten im Substrat 104 gebildet sein, beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination daraus und/oder dergleichen. In den Ausschnitten kann ein dünnes Dielektrikum gebildet sein, wie etwa durch ein Oxidationsverfahren. Eine dünne Sperrschicht kann konform über der oberen Fläche 104a des Substrats 104 und in den Öffnungen abgeschieden werden, wie etwa durch CVD, ALD, PVD, thermische Oxidation, eine Kombination daraus und/oder dergleichen. Die Sperrschicht kann ein Nitrid oder ein Oxynitrid umfassen, wie etwa Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, eine Kombination daraus und/oder dergleichen. Über der dünnen Sperrschicht und in den Öffnungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination daraus und/oder dergleichen gebildet sein. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination daraus und/oder dergleichen. Überschüssiges leitfähiges Material und die Sperrschicht werden von der oberen Fläche 104a des Substrats 104 entfernt, beispielsweisedurch ein chemisch-mechanisches Polieren (CMP). So können die TVs 106 ein leitfähiges Material und eine dünne Sperrschicht zwischen dem leitfähigen Material und dem Substrat 104 umfassen.
  • In einigen Ausführungsformen sind die Pads 108 auf der oberen Fläche 104a des Substrats 104 gebildet. Die Pads 108 stellen elektrische Anschlüsse zu den jeweiligen TVs 106 her. In einigen Ausführungsformen können die Pads 108 unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 1 beschriebenen Pads 62 gebildet sein, und die Beschreibung wird hier nicht wiederholt.
  • In einigen Ausführungsformen werden eine oder mehrere Passivierungsschichten 110 über der oberen Fläche 104a des Substrats 104 und den Anschlussflächen 108 gebildet. Die Passivierungsschichten 110 können unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 1 beschriebenen Passivierungsschichten 64 gebildet sein, und die Beschreibung wird hier nicht wiederholt. In der illustrierten Ausführungsform umfassen die Passivierungsschichten 110 eine erste Passivierungsschicht 110A und eine zweite Passivierungsschicht 110B über der ersten Passivierungsschicht 110A. In einigen Ausführungsformen umfassen die erste Passivierungsschicht 110A und die zweite Passivierungsschicht 110B ein selbes Material. In anderen Ausführungsformen umfassen die erste Passivierungsschicht 110A und die zweite Passivierungsschicht 110B unterschiedliche Materialien.
  • In einigen Ausführungsformen sind die elektrischen Anschlüsse 112 über und in elektrischem Kontakt mit den jeweiligen Pads 108 gebildet. Die elektrischen Anschlüsse 112 erstrecken sich durch die Passivierungsschichten 110 und koppeln physisch und elektrisch mit den jeweiligen Pads 108. In einigen Ausführungsformen können die elektrischen Anschlüsse 112 unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 1 beschriebenen Dieverbinder 66 gebildet sein, und die Beschreibung wird hier nicht wiederholt. In einigen Ausführungsformen umfassen die elektrischen Anschlüsse 112 eine leitfähige Säule mit einer Deckschicht über der leitfähigen Säule (nicht einzeln gezeigt). Die elektrischen Anschlüsse 112 werden manchmal auch als Mikrobumps bezeichnet. In einigen Ausführungsformen umfassen die leitfähigen Säulen der elektrischen Anschlüsse 112 ein leitfähiges Material wie Kupfer, Aluminium, Gold, Nickel, Palladium oder dergleichen oder eine Kombination daraus und können durch Sputtern, Drucken, galvanisches Beschichten, stromloses Beschichten, CVD oder dergleichen gebildet sein. Die leitfähigen Säulen können lötfrei sein und weisen im Wesentlichen vertikale Seitenwände auf. In einigen Ausführungsformen können die Deckschichten der elektrischen Anschlüsse 112 Nickel, Zinn, Zinn-Blei, Gold, Kupfer Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination daraus umfassen und können durch einen Plattierungsprozess gebildet sein.
  • In anderen Ausführungsformen umfassen die elektrischen Anschlüsse 112 nicht die leitfähigen Säulen und sind Lötkugeln und/oder Bumps, wie z. B. kontrolliert kollabierende Chipverbindungen (C4), durch elektrolose Nickel-Immersions-Gold-Technik (ENIG), elektrolose Nickel-Palladium-Immersions-Gold-Technik (ENEPIG) gebildete Bumps oder dergleichen. In solchen Ausführungsformen können die elektrischen Anschlüsse 112 ein leitfähiges Material wie Lötzinn, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination daraus umfassen. In einigen Ausführungsformen werden, wenn die elektrischen Anschlüsse 112 aus Lot gebildet sind, die elektrischen Anschlüsse 112 durch anfängliches Bilden einer Lotschicht durch solche allgemein verwendeten Verfahren wie Verdampfen, Galvanisieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen gebildet. Sobald sich eine Lotschicht auf der Struktur gebildet hat, kann ein Aufschmelzen ausgeführt werden, um das Material in die gewünschte Bump-Form zu bringen.
  • Mit weiterem Verweis auf 2 umfasst der Wafer 102 mehrere Dieregionen 102A und mehrere Ritzlinienregionen 102B, sodass jede der mehreren Ritzlinienregionen 102B zwischen benachbarten Dieregionen 102A eingesetzt ist. Wie nachfolgend genauer beschrieben, werden integrierte Schaltungsdies und Versteifungsstrukturen in den Dieregionen 102A und/oder in den Ritzlinienregionen 102B auf den Wafer 102 gebondet und die entstehende Struktur durch Dicing durch die Ritzlinienregionen 102B hindurch vereinzelt.
  • Mit Verweis auf 3 sind die integrierten Schaltungsdies 50 in den Dieregionen 102A auf den Wafer 102 gebondet, sodass in jeder Dieregion 102A ein einzelner integrierter Schaltungsdie 50 gebondet ist. In einigen Ausführungsformen werden die integrierten Schaltungsdies 50 mit dem Wafer 102 verbunden, beispielsweise durch Flip-Chip-Bonden über die elektrischen Anschlüsse 112, die Dieverbinder 66 und die Lötregionen 68, um leitfähige Verbindungen 114 zu bilden. Die leitfähigen Verbindungen 114 koppeln die integrierten Schaltungsdies 50 elektrisch mit dem Wafer 102. Der Bondprozess zwischen den integrierten Schaltungsdies 50 und dem Wafer 102 kann ein Lötbonden, ein direktes Metall-auf-Metall-Bonden (wie etwa Kupfer-auf-Kupfer oder Zinn-auf-Zinn), ein Hybridbonden oder dergleichen sein. In einer Ausführungsform, bei der der Bondprozess ein Lötbonden ist, werden die integrierten Schaltungsdies 50 durch einen Aufschmelzprozess auf den Wafer 102 gebondet. Nach dem Bondprozess kann sich an den Grenzflächen der Anschlüsse 66 und 112 und den Lötregionen 68 eine Zwischenmetallverbindung (IMC) (nicht gezeigt) bilden.
  • Mit weiterem Verweis auf 3 wird in den Lücken zwischen den integrierten Schaltungen 50 und dem Wafer 102 eine Unterfüllung 116 gebildet. Die Unterfüllung 116 kann jedes akzeptable Material umfassen, wie z. B. ein Polymer, Epoxid, eine Formunterfüllung oder dergleichen. Die Unterfüllung 116 kann durch ein Kapillarflussprozess nach dem Anbringen des integrierten Schaltungsdies 50 gebildet sein oder durch ein geeignetes Abscheideverfahren vor dem Befestigen des integrierten Schaltungsdies 50 gebildet sein. Die Unterfüllung 116 schützt die leitfähigen Verbindungen 114.
  • 4A, 4B und 4C illustrieren Draufsichten der Stapelstruktur 100 auf Wafer-Ebene mit einer Versteifungsstruktur 118, die nach verschiedenen Ausführungsformen an den Wafer 102 geklebt wird. 5 illustriert eine Querschnittsansicht der Stapelstruktur 100 auf Wafer-Ebene entlang der Linie A-A in den 4A, 4B und 4C. Die Versteifungsstruktur 118 kann beispielsweise mit einem Pick-and-Place-Werkzeug auf dem Wafer 102 platziert werden.
  • In 4A ist die Versteifungsstruktur 118 so an dem Wafer 102 befestigt, dass die Versteifungsstruktur 160 sowohl die Dieregionen 102A als auch die Ritzlinienregionen 102B des Wafers 102 überlappt. In der illustrierten Ausführungsform umfasst die Versteifungsstruktur 118 mehrere getrennte Abschnitte 118A und 118B. Jeder getrennte Abschnitt 118A erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, die entlang einer ersten Richtung (z. B. der horizontalen Richtung von 4A) liegt. In einigen Ausführungsformen erstreckt sich jeder getrennte Abschnitt 118A von einer Kante des Wafers 102 zu einer gegenüberliegenden Kante des Wafers entlang der jeweiligen Ritzlinienregion 102B. Jeder getrennte Abschnitt 118B erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, der entlang einer zweiten Richtung (z. B. der vertikalen Richtung von 4A) verläuft und zwischen benachbarten getrennten Abschnitten 118A eingesetzt ist. In einigen Ausführungsformen ist die Breite jedes der getrennten Abschnitte 118A und 118B größer als die Breite der jeweiligen Ritzlinienregion 102B. In einigen Ausführungsformen ist jeder getrennte Abschnitt 118B von einem entsprechenden getrennten Abschnitt 118A durch einen Abstand D1 getrennt. In einigen Ausführungsformen liegt der Abstand D1 zwischen etwa 50 µm und etwa 1500 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden getrennten Abschnitt 118A durch einen Abstand D2 getrennt. In einigen Ausführungsformen liegt der Abstand D2 zwischen etwa 70 µm und etwa 6000 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden getrennten Abschnitt 118B durch einen Abstand D3 getrennt. In einigen Ausführungsformen liegt der Abstand D3 zwischen etwa 70 µm und etwa 6000 µm.
  • In 4B ist die Versteifungsstruktur 118 so an dem Wafer 102 befestigt, dass die Versteifungsstruktur 160 sowohl die Dieregionen 102A als auch die Ritzlinienregionen 102B des Wafers 102 überlappt. In der illustrierten Ausführungsform ist die Versteifungsstruktur 118 eine einzige durchgehende Struktur mit mehreren Öffnungen 122. Jeder integrierte Schaltungsdie 50 ist in einer entsprechenden Öffnung 122 angeordnet. In einigen Ausführungsformen umfasst die Versteifungsstruktur 118 mehrere Abschnitten 118C und 118D. In einigen Ausführungsformen ist die Breite jedes der Abschnitte 118C und 118D größer als die Breite der jeweiligen Ritzlinienregion 102B. Jeder Abschnitt 118C erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, die entlang einer ersten Richtung (z. B. der horizontalen Richtung von 4B) liegt. In einigen Ausführungsformen erstreckt sich jeder Abschnitt 118C von einer Kante des Wafers 102 zu einer gegenüberliegenden Kante des Wafers entlang der jeweiligen Ritzlinienregion 102B. Jeder Abschnitt 118D erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, der entlang einer zweiten Richtung (z. B. der vertikalen Richtung von 4D) verläuft, ist zwischen benachbarten getrennten Abschnitten 118C eingesetzt und mit den benachbarten getrennten Abschnitten 118C in physischem Kontakt. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden Abschnitt 118C durch einen Abstand D4 getrennt. In einigen Ausführungsformen liegt der Abstand D4 zwischen etwa 70 µm und etwa 6000 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden Abschnitt 118D durch einen Abstand D5 getrennt. In einigen Ausführungsformen liegt der Abstand D5 zwischen etwa 70 µm und etwa 6000 µm.
  • In 4C ist die Versteifungsstruktur 118 so an dem Wafer 102 befestigt, dass die Versteifungsstruktur 160 sowohl die Dieregionen 102A als auch die Ritzlinienregionen 102B des Wafers 102 überlappt. In der illustrierten Ausführungsform umfasst die Versteifungsstruktur 118 mehrere getrennte Abschnitte 118E. Jeder getrennte Abschnitt 118E weist in der Draufsicht eine selbe Form auf. Getrennte Abschnitte 118E sind so angeordnet, dass benachbarte getrennte Abschnitte 118E um eine Breite der Dieregion 102A entlang einer ersten Richtung (z. B. der vertikalen Richtung von 4C) gegeneinander verschoben sind. Jeder getrennte Abschnitt 118E umfasst einen ersten Abschnitt 118E1 und mehrere zweiten Abschnitten 118E2. Jeder Abschnitt 118E1 erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, die entlang der ersten Richtung (z. B. der vertikalen Richtung von 4C) liegt. In einigen Ausführungsformen erstreckt sich jeder Abschnitt 118E1 von einer Kante des Wafers 102 zu einer gegenüberliegenden Kante des Wafers entlang der jeweiligen Ritzlinienregion 102B. Jeder Abschnitt 118E2 erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, die entlang einer zweiten Richtung (z. B. der horizontalen Richtung von 4C) liegt. Jeder Abschnitt 118E2 ist mit einem entsprechenden Abschnitt 118E1 verbunden und ist von einem benachbarten Abschnitt 118E1 beabstandet. Die Abschnitte 118E2 jedes getrennten Abschnitts 118E sind um einen Abstand voneinander beabstandet, der zwei Breiten der Dieregion 102A entlang der ersten Richtung (z. B. der vertikalen Richtung von 4C) entspricht. In einigen Ausführungsformen ist die Breite jedes der Abschnitte 118E1 und 118E2 größer als die Breite der jeweiligen Ritzlinienregion 102B. Ein Abschnitt 118E2 jedes getrennten Abschnitts 118E ist von einem Abschnitt 118E1 eines benachbarten getrennten Abschnitts 118E um einen Abstand D6 beabstandet. In einigen Ausführungsformen liegt der Abstand D6 zwischen 50 µm und etwa 1500 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden Abschnitt 118E2 durch einen Abstand D7 getrennt. In einigen Ausführungsformen liegt der Abstand D7 zwischen etwa 70 µm und etwa 6000 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden Abschnitt 118E1 durch einen Abstand D8 getrennt. In einigen Ausführungsformen liegt der Abstand D8 zwischen etwa 70 µm und etwa 6000 µm.
  • In einigen Ausführungsformen kann die Versteifungsstruktur 118 helfen, den Verzug während und/oder nach der Vereinzelung oder während nachfolgender thermischer Prozesse, wie z. B. einem Aufschmelzprozess, zu verringern oder zu verhindern. Eine Möglichkeit, wie die Versteifungsstruktur 118 bei der Verringerung des Verzugs helfen kann, ist die Unterstützung des Package während des eigentlichen Vereinzelungsprozesses. Eine weitere Möglichkeit, wie die Versteifungsstruktur 118 Verzug verhindern kann, ist die Verringerung der WAK-Abweichung zwischen dem Wafer 102 und dem anschließend gebildeten Verkapselungsmaterial 134 (siehe 7), da die Versteifungsstruktur 118 einen ähnlichen WAK wie der Wafer 102 aufweist und sie die Menge des Verkapselungsmaterials 134 in der Stapelstruktur 100 auf Wafer-Ebene verringert. Durch die Verringerung des Verzugs wird auch die durch den Verzug verursachte Spannung verringert. In einigen Ausführungsformen wird die Spannung durch die Verwendung der Versteifungsstruktur um etwa 33 % verringert.
  • In einigen Ausführungsformen kann die Versteifungsstruktur 118, wenn die Versteifungsstruktur 118 eine größere Wärmeleitfähigkeit als das nachfolgend gebildete Verkapselungsmaterial 134 (siehe 7) aufweist, ferner den Wärmewiderstand einer entstehenden Packagestruktur verringern, indem eine Menge des Verkapselungsmaterials 134 (siehe 7) in der Stapelstruktur 100 auf Wafer-Ebene verringert wird. In einigen Ausführungsformen wird durch die Verwendung der Versteifungsstruktur 118 der Wärmewiderstand einer Ergebnis Packagestruktur um etwa 3 % verringert.
  • Mit Verweis auf 5 ist die Versteifungsstruktur 118 sowohl in den Dieregionen 102A als auch in den Ritzlinienregionen 102B auf den Wafer 102 geklebt. Die Versteifungsstruktur 118 ist mit einer Befestigungsstruktur 120 an dem Wafer 102 befestigt. In einigen Ausführungsformen ist die Befestigungsstruktur 120 ein Klebstoff, der die Versteifungsstruktur 118 mit dem Wafer 102 verklebt. In anderen Ausführungsformen ist die Befestigungsstruktur 120 eine oder mehrere Metallsäulen mit Metallabdeckschichten (manchmal auch als Mikrobumps bezeichnet), die die Versteifungsstruktur 118 mit dem Wafer 102 verbinden. In einigen Ausführungsformen ist die Versteifungsstruktur 118 eine Dummystruktur, d. h. die Versteifungsstruktur 118 umfasst keine aktiven Schaltungsanordnungen. Die Versteifungsstruktur 118 kann aus Silizium, einem Dielektrikum, dergleichen oder einer Kombination daraus bestehen. Das Dielektrikum kann ein Platinen-Kernmaterial (PCB-Kernmaterial), Siliziumoxid, Aluminiumoxid, Aluminiumnitrid oder einer Kombination daraus umfassen. In einigen Ausführungsformen kann die Versteifungsstruktur 118 defekte aktive Dies umfasst, die als Dummydies recycelt wurden. In der illustrierten Ausführungsform ist die Höhe (gemessen von der oberen Fläche 104a des Substrats 104) der Versteifungsstruktur 118 gleich der Höhe (gemessen von der oberen Fläche 104a des Substrats 104) der integrierten Schaltungsdies 50. In anderen Ausführungsformen kann sich eine Höhe (gemessen von der oberen Fläche 104a des Substrats 104) der Versteifungsstruktur 118 von einer Höhe (gemessen von der oberen Fläche 104a des Substrats 104) der integrierten Schaltungsdies 50 unterscheiden.
  • In einigen Ausführungsformen, in denen die Befestigungsstruktur 120 ein Klebstoff ist, kann der Klebstoff ein beliebiger geeigneter Klebstoff, Epoxid, Die-Attach-Film (DAF) oder dergleichen sein. Der Klebstoff 120 kann auf eine untere Fläche der Versteifungsstruktur 118 oder über den Wafer 102 aufgetragen werden. Die Versteifungsstruktur 118 kann mit dem Klebstoff 120 auf den Wafer 102 geklebt werden, beispielsweise mit einem Pick-and-Place-Werkzeug. Die Unterfüllung 116 kann vor oder nach dem Aufkleben der Versteifungsstruktur 118 ausgehärtet werden. In einigen Ausführungsformen kann der Klebstoff 120 so gebildet sein, dass er eine solche Dicke aufweist, dass sich der Klebstoff 120 entlang der Seitenwände und obere Flächen der elektrischen Anschlüsse 112 erstreckt. In einigen Ausführungsformen weist der Klebstoff 120 eine Dicke zwischen etwa 10 µm und etwa 100 µm auf.
  • Mit Verweis auf 6 kann es in einigen Ausführungsformen vorkommen, dass einige der elektrischen Anschlüsse 112 nicht von dem Klebstoff 120 und der Versteifungsstruktur 118 bedeckt sind. In solchen Ausführungsformen werden diese belichteten elektrischen Anschlüsse 112 verwendet, um ein oder mehrere Flächenvorrichtungen 124 mit dem Wafer 102 zu verbinden. Die Flächenvorrichtungen 124 können verwendet werden, um der entstehenden Packagestruktur zusätzliche Funktion oder Programmierung zu verleihen. In einigen Ausführungsformen können die Flächenvorrichtungen 124 flächenmontierte Vorrichtungen (SMDs) oder integrierte passive Vorrichtungen (IPDs) umfassen, die passive Vorrichtungen wie Widerstände, Induktivitäten, Kondensatoren, Jumper, Kombinationen davon oder dergleichen umfassen. In einigen Ausführungsformen umfassen die Flächenvorrichtungen 124 einen oder mehrere elektrische Anschlüsse 126, die elektrisch mit der Schaltungsanordnung der Flächenvorrichtungen 124 gekoppelt sind. In einigen Ausführungsformen wird eine Lotschicht 128 über dem elektrischen Anschluss 126, dem elektrischen Anschluss 112 oder beiden gebildet. In einigen Ausführungsformen werden die Flächenvorrichtungen 124 mit dem Wafer 102 verbunden, beispielsweise durch Flip-Chip-Bonden über die elektrischen Anschlüsse 112 und 126 und die Lotschichten 128, um leitfähige Verbindungen 130 zu bilden. In einigen Ausführungsformen hilft die Versteifungsstruktur 118, einen Verzug aufgrund eines Aufschmelzprozesses zu verhindern, der während des Flip-Chip-Bondens der Flächenvorrichtungen 124 ausgeführt wird. In der illustrierten Ausführungsform werden die Flächenvorrichtungen 124 nach dem Befestigen der Versteifungsstruktur 118 am Wafer 102 ebenfalls am Wafer 102 befestigt. In anderen Ausführungsformen können die Flächenvorrichtungen 124 an dem Wafer 102 befestigt werden, bevor die Versteifungsstruktur 118 an dem Wafer 102 befestigt wird.
  • Mit weiterem Verweis auf 6 wird in den Lücken zwischen den Flächenvorrichtungen 124 und dem Wafer 102 eine Unterfüllung 132 gebildet. Die Unterfüllung 132 kann unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 3 beschriebenen Unterfüllung 116 gebildet sein, und die Beschreibung wird hier nicht wiederholt. Die Unterfüllung 132 schützt die leitfähigen Verbindungen 130.
  • In 7 ist ein Verkapselungsmaterial 134 auf den verschiedenen Komponenten gebildet. Das Verkapselungsmaterial 134 kann eine Formmasse, ein Polymer, ein Epoxid, ein Siliziumoxid-Füllmaterial oder eine Kombination daraus sein und kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden. Zur Aushärtung des Verkapselungsmaterials 134 wird ein Aushärtungsschritt ausgeführt, wie z. B. eine thermische Aushärtung, eine Ultravioletthärtung (UV-Härtung) oder dergleichen. In einigen Ausführungsformen sind die integrierten Schaltungsdies 50 und die Versteifungsstruktur 118 in dem Verkapselungsmaterial 134 vergraben.
  • In 8 wird die Struktur aus 7 umgedreht und auf einem Trägersubstrat 136 befestigt. Das Trägersubstrat 136 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. In einigen Ausführungsformen wird die Struktur aus 7 mit einer Trennschicht 138 auf dem Trägersubstrat 136 befestigt. In einigen Ausführungsformen ist die Trennschicht 138 ein epoxidbasiertes Wärmefreigabematerial, das seine Klebeeigenschaften verliert, wenn es erhitzt wird, wie etwa eine Licht-Wärme-Konvertierungs-Trennbeschichtung (LTHC-Trennbeschichtung). In anderen Ausführungsformen kann die Trennschicht 138 ein Ultraviolettkleber (UV-Kleber) sein, der seine Klebeeigenschaften verliert, wenn er mit UV-Licht belichtet wird. Die Trennschicht 138 kann als Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 136 laminiert wird, oder dergleichen. Die obere Fläche der Trennschicht 138 kann eingeebnet werden und einen hohen Grad an Planarität aufweisen.
  • Nach dem Befestigen der Struktur aus 7 auf dem Trägersubstrat 136 wird ein Ausdünnungsprozess auf das Substrat 104 ausgeführt, um das Substrat 104 auszudünnen, bis die TVs 106 belichtet sind. Der Ausdünnungsprozess kann einen Ätzprozess, einen Schleifprozess, einen CMP-Prozess oder eine Kombination daraus umfassen.
  • In 9 werden nach dem Ausdünnen des Substrats 104 eine oder mehrere Passivierungsschichten 140 über dem Substrat 104 gebildet. Die Passivierungsschichten 140 können unter Verwendung ähnlicher Materialien und eines ähnlichen Verfahrens wie die oben mit Verweis auf 1 beschriebenen Passivierungsschichten 64 gebildet sein, und die Beschreibung wird hier nicht wiederholt.
  • Nach dem Bilden der einen oder mehreren Passivierungsschichten 140 werden mehrere elektrische Anschlüsse 142 in elektrischem Kontakt mit den TVs 106 gebildet. In einigen Ausführungsformen erstrecken sich die elektrischen Anschlüsse 142 durch die eine oder mehrere Passivierungsschichten 140 und kontaktieren physisch die jeweiligen TVs 106.
  • Nach dem Bilden der elektrischen Anschlüsse 142 wird eine Isolierschicht 144 über den elektrischen Anschlüssen 142 gebildet. In einigen Ausführungsformen erstreckt sich die Isolierschicht 144 entlang der Seitenwände und obere Flächen der elektrischen Anschlüsse 142. In einigen Ausführungsformen kann die Isolierschicht 144 unter Verwendung ähnlicher Materialien und eines ähnlichen Verfahrens wie die oben mit Verweis auf 1 beschriebenen Passivierungsschichten 64 gebildet sein, und die Beschreibung wird hier nicht wiederholt. In einigen Ausführungsformen umfassen die Passivierungsschichten 140 und die Isolierschicht 144 dasselbe Material. In anderen Ausführungsformen umfassen die Passivierungsschichten 140 und die Isolierschicht 144 unterschiedliche Materialien.
  • In 10 wird ein Trägersubstrat-Debonding an der Stapelstruktur 100 auf Wafer-Ebene ausgeführt, um das Trägersubstrat 136 (siehe 9) von dem Verkapselungsmaterial 134 zu lösen (oder zu „debonden“). Nach einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 138 (siehe 9), sodass sich die Trennschicht 138 unter der Wärme des Lichts zersetzt und das Trägersubstrat 136 entfernt werden kann. Die Stapelstruktur 100 auf Wafer-Ebene wird dann umgedreht und auf ein Band 146 gelegt.
  • Anschließend kann ein Planarisierungsschritt, wie z. B. ein Schleifen, ausgeführt werden, um überschüssige Abschnitte des Verkapselungsmaterials 134 zu entfernen, die sich über den oberen Flächen der integrierten Schaltungsdies 50 und der Versteifungsstruktur 118 befinden. In der illustrierten Ausführungsform sind die oberen Flächen der integrierten Schaltungsdies 50 und der Versteifungsstruktur 118 belichtet und befinden sich nach dem Planarisierungsschritt auf einer Ebene mit der oberen Fläche des Verkapselungsmaterials 134. In anderen Ausführungsformen weisen die integrierten Schaltungsdies 50 eine größere Höhe (gemessen von der oberen Fläche 104a des Substrats 104) als die Versteifungsstruktur 118 auf und die Versteifungsstruktur 118 ist nach dem Planarisierungsschritt weiter von dem Verkapselungsmaterial 134 bedeckt. In noch anderen Ausführungsformen weist die Versteifungsstruktur 118 eine größere Höhe (gemessen von der oberen Fläche 104a des Substrats 104) als die integrierten Schaltungsdies 50 auf, und die integrierten Schaltungsdies 50 sind nach dem Planarisierungsschritt weiter von dem Verkapselungsmaterial 134 bedeckt.
  • Nach der Ausführung des Planarisierungsschritts werden der Wafer 102 und die Versteifungsstruktur 118 entlang der Ritzlinienregionen 102B vereinzelt, um mehrere Stapelstrukturen auf Die-Ebene zu bilden, wie z. B. die in 11 illustrierten Stapelstrukturen 150 auf Die-Ebene. Die Stapelstrukturen 150 auf Die-Ebene umfassen unter anderem einen integrierten Schaltungsdie 50, einen Abschnitt des Wafers 102 und Abschnitte 118' der Versteifungsstruktur 118. Der Abschnitt des Wafers 102 kann auch als eingesetzter Die bezeichnet werden. Die Vereinzelung kann durch Lasern, Sägen, Dicing oder dergleichen erfolgen. Wie oben besprochen, trägt die Versteifungsstruktur 118 dazu bei, die während und nach dem Vereinzelungsprozess auftretenden Spannungen und Verformungen zu verringern. Nach dem Vereinzelungsprozess weisen die verbleibenden Abschnitte 118' der Versteifungsstruktur 118 Seitenwandflächen auf, die mit den seitlichen Ausdehnungen der Stapelstrukturen 150 auf Die-Ebene deckungsgleich sind. In einigen Ausführungsformen weist die Versteifungsstruktur 118 eine Dicke T1 zwischen etwa 50 µm und etwa 800 µm auf. In einigen Ausführungsformen weist die Stapelstruktur 150 auf Die-Ebene eine Dicke T2 zwischen etwa 60 µm und etwa 900 µm auf. In einigen Ausführungsformen ist das Verhältnis von T1 zu T2 (T1/T2) zwischen etwa 0,3 und etwa 0,9.
  • Die 12A, 12B und 12C illustrieren Draufsichten auf die auf Stapelstruktur 150 auf Die-Ebene in jeder der in den 4A, 4B und 4C gezeigten Ausführungsformen der Versteifungsstruktur 118. Ein Abschnitt des Wafers 102 (siehe 11), der nicht von dem integrierten Schaltungsdie 50 bedeckt ist, weist eine Fläche S1 auf. Die Versteifungsabschnitte 118' weisen eine kombinierte Fläche S2 auf. In einigen Ausführungsformen ist das Verhältnis von S2 zu S1 (S2/S1) zwischen etwa 0,3 und etwa 0,9.
  • 13 illustriert eine Querschnittsansicht einer Stapelstruktur 152 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 152 auf Die-Ebene ähnelt der Stapelstruktur 150 auf Die-Ebene (siehe 11), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 152 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 2, 3, 4A bis 4C, 5 bis 11 und 12A bis 12C beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Im Unterschied zur Stapelstruktur 150 auf Die-Ebene weist die Versteifungsstruktur 118' der Stapelstruktur 152 auf Die-Ebene eine Höhe (gemessen von der oberen Fläche 104a des Substrats 104) auf, die kleiner ist als eine Höhe (gemessen von der oberen Fläche 104a des Substrats 104) des integrierten Schaltungsdies 50. Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der oberen Fläche der Versteifungsstruktur 118' und bedeckt diese.
  • 14 illustriert eine Querschnittsansicht einer Stapelstruktur 154 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 154 auf Die-Ebene ähnelt der Stapelstruktur 150 auf Die-Ebene (siehe 11), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 154 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 2, 3, 4A bis 4C, 5 bis 11 und 12A bis 12C beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. In der Stapelstruktur 154 auf Die-Ebene entfallen im Gegensatz zur Stapelstruktur 150 auf Die-Ebene die Flächenvorrichtungen 124 (siehe 11). Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der Seitenwände und der oberen Flächen der elektrischen Anschlüsse 112, die nicht von der Versteifungsstruktur 118' und dem integrierten Schaltungspackage 50 bedeckt sind, und steht mit diesen in physischem Kontakt.
  • 15 illustriert eine Querschnittsansicht einer Stapelstruktur 156 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 156 auf Die-Ebene ähnelt der Stapelstruktur 152 auf Die-Ebene (siehe 13), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 156 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 2, 3, 4A bis 4C, 5 bis 11 und 12A bis 12C beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. In der Stapelstruktur 156 auf Die-Ebene entfallen im Gegensatz zur Stapelstruktur 152 auf Die-Ebene die Flächenvorrichtungen 124 (siehe 13). Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der Seitenwände und der oberen Flächen der elektrischen Anschlüsse 112, die nicht von der Versteifungsstruktur 118' und dem integrierten Schaltungspackage 50 bedeckt sind, und steht mit diesen in physischem Kontakt.
  • 16 und 17 illustrieren Grundriss- und Querschnittsansichten einer Stapelstruktur 158 auf Wafer-Ebene nach einigen Ausführungsformen. Insbesondere ist in 16 eine Draufsicht auf die Stapelstruktur 158 auf Wafer-Ebene und in 17 eine Querschnittsansicht der Stapelstruktur 158 auf Wafer-Ebene entlang einer Linie AA in 16 illustriert. Die Stapelstruktur 158 auf Wafer-Ebene ähnelt der Stapelstruktur 100 auf Wafer-Ebene (siehe 10), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 158 auf Wafer-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Verweis auf die 2, 3, 4A bis 4C und 5 bis 10 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. In der illustrierten Ausführungsform wird eine Versteifungsstruktur 160 anstelle der Versteifungsstruktur 118 verwendet (siehe 10).
  • Mit Verweis auf 16 umfasst die Versteifungsstruktur 160 in einigen Ausführungsformen eine aktive Schaltungsanordnung. Beispielsweise kann die Versteifungsstruktur 160 mehrere Dieregionen 162 umfassen. In einigen Ausführungsformen ist jede Dieregion 162 von einem Dichtungsring 164 umgeben. Jeder Dichtungsring 164 schützt eine entsprechende Dieregion 162 vor einem nachfolgenden Vereinzelungsprozess. In einigen Ausführungsformen umfasst die Versteifungsstruktur 160 keine aktiven Schaltungsanordnungen außerhalb der Dichtungsringe 164. Dementsprechend wird die aktive Schaltungsanordnung durch den Vereinzelungsprozess nicht beschädigt.
  • Die Versteifungsstruktur 160 ist so an dem Wafer 102 befestigt, dass die Versteifungsstruktur 160 sowohl die Dieregionen 102A als auch die Ritzlinienregionen 102B des Wafers 102 überlappt. In einigen Ausführungsformen ist die Versteifungsstruktur 160 so an dem Wafer 102 befestigt, dass Abschnitte der Versteifungsstruktur 160 außerhalb der Dichtungsringe 164 mit den Ritzlinienregionen 102B überlappen. Entsprechend werden die Dieregionen 162 der Versteifungsstruktur 160 durch den Vereinzelungsprozess nicht beschädigt.
  • In einigen Ausführungsformen umfasst die Versteifungsstruktur 160 mehrere getrennte Abschnitte 160A und 160B. Jeder getrennte Abschnitt 160A erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, die entlang einer ersten Richtung (z. B. der horizontalen Richtung von 16) liegt. In einigen Ausführungsformen erstreckt sich jeder getrennte Abschnitt 160A von einer Kante des Wafers 102 zu einer gegenüberliegenden Kante des Wafers entlang der jeweiligen Ritzlinienregion 102B. Jeder getrennte Abschnitt 160B erstreckt sich entlang einer jeweiligen Ritzlinienregion 102B, der entlang einer zweiten Richtung (z. B. der vertikalen Richtung von 16) verläuft und zwischen benachbarten getrennten Abschnitten 160A eingesetzt ist. In einigen Ausführungsformen ist jeder getrennte Abschnitt 160B von einem entsprechenden getrennten Abschnitt 160A durch einen Abstand D9 getrennt. In einigen Ausführungsformen liegt der Abstand D9 zwischen etwa 50 µm und etwa 1500 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden getrennten Abschnitt 160A durch einen Abstand D10 getrennt. In einigen Ausführungsformen liegt der Abstand D10 zwischen etwa 70 µm und etwa 6000 µm. In einigen Ausführungsformen ist jeder integrierte Die 50 von einem entsprechenden getrennten Abschnitt 160B durch einen Abstand D11 getrennt. In einigen Ausführungsformen liegt der Abstand D11 zwischen etwa 70 µm und etwa 6000 µm.
  • Mit Verweis auf 17 kann jede Dieregion 162 (siehe 16) der Versteifungsstruktur 160 eine ähnliche Struktur wie der integrierte Schaltungsdie 50 (siehe 1) aufweisen, wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen wird die Versteifungsstruktur 160 auf ähnliche Weise mit dem Wafer 102 verbunden wie der oben mit Verweis auf 3 beschriebene integrierte Schaltungsdie 50, und die Beschreibung wird hier nicht wiederholt. Nachdem die Versteifungsstruktur 160 mit dem Wafer 102 verbunden ist, wird eine Unterfüllung 166 in die Lücken zwischen der Versteifungsstruktur 160 und dem Wafer 102 eingebracht. In einigen Ausführungsformen können die Unterfüllungen 166 unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 3 beschriebenen Unterfüllungen 116 gebildet sein, und die Beschreibung wird hier nicht wiederholt. In der illustrierten Ausführungsform ist die Höhe (gemessen von der oberen Fläche des Substrats 104) der Versteifungsstruktur 160 gleich der Höhe (gemessen von der oberen Fläche des Substrats 104) der integrierten Schaltungsdies 50. In anderen Ausführungsformen unterscheidet sich die Höhe (gemessen von der oberen Fläche des Substrats 104) der Versteifungsstruktur 160 von der Höhe (gemessen von der oberen Fläche des Substrats 104) der integrierten Schaltungsdies 50.
  • Ferner wird mit Verweis auf 17 ein Vereinzelungsprozess 168 auf dem Wafer 102 und der Versteifungsstruktur 160 entlang der Ritzlinienregionen 102B ausgeführt, um mehrere Stapelstrukturen auf Die-Ebene zu bilden, wie beispielsweise eine Stapelstruktur 170 auf Die-Ebene, die in den 18 und 19 illustriert ist. Der Vereinzelungsprozess 168 kann Lasernuten, Sägen, Dicing, Ätzen oder dergleichen oder eine Kombination daraus umfassen. In einigen Ausführungsformen umfasst der Vereinzelungsprozess 168 einen Lasernutprozess zur Vereinzelung der Versteifungsstruktur 160, gefolgt von einem Sägeprozess zur Vereinzelung des Wafers 102. Durch den Einsatz des Lasernutprozesses werden Beschädigungen an den Dieregionen 162 (siehe 16) der Versteifungsstruktur 160 verringert bzw. vermieden.
  • 18 und 19 illustrieren Grundriss- und Querschnittsansichten einer Stapelstruktur 170 Die-Ebene nach einigen Ausführungsformen. Insbesondere ist in 18 eine Draufsicht auf die Stapelstruktur 170 auf Die-Ebene illustriert, und in 19 ist eine Querschnittsansicht der Stapelstruktur 170 auf Die-Ebene entlang einer Linie AA in 18 illustriert. In einigen Ausführungsformen, umfasst die Die Stapelstruktur 170 auf Die-Ebene umfassen unter anderem einen integrierten Schaltungsdie 50, einen Abschnitt des Wafers 102 und Abschnitte 160' der Versteifungsstruktur 160. Die Abschnitte 160' der Versteifungsstruktur 160 weisen Seitenwandflächen auf, die mit den seitlichen Ausdehnungen der Stapelstruktur 170 auf Die-Ebene deckungsgleich sind. In der illustrierten Ausführungsform weist ein Abschnitt des Wafers 102, der nicht von dem integrierten Schaltungsdie 50 bedeckt ist, eine Fläche S3 auf. Die Versteifungsabschnitte 160' weisen eine kombinierte Fläche S4 auf. In einigen Ausführungsformen ist das Verhältnis von S4 zu S3 (S4/S3) zwischen etwa 0,3 und etwa 0,9.
  • 20 illustriert eine Querschnittsansicht einer Stapelstruktur 172 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 172 auf Die-Ebene ähnelt der Stapelstruktur 170 auf Die-Ebene (siehe 19), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 172 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 16 und 17 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Im Unterschied zur Stapelstruktur 170 auf Die-Ebene weist die Versteifungsstruktur 160' der Stapelstruktur 172 auf Die-Ebene eine Höhe (gemessen von der oberen Fläche 104a des Substrats 104) auf, die kleiner ist als eine Höhe (gemessen von der oberen Fläche 104a des Substrats 104) des integrierten Schaltungsdies 50. Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der oberen Fläche der Versteifungsstruktur 160' und bedeckt diese.
  • 21 illustriert eine Querschnittsansicht einer Stapelstruktur 174 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 174 auf Die-Ebene ähnelt der Stapelstruktur 170 auf Die-Ebene (siehe 19), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 174 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 16 und 17 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. In der Stapelstruktur 174 auf Die-Ebene entfallen im Gegensatz zur Stapelstruktur 170 auf Die-Ebene die Flächenvorrichtungen 124 (siehe 19). Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der Seitenwände und der oberen Flächen der elektrischen Anschlüsse 112, die nicht von der Versteifungsstruktur 160' und dem integrierten Schaltungspackage 50 bedeckt sind, und steht mit diesen in physischem Kontakt.
  • 22 illustriert eine Querschnittsansicht einer Stapelstruktur 176 auf Die-Ebene nach einigen Ausführungsformen. Die Stapelstruktur 176 auf Die-Ebene ähnelt der Stapelstruktur 172 auf Die-Ebene (siehe 20), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. In einigen Ausführungsformen kann die Stapelstruktur 176 auf Die-Ebene unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 16 und 17 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. In der Stapelstruktur 176 auf Die-Ebene entfallen im Gegensatz zur Stapelstruktur 172 auf Die-Ebene die Flächenvorrichtungen 124 (siehe 20). Dementsprechend erstreckt sich das Verkapselungsmaterial 134 entlang der Seitenwände und der oberen Flächen der elektrischen Anschlüsse 112, die nicht von der Versteifungsstruktur 160' und dem integrierten Schaltungspackage 50 bedeckt sind, und steht mit diesen in physischem Kontakt.
  • 23 bis 29 illustrieren Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Packagekomponente 200 nach einigen Ausführungsformen. Eine Packageregion 200A der mehreren Packageregionen ist illustriert, und eine oder mehrere der Stapelstrukturen 150 auf Die-Ebene (siehe 11) werden in jeder der Packageregionen zu einem Package für eine integrierte Schaltung gepackt. Die integrierten Schaltungspackages können auch als integrierte Fan-Out-Package (InFO) bezeichnet werden. Die Packagekomponente 200 kann auch als Packagestruktur auf Wafer-Ebene bezeichnet werden.
  • In 23 ist ein Trägersubstrat 202 bereitgestellt, und auf dem Trägersubstrat 202 ist eine Trennschicht 204 gebildet. Das Trägersubstrat 202 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 202 gebildet sein können. In einigen Ausführungsformen kann das Trägersubstrat 202 unter Verwendung ähnlicher Materialien und Verfahren wie das oben mit Verweis auf 9 beschriebene Trägersubstrat 136 gebildet werden, und die Beschreibung wird hier nicht wiederholt. In einigen Ausführungsformen kann die Trennschicht 204 unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 9 beschriebenen Trennschicht 138 gebildet werden, und die Beschreibung wird hier nicht wiederholt.
  • In einigen Ausführungsformen wird eine Umverteilungsstruktur 206 auf der Trennschicht 204 gebildet. Die Umverteilungsstruktur 206 kann auch als rückseitige Umverteilungsstruktur bezeichnet werden. In der gezeigten Ausführungsform umfasst die Umverteilungsstruktur 206 eine Isolierschicht 208, eine Metallisierungsstruktur 210 (manchmal auch als Umverteilungsschicht oder Umverteilungslinie bezeichnet) und eine Isolierschicht 212. In anderen Ausführungsformen wird die Umverteilungsstruktur 206 weggelassen. In wieder anderen Ausführungsformen wird anstelle der Umverteilungsstruktur 206 eine Isolierschicht ohne Metallisierungsstruktur auf der Trennschicht 204 gebildet.
  • Die Isolierschicht 208 wird auf der Trennschicht 204 gebildet. Die untere Fläche der Isolierschicht 208 steht mit der oberen Fläche der Trennschicht 204 in Kontakt. In einigen Ausführungsformen umfasst die Isolierschicht 208 aus einem Polymer, wie PBO, Polyimid, BCB oder dergleichen. In anderen Ausführungsformen ist die Isolierschicht 208 aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet oder dergleichen. Die Isolierschicht kann 208 mit einem beliebigen akzeptablen Abscheidungsprozess gebildet sein, wie etwa Spin-Coating, CVD, Laminieren oder dergleichen, oder eine Kombination davon.
  • Die Metallisierungsstruktur 210 wird auf der Isolierschicht 208 gebildet. Als Beispiel der Bildung der Metallisierungsstruktur 210 wird eine Seed-Schicht über der Isolierschicht 208 gebildet. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, bei der es sich um eine einzelne Schicht oder eine zusammengesetzte Schicht mit mehreren Unterschichten aus verschiedenen Materialien handeln kann. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet sein. Ein Fotolack wird dann auf der Seed-Schicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet sein und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 210. Die Strukturierung bildet Öffnungen durch den Fotolack zum Belichten der Seed-Schicht. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfasst. Dann werden der Fotolack und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Der Fotolack kann durch einen annehmbaren Aschen- oder Stripping-Prozess entfernt werden, wie etwa durch Verwendung von Sauerstoffplasma oder dergleichen. Wenn der Fotolack entfernt wird, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch Verwendung eines annehmbaren Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Metallisierungsstrukturen 210.
  • Die Isolierschicht 212 wird auf der Metallisierungsstruktur 210 und der Isolierschicht 208 gebildet. Die Isolierschicht 212 kann mit ähnlichen Materialien und Verfahren wie die Isolierschicht 208 gebildet sein. Die Isolierschicht 212 wird dann so strukturiert, dass Öffnungen 214 entstehen, die Abschnitte der Metallisierungsstruktur 210 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess ausgeführt werden, wie etwa durch Belichtung der Isolierschicht 212, wenn es sich bei der Isolierschicht 212 um ein lichtempfindliches Material handelt, oder durch Ätzen, beispielsweise mit einer anisotropen Ätzung. Wenn die Isolierschicht 212 ein lichtempfindliches Material ist, kann die Isolierschicht 212 nach der Belichtung entwickelt werden.
  • In 23 illustriert zu illustrativen Zwecken die Umverteilungsstruktur 206 mit einer einzelnen Metallisierungsstruktur 210. In einigen Ausführungsformen kann die Umverteilungsstruktur 206 eine beliebige Anzahl von Isolierschichten und Metallisierungsstrukturen umfassen. Wenn mehr Isolierschichten und Metallisierungsstrukturen gebildet sein sollen, können die oben besprochenen Schritte und Prozesse wiederholt werden.
  • In 24 sind in den Öffnungen 214 (siehe 13) Durchkontaktierungen (TVs) 216 gebildet, die sich von der obersten Isolierschicht der Umverteilungsstruktur 206 (z. B. der Isolierschicht 212) weg erstrecken. Als Beispiel zur Bildung der TVs 216 wird eine Seed-Schicht (nicht gezeigt) über der Umverteilungsstruktur 206 gebildet, z. B. auf der Isolierschicht 212 und Abschnitten der Metallisierungsstruktur 210, die durch die Öffnungen 214 belichtet sind. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, bei der es sich um eine einzelne Schicht oder eine zusammengesetzte Schicht mit mehreren Unterschichten aus verschiedenen Materialien handeln kann. In einer bestimmten Ausführungsform umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet sein. Ein Fotolack wird auf der Seed-Schicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet sein und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht den TVs 216. Die Strukturierung bildet Öffnungen durch den Fotolack zum Belichten der Seed-Schicht. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfasst. Der Fotolack und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet wird, werden entfernt. Der Fotolack kann durch einen annehmbaren Aschen- oder Stripping-Prozess entfernt werden, wie etwa durch Verwendung von Sauerstoffplasma oder dergleichen. Wenn der Fotolack entfernt wird, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch Verwendung eines annehmbaren Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die TVs 216.
  • In 25 sind die Stapelstrukturen 150 auf Die-Ebene durch Klebstoffe 218 auf die Isolierschicht 212 der Umverteilungsstruktur 206 geklebt. In der gezeigten Ausführungsform wird in jeder der Packageregionen, wie z. B. der Packageregion 200A, eine einzelne Stapelstruktur 150 auf Die-Ebene aufgeklebt. In anderen Ausführungsformen können in jeder der Packageregionen zwei oder mehr Stapelstrukturen 150 auf Die-Ebene geklebt werden. Die Klebstoffe 218 befinden sich auf den Rückseiten der Stapelstrukturen 150 auf Die-Ebene und verkleben die Stapelstrukturen 150 auf Die-Ebene mit der Umverteilungsstruktur 206, wie etwa mit der Isolierschicht 212. Die Klebstoffe 218 können jeder geeignete Klebstoff, ein Epoxid, Die-Anbringungsfilm (DAF) oder dergleichen sein. Die Klebstoffe 218 können auf die Rückseiten der Stapelstrukturen 150 auf Die-Ebene aufgetragen werden, sie können auf die Fläche des Trägersubstrats 202 aufgetragen werden, wenn keine Umverteilungsstruktur 206 verwendet wird, oder sie können auf eine obere Fläche der Umverteilungsstruktur 206 aufgetragen werden, falls zutreffend. Beispielsweise kann der Klebstoff 218 auf die Rückseite der Wafer-Level-Stapelstruktur 100 aufgetragen werden, bevor der Vereinzelungsprozess 148 ausgeführt wird, der oben mit Bezug auf 10 beschrieben wurde.
  • In 26 ist ein Verkapselungsmaterial 220 auf den und um die verschiedenen Komponenten gebildet. Nach der Bildung verkapselt das Verkapselungsmaterial 220 die TVs 216 und die Stapelstrukturen 150 auf Die-Ebene. Das Verkapselungsmaterial 220 kann unter Verwendung ähnlicher Materialien und Verfahren wie das oben mit Verweis auf 7 beschriebene Verkapselungsmaterial 134 gebildet sein, und die Beschreibung wird hier nicht wiederholt.
  • In 27 wird ein Planarisierungsprozess an dem Verkapselungsmaterial 220 ausgeführt, um die TVs 216 und die Verbinder 142 zu belichten. Der Planarisierungsprozess kann auch Material von den TVs 216, der Isolierschicht 144 und/oder den Verbindern 142 entfernen, bis die Verbinder 142 und die TVs 216 belichtet sind. Die oberen Flächen der TVs 216, der Dieverbinder 142, der Isolierschicht 144 und des Verkapselungsmaterials 220 sind nach dem Planarisierungsprozess (innerhalb von Prozessschwankungen) im Wesentlichen komplanar. Der Planarisierungsprozess kann beispielsweise ein CMP-Prozess, ein Schleifprozess, ein Ätzprozess oder dergleichen oder eine Kombination daraus sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, beispielsweise wenn die TVs 216 und/oder die Verbinder 142 bereits belichtet sind.
  • In 28 wird eine Umverteilungsstruktur 222 über dem Verkapselungsmaterial 220, den Stapelstrukturen 150 auf Die-Ebene und den TVs 216 gebildet. Die Umverteilungsstruktur 222 kann auch als vorderseitige Umverteilungsstruktur bezeichnet werden. Die Umverteilungsstruktur 222 umfasst Isolierschichten 224, 228, 232 und 236 sowie Metallisierungsstrukturen 226, 230 und 234. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die Umverteilungsstruktur 222 ist als Beispiel mit drei Schichten von Metallisierungsstrukturen dargestellt. Mehr oder weniger Isolierschichten und Metallisierungsstrukturen können in der Umverteilungsstruktur 222 gebildet sein. Wenn weniger Isolierschichten und Metallisierungsstrukturen gebildet werden sollen, können Schritte und der Prozess wie nachfolgend besprochen wiederholt werden. Wenn mehr Isolierschichten und Metallisierungsstrukturen gebildet sein sollen, können die nachfolgend besprochenen Schritte und Prozesse wiederholt werden.
  • In einigen Ausführungsformen wird die Isolierschicht 224 auf das Verkapselungsmaterial 220, die Stapelstrukturen 150 auf Die-Ebene und die TVs 216 abgeschieden. In einigen Ausführungsformen kann die Isolierschicht 224 unter Verwendung ähnlicher Materialien und ähnlicher Verfahren wie die oben mit Verweis auf 23 beschriebenen Isolierschichten 208 gebildet sein, und die Beschreibung wird hier nicht wiederholt. Die Isolierschicht 224 wird dann strukturiert. Die Strukturierung bildet Öffnungen in der Isolierschicht 224, die Abschnitte der TVs 216 und der Anschlüsse 142 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess erfolgen, wie etwa durch Belichten und Entwickeln der Isolierschicht 224 mit Licht, wenn die Isolierschicht 224 aus einem lichtempfindlichen Material besteht, oder durch Ätzen, beispielsweise unter Verwendung eines anisotropen Ätzverfahrens, wenn die Isolierschicht 224 aus einem nicht lichtempfindlichen Material besteht.
  • Die Metallisierungsstruktur 226 wird dann gebildet. Die Metallisierungsstruktur 226 umfasst Abschnitte (wie etwa Leiterbahnen) auf der Hauptfläche der Isolierschicht 224 und sich entlang dieser erstreckend. Die Metallisierungsstruktur 226 umfasst ferner Abschnitte (wie etwa leitfähige Durchkontaktierungen), die sich durch die Isolierschicht 224 erstrecken, um eine physische und elektrische Kopplung mit den TVs 216 und den Verbindern 142 herzustellen. In einigen Ausführungsformen wird die Metallisierungsstruktur 226 unter Verwendung ähnlicher Materialien und Verfahren wie das oben mit Verweis auf 23 beschriebene Metallisierungsstrukturen 210 gebildet, und die Beschreibung wird hier nicht wiederholt.
  • Nach der Bildung der Metallisierungsstruktur 226 wird die Isolierschicht 228 auf die Metallisierungsstruktur 226 und die Isolierschicht 224 abgeschieden. In einigen Ausführungsformen kann die Isolierschicht 228 mit ähnlichen Materialien und Verfahren wie die Isolierschicht 224 gebildet sein.
  • Die Metallisierungsstruktur 230 wird dann gebildet. Die Metallisierungsstruktur 230 umfasst Abschnitte (wie etwa Leiterbahnen) auf der Hauptfläche der Isolierschicht 228 und sich entlang dieser erstreckend. Die Metallisierungsstruktur 230 umfasst ferner Abschnitte (wie etwa leitfähige Durchkontaktierungen), die sich durch die Isolierschicht 228 erstrecken, um eine physische und elektrische Kopplung mit der Metallisierungsstruktur 226 herzustellen. Die Metallisierungsstruktur 230 kann mit ähnlichen Materialien und Verfahren wie die Metallisierungsstruktur 226 gebildet sein. In einigen Ausführungsformen weist die Metallisierungsstruktur 230 eine andere Größe auf als die Metallisierungsstruktur 226. Beispielsweise können die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 230 breiter oder dicker sein als die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 226. Ferner kann die Metallisierungsstruktur 230 mit einem größeren Abstand gebildet sein als die Metallisierungsstruktur 226.
  • Nach der Bildung der Metallisierungsstruktur 230 wird die Isolierschicht 232 auf die Metallisierungsstruktur 230 und die Isolierschicht 228 abgeschieden. Die Isolierschicht 232 kann mit ähnlichen Materialien und Verfahren wie die Isolierschicht 224 gebildet sein.
  • Die Metallisierungsstruktur 234 wird dann gebildet. Die Metallisierungsstruktur 234 umfasst Abschnitte (wie etwa Leiterbahnen) auf der Hauptfläche der Isolierschicht 232 und sich entlang dieser erstreckend. Die Metallisierungsstruktur 234 umfasst ferner Abschnitte (wie etwa leitfähige Durchkontaktierungen), die sich durch die Isolierschicht 232 erstrecken, um eine physische und elektrische Kopplung mit der Metallisierungsstruktur 230 herzustellen. Die Metallisierungsstruktur 234 kann mit ähnlichen Materialien und Verfahren wie die Metallisierungsstruktur 226 gebildet sein. Die Metallisierungsstruktur 234 ist das oberste Metallisierungsmuster der Umverteilungsstruktur 222. So sind alle dazwischenliegenden Metallisierungsstrukturen der Umverteilungsstruktur 222 (z. B. die Metallisierungsstrukturen 226 und 230) zwischen der Metallisierungsstruktur 234 und dem Verkapselungsmaterial 220 angeordnet. In einigen Ausführungsformen weist die Metallisierungsstruktur 234 eine andere Größe auf als die Metallisierungsstrukturen 226 und 230. Beispielsweise können die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 234 breiter oder dicker sein als die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstrukturen 226 und 230. Ferner kann die Metallisierungsstruktur 234 mit einem größeren Abstand gebildet sein als die Metallisierungsstruktur 226 und 230.
  • Nach der Bildung der Metallisierungsstruktur 234 wird die Isolierschicht 236 auf die Metallisierungsstruktur 234 und Isolierschicht 232 abgeschieden. Die Isolierschicht 236 kann mit ähnlichen Materialien und Verfahren wie die Isolierschicht 224 gebildet sein. Die Isolierschicht 236 ist die oberste Isolierschicht der Umverteilungsstruktur 222. So sind alle Metallisierungsstrukturen der Umverteilungsstruktur 222 (z. B. die Metallisierungsstrukturen 226, 230 und 234) zwischen der Isolierschicht 236 und dem Verkapselungsmaterial 220 angeordnet. Ferner sind alle Zwischenisolierschichten der Umverteilungsstruktur 222 (z. B. die Isolierschichten 224, 228, 232) zwischen der Isolierschicht 236 und dem Verkapselungsmaterial 220 angeordnet.
  • Ferner werden in 28 nach der Bildung der Umverteilungsstruktur 222 die UBMs 238 zur externen Verbindung mit der Umverteilungsstruktur 222 gebildet. Die UBMs 238 weisen Pad-Abschnitte an der großen Fläche der Isolierschicht 236 und sich entlang dieser erstrecken auf und weisen Durchkontaktierungsabschnitte auf, die sich durch die Isolierschicht 236 erstrecken, um physisch und elektrisch die Metallisierungsstruktur 234 zu koppeln. Als Ergebnis sind die UBMs 238 elektrisch mit den TVs 216 und den Stapelstrukturen 150 auf Die-Ebene durch die Umverteilungsstruktur 222 gekoppelt. Die UBMs 238 können aus demselben Material wie die Metallisierungsstruktur 234 gebildet sein. In einigen Ausführungsformen umfassen die UBMs 238 drei Schichten aus leitfähigen Materialien umfassen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten gibt, wie etwa eine Anordnung von Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung von Titan/Titanwolfram/Kupfer oder eine Anordnung von Kupfer/Nickel/Gold können auch zur Bildung der UBMs 238 verwendet werden. In einigen Ausführungsformen weisen die UBMs 238 eine andere Größe auf als die Metallisierungsstrukturen 226, 230 und 234.
  • Nach dem Bilden der UBMs 238 werden leitfähige Verbinder 240 auf den UBMs 238 gebildet. Die leitfähigen Verbinder 240 können Kugelgitterarray-Verbinder (BGA-Verbinder), Lötkugeln, Metallsäulen, „Controlled-Collapse-Chip-Connection“-Bumps (C4-Bumps), Mikrobumps, mit elektroloser Nickel-elektroloser Palladium-Immersionsgoldtechnik (ENEPIG) gebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder 240 können ein leitfähiges Material wie Lötzinn, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination daraus umfassen. In einigen Ausführungsformen, in denen die leitfähigen Verbinder 240 aus Lot sind, werden die leitfähigen Verbinder 240 durch anfängliches Bilden einer Lotschicht durch Aufdampfen, Galvanisieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen gebildet. Sobald sich eine Lotschicht auf der Struktur gebildet hat, kann ein Aufschmelzen ausgeführt werden, um das Material in die gewünschte Bump-Form zu bringen. In einer anderen Ausführungsform umfassen die leitfähigen Verbinder 240 Metallsäulen (wie etwa eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, elektroloses Plattieren, CVD oder dergleichen gebildet sind. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände. In einigen Ausführungsformen wird eine Metallabdeckschicht auf der Oberseite der Metallsäulen gebildet. Die Metallabdeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination daraus umfassen und kann durch einen Plattierungsprozess gebildet sein.
  • In 29 wird ein Trägersubstrat-Debonding an der Struktur aus 28 ausgeführt, um das Trägersubstrat 202 (siehe 28) von der Umverteilungsstruktur 206 zu lösen (oder zu „debonden“). Nach einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 204 (siehe 28), sodass sich die Trennschicht 204 unter der Wärme des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Die Struktur wird dann umgedreht und auf ein Band gelegt (nicht gezeigt).
  • Anschließend werden leitfähige Verbinder 242 gebildet, die sich durch die Isolierschicht 208 erstrecken, um die Metallisierungsstruktur 210 zu kontaktieren. Durch die Isolierschicht 208 werden Öffnungen gebildet, um Abschnitte der Metallisierungsstruktur 210 zu belichten. Die Öffnungen können beispielsweise unter Verwendung von Laserbohren, Ätzen oder dergleichen gebildet sein. In den Öffnungen sind die leitfähigen Verbinder 242 gebildet. In einigen Ausführungsformen umfassen leitfähigen Verbinder 242 Flussmittel und werden in einem Flussmitteltauchprozesses gebildet. In einigen Ausführungsformen umfassen die leitfähigen Verbinder 242 eine leitfähige Paste, wie etwa Lötpaste, Silberpaste oder dergleichen, und werden in einem Druckprozess aufgebracht. In einigen Ausführungsformen können die leitfähigen Verbinder 242 unter Verwendung ähnlicher Materialien und Verfahren wie die oben mit Verweis auf 28 beschriebenen leitfähigen Verbinder 240 gebildet sein, und die Beschreibung wird hier nicht wiederholt.
  • 30 und 31 illustrieren die Bildung und Umsetzung von Vorrichtungsstapeln 1000 nach einigen Ausführungsformen. Die Vorrichtungsstapel werden aus den in der Packagekomponente 200 gebildeten integrierten Schaltungspackages gebildet. Die Vorrichtungsstapel können auch als Package-on-Packagestrukturen (PoP-Strukturen) bezeichnet werden.
  • In 30 sind Packagekomponenten 300 mit der Packagekomponente 200 gekoppelt. In jeder der Packageregionen (wie etwa der Packageregion 200A) ist eine der Packagekomponenten 300 gekoppelt, um in jeder Region der Packagekomponente 200 einen integrierten Schaltungsvorrichtungsstapel (wie etwa den in 31 illustrierten Vorrichtungsstapel 1000) zu bilden.
  • Die Packagekomponenten 300 umfassen beispielsweise ein Substrat 302 und ein oder mehrere gestapelte Dies 310 (z. B. 310A und 310B), die mit dem Substrat 302 verbunden sind. Wenn auch ein Satz gestapelter Dies 310 (310A und 310B) illustriert ist, können in anderen Ausführungsformen mehrere gestapelte Dies 310 (die jeweils ein oder mehrere gestapelte Dies aufweisen) nebeneinander angeordnet und mit einer selben Fläche des Substrats 302 gekoppelt sein. Das Substrat 302 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen bestehen. In einigen Ausführungsformen können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und ähnliches ebenfalls verwendet werden. Weiterhin kann das Substrat 302 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein. Allgemein umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie etwa epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen daraus. Das Substrat 302 basiert in einer alternativen Ausführungsform auf einem Isolierungskern wie etwa einem glasfaserverstärkten Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimidtriazinharz (BT-Harz) oder alternativ dazu andere Platinenmaterialien (PCB-Materialien) oder Filme. Aufbaufilme wie Ajinomoto-Aufbaufilm (ABF) oder andere Laminate können für das Substrat 302 verwendet werden.
  • Das Substrat 302 kann aktive und passive Vorrichtungen umfassen (nicht gezeigt). Eine große Vielzahl verschiedener Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und dergleichen können verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs der Packagekomponenten 300 zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger Verfahren gebildet sein.
  • Das Substrat 302 kann auch Metallisierungsschichten (nicht dargestellt) und leitfähige Durchkontaktierungen 308 umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind designt, die verschiedenen Vorrichtungen zum Bilden einer funktionalen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischem (z. B. Dielektrikum mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet sein, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden und durch jeden geeigneten Prozess gebildet sein können (wie etwa Abscheidung, Damaszen, Dualdamaszen oder dergleichen). In einigen Ausführungsformen ist das Substrat 302 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 302 kann Bondpads 304 auf einer ersten Seite des Substrats 302 aufweisen, um mit den gestapelten Dies 310 zu koppeln, und Bondpads 306 auf einer zweiten Seite des Substrats 302, wobei die zweite Seite der ersten Seite des Substrats 302 gegenüberliegt, um mit den leitfähigen Verbindern 242 zu koppeln. In einigen Ausführungsformen werden die Bondpads 304 und 306 durch Bilden von Ausschnitten (nicht gezeigt) in Dielektrikumschichten (nicht gezeigt) auf der ersten und zweiten Seite des Substrats 302 gebildet. Die Ausschnitte können gebildet sein, um die Bondpads 304 und 306 in die Dielektrikumschichten einbetten zu lassen. In anderen Ausführungsformen sind die Ausschnitte weggelassen, da die Bondpads 304 und 306 auf der Dielektrikumschicht gebildet sein können. In einigen Ausführungsformen umfassen die Bondpads 304 und 306 eine dünne Seed-Schicht (nicht gezeigt) aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder eine Kombination daraus. Das leitfähige Material der Bondpads 304 und 306 kann über der dünnen Seed-Schicht abgeschieden werden. Das leitfähige Material kann durch einen elektrochemisches Plattierungsprozess, einen nichtelektrischen Plattierungsprozess, CVD, ALD, PVD, ähnliches, oder einer Kombination daraus gebildet sein. In einer Ausführungsform umfasst das leitfähige Material der Bondpads 304 und 306 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination daraus.
  • In einigen Ausführungsformen handelt es sich bei den Bondpads 304 und Bondpads 306 um UBMs, die drei Schichten aus leitfähigen Materialien umfassen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten gibt, wie etwa eine Anordnung von Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung von Titan/Titanwolfram/Kupfer oder eine Anordnung von Kupfer/Nickel/Gold können zur Bildung der Bondpads 304 und 306 verwendet werden. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 304 und 306 verwendet werden können, sind vollständig dafür vorgesehen, in dem Umfang der aktuellen Anmeldung umfasst zu sein. In einigen Ausführungsformen erstrecken sich die leitfähigen Durchkontaktierungen 308 durch das Substrat 302 und koppeln mindestens eines der Bondpads 304 mit mindestens einem der Bondpads 306.
  • In der illustrierten Ausführungsform sind die gestapelten Dies 310 mit dem Substrat 302 durch Drahtverbindungen 312 gekoppelt, wobei jedoch andere Verbindungen verwendet werden können, wie etwa leitfähige Bumps. In einer Ausführungsform sind die gestapelten Dies 310 Stapelspeicherdies. Beispielsweise können die gestapelten Dies 310 Speicherdies sein, wie etwa Niederleistungs-Doppeldatenraten-Speichermodule (LP-DDR-Speichermodule), wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder dergleichen Speichermodule.
  • Die gestapelten Dies 310 und die Drahtverbindungen 312 können mit einem Verkapselungsmaterial 314 verkapselt sein. In einigen Ausführungsformen können das Verkapselungsmaterial 314 unter Verwendung ähnlicher Materialien und Verfahren wie das oben mit Verweis auf 7 illustrierte Verkapselungsmaterial 134 gebildet sein, und die Beschreibung wird hier nicht wiederholt. Zur Aushärtung des Verkapselungsmaterials 314 kann ein Aushärtungsprozess ausgeführt werden; der Aushärtungsprozess kann eine thermische Aushärtung, eine UV-Aushärtung, dergleichen oder eine Kombination davon sein.
  • In einigen Ausführungsformen werden die gestapelten Dies 310 und die Drahtbonds 312 in das Verkapselungsmaterial 314 eingebettet, und nach Aushärten des Verkapselungsmaterials 314 wird ein Planarisierungsschritt, wie etwa ein Schleifen, ausgeführt, um überschüssige Abschnitte des Verkapselungsmaterials 314 zu entfernen und eine im Wesentlichen ebene Fläche für die Packagekomponenten 300 bereitzustellen.
  • Nachdem die Packagekomponenten 300 gebildet sind, werden die Packagekomponenten 300 mechanisch und elektrisch mit der Packagekomponente 200 über die leitfähigen Verbinder 242, die Bondpads 306 und die Metallisierungsstruktur 210 der Umverteilungsstruktur 206 verbunden. In einigen Ausführungsformen können die gestapelten Dies 310 über die Drahtbonds 312, die Bondpads 304 und 306, die leitfähigen Durchkontaktierungen 308, die leitfähigen Verbinder 242, die Umverteilungsstruktur 206, die TVs 216 und die Umverteilungsstruktur 222 mit der Stapelstruktur 150 auf Die-Ebene verbunden sein.
  • In einigen Ausführungsformen wird auf der Seite des Substrats 302, die den gestapelten Dies 310 gegenüberliegt, ein Lötstopplack (nicht gezeigt) gebildet. Die leitfähigen Verbinder 242 können in Öffnungen in dem Lötstopplack angeordnet sein, die elektrisch und mechanisch mit leitfähigen Elementen (z. B. den Bondpads 306) in dem Substrat 302 verbunden sein können. Der Lötstopplack kann verwendet werden, um Bereiche des Substrats 302 vor externem Schaden zu schützen.
  • In einigen Ausführungsformen weisen die leitfähigen Verbinder 242 ein darauf gebildetes Epoxidflussmittel (nicht dargestellt) auf, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxidabschnitts des Epoxid-Flussmittels verbleibt, nachdem die Packagekomponenten 300 an der Packagekomponente 200 befestigt werden. In einigen Ausführungsformen kann die Versteifungsstruktur 118' der Stapelstruktur 150 auf Die-Ebene dazu beitragen, den Verzug während des Aufschmelzprozesses zu verringern, indem die WAK-Abweichung zwischen dem Wafer 102 und dem Verkapselungsmaterial 134 der Stapelstruktur 150 auf Die-Ebene verringert wird, da die Versteifungsstruktur 118' einen ähnlichen WAK wie der Wafer 102 aufweist und die Menge des Verkapselungsmaterials 134 in der Stapelstruktur 150 auf Die-Ebene verringert. Durch die Verringerung des Verzugs wird auch die durch den Verzug verursachte Spannung verringert.
  • In einigen Ausführungsformen wird zwischen der Packagekomponente 200 und den Packagekomponenten 300 eine Unterfüllung (nicht gezeigt) gebildet, die die leitfähigen Verbinder 242 umgibt. Die Unterfüllung kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen des leitfähigen Verbinders 242 entstehen. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem die Packagekomponenten 300 befestigt wurden, oder sie kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor die Packagekomponenten 300 befestigt werden. In Ausführungsformen, in denen das Epoxidflussmittel gebildet wird, kann es als Unterfüllung dienen.
  • Ferner wird in 30 ein Vereinzelungsprozess 316 ausgeführt, indem entlang von Ritzlinienregionen gesägt wird, z. B. zwischen benachbarten Packageregionen der Packagekomponente 200. Durch das Sägen werden die Packageregionen der Packagekomponente 200 von anderen Packageregionen getrennt. Jeder der entstehenden vereinzelten Vorrichtungsstapel (wie etwa der in 31 illustrierte Vorrichtungsstapel 1000) stammt aus einer der Packageregionen (wie etwa der Packageregion 200A) der Packagekomponente 200. Jeder vereinzelte Vorrichtungsstapel kann dann auf einem Packagesubstrat 400 unter Verwendung der leitfähigen Verbinder 240 montiert werden, wie unten in 31 beschrieben. In einigen Ausführungsformen wird der Vereinzelungsprozess 316 ausgeführt, nachdem die Packagekomponenten 300 mit der Packagekomponente 200 verbunden sind. In anderen Ausführungsformen (nicht gezeigt) wird der Vereinzelungsprozess 316 ausgeführt, bevor die Packagekomponenten 300 mit der Packagekomponente 200 gekoppelt werden, wie etwa nachdem das Trägersubstrat 202 (siehe 28) getrennt wurde und die leitfähigen Verbinder 242 gebildet wurden.
  • In 31 ist der Vorrichtungsstapel 1000 mit den leitfähigen Verbindern 240 auf dem Packagesubstrat 400 befestigt. Das Packagesubstrat 400 umfasst einen Substratkern 402 und Bondpads 404 über dem Substratkern 402. Der Substratkern 402 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen bestehen. Alternativ können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und dergleichen ebenfalls verwendet werden. Außerdem kann der Substratkern 402 ein SOI-Substrat sein. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials wie epitaktisches Silizium, Germanium, Siliziumgermanium, SOI, SGOI, oder Kombinationen daraus. Der Substratkern 402 basiert in einer alternativen Ausführungsform auf einem Isolierungskern wie etwa einem glasfaserverstärkten Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimidtriazin-BT-Harz oder alternativ dazu andere PCB-Materialien oder Filme. Für den Substratkern 402 können ein Aufbaufilm wie ABF oder andere Laminate verwendet werden.
  • Der Substratkern 402 kann aktive und passive Vorrichtungen umfassen (nicht gezeigt). Eine große Vielzahl verschiedener Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und dergleichen können verwendet werden, um die strukturellen und funktionalen Anforderungen des Vorrichtungsstapels zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger Verfahren gebildet sein.
  • Der Substratkern 402 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) umfassen, wobei die Bondpads 404 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen gekoppelt sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind designt, die verschiedenen Vorrichtungen zum Bilden einer funktionalen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischem (z. B. Dielektrikum mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet sein, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden und durch jeden geeigneten Prozess gebildet sein können (wie etwa Abscheidung, Damaszen, Dualdamaszen oder dergleichen). In einigen Ausführungsformen ist der Substratkern 402 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • In einigen Ausführungsformen werden die Verbinder 240 aufgeschmolzen, um die Packagekomponente 200 an den Bondpads 404 zu befestigen. In einigen Ausführungsformen trägt die Versteifungsstruktur 118' der Stapelstruktur 150 auf Die-Ebene dazu bei, Verzug durch den Aufschmelzprozess zu verhindern. Die Verbinder 240 koppeln das Packagesubstrat 400, umfassend die Metallisierungsschichten im Substratkern 402, elektrisch und/oder physisch mit der Packagekomponente 200. In einigen Ausführungsformen wird ein Lötstopplack 406 auf dem Substratkern 402 gebildet. Die Verbinder 240 können in Öffnungen im Lötstopplack 406 angeordnet werden, um elektrisch und mechanisch mit den Bondpads 404 gekoppelt zu werden. Der Lötstopplack 406 kann verwendet werden, um Bereiche des Substratkerns 402 vor externem Schaden zu schützen.
  • Auf den Verbindern 240 kann ein Epoxidflussmittel (nicht dargestellt) gebildet werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Abschnitt des Epoxidanteils des Epoxidflussmittels verbleibt, nachdem die Packagekomponente 200 an dem Packagesubstrat 400 befestigt wurde. Dieser verbleibende Epoxidabschnitt kann als Unterfüllung dienen, um Spannungen zu verringern und die Verbindungen zu schützen, die durch das Aufschmelzen der Verbinder 240 entstehen. In einigen Ausführungsformen kann eine Unterfüllung 408 zwischen der Packagekomponente 200 und dem Packagesubstrat 400 gebildet werden und die Verbinder 240 umgeben. Die Unterfüllung 408 kann durch einen Kapillarflussprozess gebildet werden, nachdem die Packagekomponente 200 befestigt wird, oder sie kann durch ein geeignetes Abscheideverfahren gebildet werden, bevor die Packagekomponente 200 befestigt wird. In einigen Ausführungsformen können die Unterfüllungen 408 unter Verwendung ähnlicher Materialien und der oben mit Verweis auf 3 beschriebenen Unterfüllung 116 gebildet sein, und die Beschreibung wird hier nicht wiederholt.
  • In einigen Ausführungsformen können auch passive Vorrichtungen (z. B. flächenmontierte Vorrichtungen (SMDs), nicht gezeigt) an der Packagekomponente 200 (z. B. an den UBMs 238) oder an dem Packagesubstrat 400 (z. B. an den Bondpads 404) befestigt werden. Die passiven Vorrichtungen können z. B. auf dieselbe Fläche der Packagekomponente 200 oder des Packagesubstrats 400 geklebt werden wie die Verbinder 240. Die passiven Vorrichtungen können vor der Montage der Packagekomponente 200 auf dem Packagesubstrat 400 an der Packagekomponente 200 befestigt werden, oder sie können vor oder nach der Montage der Packagekomponente 200 auf dem Packagesubstrat 400 an dem Packagesubstrat 400 befestigt werden.
  • Die Packagekomponente 200 kann in anderen Vorrichtungsstapeln umgesetzt werden. Es wird beispielsweise eine PoP-Struktur gezeigt, aber die Packagekomponente 200 kann auch in einem Flip-Chip-Ball-Grid-Array-Package (FCBGA-Package) umgesetzt sein. In solchen Ausführungsformen wird die Packagekomponente 200 auf einem Substrat wie dem Packagesubstrat 400 montiert, aber die Packagekomponente 300 entfällt. Stattdessen kann ein Deckel oder ein Wärmeverteiler an der Packagekomponente 200 befestigt werden. Wenn die Packagekomponente 300 weggelassen wird, können auch die Umverteilungsstruktur 206 und die TVs 216 weggelassen werden.
  • 32 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1100, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1100 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1100 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1100 umfasst die Packagekomponente 300, die mit der Packagekomponente 500 verbunden ist. Die Packagekomponente 500 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 152 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 500 gepackt wurde.
  • 33 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1200, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1200 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1200 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1200 umfasst die Packagekomponente 300, die mit der Packagekomponente 510 verbunden ist. Die Packagekomponente 510 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 154 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 510 gepackt wurde.
  • 34 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1300, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1300 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1300 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1300 umfasst die Packagekomponente 300, die mit der Packagekomponente 520 verbunden ist. Die Packagekomponente 520 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 156 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 520 gepackt wurde.
  • 35 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1400, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1400 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1400 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1400 umfasst die Packagekomponente 300, die mit der Packagekomponente 530 verbunden ist. Die Packagekomponente 530 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 170 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 530 gepackt wurde.
  • 36 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1500, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1500 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1500 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1500 umfasst die Packagekomponente 300, die mit der Packagekomponente 540 verbunden ist. Die Packagekomponente 540 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 172 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 540 gepackt wurde.
  • 37 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1600, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1600 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1600 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1600 umfasst die Packagekomponente 300, die mit der Packagekomponente 550 verbunden ist. Die Packagekomponente 550 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 174 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 550 gepackt wurde.
  • 38 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1700, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1700 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1700 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1700 umfasst die Packagekomponente 300, die mit der Packagekomponente 560 verbunden ist. Die Packagekomponente 560 entspricht der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Stapelstruktur 176 auf Die-Ebene der Stapelstruktur 150 auf Die-Ebene (siehe 31) in die Packagekomponente 560 gepackt wurde.
  • 39 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1800, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1800 ähnelt dem Vorrichtungsstapel 1000 (siehe 31), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1800 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1800 umfasst die Packagekomponente 300, die mit der Packagekomponente 570 verbunden ist. Die Packagekomponente 570 ähnelt der Packagekomponente 200 (siehe 31), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 31) in der Packagekomponente 570 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 40 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 1900, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 1900 ähnelt dem Vorrichtungsstapel 1100 (siehe 32), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 1900 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 1900 umfasst die Packagekomponente 300, die mit der Packagekomponente 580 verbunden ist. Die Packagekomponente 580 ähnelt der Packagekomponente 500 (siehe 32), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 32) in der Packagekomponente 580 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 41 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2000, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2000 ähnelt dem Vorrichtungsstapel 1200 (siehe 33), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2000 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2000 umfasst die Packagekomponente 300, die mit der Packagekomponente 590 verbunden ist. Die Packagekomponente 590 ähnelt der Packagekomponente 510 (siehe 33), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 33) in der Packagekomponente 590 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 42 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2100, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2100 ähnelt dem Vorrichtungsstapel 1300 (siehe 34), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2100 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2100 umfasst die Packagekomponente 300, die mit der Packagekomponente 600 verbunden ist. Die Packagekomponente 600 ähnelt der Packagekomponente 520 (siehe 34), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 34) in der Packagekomponente 600 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 43 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2200, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2200 ähnelt dem Vorrichtungsstapel 1400 (siehe 35), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2200 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2200 umfasst die Packagekomponente 300, die mit der Packagekomponente 610 verbunden ist. Die Packagekomponente 610 ähnelt der Packagekomponente 530 (siehe 35), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 35) in der Packagekomponente 610 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 44 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2300, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2300 ähnelt dem Vorrichtungsstapel 1500 (siehe 36), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2300 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2300 umfasst die Packagekomponente 300, die mit der Packagekomponente 620 verbunden ist. Die Packagekomponente 620 ähnelt der Packagekomponente 540 (siehe 36), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 36) in der Packagekomponente 620 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 45 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2400, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2400 ähnelt dem Vorrichtungsstapel 1600 (siehe 37), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2400 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2400 umfasst die Packagekomponente 300, die mit der Packagekomponente 630 verbunden ist. Die Packagekomponente 630 ähnelt der Packagekomponente 550 (siehe 37), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 37) in der Packagekomponente 630 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • 46 illustriert eine Querschnittsansicht eines Vorrichtungsstapels 2500, der auf dem Packagesubstrat 400 nach einigen Ausführungsformen montiert ist. Der Vorrichtungsstapel 2500 ähnelt dem Vorrichtungsstapel 1700 (siehe 38), wobei ähnliche Merkmale durch ähnliche Referenzziffern gekennzeichnet sind und die Beschreibungen der ähnlichen Merkmale hier nicht wiederholt werden. Der Vorrichtungsstapel 2500 kann unter Verwendung von Prozessschritten gebildet sein, die den oben mit Bezug auf die 23 bis 31 beschriebenen Prozessschritten ähnlich sind, und die Beschreibung wird hier nicht wiederholt. Der Vorrichtungsstapel 2500 umfasst die Packagekomponente 300, die mit der Packagekomponente 640 verbunden ist. Die Packagekomponente 640 ähnelt der Packagekomponente 560 (siehe 38), mit dem Unterschied, dass die Umverteilungsstruktur 206 (siehe 38) in der Packagekomponente 640 weggelassen wurde. Dementsprechend sind die Verbindungen 242 direkt mit den TVs 216 verbunden.
  • Andere Merkmale und Prozesse können ebenfalls umfasst sein. Beispielsweise können Prüfstrukturen umfasst sein, um bei der Verifizierungsprüfung des 3D-Packages oder 3DIC-Vorrichtungen zu helfen. Die Teststrukturen können beispielsweise Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet sind, das das Testen des 3D-Packages oder des 3DICs ermöglicht, die Verwendung von Sonden und/oder Sondenkarten und dergleichen. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie der Endstruktur ausgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies umfassen, um den Ertrag zu erhöhen und die Kosten zu senken.
  • Ausführungsformen können Vorteile erreichen. In einigen Ausführungsformen werden Versteifungsstrukturen an einer Kante einer gebildeten, Die-Stapelstruktur platziert, die als Barriere wirken, um die Ausdehnung der Formmasse während thermischer Prozesse (wie beispielsweise einem Aufschmelzprozess) zu verhindern und Spannungen aufgrund von Abweichungen des WAK zwischen aktiven Dies und einer Formmasse der gebildeten Die-Stapelstruktur zu verringern. In anderen Ausführungsformen verringern Versteifungsstrukturen den Verzug einer gebildeten, Die-Stapelstruktur während eines Vereinzelungsprozesses. In einigen Ausführungsformen wird durch die Verwendung von Versteifungsstrukturen die Spannung um etwa 33 % verringert. Versteifungsstrukturen ermöglichen ferner eine Verbesserung der thermischen Eigenschaften einer Packagestruktur (wie beispielsweise die Verringerung des Wärmewiderstands einer Packagestruktur), indem eine Formmasse (mit einer geringen Wärmeleitfähigkeit) einer gebildeten Die-Stapelstruktur durch Versteifungsstrukturen (mit einer höheren Wärmeleitfähigkeit als die Formmasse) ersetzt wird. In einigen Ausführungsformen wird durch die Verwendung von Versteifungsstrukturen der Wärmewiderstand einer Packagestruktur um etwa 3% verringert. Verschiedene hierin besprochene Ausführungsformen ermöglichen die Verbesserung der thermischen und mechanischen Leistung einer Packagestruktur, die Erhöhung der Robustheit der Prozesshandhabung und die Ermöglichung einer funktionalen Anpassung einer Packagestruktur aufgrund der flexiblen Wahl eines Versteifungsmaterials.
  • Nach einer Ausführungsform umfasst ein Verfahren: Bilden von ersten elektrischen Anschlüssen und zweiten elektrischen Anschlüssen auf einer ersten Seite eines Interposer-Wafers; Bonden eines integrierten Schaltungsdies an die erste Seite des Interposer-Wafers unter Verwendung der ersten elektrischen Anschlüsse; Befestigen einer Versteifungsstruktur an der ersten Seite des Interposer-Wafers, der zu dem integrierten Schaltungsdie benachbart ist, wobei die Versteifungsstruktur die zweiten elektrischen Anschlüsse in einer Draufsicht abdeckt; Verkapseln des integrierten Schaltungsdies und der Versteifungsstruktur mit einem ersten Verkapselungsmaterial; und Vereinzeln des Interposer-Wafers und der Versteifungsstruktur, um eine Stapelstruktur zu bilden.
  • Ausführungsformen können eines oder mehrere der folgenden Elemente umfassen. Das Verfahren, wobei die Versteifungsstruktur eine Dummystruktur ist. Das Verfahren, wobei die Versteifungsstruktur durch einen Klebstoff an der ersten Seite des Interposer-Wafers befestigt ist. Das Verfahren, wobei sich der Klebstoff entlang der Seitenwände und oberen Flächen der zweiten Verbinder erstreckt. Das Verfahren, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung umfasst. Das Verfahren, wobei das Befestigen der Versteifungsstruktur an der ersten Seite des Interposer-Wafers die elektrische Kopplung der Versteifungsstruktur mit dem Interposer-Wafer unter Verwendung der zweiten elektrischen Anschlüsse umfasst. Das Verfahren, wobei die Versteifungsstruktur einen ersten Abschnitt und einen vom ersten Abschnitt getrennten zweiten Abschnitt aufweist, wobei sich der erste Abschnitt entlang der ersten Seite des Interposer-Wafers in einer ersten Richtung von einer ersten Kante des Interposer-Wafers zu einer zweiten Kante des Interposer-Wafers erstreckt, und wobei sich der zweite Abschnitt entlang der ersten Seite des Interposer-Wafers in einer von der ersten Richtung verschiedenen zweiten Richtung erstreckt.
  • Nach einer anderen Ausführungsform umfasst ein Verfahren: Bilden von ersten elektrischen Anschlüssen auf einer ersten Seite eines Interposer-Wafers, wobei der Interposer-Wafer Dieregionen und Ritzlinienregionen umfasst, wobei jede der Ritzlinienregionen zwischen benachbarten Dieregionen angeordnet ist; Bonden einer aktiven Seite eines integrierten Schaltungsdies an die erste Seite des Interposer-Wafers in einer ersten Dieregion der Dieregionen unter Verwendung einer ersten Gruppe der ersten elektrischen Anschlüsse; Befestigen einer Versteifungsstruktur an der ersten Seite des Interposer-Wafers, der zu dem integrierten Schaltungsdie benachbart ist, wobei die Versteifungsstruktur die erste Dieregion und eine erste Ritzlinienregion der Ritzlinienregionen neben die ersten Dieregion in einer Draufsicht überlappt, wobei eine zweite Gruppe der ersten elektrischen Anschlüsse zwischen der Versteifungsstruktur und dem Interposer-Wafer angeordnet ist; Verkapseln des integrierten Schaltungsdies und der Versteifungsstruktur mit einem ersten Verkapselungsmaterial, wobei eine Rückseite des integrierten Schaltungsdies auf einer Ebene mit einer ersten Seite des ersten Verkapselungsmaterials liegt; Bilden von zweiten elektrischen Anschlüssen auf einer zweiten Seite des Interposer-Wafers, wobei die zweite Seite des Interposer-Wafers der ersten Seite des Interposer-Wafers gegenüberliegt; Vereinzeln der ersten Dieregion des Interposer-Wafers von anderen Dieregionen des Interposer-Wafers, um eine Stapelstruktur zu bilden; und Verkapseln der Stapelstruktur mit einem zweiten Verkapselungsmaterial, wobei sich das zweite Verkapselungsmaterial entlang von Seitenwänden der Stapelstruktur erstreckt, wobei das zweite Verkapselungsmaterial eine erste Fläche und eine zweite Fläche gegenüber der ersten Fläche aufweist, wobei die erste Fläche des zweiten Verkapselungsmaterials auf gleicher Höhe mit belichteten Flächen der zweiten elektrischen Anschlüsse liegt.
  • Ausführungsformen können eines oder mehrere der folgenden Elemente umfassen. Das Verfahren, wobei die Versteifungsstruktur eine Dummystruktur ist. Das Verfahren umfasst ferner das Bilden einer ersten Umverteilungsstruktur auf den belichteten Flächen der zweiten elektrischen Anschlüsse und der ersten Seite des zweiten Verkapselungsmaterials. Das Verfahren umfasst ferner das Einfügen einer zweiten Umverteilungsstruktur auf der Rückseite des integrierten Schaltungsdies und der zweiten Seite des zweiten Verkapselungsmaterials. Das Verfahren, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung umfasst. Das Verfahren, wobei die Versteifungsstruktur an der ersten Seite des Interposer-Wafers befestigt wird, umfasst das mechanische und elektrische Verbinden der Versteifungsstruktur mit der zweiten Gruppe der ersten elektrischen Anschlüsse.
  • Nach einer weiteren Ausführungsform umfasst eine Struktur: eine Stapelstruktur, wobei die Stapelstruktur umfasst: einen Interposer-Die; einen integrierten Schaltungsdie, der mit einer ersten Seite des Interposer-Dies verbunden ist; eine Versteifungsstruktur, die an der ersten Seite des Interposer-Dies befestigt ist, wobei die Versteifungsstruktur umfasst: einen ersten Abschnitt, der sich entlang einer ersten Kante des Interposer-Dies in einer Draufsicht erstreckt, wobei eine erste Seitenwand des ersten Abschnitts komplanar mit einer ersten Seitenwand des Interposer-Dies ist; und einen zweiten Abschnitt, der sich entlang einer zweiten Kante des Interposer-Dies in der Draufsicht erstreckt, wobei eine erste Seitenwand des zweiten Abschnitts komplanar mit einer zweiten Seitenwand des Interposer-Dies ist, wobei der zweite Abschnitt von dem ersten Abschnitt beabstandet ist; und ein erstes Verkapselungsmaterial, das sich entlang von Seitenwänden des integrierten Schaltungsdies, einer zweiten Seitenwand des ersten Abschnitts der Versteifungsstruktur und einer zweiten Seitenwand des zweiten Abschnitts der Versteifungsstruktur erstreckt, wobei die zweite Seitenwand des ersten Abschnitts der Versteifungsstruktur der ersten Seitenwand des ersten Abschnitts der Versteifungsstruktur gegenüberliegt, und wobei die zweite Seitenwand des zweiten Abschnitts der Versteifungsstruktur der ersten Seitenwand des zweiten Abschnitts der Versteifungsstruktur gegenüber liegt.
  • Ausführungsformen können eines oder mehrere der folgenden Elemente umfassen. Die Struktur, wobei eine Breite des ersten Abschnitts der Versteifungsstruktur gleich einer Länge der ersten Kante des Interposers in der Draufsicht ist. Die Struktur, wobei eine Breite des zweiten Abschnitts der Versteifungsstruktur kleiner als eine Länge der zweiten Kante des Interposers in der Draufsicht ist. Die Struktur, wobei die Versteifungsstruktur eine Dummystruktur ist. Die Struktur, wobei die Versteifungsstruktur durch einen Klebstoff an der ersten Seite des Interposer-Dies befestigt ist. Die Struktur, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung umfasst. Die Struktur, wobei die Versteifungsstruktur durch leitfähige Verbinder an der ersten Seite des Interposer-Dies befestigt ist.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/070473 [0001]

Claims (20)

  1. Verfahren, umfassend: Bilden von ersten elektrischen Anschlüssen und zweiten elektrischen Anschlüssen auf einer ersten Seite eines Interposer-Wafers; Bonden eines integrierten Schaltungsdies an die erste Seite des Interposer-Wafers unter Verwendung der ersten elektrischen Anschlüsse; Befestigen einer Versteifungsstruktur an der ersten Seite des Interposer-Wafers, der zu dem integrierten Schaltungsdie benachbart ist, wobei die Versteifungsstruktur die zweiten elektrischen Anschlüsse in einer Draufsicht abdeckt; Verkapseln des integrierten Schaltungsdies und der Versteifungsstruktur mit einem ersten Verkapselungsmaterial; und Vereinzeln des Interposer-Wafers und der Versteifungsstruktur, um eine Stapelstruktur zu bilden.
  2. Verfahren nach Anspruch 1, wobei die Versteifungsstruktur eine Dummystruktur ist.
  3. Verfahren nach Anspruch 2, wobei die Versteifungsstruktur durch einen Klebstoff an der ersten Seite des Interposer-Wafers befestigt ist.
  4. Verfahren nach Anspruch 3, wobei sich der Klebstoff entlang der Seitenwände und oberen Flächen der zweiten Verbinder erstreckt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung umfasst.
  6. Verfahren nach Anspruch 5, wobei das Befestigen der Versteifungsstruktur an der ersten Seite des Interposer-Wafers das elektrische Koppeln der Versteifungsstruktur mit dem Interposer-Wafer unter Verwendung der zweiten elektrischen Anschlüsse umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Versteifungsstruktur einen ersten Abschnitt und einen vom ersten Abschnitt getrennten zweiten Abschnitt aufweist, wobei sich der erste Abschnitt entlang der ersten Seite des Interposer-Wafers in einer ersten Richtung von einer ersten Kante des Interposer-Wafers zu einer zweiten Kante des Interposer-Wafers erstreckt, und wobei sich der zweite Abschnitt entlang der ersten Seite des Interposer-Wafers in einer von der ersten Richtung verschiedenen zweiten Richtung erstreckt.
  8. Verfahren, umfassend: Bilden von ersten elektrischen Anschlüssen auf einer ersten Seite eines Interposer-Wafers, wobei der Interposer-Wafer Dieregionen und Ritzlinienregionen umfasst, wobei jede der Ritzlinienregionen zwischen benachbarten Dieregionen angeordnet ist; Bonden einer aktiven Seite eines integrierten Schaltungsdies an die erste Seite des Interposer-Wafers in einer ersten Dieregion der Dieregionen unter Verwendung einer ersten Gruppe der ersten elektrischen Anschlüsse; Befestigen einer Versteifungsstruktur an der ersten Seite des Interposer-Wafers, der zu dem integrierten Schaltungsdie benachbart ist, wobei die Versteifungsstruktur die erste Dieregion und eine erste Ritzlinienregion der Ritzlinienregionen neben die ersten Dieregion in einer Draufsicht überlappt, wobei eine zweite Gruppe der ersten elektrischen Anschlüsse zwischen der Versteifungsstruktur und dem Interposer-Wafer angeordnet ist; Verkapseln des integrierten Schaltungsdies und der Versteifungsstruktur mit einem ersten Verkapselungsmaterial, wobei eine Rückseite des integrierten Schaltungsdies auf einer Ebene mit einer ersten Seite des ersten Verkapselungsmaterials liegt; Bilden von zweiten elektrischen Anschlüssen auf einer zweiten Seite des Interposer-Wafers, wobei die zweite Seite des Interposer-Wafers der ersten Seite des Interposer-Wafers gegenüberliegt; Vereinzeln der ersten Dieregion des Interposer-Wafers von anderen Dieregionen des Interposer-Wafers, um eine Stapelstruktur zu bilden; und Verkapseln der Stapelstruktur mit einem zweiten Verkapselungsmaterial, wobei sich das zweite Verkapselungsmaterial entlang von Seitenwänden der Stapelstruktur erstreckt, wobei das zweite Verkapselungsmaterial eine erste Fläche und eine zweite Fläche gegenüber der ersten Fläche aufweist, wobei die erste Fläche des zweiten Verkapselungsmaterials auf gleicher Höhe mit belichteten Flächen der zweiten elektrischen Anschlüsse liegt.
  9. Verfahren nach Anspruch 8, wobei die Versteifungsstruktur eine Dummystruktur ist.
  10. Verfahren nach Anspruch 8 oder 9, ferner umfassend das Bilden einer ersten Umverteilungsstruktur auf den belichteten Flächen der zweiten elektrischen Anschlüsse und der ersten Seite des zweiten Verkapselungsmaterials.
  11. Verfahren nach Anspruch 10, ferner umfassend das Bilden einer zweiten Umverteilungsstruktur auf der Rückseite des integrierten Schaltungsdies und der zweiten Seite des zweiten Verkapselungsmaterials.
  12. Verfahren nach Anspruch 8, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung umfasst.
  13. Verfahren nach Anspruch 12, wobei das Befestigen der Versteifungsstruktur an der ersten Seite des Interposer-Wafers das mechanische und elektrische Verbinden der Versteifungsstruktur mit der zweiten Gruppe der ersten elektrischen Anschlüsse umfasst.
  14. Struktur, aufweisend: eine Stapelstruktur, wobei die Stapelstruktur aufweist: einen Interposer-Die; einen integrierten Schaltungsdie, der mit einer ersten Seite des Interposer-Dies verbunden ist; eine Versteifungsstruktur, die an der ersten Seite des Interposer-Dies befestigt ist, wobei die Versteifungsstruktur aufweist: einen ersten Abschnitt, der sich entlang einer ersten Kante des Interposer-Dies in einer Draufsicht erstreckt, wobei eine erste Seitenwand des ersten Abschnitts komplanar mit einer ersten Seitenwand des Interposer-Dies ist; und einen zweiten Abschnitt, der sich entlang einer zweiten Kante des Interposer-Dies in der Draufsicht erstreckt, wobei eine erste Seitenwand des zweiten Abschnitts komplanar mit einer zweiten Seitenwand des Interposer-Dies ist, wobei der zweite Abschnitt von dem ersten Abschnitt beabstandet ist; und ein erstes Verkapselungsmaterial, das sich entlang von Seitenwänden des integrierten Schaltungsdies, einer zweiten Seitenwand des ersten Abschnitts der Versteifungsstruktur und einer zweiten Seitenwand des zweiten Abschnitts der Versteifungsstruktur erstreckt, wobei die zweite Seitenwand des ersten Abschnitts der Versteifungsstruktur der ersten Seitenwand des ersten Abschnitts der Versteifungsstruktur gegenüberliegt, und wobei die zweite Seitenwand des zweiten Abschnitts der Versteifungsstruktur der ersten Seitenwand des zweiten Abschnitts der Versteifungsstruktur gegenüber liegt.
  15. Struktur nach Anspruch 14, wobei eine Breite des ersten Abschnitts der Versteifungsstruktur gleich einer Länge der ersten Kante des Interposers in der Draufsicht ist.
  16. Struktur nach Anspruch 15, wobei eine Breite des zweiten Abschnitts der Versteifungsstruktur kleiner als eine Länge der zweiten Kante des Interposers in der Draufsicht ist.
  17. Struktur nach einem der vorhergehenden Ansprüche 14 bis 16, wobei die Versteifungsstruktur eine Dummystruktur ist.
  18. Struktur nach Anspruch 17, wobei die Versteifungsstruktur durch einen Klebstoff an der ersten Seite des Interposer-Dies befestigt ist.
  19. Struktur nach einem der vorhergehenden Ansprüche 14 bis 16, wobei die Versteifungsstruktur eine aktive Schaltungsanordnung aufweist.
  20. Struktur nach Anspruch 19, wobei die Versteifungsstruktur durch leitfähige Verbinder an der ersten Seite des Interposer-Dies befestigt ist.
DE102021102836.1A 2020-08-26 2021-02-08 Integriertes schaltungspackage und verfahren Pending DE102021102836A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063070473P 2020-08-26 2020-08-26
US63/070,473 2020-08-26
US17/162,073 2021-01-29
US17/162,073 US11450581B2 (en) 2020-08-26 2021-01-29 Integrated circuit package and method

Publications (1)

Publication Number Publication Date
DE102021102836A1 true DE102021102836A1 (de) 2022-03-03

Family

ID=78942535

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021102836.1A Pending DE102021102836A1 (de) 2020-08-26 2021-02-08 Integriertes schaltungspackage und verfahren

Country Status (4)

Country Link
US (3) US11450581B2 (de)
KR (2) KR102585621B1 (de)
DE (1) DE102021102836A1 (de)
TW (1) TWI789726B (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3109466B1 (fr) * 2020-04-16 2024-05-17 St Microelectronics Grenoble 2 Dispositif de support d’une puce électronique et procédé de fabrication correspondant
KR20210155455A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 반도체 패키지
US20220285288A1 (en) * 2021-03-04 2022-09-08 Intel Corporation Integrated circuit die package stiffeners of metal alloys having exceptionally high cte
US11848246B2 (en) * 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US12021064B2 (en) * 2021-05-03 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
KR20220166644A (ko) * 2021-06-10 2022-12-19 삼성전자주식회사 보강 구조물을 가지는 반도체 패키지
US20220406753A1 (en) * 2021-06-16 2022-12-22 Intel Corporation Multi-chip package with recessed memory
US20230036650A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Sense lines for high-speed application packages
KR20230027609A (ko) * 2021-08-19 2023-02-28 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20230298952A1 (en) * 2022-03-16 2023-09-21 Psemi Corporation Wafer fabrication process and devices with extended peripheral die area
TWI846267B (zh) * 2023-01-13 2024-06-21 福懋科技股份有限公司 半導體封裝
US20240282713A1 (en) * 2023-02-22 2024-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20140048951A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10153222B2 (en) * 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10515901B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. InFO-POP structures with TIVs having cavities
US10510629B2 (en) 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US11205622B2 (en) * 2018-06-28 2021-12-21 Intel Corporation Stiffener shield for device integration
US11302674B2 (en) * 2020-05-21 2022-04-12 Xilinx, Inc. Modular stacked silicon package assembly

Also Published As

Publication number Publication date
US11450581B2 (en) 2022-09-20
TWI789726B (zh) 2023-01-11
US20220367301A1 (en) 2022-11-17
US20240274483A1 (en) 2024-08-15
KR102585621B1 (ko) 2023-10-05
US20220068736A1 (en) 2022-03-03
US11984372B2 (en) 2024-05-14
KR20230157903A (ko) 2023-11-17
TW202230540A (zh) 2022-08-01
CN113808960A (zh) 2021-12-17
KR20220027001A (ko) 2022-03-07

Similar Documents

Publication Publication Date Title
DE102020120137B4 (de) Halbleiterpackage und verfahren
DE102021111153B4 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102020101431B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018130035B4 (de) Package und verfahren
DE102018112657A1 (de) Halbleitergehäuse und verfahren zu seinem herstellen
DE102020100002B4 (de) Fan-out-packages und verfahren zu deren herstellung
DE102019118492A1 (de) Eingebettete spannungsreglerstruktur undverfahren zum bilden derselben
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102021112540B4 (de) Antennenvorrichtung und -verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102021109273A1 (de) Halbleiter die-package und verfahren zu dessen herstellung
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102021107792A1 (de) Halbleiter-packages und verfahren
DE102021103541A1 (de) Ic-package und verfahren
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021120389A1 (de) Halbleiterpackage und verfahren, um dieses herzustellen
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed