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DE102014019634B4 - Gehäuse eines integrierten Schaltkreises und Verfahren zum Bilden desselben - Google Patents

Gehäuse eines integrierten Schaltkreises und Verfahren zum Bilden desselben Download PDF

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DE102014019634B4
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c/o Taiwan Semiconductor Manu Yee Kuo-Chung
c/o Taiwan Semiconductor Manu LII Mirng-Ji
c/o Taiwan Semiconductor Man Lee Chien-Hsun
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Abstract

Gehäuse-auf-Gehäuse (PoP)-Vorrichtung (200), umfassend:
eine erste Gehäusestruktur (100), umfassend:
einen Logikchip (102), verbunden mit einem Speicherchip (104);
eine erste Formmasse (114), die den Speicherchip (104) umschließt; und
eine erste Vielzahl leitfähiger Stifte (112), die sich durch die erste Formmasse (114) hindurch erstrecken und an Kontaktpolstern (108) auf dem Logikchip (102) angefügt sind;
einen ersten Gehäuseträger (124); und
eine erste Vielzahl von Anschlüssen (118), die die erste Gehäusestruktur (100) mit dem ersten Gehäuseträger (124) verbinden; und
eine oder mehrere Umverteilungsschichten (RDLs) (116) auf einer Oberfläche des Speicherchips (104), entgegengesetzt zu dem Logikchip (102), wobei die erste Vielzahl von Anschlüssen (118) auf einer Oberfläche der einen oder mehreren RDLs (116), entgegengesetzt zu dem Speicherchip (104), angeordnet ist.

Description

  • HINTERGRUND
  • 3D-Gehäuseanwendungen, wie etwa Gehäuse-auf-Gehäuse (Package-on-Package; PoP), erfreuen sich zunehmender Beliebtheit und werden umfangreich in mobilen Vorrichtungen verwendet, da die elektrische Leistungsfähigkeit durch gesteigerte Bandweite und eine Verringerung der Routing-Distanz beispielsweise zwischen Logikchips (z.B. Anwendungsprozessoren) und Speicherchips verbessert werden kann. Allerdings brachte Aufkommen von Breit-Input-/Output(wide IO)-Speicherchips, höhere Geschwindigkeits- und geringere Leistungserfordernisse mit sich, wodurch die Gehäusekörpergröße und die Anforderungen an die Anzahl der Gehäuseschichten stiegen. Größere und dickere Vorrichtungen und die physikalischen Dimensionen der elektrischen Leistungsfähigkeit wurden begrenzt. Bestehende PoP-Vorrichtungen werden herausgefordert, die Anforderungen feiner Kanäle und einer hohen Leiterbahndichte unter Verwendung konventioneller Kugelgelenkgehäuse aufgrund des Ertragsausfalls an dem Kugelgelenk zu erfüllen. Verbesserte Vorrichtungen und Verfahren zur Herstellung derselben werden daher benötigt.
  • Die US 2008 / 0 128 882 A1 offenbart ein Chipstapelgehäuse, das ein Zwischensubstrat mit einer Aussparung enthält, wobei ein erster Chip in der Aussparung und ein zweiter Chip über dem Zwischensubstrat montiert sind. Die US 2011 / 0 210 444 A1 offenbart ein 3D-Halbleitergehäuse, das einen Interposer verwendet, wobei ein erster Chip elektrisch mit einer ersten Seite des Interposers gekoppelt ist und ein zweiter Chip elektrisch mit einer zweiten Seite des Interposers gekoppelt ist. Die US 7 795 721 B2 offenbart eine Halbleitervorrichtung, wobei ein erstes Halbleiterelement auf einer Fläche auf einer Seite einer flachen plattenförmigen Verbindungskomponente vorgesehen ist und ein Isolierharz das erste Halbleiterelement der Verbindungskomponente bedeckt. Die US 2009 / 0 309 212 A1 offenbart ein Verfahren zum Bilden einer Spannungsabbauschicht zwischen einem Die und einer Verbindungsstruktur. Die US 8 930 647 B1 offenbart ein Speichersystem mit mehreren Klassen, das ein physisches Speichersubsystem umfasst, das einen ersten Speicher einer ersten Speicherklasse und einen zweiten Speicher einer zweiten Speicherklasse umfasst, wobei der zweite Speicher kommunikativ mit dem ersten Speicher gekoppelt ist. Die US 2013 / 0 182 402 A1 offenbart PoP-Strukturen, die Durchkontaktierungsmodule enthalten. Die US 2010 / 0 290 190 A1 offenbart ein System-in-Package, das mehrschichtige Chips in einer mehrschichtigen Polymerstruktur enthält.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten vor dem Hintergrund der folgenden detaillierten Beschreibung verstanden werden, wenn diese im Kontext mit den beigefügten Figuren gelesen wird. Es soll bemerkt werden, dass, in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen verschiedener Merkmale willkürlich vergrößert oder verkleinert werden, um die Klarheit der Diskussion zu fördern.
    • Die 1 bis 10 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung in Übereinstimmung mit einigen Ausführungsformen;
    • Die 11 bis 19 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung in Übereinstimmung mit einigen alternativen Ausführungsformen;
    • Die 20 bis 25 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung in Übereinstimmung mit einigen anderen alternativen Ausführungsformen; und
    • Die 26A und 26B zeigen perspektivische und Querschnittsansichten leitfähiger Stifte in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Erfindung stellt viele verschiedene Ausführungsformen oder Beispiele bereit, um verschiedene Merkmale des bereitgestellten Gegenstands zu realisieren. Spezifische Beispiele der Bauteile und Anordnungen werden im Folgenden beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich lediglich Beispiele, die nicht als begrenzend verstanden werden sollen. Beispielsweise kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann ebenso Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, so dass das erste und zweite Merkmal nicht in direktem Kontakt miteinander sind. Zusätzlich kann die vorliegende Offenbarung Referenznummer und/oder Buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt nicht für sich eine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Gestaltungen, die diskutiert werden, an.
  • Weiterhin können räumlich relative Begriffe, wie etwa „unter“, „unten“, „niedriger“, „über“, „obere“ und dergleichen hierin zur Vereinfachung der Beschreibung verwendet werden, um das Verhältnis eines Elements oder Merkmals zu einem anderen Element oder Merkmal, wie in den Figuren gezeigt, zu beschreiben. Die räumlich relativen Begriffe sind dafür gedacht, verschiedene Ausrichtungen der Vorrichtung während der Verwendung oder Anwendung zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, zu umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Deskriptoren, die hierin verwendet werden, können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen umfassen PoP-Vorrichtungen, die Logik- und Speicherchips haben. Verbindungen zwischen den Logik- und Speicherchips können durch die Verwendung von Ausgangslastfaktor(Fan-out)-, Chip-on-Chip- und Chip-on-Substrate-Strukturen hergestellt werden. Diese Strukturen erlauben die verbesserte Verteilung von IO Polstern für jeden Chip, was verschiedene Vorteile hinsichtlich bestehender PoP-Vorrichtungen mit sich bringt. Beispielsweise können verschiedene Ausführungsformen die Anforderungen hinsichtlich System-im-Gehäuse (System-in-Package; SiP) feinballgängig zum Verbinden von Logikchips (z.B. Anwendungsprozessoren (AP)) mit Breit-IO-Speicher stapeln. Andere vorteilhafte Merkmale können verbesserte Geschwindigkeit und Leistungsverbrauch, geringere Herstellungskosten, erhöhte Kapazität, verbesserte Ausbeute, dünnere Bildungsfaktoren, verbesserte Level-2-Zuverlässigkeitsspannen und dergleichen umfassen.
  • 1 bis 10 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung 200 (vergleiche 10) in Übereinstimmung mit einigen Ausführungsformen. In den 1 bis 5 wird eine Chip-auf-Chip-Gehäusestruktur 100 gebildet. 1 zeigt eine Querschnittsansicht von zwei Halbleiterchips, wie etwa einem Logikchip 102 und einem Speicherchip 104. Der Logikchip 102 kann ein Anwendungsprozessor (AP) sein, obwohl jede andere Art eines Halbleiterchips (z.B. Speicherchips) ebenso verwendet werden können. Der Speicherchip 104 kann ein Breit-Input-/Output(IO)-Speicherchip sein (z.B. hat dieser eintausend oder mehr Anschlüsse 106B/Kontaktpolster), obwohl andere Arten eines halbleitenden Chips (z.B. andere Arten von Speicherchips) ebenso gut verwendet werden können. In einigen beispielhaften Ausführungsformen können der Logikchip 102 und der Speicherchip 104 jeweils eine Dicke von etwa 40 µm bis etwa 300 µm haben.
  • Die Anschlüsse 106A und 106B können jeweils auf dem Logikchip 102 und dem Speicherchip 104 angeordnet sein. In einigen Ausführungsformen können die Anschlüsse 106A und 106B Mikrolöthügel (µ-Bumps) sein, die eine Höhe von etwa 30 µm bis etwa 100 µm haben. Die Kontaktpolster 108 können ebenso auf der oberen Oberfläche des Logikchips 102 angeordnet sein. Wie in 1 gezeigt, kann der Logikchip 102 eine größere seitliche Abmessung haben als der Speicherchip 104, wodurch es den Kontaktpolstern 108 ermöglicht wird, an den äußeren Bereichen des Logikchips 102 angeordnet zu sein und dennoch ausreichende Anschlüsse 106A bereitzustellen, um die Anschlüsse 106 des Speicherchips 104 zu verbinden.
  • Als nächstes, wie in 2 gezeigt, werden der Logikchip 102 und der Speicherchip 104 verbunden. Beispielsweise kann ein Rückfluss auf den Anschlüssen 106A und 106B durchgeführt werden (gezeigt als verbundene Anschlüsse 106 in 2). Anschließend kann eine Unterfüllung 110 zwischen dem Logikchip 102 und dem Speicherchip 104 um die Anschlüsse 106 herum verteilt werden. Die Unterfüllung 110 kann Unterstützung für die Anschlüsse 106 bereitstellen. Nach dem Verbinden können die Kontaktpolster 108 freigelegt auf der oberen Oberfläche des Logikchips 102 verbleiben. In einigen Ausführungsformen können die verbundenen Anschlüsse 106 eine Abstandsbolzenhöhe von etwa 30 µm bis etwa 100 µm haben.
  • 3 zeigt die Befestigung von leitfähigen Stiften 112 an den Kontaktpolstern 108. Die leitfähigen Stifte 112 können aus einem leitfähigen Material, wie etwa Kupfer, Gold, Silber und dergleichen gebildet sein. Die leitfähigen Stifte 112 können vorgebildete Strukturen sein, die mit den Kontaktpolstern verbunden sind. Beispielsweise zeigen die 26A und 26B perspektivische und Querschnittsansichten beispielhafter leitfähiger Stifte 112. Die leitfähigen Stifte 112 können mittels eines Drahtbinders oder anderen geeigneten Vorrichtungen an den Kontaktpolstern 108 angefügt sein. In einigen Ausführungsformen können die leitfähigen Stifte 112 eine Höhe von etwa 100 µm bis etwa 500 µm haben.
  • Bezugnehmend auf 4 wird eine Formmasse 114 über einem Logikchip 102 verteilt, um die Lücken zwischen den leitfähigen Stiften 112 und dem Speicherchip 104 zu schließen. Die Formmasse 114 kann jedes geeignete Material, wie etwa ein Epoxidharz, eine Formunterfüllung und dergleichen umfassen. Geeignete Verfahren zur Bildung der Formmasse 114 können Formpressen, Spritzpressen, flüssiges Vergussformen und dergleichen umfassen. Beispielsweise kann die Formmasse 114 zwischen den leitfähigen Stiften 112/dem Speicherchip 104 in flüssiger Form verteilt werden. Anschließend wird ein Härtungsprozess durchgeführt, um die Formmasse 114 zu verfestigen. Die Füllung der Formmasse 114 kann die leitfähigen Stifte 112/den Speicherchip 104 überschwemmen, so dass die Formmasse 114 die Oberseitenoberfläche der leitfähigen Stifte 112/den Speicherchip 104 bedeckt. Ein CMP (oder andere Abschleif /Rückätztechniken) kann durchgeführt werden, um die Oberseitenoberflächen der leitfähigen Stifte 112/des Speicherchips 104 freizulegen. Die resultierende Struktur, freigelegte Oberflächen der Formmasse 114, leitfähige Stifte 112 und Speicherchipe 104, können im Wesentlichen auf einer Höhe sein. Ferner können die leitfähigen Stifte 112 sich durch die Formmasse 114 hindurch erstrecken und folglich können die leitfähigen Stifte 112 als Durchformkontaktierung (Through-Molding-Vias; TMVs) 112 angesehen werden. In einer Draufsicht (nicht gezeigt) der Gehäusestruktur 100 kann die Formmasse 114 den Speicherchip 104 umschließen. In einigen Ausführungsformen kann, nachdem das CMP durchgeführt wurde, die Formmasse 114 eine Dicke von etwa 70 µm bis etwa 500 µm haben.
  • Leiterbahnstrukturen, wie eine oder mehrere Rückverteilungsschichten (Redistribution Layers; RDLs) 116 können auf dem Speicherchip 104 und der Formmasse 114 gebildet sein. Die Anschlüsse 118 können ebenfalls auf einer Oberfläche der RDLs 116 entgegengesetzt zum Speicherchip 104 gebildet sein. Die resultierende Chip-auf-Chip-Gehäusestruktur 100 wird in 5 gezeigt. Die Gehäusestruktur 100 umfasst verbundene Halbleiterchips 102 und 104, leitfähige Stifte 112, eine Formmasse 114, RDLs 116 und Anschlüsse 118. RDLs 116 können sich entlang den seitlichen Ecken des Speicherchips 104 über die Formmasse 114 und die leitfähigen Stifte 112 hinaus erstrecken. Die RDLs 116 können Leiterbahnstrukturen (z.B. leitfähige Linien und/oder Durchkontaktierungen) umfassen, die in einer oder mehreren Polymerschichten gebildet sind. Polymerschichten können aus jedem geeigneten Material (z.B. Polyimid (PI), Polybenzoxazol (PBO), Benzocyclobuten (BCB), Epoxid, Silikon, Acrylaten, nano-gefülltem Phenoharz, Siloxanen, fluoriertem Polymer, Polynorbornen und dergleichen) unter Verwendung jedes geeigneten Verfahrens, etwa der Rotationsbeschichtung und dergleichen, gebildet werden. Die Polymerschichten können über dem Speicherchip 104 gebildet werden, während der Speicherchip 104 über dem Logikchip 102 angeordnet ist (z.B. die Orientierung, die in den 1 bis 4 gezeigt wird).
  • Die Leiterbahnstrukturen in den RDLs 116 können in den Polymerschichten gebildet sein und elektrisch mit dem Speicherchip 104 und/oder dem Logikchip 102 (z.B. unter Verwendung der leitfähigen Stifte 112) verbunden sein. Die Bildung der Leiterbahnstrukturen kann das Versehen der Polymerschichten mit einem Muster (z.B. unter Verwendung einer Kombination von Fotolithografie und Ätzprozessen) und das Bilden der Leiterbahnstrukturen (z.B. Abscheiden einer Saatschicht und Verwenden einer Maskenschicht, um die Form der Leiterbahnstrukturen zu definieren) in den mit einem Muster versehenen Polymerschichten umfassen. Nachdem die RDLs 116 gebildet sind, werden die Anschlüsse 118 auf den RDLs 116 gebildet. Die Anschlüsse 118 können Control-Collapse-Chip-Connection(C4)-Löthügel (Bumps) sein, die beispielsweise eine Höhe von etwa 60 µm bis etwa 200 µm haben. Anschließend kann die Ausrichtung der Gehäusestruktur 100, wie in 5 gezeigt, umgedreht werden.
  • In 6 ist die Gehäusestruktur 100 mit einem Gehäuseträger 124 unter Verwendung von Anschlüssen 118 verbunden. Beispielsweise kann ein Rückfluss auf den Anschlüssen 118 durchgeführt werden und eine Unterfüllung 120 kann zwischen der Gehäusestruktur 100 und dem Gehäuseträger 124 um die Anschlüsse 118 herum verteilt sein. Die Unterfüllung 120 kann Unterstützung für die Anschlüsse 118 bereitstellen. Der Gehäuseträger 124 kann eine gedruckte Schaltkreisplatine, ein Interposer oder dergleichen sein. Ferner kann der Gehäuseträger 124 Leiterbahnstrukturen (nicht gezeigt) umfassen, die elektrisch mit den Bestandteilen der Gehäusestruktur 100 (z.B. dem Logikchip 102 und/oder dem Speicherchip 104) unter Verwendung von Anschlüssen 118 oder anderen Leiterbahnstrukturen in der Gehäusestruktur 100 (z.B. RDLs 116 und leitfähigen Stiften 112) verbunden sind. Der Gehäuseträger 124 kann sich seitlich über die Kanten der Gehäusestruktur 100 hinaus erstrecken und Kontaktpolster 122 können auf einer Oberseitenoberfläche des Gehäuseträgers 124 freigelegt sein.
  • 7 zeigt die Befestigung der leitfähigen Stifte 126 an den Kontaktpolstern 122 auf dem Gehäuseträger 124. Die leitfähigen Stifte 126 können im Wesentlichen Ähnliche sein, wie die leitfähigen Stifte 112 in der Gehäusestruktur 100. Beispielsweise können die leitfähigen Stifte 112 vorgeformte Strukturen, die ein leitfähiges Material (z.B. Kupfer, Silber, Gold und dergleichen) umfassen, die an den Kontaktpolstern 122 angefügt sind. In einigen Ausführungsformen können die leitfähigen Stifte 126 eine Höhe von etwa 100 µm bis etwa 500 µm haben.
  • Bezugnehmend auf die 8 wird eine Formmasse 128 über dem Gehäuseträger 124 verteilt, um die Lücken zwischen den leitfähigen Stiften 126 und der Gehäusestruktur 100 zu füllen. Die Formmasse 128 kann im Wesentlichen eine Ähnliche sein, wie die Formmasse 114 in der Gehäusestruktur 100. Die Füllung der Formmasse 128 kann die leitfähigen Stifte 126/Gehäusestruktur 100 überschwemmen, so dass die Formmasse 128 die Oberseitenoberfläche der leitfähigen Stifte 126/Gehäusestruktur 100 bedeckt. Ein CMP (oder andere Abschleif-/Rückätztechniken) kann durchgeführt werden, um die Oberseitenoberfläche der leitfähigen Stifte 126/Gehäusestruktur 100 freizulegen. In der resultierenden Struktur können die seitlichen Oberflächen der Formmasse 128, der leitfähigen Stifte 126 und der Gehäusestruktur 100 im Wesentlichen auf gleicher Höhe sein. Ferner können die leitfähigen Stifte 126 sich durch die Formmasse 128 hindurch erstrecken und folglich können die leitfähigen Stifte 126 als TMVs 126 angesehen werden. In einer Draufsicht (nicht gezeigt) kann die Formmasse 128 die Gehäusestruktur 100 umschließen. In einigen Ausführungsformen kann, nach dem CMP, die Formmasse 128 eine Dicke von etwa 140 µm bis etwa 900 µm haben.
  • 9 zeigt die Bildung von Anschlüssen 130 (z.B. Kugelgitteranordnung(Ball Grid Array; BGA)-Bälle) auf einer Oberfläche des Gehäuseträgers 124, entgegengesetzt zu der Gehäusestruktur 100. Folglich wird eine PoP-Vorrichtung 200 gebildet. In einigen Ausführungsformen haben die Anschlüsse 130 eine Höhe von etwa 250 µm bis etwa 500 µm. Die Anschlüsse 130 können verwendet werden, um die PoP-Vorrichtung 400 mit einer Hauptplatine (nicht gezeigt) oder anderen Vorrichtungsbestandteilen eines elektrischen Systems zu verbinden.
  • Zusätzliche Gehäusebestandteile können fakultativ in der PoP-Vorrichtung 200 enthalten sein. Beispielsweise kann eine weitere integrierte Schaltkreis(IC)-Gehäusestruktur 300 mit dem Gehäuseträger 124 durch leitfähige Stifte 126 elektrisch verbunden sein. Die resultierende Struktur wird in 10 gezeigt. Die Gehäusestruktur 300 kann ein Speichergehäuse, wie etwa ein Low-Power-Double-Data-Rate-2(LP-DDR2)-Gehäuse, LP-DDR3-Gehäuse, LP-DDRx-Gehäuse, Breit-IO-Gehäuse und dergleichen sein. Die Gehäusestruktur 300 kann eine Vielzahl gestapelter Speichermatrizen (z.B. Dynamic-Random-Access-Memory(DRAM)-Matrizen 304), die mit einem Gehäuseträger 302 verbunden sind, beispielsweise unter Verwendung von Drahtverbindungen 306, umfassen. DRAM-Matrizen 304 und Drahtverbindungen 306 können durch eine schützende Formmasse 308 umhüllt sein. Andere Arten von Gehäusestrukturen können ebenso gut verwendet werden. Alternativ kann die Gehäusestruktur 300 wegfallen, abhängig von der Gestalt des Gehäuses.
  • Der Gehäuseträger 302 kann Leiterbahnstrukturen (z.B. Zuflüsse und/oder Durchkontaktierungen) umfassen, die elektrische Verbindungen zu verschiedenen DRAM-Matrizen 304 bereitstellen. Die Anschlüsse 310 können auf einer Unterseitenoberfläche des Gehäusesubstrats 302 angeordnet sein. Die Anschlüsse 310 können die Gehäusestruktur 300 mit den leitfähigen Stiften 126 verbinden, was zu einer elektrischen Verbindung der Gehäusestruktur 300 mit dem Gehäuseträger 126 führen kann. Ein Logikchip 102 und/oder ein Speicherchip 104 können/kann elektrisch mit den DRAM-Matrizen 304 durch RDLs 116, den Gehäuseträger 124, leitfähige Stifte 126 und den Gehäuseträger 302 verbunden sein. Daher können durch das Umfasstsein der leitfähigen Stifte 126 in der PoP-Vorrichtung 200 zusätzliche Gehäusestrukturen mit der Gehäusestruktur 100 verbunden werden, die elektrisch mit dem Logikchip 102 und/oder dem Speicherchip 104 verbunden sind.
  • Die PoP-Vorrichtung 200 umfasst eine Gehäusestruktur 100, die verbundene Halbleiterchips, wie etwa einen Logikchip 102 (z.B. einen Anwendungsprozessor) und einen Speicherchip 104 (z.B. einen Breit-IO-Chip), hat. Verschiedene Leiterbahn-/Ausgangslastfaktor-Strukturen in der Gehäusestruktur 100 verbinden die Halbleiterchips elektrisch mit einem Gehäuseträger. Andere Leiterbahn-/Ausgangslastfaktor-Strukturen in der PoP-Vorrichtung 200 können die Halbleiterchips mit zusätzlichen Gehäusebestandteilen (z.B. Gehäusestruktur 300 und/oder eine Hauptplatine) verbinden. Folglich können Logik- (z.B. AP-) und Speicher (z.B. Breit- IO) Chips unter Verwendung von Ausgangslastfaktor-, Chip-auf-Chip- und Chip-auf-Träger-Gehäusestrukturen (z.B. Formmassen, leitfähigen Stiften und RDLs) verbunden sein. Vorteilhafte Merkmale der PoP-Vorrichtung 200 können einen oder mehrere der folgenden umfassen: Kosteneffektivität (z.B. aufgrund der Verwendung relativ einfacher Leiterbahnstrukturen ohne teure Durchkontaktierung durch den Träger), gesteigerte Kapazität (z.B. aufgrund der Möglichkeit, Breit-IO-Chips mit anderen Speicherchips zu umfassen), verbesserte Verlässlichkeit der elektrischen Verbindungen, verbesserte Ausbeute, höhere elektrische Geschwindigkeit (z.B. aufgrund kürzerer Leitweglenkungsabstände zwischen dem Logikchip 102 und den Speicherchips 112 und 304), dünnere Bildungsfaktoren, gute Level-2-Verlässlichkeitsspannen (z.B. verbesserte Resultate im Temperaturzyklus (Temperature Cycle; TC) und/oder in Sturztests) und dergleichen.
  • Die 11 bis 19 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung 400 (siehe 19) in Übereinstimmung mit einigen alternativen Ausführungsformen. 11 zeigt eine Querschnittsansicht eines Trägers 401. Der Träger 401 kann ein Glasträger oder dergleichen sein. Eine oder mehrere RDLs 402 können über dem Träger 101 angeordnet sein. Leitfähige Teile der RDLs 402 (z.B. eine Saatschicht) können, beispielsweise unter Verwendung eines Sputter-Prozesses, eines stromlosen galvanischen Überzugsprozesses und dergleichen, gebildet werden. Leitfähige Teile der RDLs 402 können aus einem leitfähigen Material wie etwa Kupfer, Titan, Silber, Gold und dergleichen gebildet werden. Die RDLs 402 können mit Mustern versehen sein, um Kontaktpolster 404 zu umfassen, beispielsweise unter Verwendung einer Kombination von Fotolithografie und Ätzen.
  • 12 zeigt die Befestigung der leitfähigen Stifte 406 mit den Kontaktpolstern 404. Die leitfähigen Stifte 406 können im Wesentlichen Ähnliche sein wie die leitfähigen Stifte 112 und 126. Beispielsweise können die leitfähigen Stifte 406 vorgeformte Strukturen (z.B. solche, die Kupfer, Silber, Gold und dergleichen umfassen), die mit den Kontaktpolstern108 verbunden sind, sein. In einigen Ausführungsformen können die leitfähigen Stifte 406 eine Höhe von etwa 100 µm bis etwa 500 µm haben.
  • 13 zeigt die Anordnung eines Halbleiterchips (z.B. eines Logikchips 102) über dem Träger 401. Der Logikchip 102 kann ein Anwendungsprozessor (AP) sein, wobei andere Arten von Halbleiterchips (z.B. Speicherchips) ebenso gut verwendet werden können. Ein Logikchip 102 umfasst eine Vielzahl leitfähiger Pfosten 408 (z.B. Kupferpfosten), die auf den Kontaktpolstern an einer Oberseitenoberfläche des Logikchips 102 gebildet sind. Leitfähige Pfosten 408 können elektrische Verbindungen zu aktiven Vorrichtungen/funktionalen Schaltkreisen im Logikchip 102 bereitstellen. Der Logikchip 102 kann über dem Träger 401 derart angeordnet sein, dass die leitfähigen Pfosten 408 nach oben zeigen, zum Beispiel unter Verwendung eines geeigneten Pickels oder Positionierungswerkzeugs.
  • Als nächstes, wie in 14 gezeigt, wird eine Formmasse 410 zwischen den leitfähigen Stiften 406 und dem Logikchip 102 verteilt, um die Lücken zu füllen. Die Formmasse 410 kann im Wesentlichen die gleiche sein wie die Formmasse 114. Beispielsweise kann die Formmasse 410 zwischen den leitfähigen Stiften 406/Logikchip 102 in flüssiger Form verteilt werden. Anschließend wird ein Härtungsprozess durchgeführt, um die Formmasse 410 zu verfestigen. Die Füllung der Formmasse 410 kann die leitfähigen Stifte 406/den Logikchip 102 überfluten, so dass die Formmasse 410 die Oberseitenoberflächen der leitfähigen Stifte 406/des Logikchips 102 bedeckt.
  • Ein CMP (oder andere Abschleif-/Rückätztechniken) können durchgeführt werden, um die Oberseitenoberflächen der leitfähigen Stifte 406 und leitfähigen Pfosten 408 auf dem Logikchip 102 freizulegen. Die resultierende Struktur wird in 15 gezeigt. Nach dem CMP können die seitlichen Oberflächen der Formmasse 410, der leitfähigen Stifte 406 und der leitfähigen Pfosten 408 im Wesentlichen auf einer Höhe sein. Ferner können die leitfähigen Pfosten 408 andere Merkmale des Logikchips 102 während des CMP-Prozesses vor Beschädigung schützen. Die leitfähigen Stifte 406 können sich durch die Formmasse 410 hindurch erstrecken und folglich können die leitfähigen Stifte 406 ebenso als Durchkontaktierung durch die Formmasse (TMVs) 406 angesehen werden. In einer Draufsicht (nicht gezeigt) kann die Formmasse 410 den Logikchip 102 umschließen.
  • 16 zeigt die Bildung eines oder mehrerer RDLs 412 über dem Logikchip 102. Die RDLs 412 können im Wesentlichen die gleichen sein wie die RDLs 116, und die RDLs 412 können sich über die Kanten des Logikchips 102, über die Formmasse 410 und die leitfähigen Stifte 406 hinaus erstrecken. Anschlüsse 414 werden über den RDLs 412 gebildet. Die Anschlüsse 414 können Mikrolöthügel sein, die beispielsweise eine Höhe von etwa 30 µm bis etwa 100 µm und eine Abstandsbolzenhöhe von etwa 30 µm bis etwa 100 µm haben. Die Anschlüsse 414 und die RDLs 412 stellen eine elektrische Verbindung zu dem Logikchip 102 und den leitfähigen Stiften 406 bereit.
  • Als Nächstes, wie in der 17 gezeigt, wird ein weiterer Halbleiterchip, wie etwa ein Speicherchip 104, mit den Anschlüssen 414 verbunden. Beispielsweise kann ein Rückfluss auf den Anschlüssen 414 durchgeführt werden. Anschließend kann eine Unterfüllung 416 zwischen dem Logikchip 102 und dem Speicherchip 104 um die Anschlüsse 414 herum verteilt werden. Die Unterfüllung 416 stellt Unterstützung für die Anschlüsse 414 bereit. Der Speicherchip 104 kann elektrisch mit dem Logikchip 102 durch die RDLs 412 verbunden sein. Der Speicherchip 104 kann in einigen Ausführungsformen ein Breit-IO-Chip sein.
  • Die resultierende PoP-Vorrichtung 400 wird dann von dem Träger entfernt und die Anschlüsse 418 werden auf der Unterseitenoberfläche der RDLs 402 entgegengesetzt zum Logikchip 102 angeordnet, wie in der 18 gezeigt. Die Anschlüsse 418 können BGA-Bälle sein, die beispielsweise eine Höhe von etwa 250 µm bis etwa 500 µm haben. Die Anschlüsse 418 können verwendet werden, um die PoP-Vorrichtung 400 mit einer Hauptplatine (nicht gezeigt) elektrisch zu verbinden oder eine Verbindung zu anderen Vorrichtungsbestandteilen eines elektrischen Systems herzustellen. Die leitfähigen Stifte 406 (nebst anderen Leiterbahnstrukturen der PoP-Vorrichtung 400) stellen eine elektrische Verbindung zwischen den Anschlüssen 418 und dem Speicherchip 104 bereit.
  • 19 zeigt die fakultative Verbindung zusätzlicher Gehäusebestandteile mit dem Logikchip 102/Speicherchip 104 in der PoP-Vorrichtung 400. Beispielsweise kann die Gehäusestruktur 300 mit einer entgegengesetzten Oberfläche der RDLs 412 als Logikchip 102 verbunden sein. Die Gehäusestruktur 300 kann ein Speichergehäuse, wie etwa ein LP-DDR2-Gehäuse, ein LP-DDR3-Gehäuse und dergleichen sein. Die Gehäusestruktur 300 kann eine Vielzahl von gestapelten Speichermatrizen (z.B. DRAM-Matrizen 304), die mit einem Gehäuseträger 302 verbunden sind, beispielsweise unter Verwendung von Drahtbindungen 306, umfassen. DRAM-Matrizen 304 und Drahtverbindungen 306 können durch eine schützende Formmasse 308 umschlossen sein. Andere Arten von Gehäusestrukturen können ebenso verwendet werden. Alternativ kann die Gehäusestruktur 300 ausgespart werden, abhängig von der Gehäusegestaltung.
  • Anschlüsse 310 können auf einer Unterseitenoberfläche eines Gehäuseträgers 302 angeordnet sein. Die Gehäusestruktur 300 kann an RDLs 412 unter Verwendung von Anschlüssen 310 gebunden sein. Die Anschlüsse 310 haben eine größere vertikale Abmessung als der Speicherchip 104 und der Speicherchip 104 kann zwischen der Gehäusestruktur 300 und den RDLs 412 angeordnet sein. Der Logikchip 102 und/oder der Speicherchip 104 können elektrisch mit den DRAM-Matrizen 304 durch RDLs 412 und andere Leitbahnstrukturen in der PoP-Vorrichtung 400 verbunden sein.
  • Somit ist die PoP-Vorrichtung 400 vervollständigt. Die PoP-Vorrichtung 400 umfasst eine Ausgangslastfaktor-Struktur, die einen Logikchip 102, eine Formmasse 410, die den Logikchip 102 umschließt, und leitfähige Stifte 406, die sich durch die Formmasse 410 hindurch erstrecken, hat. Die RDLs 412 sind über den Logikchip 102, die Formmasse 410 und die leitfähigen Stifte 406 verteilt. Ein anderer Halbleiterchip, wie etwa ein Halbleiterchip 104, ist mit der Ausgangslastfaktor-Struktur verbunden und elektrisch mit dem Logikchip 102 durch die RDLs 412 verbunden. Daher können die Logik-(z.B. AP)- und Speicher-(z.B. Breit-IO)-Chips unter Verwendung von Gehäusestrukturen (z.B. solche, die Formmassen, leitfähige Stifte und/oder RDLs haben) verbunden sein. Vorteilhafte Merkmale der PoP-Vorrichtung 400 können eine oder mehrere der folgenden umfassen: Kosteneffektivität (z.B. aufgrund der Verwendung relativ einfacher Leiterbahnstrukturen ohne teure Durchkontaktierung durch den Träger), gesteigerte Kapazität (z.B. aufgrund der Möglichkeit, Breit-IO-Chips mit anderen Speicherchips zu umfassen), verbesserte Verlässlichkeit der elektrischen Verbindungen, verbesserte Ausbeute, höhere elektrische Geschwindigkeit (z.B. aufgrund kürzerer Leitweglenkungsabstände zwischen dem Logikchip 102 und den Speicherchips 112 und 304), dünnere Bildungsfaktoren, gute Level-2-Verlässlichkeitsspannen (z.B. verbesserte Resultate im TC/in Sturztests) und dergleichen.
  • Die 20 bis 25 zeigen Querschnittsansichten verschiedener Zwischenstufen der Herstellung einer PoP-Vorrichtung 400 (vergleiche 25) in Übereinstimmung mit einigen alternativen Ausführungsformen. 20 zeigt eine Querschnittsansicht eines Trägers 401, RDLs 402, Kontaktpolster 404, leitfähige Stifte 406 und einen Halbleiterchip 102. Die verschiedenen Elemente der 20 können im Wesentlichen die gleichen Elemente wie in der 13 sein, wo gleiche Referenznummern gleiche Elemente bezeichnen. Allerdings kann anstelle der leitfähigen Pfosten 408 eine schützende Schicht 450 über dem Logikchip 102 gebildet sein. Die leitfähige Schicht 450 bedeckt die Kontaktpolser 103, die auf einer Oberseitenoberfläche des Logikchips 102 gebildet sind. In einigen Ausführungsformen kann die schützende Schicht 450 eine vor Ultraviolett (UV) schützende Klebebandschicht sein, die unter Verwendung von UV-Licht zersetzbar sein kann. Der Logikchip 102 kann über dem Träger 401 angeordnet sein, so dass die schützende Schicht 450 nach oben zeigt, beispielsweise unter Verwendung eines geeigneten Pickels oder Anordnungswerkzeugs.
  • Als nächstes, wie in 21 gezeigt, wird eine Formmasse 410 zwischen den leitfähigen Stiften 406 und dem Logikchip 102 verteilt, um die Lücken zu füllen. Die Füllung der Formmasse 410 kann die leitfähigen Stifte 406/den Logikchip 102 überfluten, so dass die Formmasse 410 die Oberseitenoberfläche der leitfähigen Stifte 406/den Logikchip 102 bedeckt.
  • Ein CMP (oder andere Abschleif-/Rückätztechniken) kann durchgeführt werden, um die Oberseitenoberfläche der leitfähigen Stifte 406 und der schützenden Schicht 450 auf dem Logikchip 102 freizulegen. Die resultierende Struktur wird in 22 gezeigt. Die schützende Schicht 420 kann andere Merkmale des Logikchips 102 vor Beschädigung während des CMP-Prozesses schützen. Leitfähige Stifte 406 können sich durch die Formmasse 410 erstrecken und folglich können die leitfähigen Stifte 406 ebenso als Durchkontaktierung durch die Formmasse (TMVs) 406 angesehen werden. In einer Draufsicht (nicht gezeigt) kann die Formmasse 410 den Logikchip 102 umschließen.
  • In 23 wird die schützende Schicht 450 unter Verwendung eines Verfahrens zur Entfernung des Klebestreifens (z.B. Abziehen desselben), Aussetzen gegenüber UV-Licht, Auflösen unter Verwendung geeigneter chemischer Lösungen (z.B. einer alkalischen Lösung) und dergleichen entfernt. Durch Entfernen der schützenden Schicht 450 können die Kontaktpolster 103 und der Logikchip 102 freigelegt werden. Nachdem die schützende Schicht 450 entfernt wird, können die seitlichen Oberflächen der Formmasse 410 und die leitfähigen Stifte 406 höher sein als der Logikchip 102.
  • 24 zeigt die Bildung einer oder mehrerer RDLs 412 über dem Logikchip 102. Da der Logikchip 102 niedriger sein kann als die Oberseitenoberfläche der Formmasse 410 können die RDLs 412 sich in die Formmasse 410 hineinerstrecken, um direkten elektronischen Kontakt zu den Kontaktpolstern 103 des Logikchips 102 herzustellen. Die RDLs 412 können sich ferner über die Ecken des Logikchips 102 über die Formmasse 410 und die leitfähigen Stifte 406 hinaus erstrecken. Anschlüsse 414 sind dann über den RDLs 412 gebildet. Die Anschlüsse 414 und RDLs 412 stellen einen elektrischen Kontakt zu dem Logikchip 102 und den leitfähigen Stiften 406 bereit.
  • Die verbleibenden Verfahrensschritte zur Bildung einer PoP-Vorrichtung können im Wesentlichen ähnlich denen sein, die in den 17 bis 19 gezeigt werden und werden der Kürze halber an dieser Stelle ausgespart. 25 zeigt die vollständige PoP-Vorrichtung 400. Folglich, wie in den 21 bis 25 dargestellt, können alternative Verfahren verwendet werden, um die PoP-Vorrichtung zu bilden, wobei die RDLs 412 direkt mit den Kontaktpolstern103 in dem Logikchip 102 ohne jegliche dazwischenliegende leitfähige Pfosten 408 verbunden sind. In einigen Ausführungsformen können die RDLs 412 sich über die Oberseitenoberfläche der Formmasse 410, aufgrund der Eingliederung einer schützenden Schicht 450 in den Prozessfluss, erstrecken.
  • Folglich, wie im Vorangehenden im Detail dargestellt, haben verschiedene Ausführungsformen der PoP-Vorrichtungen Logik- und Speicherchips, die unter Verwendung verschiedener Ausgangslastfaktor-, Chip-auf-Chip- und Chip-auf-Trägerstrukturen verbunden sein können. Vorteile der verschiedenen Ausführungsformen können eine Steigerung der Geschwindigkeit und des Stromverbrauchs, geringere Herstellungskosten, eine gesteigerte Kapazität, verbesserte Ausbeuten, dünnere Bildungsfaktoren, verbesserte Level-2-Verlässlichkeitsspannen und dergleichen umfassen. Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Ansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Ansprüche wiedergegeben.

Claims (12)

  1. Gehäuse-auf-Gehäuse (PoP)-Vorrichtung (200), umfassend: eine erste Gehäusestruktur (100), umfassend: einen Logikchip (102), verbunden mit einem Speicherchip (104); eine erste Formmasse (114), die den Speicherchip (104) umschließt; und eine erste Vielzahl leitfähiger Stifte (112), die sich durch die erste Formmasse (114) hindurch erstrecken und an Kontaktpolstern (108) auf dem Logikchip (102) angefügt sind; einen ersten Gehäuseträger (124); und eine erste Vielzahl von Anschlüssen (118), die die erste Gehäusestruktur (100) mit dem ersten Gehäuseträger (124) verbinden; und eine oder mehrere Umverteilungsschichten (RDLs) (116) auf einer Oberfläche des Speicherchips (104), entgegengesetzt zu dem Logikchip (102), wobei die erste Vielzahl von Anschlüssen (118) auf einer Oberfläche der einen oder mehreren RDLs (116), entgegengesetzt zu dem Speicherchip (104), angeordnet ist.
  2. PoP-Vorrichtung (200) nach Anspruch 1, wobei die eine oder mehrere Umverteilungsschichten (RDLs) (116) Leiterbahnstrukturen umfassen, die in einer oder mehreren Polymerschichten gebildet und elektrisch mit dem Speicherchip (104) und/oder dem Logikchip (102) verbunden sind.
  3. PoP-Vorrichtung (200) nach Anspruch 2, wobei die erste Vielzahl von leitfähigen Stiften (112) den Logikchip (102) mit der einen oder mehreren RDLs (116) elektrisch verbindet.
  4. PoP-Vorrichtung (200) nach Anspruch 2, wobei die eine oder mehrere RDLs (116) über Ecken des Speicherchips (104) auf der ersten Formmasse (114) und die erste Vielzahl der leitfähigen Stifte (112) herausragt.
  5. PoP-Vorrichtung (200) nach Anspruch 1, ferner umfassend: eine zweite Formmasse (128), die die erste Gehäusestruktur (100) umschließt; und eine zweite Vielzahl leitfähiger Stifte (126), die sich durch die zweite Formmasse (128) hindurch erstrecken und an Kontaktpolstern (122) auf dem ersten Gehäuseträger (124) angefügt sind.
  6. PoP-Vorrichtung (200) nach Anspruch 5, ferner umfassend: eine zweite Gehäusestruktur (300); und eine zweite Vielzahl von Anschlüssen (310), die die zweite Gehäusestruktur (300) mit dem ersten Gehäuseträger (124) elektrisch verbinden, wobei die zweite Vielzahl der Anschlüsse (310) mit der zweiten Vielzahl der leitfähigen Stifte (126) verbunden ist.
  7. PoP-Vorrichtung (200) nach Anspruch 6, wobei die zweite Gehäusestruktur (300) umfasst: eine Vielzahl gestapelter Dynamic-Random-Access-Memory(DRAM)-Chips (304); einen zweiten Gehäuseträger (302), der mit der Vielzahl der gestapelten DRAM-Chips (304) verbunden ist; und eine dritte Formmasse (308), die die Vielzahl der gestapelten DRAM-Chips (304) umschließt.
  8. PoP-Vorrichtung (200) nach Anspruch 5, wobei seitliche Oberflächen der ersten Gehäusestruktur (100) und die zweite Formmasse (128) im Wesentlichen auf gleicher Höhe sind.
  9. PoP-Vorrichtung (200) nach Anspruch 1, wobei der Logikchip (102) ein Anwendungsprozessor ist und wobei der Speicherchip (104) ein Breit-Input-/Output(IO)-Chip ist.
  10. Verfahren, umfassend: Bilden einer ersten Gehäusestruktur (100), wobei das Bilden der ersten Gehäusestruktur (100) umfasst: Verbinden eines Logikchips (102) mit einem Speicherchip (104), wobei der Logikchip (102) eine erste Vielzahl von Kontaktpolstern (108) umfasst; Befestigen einer ersten Vielzahl von vorgeformten leitfähigen Stiften (112) an der ersten Vielzahl der Kontaktpolster (108); Verteilen einer ersten Formmasse (114) über dem Logikchip (102) zwischen dem Speicherchip (104) und jeder der Vielzahl der vorgeformten leitfähigen Stifte (112); und Bilden einer oder mehrerer Rückverteilungsschichten (RDLs) (116) auf einer Oberfläche des Speicherchips (104), entgegengesetzt zu dem Logikchip (102); und Verbinden der ersten Gehäusestruktur (100) mit einem Gehäuseträger (124) durch eine erste Vielzahl von Anschlüssen (118), wobei die erste Vielzahl von Anschlüssen (118) auf einer Oberfläche der einen oder mehreren RDLs (116), entgegengesetzt zu dem Speicherchip (104), angeordnet ist.
  11. Verfahren nach Anspruch 10, wobei der Gehäuseträger (124) eine zweite Vielzahl von Kontaktpolstern (122) umfasst und das Verfahren ferner umfasst: Befestigen einer zweiten Vielzahl vorgeformter leitfähiger Stifte (126) an der zweiten Vielzahl von Kontaktpolstern (122); Verteilen einer zweiten Formmasse (128) über dem Gehäuseträger (124) zwischen der ersten Gehäusestruktur (100) und jeder der zweiten Vielzahl der leitfähigen Stifte (126); und das Verbinden einer zweiten Gehäusestruktur (300) mit der zweiten Vielzahl der leitfähigen Stifte (126).
  12. Verfahren nach Anspruch 10, wobei die erste Vielzahl der leitfähigen Stifte (112) den Logikchip (102) elektrisch mit einem oder mehreren RDLs (116) verbindet.
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