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DE102007034402B4 - Halbleiterpackung und Herstellungsverfahren dafür - Google Patents

Halbleiterpackung und Herstellungsverfahren dafür Download PDF

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DE102007034402B4
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Chee-Kian Ong
Bin Chichik Razak
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Advanpack Solutions Pte Ltd
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Abstract

Halbleiterpackung in Form eines Anschlussrahmens umfassend:
eine Vielzahl von Packungsleiterbahn-Layoutbaugruppen, die durch eine erste gemusterte leitfähige Schicht (20') mit einer ersten Oberseite und einer ersten Bodenseite gebildet werden, wobei jede der Packungsleiterbahn-Layoutbaugruppen durch eine Vielzahl von Packungsleiterbahnen gebildet ist;
eine zweite gemusterte leitfähige Schicht (27) mit einer zweiten Oberseite und einer zweiten Bodenseite, wobei die zweite Bodenseite auf der ersten Oberseite angeordnet ist; und
eine erste Isolierschicht (28), die aus einem Formstoff gebildet ist und eine dritte Oberseite, eine dritte Bodenseite und einen Raum, der es erlaubt, einen Halbleiterchip anzubringen, aufweist, wobei die erste gemusterte leitfähige Schicht (20') und die zweite gemusterte leitfähige Schicht (27) in der ersten Isolierschicht (28) eingebettet sind und der Raum die erste Oberseite der ersten gemusterten leitfähigen Schicht (20') teilweise freilegt, wobei die erste Bodenseite der ersten gemusterten leitfähigen Schicht (20') und die dritte Bodenseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind und die zweite Oberseite der zweiten gemusterten leitfähigen Schicht (27) und die dritte Oberseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die Erfindung betrifft im allgemeinen eine Halbleiterpackung und ein Herstellungsverfahren dazu und insbesondere eine Halbleiterpackung in Form eines Anschlussrahmens, der während des Herstellungsverfahrens unabhängig isoliert und transportiert werden kann.
  • Beschreibung des Stands der Technik
  • Zusammen mit dem Fortschritt in Wissenschaft und Technik floriert die Nachfrage nach einer Vielzahl von elektronischen Produkten. Unterdessen, da die Kunden bei elektronischen Produkten eine Miniaturisierung erwarten, wird das Halbleiterelement, ein entscheidendes Element, das in elektronischen Produkten verwendet wird, auch in Hinblick auf die Miniaturisierung entworfen und die Verringerung des Rastermaßes und der Breite des Schaltkreises eines Halbleiterelements waren schon immer eine wichtiges Ziel in der Halbleiterindustrie. Zusätzlich zur Verringerung des Rastermaßes und der Breite des Schaltkreises im Halbleiterchip spielt jedoch auch die Chippackung, die das Signal transportiert und an die Peripherie weitergibt eine wichtige Rolle in der Miniaturisierung eines Halbleiterbauelements. Wenn der Schaltkreis und das Rastermaß in einer Halbleiterpackung nicht effektiv reduziert werden können, wird die Miniaturisierung der Größe eines Halbleiterelements, das dieses nutzt, sehr begrenzt sein.
  • Zum Beispiel liegt die Dicke einer metallischen Leiterbahn einer gewöhnlichen Packung normalerweise zwischen 120–250 Mikrometer, und eine Packungsleiterbahn wird nach dem Prozess des Mikrofilmens, Belichtens und Ätzens gebildet. Der Ätzprozess beschränkt jedoch die Breite und das Rastermaß eines Schaltkreises und der Unterätzungseffekt wird die Zuverlässigkeit der Packungsleiterbahnen beeinflussen. Deshalb ist der gewöhnliche Anschlussrahmen der Packungsleiterbahn nicht für die Miniaturisierung von Halbleiterelementen geeignet.
  • Beispiele für konventionelle Leiterrahmen und Halbleiterpackungen und für Verfahren zu deren Herstellung werden in US 6 784 376 B1 , US 6 528 869 B1 , US 2003/0 045 024 A1 , US 5 608 265 A , US 2005/0 088 833 A1 , US 5 440 805 A , US 7 145 238 B1 und EP 0 446 656 A1 beschrieben.
  • Deshalb ist die Lösung des obengenannten Problems der Bauelementminiaturisierung und der Vereinfachung des Herstellungsprozesses der Packung eine wichtige Zielrichtung in der Forschung und Entwicklung von Halbleiterpackungen geworden.
  • Gegenstand der Erfindung
  • Das oben genannte Ziel wird durch die Halbleiterpackung in Form eines Anschlussrahmens nach einem der Ansprüche 1 oder 9 und durch das Herstellungsverfahren nach einem der Ansprüche 17 oder 20 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Entsprechend eines ersten Aspekts einer Ausführungsform der vorliegenden Erfindung wird eine Halbleiterpackung in Form eines Anschlussrahmens bereitgestellt. Die Halbleiterpackung umfasst eine erste Isolierungsschicht und eine Vielzahl von Packungsleiterbahnen, wobei eine Vielzahl von Löchern und ein Raum zum Anbringen eines Chips in einer ersten Oberfläche der ersten Isolierungsschicht eingebracht sind und die Packungsleiterbahnen in die Isolierungsschicht eingebettet und mit einem anderen Ende der Löcher verbunden sind.
  • Entsprechend einem Aspekt einer weiteren Ausführungsform der vorliegenden Erfindung ist eine Halbleiterpackung bereitgestellt. Die Halbleiterpackung umfasst eine erste Isolierungsschicht, eine Vielzahl von Positionierungseinheiten und eine Vielzahl von Packungsleiterbahnen. Der Elastizitätsmodul der ersten Isolierungsschicht ist größer als 1.0 GPa. Die Positionierungseinheiten sind auf der ersten Isolierungsschicht angeordnet. Die Packungsleiterbahnen sind unter der Positionierungseinheit angeordnet.
  • Entsprechend einem Aspekt einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Herstellungsverfahren einer Halbleiterpackung vorgestellt. Das Herstellungsverfahren umfasst die folgenden Schritte. Zuerst wird ein Träger bereitgestellt. Danach werden eine Vielzahl von Leiterbahnen auf dem Träger geformt. Dann wird eine erste Isolierungsschicht auf den Leiterbahnen gebildet. Danach werden eine Vielzahl von Positionierungseinheiten auf einer ersten Oberfläche der ersten Isolierungsschicht gebildet, wobei die Positionierungseinheiten die Leiterbahnen direkt kontaktieren.
  • Die Erfindung wird durch die folgende ausführliche Beschreibung der bevorzugten aber nicht beschränkenden Ausführungsformen klar werden. Die folgende Beschreibung bezieht sich auf die beigefügten Figuren.
  • Kurze Beschreibung der Zeichnungen
  • 1 bis 8 zeigen Ablaufpläne des Verfahrens der Herstellung einer unabhängigen Halbleiterpackung in Form einer Anschlussrahmens;
  • 9 bis 14 zeigen detaillierte Ablaufpläne der Herstellung und Verbindung der unabhängigen Halbleiterpackung mit einem Chip, beispielhaft dargestellt durch drei unterschiedliche Chippackungen und
  • 15 zeigt eine erfindungsgemäße Halbleiterpackung in Form eines Anschlussrahmens, die in einer Multi-Chip-Packung genutzt wird.
  • 16 und 17 zeigen detaillierte Darstellungen bevor die Packungselemente zusammengepackt werden.
  • 18 bis 25 zeigen Darstellungen der Herstellung einer weiteren Halbleiterpackung.
  • Detaillierte Beschreibung der Erfindung
  • Erste Ausführungsform
  • Mit Verweis auf 1 und die weiteren Figuren sind Ablaufdiagramme des Verfahrens der Herstellung einer unabhängigen Halbleiterpackung, die nicht in Einklang mit der Erfindung, aber hilfreich für deren Verständnis sind, gezeigt. Zuerst wird ein Träger 10 bereitgestellt. In der vorliegenden Ausführungsform der Erfindung ist der Träger 10 ein Stahlstück. Dann, bezugnehmend auf 2, wird zuerst eine Fotolackschicht 11 auf dem Träger 10 gebildet und weiter zu einer gemusterten Fotolackschicht 11' wie in 3 gezeigt geformt.
  • Mit Verweis auf 4 wird eine leitfähige Schicht 20 im leeren Teil der Fotolackschicht 11' gebildet, wobei sich die Dicke der leitfähigen Schicht 20 normalerweise zwischen 0,01–0,4 mm erstreckt, aber bevorzugt zwischen 0,025–0,035 mm beträgt. Bei der vorliegenden Ausführungsform der Erfindung wird die leitfähige Schicht 20 durch Elektroplattieren erzeugt. Wie in 5 gezeigt, wird die Fotolackschicht 11' entfernt, aber die leitfähige Schicht 20 (die erste leitfähige Schicht) wird belassen und als Packungsleiterbahnen genutzt, aber nicht als Leiterbahnen im Inneren eines Halbleiterchips. Bei der vorliegenden Ausführungsform werden eine Vielzahl von Leiterbahnen, die durch die leitfähige Schicht 20 gebildet werden, vorzugsweise elektrisch isoliert und als Packungsleiterbahn-Layoutbaugruppe genutzt. In der praktischen Anwendung sind die Packungsleiterbahnen elektrisch miteinander verbunden. Während des Verfahrens der Bildung, wird eine Vielzahl von Packungsleiterbahnen-Layoutbaugruppen geformt und jede Packungsleiterbahn-Layoutbaugruppe hat im Wesentlichen das gleiche Muster und entspricht individuell einem zusammen zu packenden Chip.
  • Unter Verweis auf 6 wird eine Form 23 bereitgestellt, wobei die Form 23 eine Vielzahl von Vorsprüngen besitzt, die der Position der Leiterbahnschicht 20 entsprechen. Dann wird ein isolierendes Material eingegossen, um eine erste Isolierschicht 21 zu bilden, wobei die Dicke der ersten Isolierschicht 21 normalerweise zwischen 0,1–0,4 mm aber bevorzugt zwischen 0,18–0,22 mm liegt. Wie in 7 gezeigt, sind eine Vielzahl von Packungsleiterbahnen in der ersten Isolierschicht 21 eingebettet oder in der ersten Isolierschicht 21 angeordnet und erstrecken sich zu einer Oberfläche der ersten Isolierschicht 21. In der vorliegenden Ausführungsform ist das Isoliermaterial ein Formstoff, der Elastizitätsmodul des Isoliermaterials ist größer als 1,0 GPa und der CTE-Wert des Isoliermaterials ist vorzugsweise geringer als 10 ppm. In der praktischen Anwendung ist die erste Isolierschicht 21 nicht notwendigerweise auf eine Schicht beschränkt. Jeder, der in der Technik der Erfindung Kenntnisse besitzt, kann zu verschiedenen Zeiten der Herstellung verschiedene Materialien nutzen, um eine Mischung für eine Isolierschicht zusammenzumischen, oder dasselbe Material zu verschiedenen Zeiten der Herstellung zur Mischung einer Isolierschicht nutzen. In der vorliegenden Ausführungsform jedoch, ist die erste Isolierschicht 21 aus einem einzigen Material gebildet, so dass die Packungsleiterbahnen in der ersten Isolierschicht 21 eingebettet sind. Das heißt, die Höhe der ersten Isolierschicht 21 muss größer sein als die Höhe der Packungsleiterbahnen.
  • Da die Vielzahl von Vorsprüngen, die auf der Form 23 angeordnet sind, der Leiterbahnschicht 20 entspricht, sind eine Vielzahl von Löchern 22 auf einer Oberfläche der ersten Isolierschicht 21 gebildet. Bezugnehmend auf 8 sind die Form 23 und der Träger 10 entfernt und eine Halbleiterpackung, die unabhängig transportiert werden kann, ist gebildet. In der vorliegenden Ausführungsform kontaktieren die anderen Enden der Löcher 22 die Packungsleiterbahnen der Leiterbahnschicht 20, wobei die Löcher, die als Positionierungseinheiten zur Verbindung der Leiter genutzt werden, durch die Leiterbahnschicht 20 gebildet werden.
  • Mit Verweis auf 9 wird eine unabhängige Halbleiterpackung, die entsprechend 8 hergestellt wurde, mit einem Chip 31 über einen zweiten Leiter verbunden. In der vorliegenden Ausführungsform wird der zweite Leiter mit dem Chip 31 über ein Lötmittel 33 und einen säulenförmigen Höcker 32 verbunden. Daneben kann, wie in 10 gezeigt, das Loch 22 vollständig oder teilweise mit leitfähigem Material, wie z. B. Nickel, Gold, Kupfer oder Lötmittel gefüllt sein, um eine zweite leitfähige Schicht 41 zu bilden. In der vorliegenden Ausführungsform ist das leitfähige Material durch Lötmittel 41 gebildet, um die spätere Verarbeitung zu erleichtern.
  • Mit Verweis auf 11 wird der Leiter 42 auf der unabhängigen Halbleiterpackung durch Positionsbestimmung der Löcher 22 fixiert, so dass das Signal des Chips 31 extern über den säulenförmigen Höcker 32, das Lötmittel 33, die Leiterbahnschicht 20 und den Leiter 42 übermittelt wird. In der vorliegenden Ausführungsform ist der Leiter 42 eine Lötmittelkugel oder eine Leiterbahn und der Leiter 42 könnte genutzt werden, um die Leiterplatte (PC Board) oder eine andere Schicht des Aufnahmesubstrats zu verbinden. Um zu verhindern dass das Lötmittel der Lötmittelkugel überall hin fließt, wenn es geschmolzen wird, engen die Grenzen der Positionierungseinheit das Lötmittel ein, um im Loch 22 zu bleiben. In der vorliegenden Ausführungsform ist die Positionierungseinheit ein Loch 22, das eine Durchgangsbohrung oder eine Vertiefung sein kann.
  • Das Lötmittel 41 ermöglicht die elektrische Verbindung zwischen Leiter 42 und der Leiterbahnschicht 20 sogar noch enger und verhindert ein Auftreten von Blasen, was passiert, wenn eine Lötmittelkugel als Leiter 42 genutzt wird, aber das Loch 22 nicht vollständig auffüllen kann.
  • Andererseits können die unabhängige Halbleiterpackung und die Packung des Chips 31 flexibel sein. Mit Verweis auf 12 kann ein Isoliermaterial, wie z. B. ein Verkapselungsmaterial, als zweite Isolierschicht 51 genutzt werden und auf den Chip 31 aufgegossen werden, um den säulenförmigen Höcker 32 einzukapseln, aber den Chip 31 freiliegend zu lassen. Oder, wie in 13 gezeigt, die Isolierschicht 52 kapselt den säulenförmigen Höcker 32 und den Chip 31 ein, aber lässt die obere Fläche des Chips 31 frei. Oder, wie in 14 gezeigt, die zweite Isolierschicht 53 kapselt den säulenförmigen Höcker 32 ein, aber ist mit dem Chip 31 fluchtend.
  • Daneben wird die Halbleiterpackung auch für eine Multi-Chip-Packung genutzt. Mit Verweis auf 15 ist ein Raum 72, der es erlaubt den Chip 61 anzubringen und mit den Leiterbahnen zu verbinden, zusätzlich zum Loch der ersten Isolierschicht angeordnet, und der Chip ist mit der Lötmittelkugel durch ein Loch 22' verbunden.
  • Mit Verweis auf 16 wird eine perspektivische Ansicht eines Anschlussrahmens entsprechend einer ersten Ausführungsform. 16 ist die Unteransicht von 8, wobei die Packungsleiterbahn-Layoutbaugruppe 80, die durch eine erste leitende Schicht gebildet ist, in die erste Isolierschicht 21 eingebettet ist und eine Vielzahl von Bezugsmarkierungen 90 genutzt werden, um den Anschlussrahmen zu positionieren, wenn der Chip in das Gehäuse eingebracht wird. Bei der vorliegenden Ausführungsform ist die Form der individuellen Packungsleiterbahn-Layoutbaugruppe 80 in 17 gezeigt. Eine Packungsleiterbahn-Layoutbaugruppe 80 umfasst eine Vielzahl von elektrisch isolierten Packungsleiterbahnen, um das Muster der Packungsleiterbahn-Layoutbaugruppe zu bilden und einem zusammen zu packenden Chip zu entsprechen, wobei kleinere Chips über leitende Punkte 84 elektrisch verbunden werden und größere Chips über leitende Punkte 74 elektrisch verbunden werden. Somit kann sie in der vorliegenden Ausführungsform als Anschlussrahmen für verschieden große Chips genutzt werden. Wie in 16 und 17 gezeigt, haben die Packungsleiterbahn-Layoutbaugruppen 80 im Wesentlichen die selben Muster und die Packungsleiterbahn-Layoutbaugruppen 80, die zwischeneinander isoliert sind, sind in einer Matrix angeordnet und in die erste Isolierschicht 21 eingebettet.
  • Jede Packungsleiterbahn-Layoutbaugruppe 80 hat bevorzugt ein Eingangslast- oder Ausgangslast-Muster. Die erste leitende Schicht 20 und die zweite leitende Schicht 41 können unterschiedliche Rastermaße besitzen, um die Funktion des kleineren Rastermaßes zu erreichen.
  • Zweite Ausführungsform
  • Mit Verweis auf die 18 und die weiteren Figuren wird ein Verfahren der Herstellung einer Halbleiterpackung entsprechend einer zweiten Ausführungsform gezeigt. Zuerst wird ein Träger 19 bereitgestellt, wobei der Träger 19 in der vorliegenden Ausführungsform aus Kupfer gefertigt ist. Wie in 1 bis 4 der ersten Ausführungsform erzielen andere Herstellungsverfahren das Zwischenergebnis, wie in 18 gezeigt, eine gemusterte erste leitfähige Schicht 20', die auf dem Träger 19 gebildet ist.
  • Mit Verweis auf 19 wird eine Fotolackschicht 25 auf die erste leitfähige Schicht 20' beschichtet und ein Loch 27' wird auf der gemusterten Fotolackschicht 25 geformt. Mit Bezug auf 20 wird eine zweite leitfähige Schicht 27 im Loch 27' gebildet. In der vorliegenden Ausführungsform ist die zweite leitfähige Schicht 27 durch Elektroplattieren gebildet und ist im Wesentlichen flach und nicht hervorstehend von der Oberfläche der ersten Isolierschicht 28.
  • Die Fotolackschicht 25 wird entfernt, so dass eine gemusterte erste leitfähige Schicht 20' und eine zweite leitfähige Schicht 27 erhalten werden wie in 21 gezeigt. Mit Verweis auf 22 wird ein Formstoff eingespritzt, um eine erste Isolierschicht 28 zu bilden, so dass die gemusterte erste leitfähige Schicht 20' und die zweite leitfähige Schicht 27 in der ersten Isolierschicht 28 eingebettet sind. In der vorliegenden Ausführungsform ist der Formstoff, der genutzt wird, um die erste Isolierschicht 28 zu bilden, ein Epoxidharz mit einem Elastizitätsmodul größer als 1,0 GPa, wobei jedoch der CTE-Wert kleiner als 10 ppm ist.
  • Durch Ätzen wird der Träger 19 entfernt um eine Halbleiterpackung vor dem Zusammenpacken zu erhalten, wie in 23 gezeigt. Die Anwendung der noch nicht zusammengepackten Halbleiterpackung ist in 24 gezeigt und die noch nicht zusammengepackte Halbleiterpackung kann mit dem Chip 31' über Lötmittel 33' und säulenförmige Höcker 32' verbunden werden.
  • Daneben kann die zweite leitfähige Schicht 27 vorbehandelt werden, um das Harzrückstandsproblem zu lösen, das bei einer QFN-Packung entsteht, wenn das Band entfernt wird.
  • Bezugnehmend auf 25 kann ein leitfähiger Vorsprung 39 auf der ersten leitfähigen Schicht 20' des Packungsleiterbahn-Layouts bereitgestellt werden. Der leitfähige Vorsprung 39 kann aus Silber, Gold, anderen Metallen oder leitfähigen Materialien sein und der Teil des Packungsleiterbahn-Layouts direkt über dem leitfähigen Vorsprung ist der Formstoff der ersten Isolierschicht 28. Damit kann, wenn die noch nicht zusammengepackte Halbleiterpackung mit gewöhnlichen Drahtanschlüssen genutzt wird, die Leiterbahn mit dem leitfähigen Vorsprung 39 verbunden werden, so dass der Anschlussrahmen so dicht wie möglich benachbart zur Chippackung liegt und nicht wackeln kann, wenn er mit dem Träger verbunden ist, so dass folglich die Effizienz der Bindung des Drahts mit dem Chip gesteigert wird.
  • Die leitfähige Schicht 20 oder 22' (die Packungsleiterbahn) wird während des Herstellungsprozesses ohne Anwendung eines extra Verfahrens wie z. B. Mikrofilmens, Belichtung und Ätzen auf der leitfähigen Schicht gebildet, so dass die leitfähige Schicht nicht durch das Ätzmaß beschränkt wird und die Zuverlässigkeit der Packungsleiterbahnen nicht durch Unterätzung beeinträchtigt wird. Die Packungsleiterbahnen erfüllen jedoch die Anforderungen an die Miniaturisierung des Halbleiterelements besser.
  • Die Packungsleiterbahn-Layoutbaugruppe hat ein Eingangslast- oder ein Ausgangslast-Muster um die Funktion eines kleinen Rastermaßes zu erreichen.
  • Zudem macht das Loch 22 (die Positionierungseinheit) die Positionierungsbestimmung der Verbindung der Lötmittelkugel zum Gehäuseelement präziser und verhindert einen Überlauf des Lötmittels, wenn es geschmolzen ist.
  • Daneben werden die Form 23 und das Loch 22 (die Positionierungseinheit) durch die Nutzung des Materials der ersten Isolierschicht 21 direkt gebildet, so dass die erste Isolierschicht 21 und die Positionierungseinheit durch ein Füllen des Formstoffes gebildet sind, was den Herstellungsprozess der Halbleiterpackung sehr vereinfacht.
  • Zudem kann, mit Verweis auf 11, auf Grund der Anordnung der Packungsleiterbahnen 20, das Maß zwischen den Lötmittelkugeln größer sein, als das Maß zwischen den Chiphöckern 32. Deshalb kann die Technologie auf einen Herstellungsprozess mit einer geringeren Anforderung an das Maß angewendet werden.
  • Zudem nutzt die erste Isolierschicht 21 einen Formstoff als Träger für das Packungsleiterbahnmuster, weshalb die Packungsleiterbahnmuster nicht durch Metallleiterbahnen verbunden sind und unterschiedlich zu einem gewöhnlichen Anschlussrahmen ist, der Leiterbahnen zur Verbindung mit den Packungsleiterbahnmustern hat. Die Isolierschicht zwischen den Leiterbahnen des Anschlussrahmens wird nur für Isolationszwecke genutzt und kann nicht als Träger verwendet werden. Als Ergebnis haben die Ausführungsformen keine Verbindungsleiterbahnen zur Verbindung des Anschlussrahmenmusters und jede Packung hat ein individuelles Muster und ist leichter zu schneiden.
  • Bei einem gewöhnlichen Chip sind die Packungsleiterbahnen über metallische Leiterbahnen verbunden, weshalb die Packungsleiterbahnen erst geteilt werden müssen bevor der Chip individuell getestet werden kann. Da in den vorstehenden Ausführungsformen jedes Packungsleiterbahnmuster elektrisch isoliert ist und keine metallischen Leiterbahnen als Verbindung besitzt, kann der Chip immer noch getestet werden, selbst wenn der Chip mit den Packungsleiterbahnen verbunden ist, was viel Zeit und Testkosten spart.

Claims (24)

  1. Halbleiterpackung in Form eines Anschlussrahmens umfassend: eine Vielzahl von Packungsleiterbahn-Layoutbaugruppen, die durch eine erste gemusterte leitfähige Schicht (20') mit einer ersten Oberseite und einer ersten Bodenseite gebildet werden, wobei jede der Packungsleiterbahn-Layoutbaugruppen durch eine Vielzahl von Packungsleiterbahnen gebildet ist; eine zweite gemusterte leitfähige Schicht (27) mit einer zweiten Oberseite und einer zweiten Bodenseite, wobei die zweite Bodenseite auf der ersten Oberseite angeordnet ist; und eine erste Isolierschicht (28), die aus einem Formstoff gebildet ist und eine dritte Oberseite, eine dritte Bodenseite und einen Raum, der es erlaubt, einen Halbleiterchip anzubringen, aufweist, wobei die erste gemusterte leitfähige Schicht (20') und die zweite gemusterte leitfähige Schicht (27) in der ersten Isolierschicht (28) eingebettet sind und der Raum die erste Oberseite der ersten gemusterten leitfähigen Schicht (20') teilweise freilegt, wobei die erste Bodenseite der ersten gemusterten leitfähigen Schicht (20') und die dritte Bodenseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind und die zweite Oberseite der zweiten gemusterten leitfähigen Schicht (27) und die dritte Oberseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind.
  2. Halbleiterpackung nach Anspruch 1, wobei die erste gemusterte leitfähige Schicht (20') ein Eingangslast- oder Ausgangslast-Muster besitzt.
  3. Halbleiterpackung nach Anspruch 1, wobei die erste gemusterte leitfähige Schicht (20') und die zweite gemusterte leitfähige Schicht (27) ein unterschiedliches Rastermaß besitzen.
  4. Halbleiterpackung nach Anspruch 1, wobei die Vielzahl an Packungsleiterbahn-Layoutbaugruppen dieselben Muster besitzen.
  5. Halbleiterpackung nach Anspruch 1, wobei die Vielzahl an Packungsleiterbahn-Layoutbaugruppen in einer Matrix angeordnet ist.
  6. Halbleiterpackung nach Anspruch 1, die weiterhin leitfähige Höcker (32') aufweist, die auf den Packungsleiterbahn-Layoutbaugruppen angeordnet sind.
  7. Halbleiterpackung nach Anspruch 1, welche weiterhin Halbleiterchips (31') umfasst, die elektrisch mit den Packungsleiterbahn-Layoutbaugruppen verbunden sind.
  8. Halbleiterpackung nach Anspruch 7, welche weiterhin eine zweite Isolierschicht umfasst, die über den Packungsleiterbahn-Layoutbaugruppen und der ersten Isolierschicht (20') angeordnet ist und die Halbleiterchips (31') einkapselt.
  9. Halbleiterpackung in Form eines Anschlussrahmens umfassend: eine Vielzahl von Packungsleiterbahn-Layoutbaugruppen, die durch eine erste leitfähige Schicht (20) mit einer ersten Oberseite und einer ersten Bodenseite gebildet sind, wobei jede Packungsleiterbahn-Layoutbaugruppe durch eine Vielzahl von Packungsleiterbahnen gebildet ist; und eine erste Isolierschicht (21), die aus einem Formstoff gebildet ist und eine zweite Oberseite, eine zweite Bodenseite und einen Raum (72), der es erlaubt, einen Halbleiterchip (61) anzubringen, aufweist, wobei die erste leitfähige Schicht (20) in die erste Isolierschicht (21) eingebettet ist und der Raum (72) die erste Oberseite der ersten leitfähigen Schicht (20) freilegt, wobei die erste Bodenseite der ersten leitfähigen Schicht (20) und die zweite Bodenseite der ersten Isolierschicht (21) in einer Ebene angeordnet sind, wobei eine Vielzahl von Löchern (27') auf der zweiten Oberseite der Isolierschicht (21) angeordnet ist und die erste Oberseite der ersten leitfähigen Schicht (20) freilegt, wobei die Vielzahl an Löchern (22) mit elektrisch leitfähigem Material gefüllt sind, um eine zweite leitfähige Schicht zu bilden.
  10. Halbleiterpackung nach Anspruch 9, die weiterhin eine Vielzahl von Leitern (42) umfasst, die an den Löchern (22) angeordnet sind und elektrisch mit den Leiterbahnen-Layoutgruppen verbunden sind.
  11. Halbleiterpackung nach Anspruch 9, die weiterhin Halbleiterchips (31) umfasst, die elektrisch mit den Packungsleiterbahn-Layoutbaugruppen verbunden sind.
  12. Halbleiterpackung nach Anspruch 11, die weiterhin eine zweite Isolierschicht (52) umfasst, die über den Packungsleiterbahn-Layoutbaugruppen und der ersten Isolierschicht (21) angeordnet ist und die Halbleiterchips (31) einbettet.
  13. Halbleiterpackung nach Anspruch 9, wobei erste leitfähige Schicht (20) und zweite leitfähige Schicht ein unterschiedliches Rastermaß besitzen.
  14. Halbleiterpackung nach Anspruch 9, wobei die Vielzahl an Packungsleiterbahn-Layoutbaugruppen dasselbe Muster besitzen.
  15. Halbleiterpackung nach Anspruch 9, wobei die Vielzahl an Packungsleiterbahn-Layoutbaugruppen in einer Matrix angeordnet ist.
  16. Halbleiterpackung nach Anspruch 9, wobei die weiterhin metallische Höcker (32) enthält, die auf der Vielzahl an Packungsleiterbahn-Layoutbaugruppen angeordnet sind.
  17. Herstellungsverfahren für eine Halbleiterpackung in Form eines Anschlussrahmens, umfassend die folgenden Schritte: Bereitstellung eines Trägers (10); Bilden einer Vielzahl an Packungsleiterbahn-Layoutbaugruppen, die durch eine erste leitfähige Schicht (20) mit einer ersten Oberseite und einer ersten Bodenseite ausgebildet sind, wobei jede Packungsleiterbahn-Layoutbaugruppe durch eine Vielzahl an Packungsleiterbahnen geformt ist; Bilden einer ersten Isolierschicht (21) unter Verwendung eines Formstoffs, wobei die erste Isolierschicht (21) eine zweite Oberseite und eine zweite Bodenseite aufweist, wobei die erste leitfähige Schicht (20) innerhalb der ersten Isolierschicht (21) angeordnet ist und die erste Bodenseite der ersten leitfähigen Schicht (20) und die zweite Bodenseite der ersten Isolierschicht (21) in derselben Ebene angeordnet sind; Bilden eines Raums (72), der es erlaubt, einen Halbleiterchip (61) anzubringen, und einer Vielzahl von Löchern (22) auf der zweiten Oberseite der ersten Isolierschicht (21), wobei die erste Oberseite der ersten leitfähigen Schicht (20) durch den Raum (72) und die Vielzahl an Löchern (22) freigelegt wird; Auffüllen der Vielzahl an Löchern (22) mit einem elektrisch leitfähigen Material, wobei das leitfähige Material auf der ersten Oberseite der ersten leitfähigen Schicht (20) angeordnet ist; und Entfernen des Trägers (10) um die Vielzahl an Packungsleiterbahn-Layoutbaugruppen freizulegen.
  18. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 17, wobei der Träger (10) eine metallische Schicht ist und die metallische Schicht durch Ätzen entfernt wird.
  19. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 17, weiterhin umfassend einen Schritt zum Formen zumindest eines leitfähigen Höckers (32) auf der ersten Bodenseite der ersten leitfähigen Schicht (20) zum Anschließen eines Halbleiterchips (31).
  20. Verfahren zur Herstellung einer Halbleiterpackung in Form eines Anschlussrahmens, umfassend die folgenden Schritte: Bereitstellung eines Trägers (19); Bilden einer Vielzahl an Packungsleiterbahn-Layoutbaugruppen aus einer ersten gemusterten leitfähigen Schicht (20') mit einer ersten Oberseite und einer ersten Bodenseite, wobei jede Packungsleiterbahn-Layoutbaugruppe aus einer Vielzahl an Packungsleiterbahnen gebildet ist; Bilden einer zweiten gemusterten leitfähigen Schicht (27) mit einer zweiten Oberseite und einer zweiten Bodenseite, wobei die zweite Bodenseite auf der ersten Oberseite der ersten leitfähigen Schicht (20') angeordnet ist; Bilden einer ersten Isolierschicht (28), die durch einen Formstoff gebildet wird, wobei die erste Isolierschicht (28) eine dritte Oberseite und eine dritte Bodenseite aufweist, wobei die erste gemusterte leitfähige Schicht (20') und die zweite gemusterte leitfähige Schicht (27) in der ersten Isolierschicht (28) angeordnet werden, wobei die erste Bodenseite der ersten gemusterten leitfähigen Schicht (20') und die dritte Bodenseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind und die zweite Oberseite der zweiten gemusterten leitfähigen Schicht (27) und die dritte Oberseite der ersten Isolierschicht (28) in derselben Ebene angeordnet sind; Formen eines Raums, der es erlaubt, einen Halbleiterchip anzubringen, auf der dritten Oberseite der Isolierschicht (28), wobei die erste Oberseite der ersten gemusterten leitfähigen Schicht (20') teilweise freigelegt ist; und Entfernen des Trägers (19) um die Vielzahl an Packungsleiterbahn-Layoutbaugruppen freizulegen.
  21. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 20, wobei der Träger (19) eine metallische Schicht ist und die metallische Schicht durch Ätzen entfernt wird.
  22. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 20, wobei die erste gemusterte leitfähige Schicht (20') gemäß den Schritten des Bildens einer ersten gemusterten Fotolackschicht (25) auf dem Träger und dann Elektroplattieren der ersten gemusterten leitfähigen Schicht (20') gebildet ist.
  23. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 22, wobei die zweite gemusterte leitfähige Schicht (27) entsprechend den Schritten der Bildung einer zweiten gemusterten Fotolacksicht auf der ersten Fotolackschicht und dann Elektroplattieren der zweiten gemusterten leitfähigen Schicht gebildet wird.
  24. Herstellungsverfahren für eine Halbleiterpackung nach Anspruch 20, weiterhin enthaltend einen Schritt zum Formen mindestens eines leitfähigen Höckers (32') auf der ersten Bodenseite der ersten gemusterten leitfähigen Schicht (20') zum Anschließen eines Halbleiterchips (31').
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