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DE10393164T5 - Nicht vergossenes Gehäuse auf einer Substratbasis - Google Patents

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DE10393164T5
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Germany
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conductor
semiconductor chip
gate
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potting material
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DE10393164T
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English (en)
Inventor
Rajeev Cupertino Joshi
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Publication date
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Abstract

Halbleiterchipgehäuse, umfassend:
(a) ein Substrat mit (i) einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche umfasst, und (ii) einem Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt sind; und
(b) einen Halbleiterchip auf dem Chipanbringungsbereich, wobei der Halbleiterchip elektrisch an den Leiter gekoppelt ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Einige herkömmliche Halbleiterchipgehäuse verwenden Keramiksubstrate. In einem Beispiel ist ein Keramiksubstrat metallisiert und weist leitende Leitungen und Stege auf. Ein Halbleiterchip wird auf das Keramiksubstrat montiert, um ein Halbleiterchipgehäuse zu bilden. Dieses Halbleiterchipgehäuse wird dann auf eine Leiterplatte montiert.
  • Andere herkömmliche Halbleitergehäuse verwenden Leiterrahmen. In einem Beispiel wird ein Halbleiterchip auf einen Leiterrahmen mit Leitern montiert. Drähte koppeln den Halbleiterchip an die Leiter. Die Drähte, der Halbleiterchip und der größte Teil des Leiterrahmens (außer die Leiter, die sich nach außen erstrecken) werden dann in eine Vergussmasse eingebettet. Anschließend wird die Vergussmasse geformt. Das gebildete Halbleiterchipgehäuse kann dann auf eine Leiterplatte montiert werden.
  • Obwohl solche Halbleitergehäuse nützlich sind, könnten Verbesserungen vorgenommen werden. Zum Beispiel sind Halbleiterchipgehäuse, die Keramiksubstrate verwenden, relativ teuer herzustellen. Verglichen mit vielen polymeren Materialien sind keramische Materialien teuer. Außerdem sind beide Arten der oben genannten Halbleiterchipgehäuse relativ dick. Es wäre wünschenswert, wenn die Dicke eines Halbleiterchipgehäuses reduziert werden könnte. Da sich die Größe von Haushaltselektronik (z. B. Handys, Labtops, etc.) immer mehr verringert, besteht eine ständig zunehmende Nachfrage nach dünneren elektronischen Bauelementen und dünneren elektronischen Komponenten.
  • Die Ausführungsformen der Erfindung richten sich im Einzelnen und insgesamt auf die obigen Probleme und andere Probleme.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Ausführungsformen der Erfindung betreffen Halbleitergehäuse, die Substrate und Halbleiterchips umfassen, und Verfahren, um diese zu bilden.
  • Eine Ausführungsform der Erfindung betrifft ein Halbleiterchipgehäuse mit: (a) einem Substrat, umfassend (i) eine Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche umfasst, und einen Leiter mit einer Leiteroberfläche (oder einer Fläche, auf der andere Verbindungsverfahren wie beispielsweise Lotkugeln angebracht sein könnten, um ein "leiterloses Gehäuse" zu bilden), und (ii) ein Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freiliegen; und (b) einem Halbleiterchip auf dem Chipanbringungsbereich, wobei der Halbleiterchip elektrisch an den Leiter gekoppelt ist.
  • Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zur Bearbeitung einer Leiterrahmen-Struktur, wobei das Verfahren umfasst:
    (a) Bereitstellen einer Leiterrahmen-Struktur, die eine Chipanbringungsoberfläche und eine Leiteroberfläche aufweist, die an einer Bandstruktur angebracht ist, wobei die Chipanbringungsoberfläche und der Gate-Leiter nahe bei der Bandstruktur liegen; (b) Aufbringen eines Vergussmaterials auf einer Seite der Leiterrahmen-Struktur gegenüber der Bandstruktur; (c) Aushärten des Vergussmaterials; und (d) Entfernen der Bandstruktur von der Leiterrahmen-Struktur und dem ausgehärteten Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche freigelegt werden.
  • Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zum Bilden eines Halbleiterchipgehäuses, umfassend: (a) Bilden eines Substrats mit (i) einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche aufweist, und (ii) einem Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt werden; und (b) Montieren eines Halbleiterchips auf den Chipanbringungsbereich und auf die Chipanbringungsoberfläche, wobei der Halbleiterchip nach dem Montieren elektrisch an den Leiter gekoppelt wird.
  • Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zum Bilden eines Substrats für ein Halbleiterchipgehäuse, wobei das Verfahren umfasst: (a) Bereitstellen einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche aufweist; und (b) Vergießen eines Vergussmaterials um die Leiterrahmen-Struktur, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt werden, um das Substrat zu bilden.
  • Diese und andere Ausführungsformen der Erfindung sind untenstehend detaillierter beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Draufsicht eines Substrats gemäß einer Ausführungsform der Erfindung.
  • 2 zeigt eine Draufsicht eines Halbleiterchipgehäuses gemäß einer Ausführungsform der Erfindung.
  • 3 zeigt eine Draufsicht eines Substrats gemäß einer Ausführungsform der Erfindung.
  • 4 zeigt eine Draufsicht eines Halbleiterchipgehäuses gemäß einer Ausführungsform der Erfindung.
  • 5(a) zeigt eine Schnittansicht eines Substrats gemäß einer Ausführungsform der Erfindung entlang der Linie 5(a)–5(a) in 1.
  • 5(b) zeigt eine Schnittansicht eines Substrats gemäß einer Ausführungsform der Erfindung.
  • 6 zeigt eine Schnittansicht des Substrats in 1 entlang der Linie 6-6.
  • 7 ist eine Seitenschnittansicht eines Halbleiterchipgehäuses in 2 entlang der Linie 7-7.
  • 8 ist eine Seitenschnittansicht eines weiteren Halbleiterchipgehäuses gemäß einer Ausführungsform der Erfindung.
  • 9 zeigt eine Seitenschnittansicht einer Bandstruktur, die auf einer Leiterrahmen-Struktur angebracht ist, wie sie in einem Vergusshohlraum in einer Form angeordnet sein würde.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein Substrat 40 gemäß einer Ausführungsform der Erfindung. Das Substrat 40 kann einen Halbleiterchip (nicht dargestellt) in einem Halbleiterchipgehäuse tragen.
  • Das Substrat 40 umfasst eine Leiterrahmen-Struktur 10 und ein Vergussmaterial 20. Der Begriff "Leiterrahmen-Struktur" kann sich auf eine Struktur beziehen, die auf einen Leiterrahmen zurückzuführen ist. Leiterrahmen können zum Beispiel durch einen Stanzprozess (aus dem Stand der Technik bekannt) gebildet sein. Leiterrahmen können auch durch Ätzen einer durchgehenden leitenden Bahn gebildet sein, um ein vorbestimmtes Muster zu bilden. Wenn jedoch Stanzen verwendet wird, kann der Leiterrahmen ursprünglich einer von vielen Leiterrahmen in einer Anordnung von Leiterrahmen sein, die durch Haltestege miteinander verbunden sind. Während des Prozesses des Herstellens eines Halbleiterchipgehäuses kann die Leiterrahmen-Anordnung abgeschnitten werden, um den Leiterrahmen von anderen Leiterrahmen zu trennen. Als ein Ergebnis dieses Abschneidens können Abschnitte einer Leiterrahmen-Struktur, wie beispielsweise ein Source-Leiter und ein Gate-Leiter, in einem fertigen Halbleiterchipgehäuse elektrisch und mechanisch voneinander entkoppelt sein. Somit kann in Ausführungsformen der Erfindung eine Leiterrahmen-Struktur in einem Halbleiterchipgehäuse eine durchge hende metallische Struktur oder eine unterbrochene metallische Struktur sein.
  • Die Leiterrahmen-Struktur 10 umfasst einen Chipanbringungsbereich 12. In diesem Beispiel weist der Chipanbringungsbereich 12 einen Source-Anbringungsbereich 12(a) und einen Gate-Anbringungsbereich 12(b) auf. Wenn sich ein Halbleiterchip (nicht dargestellt) auf dem Chipanbringungsbereich 12 befände, wären der Source-Bereich und der Gate-Bereich eines MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistor) jeweils an den Source-Anbringungsbereich 12(a) und den Gate-Anbringungsbereich 12(b) gekoppelt. Wenn der MOSFET ein vertikaler MOSFET ist (unten detailliert beschrieben), dann würde sich der Drain-Bereich des MOSFETs auf der gegenüberliegenden Seite des Halbleiterchips wie der Source-Bereich und der Gate-Bereich befinden.
  • Für Erläuterungszwecke weist die oben beschriebene Substratausführungsform einen Source-Anbringungsbereich und einen Gate-Anbringungsbereich auf, die voneinander isoliert sind. In anderen Ausführungsformen könnte das Substrat jedoch anstatt oder zusätzlich zu einem Source-Anbringungsbereich und einem Gate-Anbringungsbereich einen Drain-Anbringungsbereich umfassen. Wenn der Halbleiterchip einen vertikalen MOSFET umfasste, wäre die Oberfläche mit dem Drain-Bereich des MOSFETs an das Substrat gekoppelt und würde nahe bei diesem liegen, während die Source- und die Gate-Bereiche auf der anderen Seite des Halbleiterchips von dem Substrat entfernt lägen.
  • In diesem Beispiel weist das Substrat 40 fünf Source-Leiter 14(a) bis 14(e) mit jeweiligen Source-Leiteroberflächen, und einen Gate-Leiter 18 mit einer Gate-Leiteroberfläche auf. Verdeckte Linien zeigen, wie Verbindungen unter dem Vergussmaterial 20 die fünf Source-Leiter 14(a) bis 14(e) an den Source-Anbringungsbereich 12(a) koppeln. Die unsichtbaren Linien zeigen auch, wie der Gate-Leiter 18 an den Gate-Anbringungsbereich 12(b) gekoppelt ist. Der Gate-Anbringungsbereich 12(b) und der Source-Anbringungsbereich 12(a) sind voneinander elektrisch isoliert.
  • Die Leiterrahmen-Struktur 10 kann jedes geeignete Material umfassen, kann jede geeignete Form aufweisen und kann jede geeignete Dicke besitzen. Beispielhafte Leiterrahmen-Strukturmaterialien umfassen Metalle wie beispielsweise Kupfer, Aluminium, Gold, etc. und Legierungen aus diesen. Die Leiterrahmen-Strukturen können auch metallüberzogene Schichten wie beispielsweise metallüberzogene Schichten aus Gold, Chrom, Silber, Palladium, Nickel, etc. umfassen. Die Leiterrahmen-Struktur 10 kann auch jede geeignete Dicke einschließlich einer Dicke von weniger als etwa 1 mm (z. B. weniger als etwa 0,5 mm) aufweisen.
  • Die Halbleiterchips, die schließlich auf das Substrat 40 montiert werden, können jedes geeignete Halbleiterbauelement umfassen. Geeignete Bauelemente umfassen vertikale Leistungstransistoren. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren. Ein VDMOS-Transistor ist ein MOSFET, bei dem durch Diffusion zwei oder mehrere Halbleiterbereiche gebildet sind. Er weist einen Source-Bereich, einen Drain-Bereich und ein Gate auf. Das Bauelement ist darin vertikal, dass sich der Source-Bereich und der Drain-Bereich auf gegenüberliegenden Oberflächen des Halbleiterchips befinden. Das Gate kann aus einer Gate-Struktur mit Gräben oder einer planaren Gate-Struktur bestehen und ist auf der gleichen Oberfläche wie der Source-Bereich gebildet. Gate-Strukturen mit Gräben werden bevorzugt, da Gate-Strukturen mit Gräben enger sind und weniger Platz einnehmen als planare Gate-Strukturen. Während des Betriebes ist der Stromfluss von dem Source-Bereich zu dem Drain- Bereich in einem VDMOS-Bauelement im Wesentlichen rechtwinklig zu den Chipoberflächen.
  • Das Vergussmaterial 20 kann jedes geeignete Material umfassen. Geeignete Vergussmaterialien umfassen Materialien auf Biphenyl-Basis und multifunktionale vernetzte Epoxidharz-Verbundmaterialien. Wie es in 1 gezeigt ist, erstrecken sich die Leiter 14(a) bis 14(e), 18 nicht lateral nach außen an dem Vergussmaterial 20 vorbei, so dass das Substrat 40 als ein "leiterloses" Substrat betrachtet werden kann, und ein Gehäuse, das das Substrat umfasst, könnte als ein "leiterloses" Gehäuse betrachtet werden.
  • In einigen Ausführungsformen kann das Vergussmaterial eine dunkle Farbe (z. B. schwarz) aufweisen. Der Source-Anbringungsbereich 12(a), die Source-Leiter 14(a) bis 14(e), der Gate-Anbringungsbereich 12(b) und der Gate-Leiter 18 können ein metallisches Material (z. B. Kupfer, Aluminium) umfassen, das zu dem Vergussmaterial 20 einen guten Kontrast aufweist. Der gute Kontrast macht es einfacher, Lot auszurichten und abzulagern oder einen Halbleiterchip auf dem Source-Anbringungsbereich 12, den Source-Leitern 14(a) bis 14(e), dem Gate-Anbringungsbereich 12 und den Gate-Leitern 18 anzuordnen. Der verbesserte Kontrast macht es zum Beispiel für eine Maschine leichter, automatisch Lot abzulagern oder automatisch einen Halbleiterchip aufzunehmen und ihn auf dem Substrat 40 anzuordnen. Dies reduziert die Wahrscheinlichkeit, dass Halbleiterchipgehäuse gebildet werden, die fehlerhaft sind.
  • Wie angemerkt umfasst der Chipanbringungsbereich 12 einen Source-Anbringungsbereich 12(a) und einen Gate-Anbringungsbereich 12(b). In einem gebildeten Halbleiterchipgehäuse können ein Source-Bereich und ein Gate-Bereich eines MOSFETs auf der gleichen Seite des Halbleiter- Chips in dem Gehäuse liegen. Der Source-Bereich und der Gate-Bereich in dem Halbleiterchip können jeweils an den Source-Anbringungsbereich 12(a) und an den Gate-Anbringungsbereich 12(b) gekoppelt sein. Lot kann verwendet werden, um den Halbleiterchip elektrisch an den Source-Anbringungsbereich 12(a) und den Gate-Anbringungsbereich 12(b) zu koppeln.
  • Wie es in 1 gezeigt ist, sind die Gate-Leiteroberfläche des Gate-Leiters 18 und die Source-Leiteroberflächen der Source-Leiter 14(a) bis 14(e) durch das Vergussmaterial 20 freigelegt. Ebenso sind die Oberfläche des Source-Anbringungsbereichs 12(a) und die Oberfläche des Gate-Anbringungsbereichs 12(b) durch das Vergussmaterial 20 freigelegt. In dieser Ausführungsform sind die äußere Oberfläche des Vergussmaterials 20 und die freigelegten Oberflächen des Source-Anbringungbereichs 12(a), des Gate-Anbringungsbereichs 12(b), des Gate-Leiters 18 und der Source-Leiter 14(a) bis 14(e) im Wesentlichen koplanar.
  • 2 zeigt ein Halbleiterchipgehäuse 100, das das in 1 gezeigte Substrat 40 verwendet. Das Halbleiterchipgehäuse 100 umfasst einen Halbleiterchip 50 über dem Chipanbringungsbereich. Lotstrukturen 52(a) bis 52(e) (z. B. Lotkugeln) sind jeweils auf den Source-Leitern 14(a) bis 14(e) aufgebracht. Eine weitere Lotstruktur 56 ist auf dem Gate-Leiter 18 aufgebracht. Die Lotstrukturen 52(a) bis 52(e), 56 können unter Verwendung von jedem geeigneten Prozess, der Siebdruck, Kugelanbringung, Bestückungsprozesse, etc. einschließt, gebildet werden.
  • Nach dem Ablagern der Lotstrukturen 52(a) bis 52(e), 56 und dem Montieren des Halbleiterchips 50 auf das Substrat 40 kann das Halbleiterchipgehäuse 100 umgedreht und dann auf eine Leiterplatte montiert werden.
  • 3 bzw. 4 zeigen ein Substrat und ein Halbleiterchipgehäuse gemäß einer weiteren Ausführungsform der Erfindung. In 1 bis 4 bezeichnen gleiche Bezugszeichen gleiche Elemente. Die Ausführungsformen in 3 und 4 sind den Elementen in 1 und 2 ähnlich, außer dass in den Ausführungsformen, die in 3 und 4 gezeigt sind, weniger Source-Leiter und entsprechende Lotstrukturen vorhanden sind. Im Vergleich zu den Ausführungsformen in 1 und 2 sind die Flächen des Substrats und des Halbleiterchipgehäuses in 3 und 4 kleiner. Wie es durch die verschiedenen Ausführungsformen in 1 bis 4 gezeigt ist, können die Ausführungsformen der Erfindung jede geeignete Anzahl an Source-Leitern und Drain-Leitern aufweisen.
  • 5(a) zeigt eine Schnittansicht des Substrats 40 entlang der Linie 5(a)-5(a), wie es in 1 gezeigt ist. 5(a) zeigt ein Substrat, bei dem die gegenüberliegenden Hauptoberflächen eines Source-Anbringungsbereichs 12(a) durch das Vergussmaterial 20 freigelegt sind. In dieser Ausführungsform kann die Dicke des Vergussmaterials 20 im Wesentlichen gleich der Dicke der Leiterrahmen-Struktur sein. Teile der oberen und unteren Oberfläche einer Leiterrahmen-Struktur können durch das Vergussmaterial 20 freigelegt sein.
  • 5(b) zeigt wieder eine andere Ausführungsform der Erfindung. In 5(b) ist der Source-Anbringungsbereich 12(a) des Chipanbringungsbereichs gezeigt und das Vergussmaterial 20 legt den Source-Anbringungsbereich 12(a) frei. Im Gegensatz zu der Ausführungsform, die in 5(a) gezeigt ist, bedeckt das Vergussmaterial 20 die Seiten und die untere Oberfläche der Leiterrahmen-Struktur.
  • Die Substratausführungsform, die in 5(a) gezeigt ist, ist dünner als die Substratausführungsformen, die in 5(b) gezeigt sind. Dies kann zum Beispiel wünschenswert sein, wenn das gebildete Halbleiterchipgehäuse in einer dünnen Einrichtung wie beispielsweise einem Mobiltelefon oder einem Laptop verwendet werden soll.
  • 6 zeigt eine Seitenansicht des Substrats 40, das in 1 gezeigt ist, entlang der Linie 6-6. Wie gezeigt umfasst der Leiterrahmen 10 einen Source-Anbringungsbereich 12(a) und zwei Source-Leiter 14(a), 14(c). In Nuten in dem Leiterrahmen 10 ist Vergussmaterial 20 abgelagert. Das Vergussmaterial 20 in den Nuten kann helfen, die Source-Leiter 14(a), 14(b) selektiv freizulegen.
  • 7 zeigt das Halbleiterchipgehäuse 100, das in 2 gezeigt ist, in einer Seitenschnittansicht entlang der Linie 7-7. Das Halbleiterchipgehäuse 100 umfasst einen Halbleiterchip 50, der auf einem Source-Anbringungsbereich 12(a) und einem Gate-Anbringungsbereich 12(b) einer Leiterrahmen-Struktur 10 durch eine Lotschicht 48 montiert ist. Die Lotschicht 48 ist in dieser Ausführungform unterbrochen, so dass die Gate- und Source-Bereiche in dem Chip 50 nicht kurzgeschlossen sind. Auf dem Source-Leiter 14(e) und dem Gate-Leiter 18 befinden sich jeweils Lotkugeln 52(e), 56. In Nuten in der Leiterrahmen-Struktur 10 zwischen den Lotkugeln 52(e), 56 und dem Halbleiterchip 50 befindet sich Vergussmaterial 20. Das Vergussmaterial 20 befindet sich auch zwischen dem Source-Anbringungsbereich 12(a) und dem Gate-Anbringungsbereich 12(b), um den Gate-Strom und den Source-Strom, die durch den Halbleiterchip 50 geführt werden, elektrisch zu isolieren.
  • 8 zeigt ein Halbleiterchipgehäuse 100 gemäß einer weiteren Ausführungsform der Erfindung. Das Halbleiterchipgehäuse 100 umfasst einen Halbleiterchip 50 auf einem Substrat 40. Der Halbleiterchip 50 kann einen Source-Bereich und einen Gate-Bereich auf der oberen Oberfläche des Halbleiterchips 50 und einen Drain-Bereich auf seiner unteren Oberfläche umfassen. Ein Draht 62 kann zum Beispiel den Source-Bereich in dem Halbleiterchip 50 an einen Source-Leiter 60 koppeln. Ein weiterer Draht (nicht dargestellt) könnte den Gate-Bereich des Halbleiterchips 50 an den Gate-Leiter (nicht dargestellt) koppeln.
  • Ein Einbettungsmaterial 66 bedeckt den Halbleiterchip 50 und den Draht 62, um diese Komponenten zu schützen. In einigen Ausführungsformen kann das Einbettungsmaterial 66 von dem Vergussmaterial 20 verschieden sein. Es kann jedes geeignete Einbettungsmaterial verwendet werden. Geeignete Einbettungsmaterialien umfassen Biphenylmaterialien und multifunktionale vernetzte Epoxidharz-Verbundmaterialien.
  • Das Substrat 40 umfasst einen Leiterrahmen 12 mit einer ersten Oberfläche 12-1 nahe bei dem Halbleiterchip 50 und einer zweiten Oberfläche 12-2 fern von dem Halbleiterchip 50. Die erste Oberfläche 12-1 weist eine größere Fläche auf als die zweite Oberfläche 12-2. Durch Reduzieren der Größe der zweiten Oberfläche kann das Gehäuse 100 auf einen leitenden Steg einer angemessenen Größe auf einer Leiterplatte montiert werden.
  • Jeder geeignete Prozess kann die flächenreduzierte zweite Oberfläche 12-2 bilden. Zum Beispiel kann ein Photolithographieprozess verwendet werden, um ein Photoresistmuster auf eine metallische Struktur wie beispielsweise einen Leiterrahmen zu drucken. Ein geeignetes Ätzmittel kann dann verwendet werden, um die Metallstruktur auf die angemessene Tiefe zu ätzen und somit die flächenreduzierte zweite Oberfläche 12-2 der Leiterrahmen-Struktur zu bilden. Photolithographie- und Ätzprozesse sind aus dem Stand der Technik gut bekannt.
  • Im Gegensatz zu den vorhergehenden Ausführungsformen kann das Halbleiterchipgehäuse 100, das in 8 gezeigt ist, auf eine Leiterplatte montiert werden, ohne es umzudrehen. Das heißt, wenn das Halbleiterchipgehäuse 100 auf eine Leiterplatte montiert wird, befindet sich die Oberfläche 12-2 näher an der Leiterplatte als die Oberfläche 12-1.
  • Die Substrate gemäß den Ausführungsformen der Erfindung könnten in anderen Bauelementen als in rein elektrischen Bauelementen verwendet werden. Die Ausführungsformen der Erfindung könnten zum Beispiel in Optokopplergehäusen verwendet werden. Optokopplergehäuse enthalten mindestens eiN optisches Emitterbauelement, das über ein optisches Übertragungsmedium optisch mit einem optischen Empfängerbauelement gekoppelt ist. Das optische Emitterbauelement und das optische Empfängerbauelement können sich auf einem Substrat befinden (wie die oben beschriebenen). Dieser Aufbau erlaubt das Weiterleiten von Informationen von einem elektrischen Schaltkreis, der das optische Emitterbauelement enthält, an einen weiteren elektrischen Schaltkreis, der das optische Empfängerbauelement enthält. Zwischen den beiden Schaltkreisen wird ein hoher Grad an elektrischer Isolation gehalten. Da Informationen optisch über eine Isolationslücke weitergeleitet werden, ist dies eine Übertragung in eine Richtung. Das optische Empfängerbauelement kann zum Beispiel den Betrieb eines Schaltkreises, der das optische Emitterbauelement enthält, nicht verändern. Dieses Merkmal ist nützlich, da der Emitter zum Beispiel durch einen Niederspannungsschaltkreis, der einen Mikroprozessor oder Logikgatter verwendet, getrieben werden kann, während das optische Empfängerausgangsbauelement ein Teil eines Hochspannungs-DC- oder -AC-Ausgangsschaltkreises sein kann. Die optische Isolierung verhindert auch Schäden an dem Eingangsschaltkreis, die durch den relativ extremen Ausgangsschaltkreis verursacht werden. Beispiele für geeignete Optokopplerbauelemente sind in der US- Patentanmeldung Nr. 09/944,717 beschrieben, die am 31. August 2001 eingereicht wurde und an die Inhaberin der vorliegenden Anmeldung übertragen wurde. Der Offenbarungsgehalt dieser US-Patentanmeldung ist hierin durch Bezugnahme vollständig mit eingeschlossen.
  • 9 zeigt, wie das Substrat in einer Ausführungsform der Erfindung gebildet werden kann. In dieser Ausführungsform wird eine Leiterrahmen-Struktur 10 (alleine in der Form eines Leiterrahmens oder mit anderen Leiterrahmen in einer Anordnung) auf eine klebende Seite einer Bandstruktur 18 geklebt. Diese Kombination wird dann in einem Vergusshohlraum 104 einer Form 12 angeordnet. Eine Vergussmasse (in flüssiger oder halbflüssiger Form) wird dann in die Vergusskammer unter der Leiterrahmen-Struktur 10 eingeleitet, wie es durch das Bezugszeichen 96 angedeutet ist, und die Vergussmasse wird nach oben geleitet und füllt die Zwischenräume 25 in der Leiterrahmen-Struktur 10. Wenn die Vergussmasse aushärtet, können die Bandstruktur 38, der Leiterrahmen 10 und die Vergussmasse aus der Form 12 entnommen werden. Wenn ein Substrat wie beispielsweise das, das in 5(a) gezeigt ist, gebildet werden soll, könnte überschüssige Vergussmasse von der Seite der Leiterrahmen-Struktur 10, die der Bandstruktur 38 gegenüber liegt, bevor oder nachdem sie ausgehärtet ist, entfernt werden. Die Bandstruktur 38 kann dann von dem gebildeten Substrat getrennt werden. Die Metalloberflächen, die mit der Bandstruktur 38 in Kontakt standen, werden durch die ausgehärtete Vergussmasse freigelegt. Dieser Prozess kann ein Beispiel eines "einseitigen Vergussprozesses mit Hilfe eines Bands" sein.
  • In einer weiteren Ausführungsform ist es möglich, ein Vergussmaterial in die Zwischenräume einer Leiterrahmen-Struktur mittels Siebdruck aufzudrucken, anstatt eine Form zu verwenden. Zum Beispiel kann eine Leiterrahmen-Struktur auf einer Oberfläche (oder einem Band) angeordnet werden. Eine Gummiwalze oder eine andere Einrichtung kann verwendet werden, um Vergussmaterial in den Zwischenräumen der Leiterrahmen-Struktur zu verteilen. Überschüssige Vergussmasse kann dann entfernt werden (z. B. mit einer Gummiwalze), wenn dies gewünscht ist. Das Vergussmaterial kann aushärten und die Leiterrahmen-Struktur kann von der Oberfläche getrennt werden. Die Abschnitte der Leiterrahmen-Struktur, die zuvor die Oberfläche berührten, wären frei von Vergussmaterial und würden somit durch das ausgehärtete Vergussmaterial freigelegt sein. Zusätzlich können Abfallbeseitigungs- und Entgratungsprozesse (die aus dem Stand der Technik bekannt sind) ausgeführt werden, um überschüssige Vergussmasse zu entfernen.
  • Nachdem ein Substrat gebildet worden ist, kann der Rest des Prozesses zum Bilden des Halbleitergehäuses Prozesse wie beispielsweise Auftragen von Lot, Anbringen von Lotkugeln, Flipchip-Anbringen des Chips, und dann Aufschmelzen der Lotkugeln umfassen, so dass der Halbleiterchip auf dem Substrat angebracht wird.
  • Vor oder nach dem Montieren eines Halbleiterchips auf einen Leiterrahmen kann die Leiterrahmen-Struktur teilweise durchgeschnitten werden, um die Leiter zum Testen zu isolieren. Zum Beispiel können die Source-Leiter 14(a) bis 14(e) und der Gate-Leiter 18 in 1 ein Teil einer einzelnen Leiterrahmen-Struktur 10 in einer Anordnung von Leiterrahmen sein. Zuerst kann die Leiterrahmen-Struktur 10 durch ein äußeres Rahmenähnliches Element mittels "Haltestegen" (nicht dargestellt), die sich von jedem Leiter 14(a) bis 14(e), 18 nach außen erstrecken, mechanisch gekoppelt sein. Nachdem das Substrat gebildet worden ist, kann der Haltesteg (nicht dargestellt) an dem Gate-Leiter 18 durchgeschnitten werden, um den Gate-Leiter 18 von den Source-Leitern 14(a) bis 14(e) zu isolieren.
  • Das Substrat kann dann elektrisch getestet werden, bevor es von anderen Substraten getrennt wird.
  • Wenn das Substrat den Test besteht, können die Halbleiterchipgehäuse in einer Anordnung von Halbleiterchipgehäusen voneinander in einem Vereinzelungsprozess (zum Beispiel unter Verwendung einer Säge) getrennt werden. Ein Band- und ein Rollenprozess, der aus dem Stand der Technik gut bekannt ist, können dann dem Vereinzelungsprozess folgen. Vorteilhafterweise ist ein Werkzeug mit einem bestimmten Formfaktor, das die Formteile zuschneidet und bildet, in Ausführungsformen der Erfindung nicht erforderlich.
  • Die Ausführungsformen der Erfindung weisen eine Anzahl an anderen Vorteilen auf. Erstens wird, wie es oben erwähnt wurde, in den Ausführungsformen der Erfindung eine Leiterrahmen-Struktur in einem Substrat verwendet. Leiterrahmen-Strukturen sind billig und einfach zu fertigen. Somit kann ein Substrat gemäß den Ausführungsformen der Erfindung ziemlich kostengünstig hergestellt werden. Zum Beispiel können die Kosten eines Substrats, das gemäß den Ausführungsformen der Erfindung hergestellt wird, verglichen mit einem metallisierten Keramiksubstrat, um etwa 70% oder mehr reduziert werden. Zweitens weisen die Substrate gemäß den Ausführungsformen der Erfindung einen hohen Kontrast zwischen dem Vergussmaterial und den freigelegten Flächen der Leiterrahmen-Struktur auf. Wie oben ausführlicher erklärt, führt dies zu weniger Defekten. Drittens können die Ausführungsformen der Erfindung dünner hergestellt werden als herkömmliche Halbleiterchipgehäuse und Substrate. Die Gehäusegröße der Ausführungsformen der Erfindung kann gegenüber den momentanen Gehäusen des Stands der Technik um mindestens 20% reduziert werden. Zum Beispiel kann die Dicke eines Halbleiterchipgehäuses gemäß einer Ausführungsform der Erfindung in der Größenordnung von etwa 0,5 mm (oder kleiner) liegen. Viertens ist der Vergussprozess in Ausführungsformen der Erfindung formfaktorunabhängig, da er verwendet wird, um Substrate zu konstruieren, und nicht verwendet werden braucht, um den Halbleiterchip vollständig einzubetten. Fünftens können die Substrate und Gehäuse der Ausführungsformen der Erfindung unter Verwendung von gut bekannten "Flip-Chip"-Techniken montiert werden. Sechstens ist es in den Ausführungsformen der Erfindung möglich, feine Geometrien in eine Leiterrahmen-Struktur zu ätzen, so dass die Gehäuse-Leiter und die Chipanbringungsoberfläche entsprechend dem Bedarf individuell angefertigt werden können. Siebtens sind die Substrate gemäß den Ausführungsformen der Erfindung mechanisch ziemlich starr, jedoch elastisch genug, um in hochautomatisierten Anlagen gehandhabt werden zu können.
  • In Ausführungsformen der Erfindung ist es auch möglich, einen Leiterrahmen vorzuformen, um ein Substrat zu bilden, und dieses Substrat kann dann (mit einem Chip) zusammengebaut werden, um ein Gehäuse zu bilden. Vorteilhafterweise können sehr dünne Leiterrahmen geätzt oder gestanzt werden. Zum Beispiel kann eine Kupferfolie, die etwa 4 Milli-Zoll dick ist, genommen werden, in ein gewünschtes Muster gestanzt oder geätzt werden, und kann dann in ein Substrat, das etwa 6 bis 8 Milli-Zoll dick ist, vergossen werden. Das gebildete Substrat kann nun in einer herkömmlichen Zusammenbauanlage (zum Beispiel einer Flip-Chip-Bondvorrichtung) gehandhabt werden. Verglichen mit herkömmlichen Metallüberziehungsprozessen reduzieren die Ausführungsformen der Erfindung die Prozesszeit und erhöhen die Herstellungsfreundlichkeit. Zum Beispiel Kupferplatten mit 4 bis 8 μm/min. Eine 4 Milli-Zoll dicke Kupferbahn zu erhalten würde normalerweise etwa 30 bis 40 Minuten dauern. Ausführungsformen der Erfindung benötigen weniger Zeit, um produziert zu werden, da ein vorgefertigter Leiterrahmen verwendet werden kann, um ein Substrat zu bilden.
  • Die Bezeichnungen und Ausdrücke, die hierin gebraucht wurden, werden als Bezeichnungen zur Beschreibung und nicht zur Beschränkung verwendet, und es besteht keine Absicht bei der Verwendung solcher Bezeichnungen und Ausdrücke, die Äquivalente der gezeigten und beschriebenen Merkmale oder Teile von diesen auszuschließen, wobei angemerkt wird, dass verschiedene Abwandlungen innerhalb des Schutzumfangs der beanspruchten Erfindung möglich sind. Des weiteren kann jedes oder mehrere Merkmale von jeder Ausführungsform der Erfindung mit jedem anderen oder mehreren anderen Merkmalen jeder anderen Ausführungsform der Erfindung kombiniert werden, ohne den Schutzumfang der Erfindung zu verlassen. Zum Beispiel sei angemerkt, dass ein Substrat des Typs, der in 5(b) gezeigt ist, in den Ausführungsformen des Halbleiterchipgehäuses, die in 2 und 4 gezeigt sind, verwendet werden könnte.
  • Zusammenfassung
  • Es ist ein Halbleiterchipgehäuse offenbart. In einer Ausführungsform weist das Halbleiterchipgehäuse ein Substrat auf. Es umfasst (i) eine Leiterrahmenstruktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche umfasst, und (ii) ein Vergussmaterial. Die Chipanbringungsoberfläche und die Leiteroberfläche sind durch das Vergussmaterial hindurch freigelegt. Ein Halbleiterchip befindet sich auf dem Chipanbringungsbereich, und der Halbleiterchip ist elektrisch an den Leiter gekoppelt.

Claims (20)

  1. Halbleiterchipgehäuse, umfassend: (a) ein Substrat mit (i) einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche umfasst, und (ii) einem Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt sind; und (b) einen Halbleiterchip auf dem Chipanbringungsbereich, wobei der Halbleiterchip elektrisch an den Leiter gekoppelt ist.
  2. Halbleiterchipgehäuse nach Anspruch 1, wobei der Halbleiterchip elektrisch an den Chipanbringungsbereich gekoppelt ist.
  3. Halbleiterchipgehäuse nach Anspruch 1, wobei das Vergussmaterial eine Dicke aufweist, die im Wesentlichen gleich einer Dicke der Leiterrahmen-Struktur ist.
  4. Halbleiterchipgehäuse nach Anspruch 1, wobei der Halbleiterchip einen vertikalen MOSFET umfasst, der einen Source-Bereich und einen Gate-Bereich auf einer Seite des Halbleiterchips und einen Drain-Bereich auf der anderen Seite des Halbleiterchips aufweist.
  5. Halbleiterchipgehäuse nach Anspruch 1, wobei der Halbleiterchip einen vertikalen MOSFET umfasst, der einen Source-Bereich und einen Gate-Bereich auf einer Seite des Halbleiterchips und einen Drain-Bereich auf der anderen Seite des Halbleiterchips aufweist, und wobei der Source- und der Gate-Bereich nahe bei dem Substrat liegen, während der Drain-Bereich fern von dem Substrat liegt.
  6. Halbleiterchipgehäuse nach Anspruch 1, wobei der Leiter ein Source-Leiter ist und die Leiteroberfläche eine Source-Leiteroberfläche ist, und wobei die Leiterrahmen-Struktur auch einen Gate-Leiter mit einer Gate-Leiteroberfläche umfasst, wobei die Gate-Leiteroberfläche durch das Vergussmaterial freiliegt.
  7. Halbleiterchipgehäuse nach Anspruch 6, das des weiteren Lotstrukturen auf den Gate- und Source-Leitern umfasst.
  8. Halbleiterchipgehäuse nach Anspruch 1, wobei der Leiter ein Source-Leiter ist und die Leiteroberfläche eine Source-Leiteroberfläche ist, und wobei die Leiterrahmen-Struktur auch einen Gate-Leiter mit einer Gate-Leiteroberfläche umfasst, wobei die Gate-Leiteroberfläche durch das Vergussmaterial freigelegt ist, und wobei der Halbleiterchip einen vertikalen MOSFET umfasst, der einen Source-Bereich und einen Gate-Bereich auf einer Seite des Halbleiterchips und einen Drain-Bereich auf der anderen Seite des Halbleiterchips aufweist, wobei der Source-Bereich elektrisch an den Source-Leiter gekoppelt ist, und der Gate-Bereich elektrisch an den Gate-Leiter gekoppelt ist.
  9. Halbleiterchipgehäuse nach Anspruch 1, wobei der Leiter ein Source-Leiter ist und die Leiteroberfläche eine Source-Leiteroberfläche ist, und wobei die Leiterrahmen-Struktur auch einen Gate-Leiter mit einer Gate-Leiteroberfläche umfasst, wo bei die Gate-Leiteroberfläche durch das Vergussmaterial freigelegt ist, und wobei der Halbleiterchip einen vertikalen MOSFET umfasst, der einen Source-Bereich und einen Gate-Bereich an einer Seite des Halbleiterchips und einen Drainbereich an der anderen Seite des Halbleiterchips aufweist, wobei der Source-Bereich elektrisch an den Source-Leiter gekoppelt ist, wobei der Gate-Bereich elektrisch an den Gate-Leiter gekoppelt ist, und wobei eine Dicke der Vergussmasse im Wesentlichen gleich einer Dicke der Leiterrahmen-Struktur ist.
  10. Halbleiterchipgehäuse nach Anspruch 1, wobei die Chipbefestigungsoberfläche eine Fläche aufweist, die größer ist als die Fläche einer Oberfläche der Leiterrahmen-Struktur, die der Chipanbringungsoberfläche gegenüberliegt.
  11. Verfahren zum Herstellen einer Leiterrahmen-Struktur, wobei das Verfahren umfasst: (a) Vorsehen einer Leiterrahmen-Struktur, die eine Chipanbringungsoberfläche und eine Leiteroberfläche aufweist, die an einer Bandstruktur angebracht ist, wobei sich die Chipanbringungsoberfläche und der Gate-Leiter nahe bei der Bandstruktur befinden; (b) Ablagern eines Vergussmaterials auf einer Seite der Leiterrahmen-Struktur gegenüber der Bandstruktur; (c) Aushärten des Vergussmaterials; und (d) Entfernen der Bandstruktur von der Leiterrahmen-Struktur und dem ausgehärteten Vergussmaterial, wodurch die Chipanbringungsoberfläche und die Leiteroberfläche freigelegt werden.
  12. Verfahren nach Anspruch 11, wobei die Leiterrahmen-Struktur eine von einer Vielzahl an Leiterrahmen-Strukturen ist, die in einer Anordnung miteinander gekoppelt sind.
  13. Verfahren nach Anspruch 11, das des weiteren nach dem Ablagern umfasst: Entfernen überschüssigen Vergussmaterials, so dass das übrig bleibende Vergussmaterial eine Dicke aufweist, die im Wesentlichen gleich einer Dicke der Leiterrahmen-Struktur ist.
  14. Verfahren nach Anspruch 11, wobei die Leiterrahmen-Struktur einen Source-Leiter und einen Gate-Leiter aufweist, und wobei das Verfahren des weiteren umfasst: Durchschneiden eines Haltestegs an entweder dem Source-Leiter oder dem Gate-Leiter, um den Source-Leiter und den Gate-Leiter elektrisch zu isolieren.
  15. Verfahren nach Anspruch 11, das des weiteren umfasst: Anbringen eines Halbleiterchips auf der Chipanbringungsoberfläche, wobei der Halbleiterchip einen vertikalen MOSFET umfasst.
  16. Verfahren zum Bilden eines Halbleiterchipgehäuses, umfassend: (a) Bilden eines Substrats mit (i) einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter, der eine Leiteroberfläche aufweist, umfasst, und (ii) einem Vergussmaterial, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt werden; und (b) Montieren eines Halbleiterchips auf den Chipanbringungsbereich und auf die Chipanbringungsoberfläche, wobei der Halbleiterchip nach dem Montieren elektrisch an den Leiter gekoppelt ist.
  17. Verfahren nach Anspruch 16, wobei der Halbleiterchip einen vertikalen Leistungs-MOSFET umfasst.
  18. Verfahren nach Anspruch 16, wobei das Bilden des Substrats ein Verwenden eines einseitigen Vergussprozesses mit Hilfe eines Bands umfasst.
  19. Verfahren zum Bilden eines Substrats für ein Halbleiterchipgehäuse, wobei das Verfahren umfasst: (a) Vorsehen einer Leiterrahmen-Struktur, die einen Chipanbringungsbereich mit einer Chipanbringungsoberfläche und einen Leiter mit einer Leiteroberfläche umfasst; und (b) Vergießen eines Vergussmaterials um die Leiterrahmen-Struktur, wobei die Chipanbringungsoberfläche und die Leiteroberfläche durch das Vergussmaterial freigelegt werden, um das Substrat zu bilden.
  20. Verfahren nach Anspruch 1, wobei das Vorsehen einer Leiterrahmen-Struktur ein Stanzen oder Ätzen einer Bahn aus leitendem Material umfasst, um die Leiterrahmen-Struktur zu bilden.
DE10393164T 2002-08-30 2003-07-30 Nicht vergossenes Gehäuse auf einer Substratbasis Ceased DE10393164T5 (de)

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